DE69116337T2 - Dünnfilmtransistorstruktur mit verbesserten source/drainkontakten - Google Patents

Dünnfilmtransistorstruktur mit verbesserten source/drainkontakten

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DE69116337T2
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Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf das Gebiet der Dünnfilm-Transistoren und spezieller auf das Gebiet der Metallisierung bei Dünnfilm-Transistoren.
    • Hintergrund der Erfindung
  • Die vorliegende Erfindung steht in Beziehung mit unserer anhängigen europäischen Anmeldung mit der Nr. 0 453 169.
  • Dünnfilm-Transistoren (TFTs) aus amorphem Silicium (a-Si) werden sowohl in Display- als auch in Bilderzeugungsanwendungen benutzt. Diese Feldeffekttransistoren (FETs) werden in erster Linie in Matrixvorrichtungen (array devices) angewendet, bei denen der elektro-optisch aktive Bereich der Vorrichtungen viele einzelne Pixel aufweist, deren elektro-optischer Zustand je nach dem Display- oder Bilderzeugungscharakter der Vorrichtung individuell eingestellt oder ausgelesen werden muß. Derartige TFTs werden als solche hergestellt in großen Mengen, mit kleinen Abmessungen. und mit erheblichen Dichten auf den Substraten für solche Systeme. Für eine optimale Arbeitsweise des Systems sollte jeder der TFTs in der Matrix dieselben Charakteristiken aufweisen. Obwohl wahrscheinlich absolut identische Charakteristiken nicht erzielbar sind, gibt es gegenwärtig ein erhebliches Problem mit zu großen Abweichungen in den TFT-Charakteristiken über eine gesamte Matrix und in noch stärkerem Maße über einen ganzen Wafer. Insbesondere wegen Prozeßabweichungen können Dünnfilm-Transistoren in einem Bereich eines Feldes signifikant unterschiedliche Charakteristiken gegenüber den Dünnfilm-Transistoren in einem anderen Bereich des Feldes haben. Solche Abweichungen in den Charaktenstiken schränken in untragbarer Weise die maximalen Betriebscharakteristiken (Geschwindigkeit, Signal/Stör-Verhältnis, Empfindlichkeit usw.) des Feldes ein. Ein Parameter, für den eine Abweichung über einen Wafer üblich ist, ist der Abstand zwischen den Source- und Drain-Elektroden der TFTs. Derartige Abweichungen bringen eine Anzahl von unerwünschten Effekten mit sich. Ein größerer Abstand zwischen der Source- und Drain- Elektrode geht direkt einher mit einem größeren Abstand des Source-Gebiets zum Drain-Gebiet, was seinerseits in einer reduzierten Kapazität für den Dünnfilm-Transistor im Aus-Zustand resultiert. Ein weiterer Effekt eines vergrößerten Source/Drain-Elektrodenabstands besteht in einem verminderten Strom, der von dem Transistor als Reaktion auf einen gegebenen Satz von Gate- und Source/Drain-Spannungen geliefert wird. Dieser verminderte Strom kann die Geschwindigkeit eines Flüssigkristall-Displays herabsetzen oder das Rauschen in einer Bildvorrichtung erhöhen. Es besteht folglich ein Bedarf an verbesserten Dünnfilm-Transistorstrukturen und an Verfahren zu deren Prozessierung, die signifikante Abweichungen beim Source/Drain-Elektrodenabstand von Dünnfilm-Transistoren über ein Feld verringern, minimieren oder eliminieren, und zwar mit einer daraus folgenden Verminderung der Abweichungen hinsichtlich der Kapazität und der Stromabgabe. Auf dem Gebiet der Dünnfilm-Transistoren ist es eine normale Praxis, Naßätzmittel zum Ätzen der Source/Drain-Metallisierung zu verwenden, weil solche Naßätzmittel mit hoher Selektivität verfügbar sind bezüglich der Source/Drain-Metallisierung und dem unmittelbar darunterliegenden amorphen Silicium, welches das Halbleitermaterial des Dünnfilm-Transistors darstellt. Dieser Einsatz von Naßätzmitteln ermöglicht es, die Source/Drain-Metallisierung von dem Kanalbereich des Halbleitermaterials des Transistors vollständig zu entfernen, ohne das Halbleitermaterial selbst nennenswert zu ätzen Unglücklicherweise begrenzt der Gebrauch eines Naßätzmittels den hauptsächlichen Source/Drain-Elektrodenabstand wegen eines Verlusts an Linienbreite (line width) aufgrund von Unterschneiden bzw. Unterätzen. Noch schlimmer, weil das Unterschneiden des Fotolacks durch das Ätzmittel nicht gleichmäßig und unkontrollierbar ist, variieren diese Abstände nennenswert von Los zu Los und hinsichtlich verschiedener Bereiche in demselben Feld. Eine im Fotolack mit 3 Mikrometer Abstand ausgelegte Source/Drain-Metallisierungsstruktur kann nach Abschluß des Naßätzvorgangs mit bis zu 4 oder 5 Mikrometer Abstand enden. Noch schlimmer, dieser Abstand variiert in typischen Fällen über ein gegebenes Feld.
  • Üblicherweise wird als Source/Drain-Metallisierung für Dünnfilm-Transistoren eine Schicht aus Chrom oder Molybdän benutzt, weil jede dieser Schichten einen guten Ohm'schen Kontakt zu n&spplus; amorphem Silicium macht. Diese Metallisierungen werden in typischen Fällen mittels Zerstäuben bzw. Sputtern niedergeschlagen. Ein übliches Naßätzmittel für Molybdän ist als PAWN (phosphoric acid, acetic acid, water and nitrite acid - Phosphorsäure, Essigsäure, Wasser und Salpetersäure) bekannt. Derartige Naßätzmittel weisen die für Dünnfilm-Transistoren unglückliche Eigenschaft auf, daß sie Molybdän mit senkrechten Seitenwänden mustern. Wie auf dem Gebiet der Halbleitertechnik wohl bekannt ist, ist eine erfolgreiche Passivierung einer Struktur mit einer niedergeschlagenen Schicht, z.B. aus Siliciumdioxid oder Siliciumnitrid, mit senkrechten Seitenwänden erheblich schwieriger als wenn dieselbe Struktur mit geneigten Seitenwänden ausgebildet ist. Eine nicht zusammenhängende Passivierung kann beim Ätzen nachfolgend aufgebrachter Materialschichten Schäden an tiefer liegenden Schichten verursachen.
  • Ein Plasma- oder reaktiver Ionenätz(RIE)-Prozeß kann die erforderlichen gleichmäßigen Source/Drain-Metallabstände liefern, da solche Prozesse ihrer Natur nach anisotrop sein können. In Anwendungen, bei denen eine große Fläche mit einem Muster versehen werden muß, wie im Fall einer 20 cm x*' (8"x*') - Flüssigkristall-Anzeige, kann ein typisches RIE Kanten-zu-Mitten-Freimachen (etch to center dearing), üblicherweise als "Bullaugeneffekt" (bull's eye effect) zu einem übermäßigen und nicht gleichmäßigen Entfernen des darunterliegenden Materials führen, das bei dieser Anwendung Silicium ist. Der "Bullaugeneffekt" verschlimmert sich mit zunehmender Dicke des geätzten Materials sowie mit der Größe des geätzten Teils.
  • Aufgrund der vorhergehend angesprochenen Probleme besteht ein Bedürfnis für: a) eine verbesserte Dünnfilm-Transistorstruktur sowie einen Herstellungsprozeß, mit dem gleichmäßigere Source/Drain-Abstände über eine gesamte Matrix oder Struktur erzeugt werden können, b) die Möglichkeit zur Herstellung kleinerer Abstände zwischen den Source- und Drainelektroden in der Nähe des Kanalbereichs eines Dünnfilm-Transistors, c) einen Ätzprozeß, der eine Source/Drain-Metallisierung mit einem geneigten Seitenwandprofil erzeugt, so daß anschließend niedergeschlagene Schichten besser diese Struktur passivieren können, und d) einen Ätzprozeß zur Ausbildung des Source/Drain-Metallmusters ohne einen übermäßigen und nicht gleichmäßigen Abtrag des darunterliegenden Materials.
  • In Patent Abstracts of Japan Vol 8, No. 126, und JP-A-6014473 ist ein Verfahren zum Ausbilden einer Barrierenschicht mit hohem Schmelzpunkt beschrieben, so daß nachfolgende Hochtemperaturschritte keine Kurzschlüssse verursachen.
  • In Patent Abstracts of Japan Vol 12, No. 72, und JP-A-62213278 ist die Verhinderung des Abtrags gewisser Schichten beschrieben, wobei Trockenätzen in Verbindung mit einer Ätzstoppschicht benutzt wird.
  • In Patent Abstracts of Japan Vol 10, No. 24, und JP-A-60183770 ist die Unterdrückung eines N-Kanal FET mittels Verwendung eines Metalls mit einem hohem Schmelzpunkt beschrieben.
  • Keine dieser Literaturstellen verwendet geneigte Seitenwände von Leitern.
    • Zusammenfassung der Erfindung
  • Die Erfindung liefert ein Verfahren zum Herstellen eines Dünnfilm-Transistors, enthaltend: teilweises Herstellen des Dünnfilm-Transistors bis gerade vor dem Abscheiden einer Source/Drain-Metallisierungsschicht, wobei der teilweise hergestellte Dünnfilm-Transistor eine obere Oberfläche hat, die Silicium aufweist, gekennzeichnet durch Abscheiden einer ersten Schicht von einem ersten Leiter auf dem teilweise hergestellten Transistor, wobei der erste Leiter Chrom aufweist, Abscheiden einer zweiten Schicht von einem zweiten Leiter auf dem ersten Leiter, wobei der zweite Leiter Molybdän aufweist und die zweite Schicht dicker als die erste Schicht ist, Maskieren des zweiten Leiters in einem gewünschten Muster der Source/Drain-Metallisierungsschicht, Ätzen des zweiten Leiters mit einem Ätzmittel des zweiten Leiters, wobei das Ätzmittel des zweiten Leiters so gewählt ist, daß der erste Leiter einen Ätzstopp dafür aufweist, wobei das Ätzmittel des zweiten Leiters Silicium mit einer Geschwindigkeit ätzen kann, die nicht kleiner ist als die Geschwindigkeit, mit der das Ätzmittel des zweiten Leiters den zweiten Leiter ätzt, Ätzen des ersten Leiters mit einem Ätzmittel für den ersten Leiter, wobei das Ätzmittel für den ersten Leiter ein Ätzmittel ist, gegen das der teilweise hergestellte Transistor im wesentlichen immun ist, und Beenden der Herstellung des Dünnfilm-Transistors.
  • Die Erfindung bezweckt die Bereitstellung:
  • einer Dünnfilm-Transistorstruktur, die maßgenau und gleichmäßig über eine ganze Matrix oder Struktur reproduziert werden kann;
  • eines Herstellprozesses für Dünnfilm-Transistoren, der in einer engeren Steuerung des Abstands für das Source/Drain-Gebiet resultiert;
  • eines Herstellprozesses für Dünnfilm-Transistoren, der eine Source/Drain-Metallisierung mit geneigten Seitenwänden erzeugt, was das zuverlässig bedeckende Abscheiden von darüberliegenden Passivierungsschichten erleichtert; und
  • eines Herstellprozesses für Dünnfilm-Transistoren, mit dem die Source/Drain-Metallisierung ohne übermäßige und ungleichmäßige Entfernung des darunterliegenden Materials gemustert wird.
  • Gemäß einem bevorzugten Verfahren zur Herstellung eines Dünnfilm-Transistors nach der Erfindung wird der Dünnfilm-Transistor in normaler Weise bis zum Abscheiden der Source/Drain-Metallisierung prozessiert. Eine erste dünne Schicht eines ersten Leiters, die vorzugsweise einen guten Ohm'schen Kontakt zum Halbleitermaterial macht, wird direkt auf dem Halbleitermaterial abgeschieden. Danach, vorzugsweise ohne das Vakuum in der Abscheidungseinrichtung zu unterbrechen, wird auf den ersten Leiter eine zweite dickere Schicht eines zweiten Leiters abgeschieden. Eine Fotolackmaske wird dann auf der Source/Drain-Metallisierung mit einem Muster von offenen Bereichen aufgebracht, das die Source/Drain-Metallisierung an den Stellen frei läßt, an denen die Entfernung der Source/Drain-Metallisierung gewünscht ist. Die Struktur wird dann vorzugsweise trocken geätzt und zwar unter Einsatz von reaktivem Ionenätzen mit einem Ätzgas, das den zweiten Leiter viel schneller ätzt als den ersten Leiter. Der zweite Leiter wird in dem Sinne übergeätzt, daß der Ätzprozeß für eine Zeitperiode über die Zeit hinaus fortgeführt wird, zu der festgestellt wird, daß der erste Leiter in den Maskenöffnungen freigelegt worden ist. Dieses Überätzen soll die vollständige Entfernung des zweiten Leiters in all diesen Öffnungen über den ganzen Wafer sicherstellen und insbesondere über jede der einzelnen hergestellten Felder von Dünnfilm-Transistoren. Danach wird das Quellgas (source gas) für das reaktive Ionenätzen geändert in ein Gas, das den ersten Leiter ätzt. Dieses zweite Quellgas zum Ätzen ist vorzugsweise eines, das eine Selektivität beim Ätzen des darunterliegenden Halbleitermaterials bietet. Da jedoch der erste Leiter relativ dünn ist, kann die Ätz-Selektivität bezüglich des darunterliegenden Materials geringer sein als das der Fall wäre, wenn der erste Leiter weggelassen werden würde, da die Gleichmäßigkeit beim Freilegen (dearing) von Metall größer ist je dünner die Schichten sind und die Zeit kürzer ist, während der das darunterliegende Material dem Ätzgas ausgesetzt ist.
  • Im Anschluß an das Ätzen des ersten Leiters wird die Herstellung des Dünnfilm-Transistors in der normalen Weise vollendet.
  • Der erste Leiter ist vorzugsweise Chrom, während der zweite Leiter vorzugsweise Molybdän ist. Das Ätzgas für den zweiten Leiter (Mo) ist vorzugsweise eine Mischung aus SF&sub6;, Cl&sub2; und O&sub2;, und das Ätzgas für den ersten Leiter (Cr) ist vorzugsweise eine Mischung aus Cl&sub2; und O&sub2;.
    • Kurzbeschreibung der Zeichnungen
  • Der als Erfindung angesehene Gegenstand ist insbesondere näher ausgeführt und im einzelnen beansprucht im abschließenden Teil der Beschreibung. Die Erfindung läßt sich jedoch sowohl was die Organisation als auch das praktizierte Verfahren angeht, zusammen mit weiteren Aufgaben und Vorteilen am besten verstehen unter Bezugnahme auf die folgende Beschreibung und in Verbindung mit den beigefügten Zeichnungen, in denen die Figuren 1 bis 10 aufeinanderfolgende Stufen bei der Herstellung eines Dünnfilm-Transistors gemäß der vorliegenden Erfindung darstellen.
    • Detaillierte Beschreibung
  • Figur 1 ist eine Schnittansicht eines Substrats 12, auf dem eine Vielzahl von Dünnfilm-Transistoren hergestellt werden soll. Über der gesamten oberen Oberfläche des dargestellten Substratbereichs 12 ist eine Schicht für die Gate-Metallisierung 18 aufgebracht. Diese Gate-Metallisierung enthält vorzugsweise zwei separate Teilschichten 14 und 16, falls gewünscht kann es aber auch eine einzige Schicht sein. Diese Gate-Metallisierung wird dann entsprechend irgendeiner aus einer Vielzahl von bekannten Techniken mit einem Muster versehen, um die in Figur 2 gezeigte Struktur zu erhalten, bei der die Gate-Metallisierung 18 nunmehr auf solche Bereiche begrenzt ist, in denen die Gate-Metallisierung für die endgültige Struktur erforderlich ist. Dieser Prozeß der Musterausbildung kann vorzugsweise fotolithographisch erfolgen mit Fotolack und einem Naß- oder Trockenätzmittel entsprechend der jeweils besonderen zur Anwendung kommenden Gate-Metallisierung sowie je nach den Wünschen des Bedienungspersonals. Gemäß der verwandten Anmeldung mit der Publikationsnummer 0 513 261 (RD- 19810) kann es sich bei der Gate-Metallisierung 18 vorzugsweise um eine zwei-lagige Gate-Metallisierung aus Molybdän über Chrom handeln, die vorzugsweise mittels reaktivem Ionenätzen mit einem Muster versehen wird, um eine geneigte Seitenwand auf der Gate-Metallisierung zu erhalten, wie das in größerer Vollständigkeit in der besagten Anmeldung erklärt wird.
  • Nach dem Bemustern der Gate-Metallisierung 18 wird eine dielektrische Gate-Schicht 28 über die gesamte Oberfläche des Substrats und das Gate-Metall abgeschieden. Die Kantenbedeckung des Gate-Metalls wird verbessert, indem man eine geneigte (sloped) Gate-Metallisierung entsprechend der Lehre der verwandten Anmeldung Publikationsnummer 0 513 261 vorsieht. Das Gate-Dielektrikum ist vorzugsweise 0,1 bis 0,5 Mikrometer dick. Als nächstes wird eine Schicht 30 aus intrinsischem (eigenleitendem) amorphen Silicium mit einer Dicke von 0,1 bis 0,5 Mikrometer auf der dielektrischen Schicht für das Gate abgeschieden, ohne das Vakuum in der Abscheidungseinrichtung zu unterbrechen. Als nächstes wird eine Schicht 32 aus n&spplus; amorphen Silicium mit einer Dicke von 0,01 bis 0,1 Mikrometer oben auf das intrinsische Silicium 30 abgeschieden, was eben falls ohne Unterbrechung des Vakuums in der Abscheidungseinrichtung erfolgt. Die sich am Ende dieser Schritte ergebende Struktur ist in Figur 3 dargestellt.
  • Als nächstes wird das n&spplus; amorphe Silicium sowie das intrinsische amorphe Silicium maskiert und mittels Ätzen in den Bereichen außerhalb des Gebiets entfernt, in dem der FET anschließend definiert wird. Das ist normalerweise erforderlich, um die Ausbildung von solchen Elementen, wie z.B. Flüssigkristallpixeln oder Licht-detektierenden Elementen, benachbart zu den Transistoren zu ermöglichen. Dies resultiert weiterhin in der elektrischen Isolation der einzelnen FETs. Eine dünne Metallschicht von vorzugsweise etwa 50 nm (500 Å) Molybdän kann zum Schutz der Qualität des beibehaltenen Siliciums vor diesem Maskierungs- und Ätzschritt auf dem Silicium abgeschieden und anschließend nach dem Ätzen des Siliciums wieder entfernt werden. Dieses Ätzen des Siliciums wird vorzugsweise mit geneigten Seitenwänden durchgeführt. Die sich am Ende dieses Schrittes ergebende Struktur ist in Figur 4 gezeigt.
  • Die in Figur 4 gezeigte Struktur ist bereit für das Abscheiden der Source/Drain-Metallisierung für diesen Dünnfilm-Transistor. Gemäß der Erfindung wird eine erste relativ dünne Schicht 34 (0,01 bis 0,1 Mikrometer dick) eines ersten Leiters direkt auf das n&spplus; amorphe Silicium abgeschieden. Der erste Leiter ist vorzugsweise Chrom, er kann aber auch Chromnickel, Tantal oder ein anderes geeignetes Metall sein, das einen guten Ohm'schen Kontakt mit dem n&spplus; amorphen Silicium macht und das vorzugsweise in einer Vorzugsrichtung im Hinblick mindestens auf das intrinsische amorphe Silicium geätzt werden kann. Als nächstes wird eine relativ dicke Schicht 36 eines zweiten Leiters auf dem ersten Leiter 34 abgeschieden, vorzugsweise ohne Unterbrechung des Vakuums. Dieser zweite Leiter ist vorzugsweise Molybdän, kann aber auch Aluminium oder Wolfram sein. Dieser zweite Leiter wird vorzugsweise mittels Sputtern bis zu einer Dicke von 0,1 bis 1 Mikrometer abgeschieden. Einer der Vorteile bei der Verwendung von Molybdän für diesen zweiten Leiter besteht in der Tatsache, daß er signifikant besser leitfähig ist als das darunterliegende Chrom mit dem Ergebnis, daß die Source/Drain-Metallisierung 38 eine höhere Leitfähigkeit aufweist, als das der Fall wäre, wenn die gesamte Source/Drain-Metallisierung Chrom wäre. Für Bilderzeugungsanwendungen (imager applications) besteht ein weiterer Vorteil der Verwendung von Molybdän als zweiten Leiter in der Tatsache, daß es guten Ohm'schen Kontakt mit dem n&spplus; amorphen Silicium macht, das auf der Source/Drain-Metallisierung als Teil des zugehörigen Herstellprozesses abgeschieden wurde. Für andere als Bilderzeugungsanwendungen (non-imager applications) kann Aluminium wegen seiner höheren Leitfähigkeit als gegenüber dem Molybdän vorzuziehen angesehen werden. Die Bauelementstruktur am Ende des Abscheidens der Source/Drain-Metallisierung 38 ist in Figur 5 dargestellt.
  • Als nächstes wird auf der oberen Oberfläche der Source/Drain- Metallisierung, wie in Figur 6 gezeigt, eine Fotolackschicht 50 ausgebildet. Dieser Fotolack wird sodann auffotolithographischem Wege gemustert und entwickelt, um Öffnungen 52 mit einer Seitenwandneigung von etwa 45º in Ausrichtung mit der gewünschten Position des Kanalgebiets des Dünnfilm-Transistors herzustellen, sowie von Öffnungen 54 mit einer Seitenwandneigung von etwa 45º an solchen Stellen, wo die Source/Drain-Metallisierung entfernt werden muß, um die verschiedenen Transistoren, Elektroden usw. voneinander zu isolieren. Die Rauelementstruktur am Ende dieses Schrittes ist in Figur 7 dargestellt.
  • In dieser Verfahrensstufe wird der Wafer in eine Apparatur für reaktives Ionenätzen eingebracht, die sodann gereinigt und entsprechend den normalen Prozeduren beim reaktiven lonenätzen evakuiert wird. Ein Quellgasfluß von vorzugsweise 37,5 sccm (standard cubic centimeters pro minute) von Schwefelhexafluorid (SF&sub6;), 6,5 sccm von Cl&sub2; und 16 sccm von O&sub2; wird eingestellt, bei einem Druck von 65 mTorr in die Ätzkammer eingeführt und mittels Hochfrequenz(HF)-Leistung in einen Plasmazustand überführt. Das resultierende Plasma ätzt das Molybdän in den Öffnungen 52 und 54. Dieser Ätzvorgang wird vorzugsweise durchgeführt, bis alles Molybdän im Zentrum der Fenster entfemt ist, wobei man den Ätzvorgang für eine etwa 10-prozentige zusätzliche Zeit weiterlaufen läßt, um sicherzustellen, daß alles Molybdän aus den ursprünglich definierten Fenstern 52 und 54 entfernt ist. Dieser Ätzschritt für das Molybdän wird vorzugsweise bei einer Leistung von 0,17 Watt/cm ausgeführt, um eine Ätzrate für das Mo:Fotolack in der Nähe von 1:1 zu erhalten. Die Bauelementstruktur am Ende dieses Schrittes ist in Figur 8 dargestellt. Die Anwesenheit der Ätzstoppschicht aus Chrom ist besonders wichtig, wo das für die Molybdänschicht benutzte Ätzmittel das Silicium mit einer vergleichbaren oder schnelleren Geschwindigkeit ätzen würde, als es das Molybdän ätzt, wenn das Silicium während des Ätzens des Molybdäns freigelegt wäre. Die unterbrochenen Linien 52' und 54: veranschaulichen die ursprüngliche Position der Öffnungen 52 bzw. 54. Es ist festzustellen, daß das darunterliegende Chrom im wesentlichen in Ausrichtung mit dem ursprünglichen Fenster 52 oder 54 freigelegt ist, daß das darüberliegende Molybdän eine Seitenwandneigung von im wesentlichen 45º aufweist und der Fotolack von der ursprünglichen Kante 52' oder 54'' des Fensters bis zur Spitze der Molybdänneigung zurückgeätzt worden ist. Als nächstes wird das Ätzgas zum Entfernen des freigelegten Chroms vorzugsweise geändert auf 70 sccm Cl&sub2; und 30 sccm O&sub2; bei einem Druck von 100 mTorr. Dieser Ätzvorgang wird vorzugsweise aufrechterhalten, bis alles freiliegende Chrom entfernt zu sein scheint, wobei der Ätzvorgang dann für zusätzliche 60 Sekunden weitergeführt wird, um die vollständige Entfernung des freiliegenden Chroms zu gewährleisten. Dieser Ätzschritt wird vorzugsweise bei einer Leistung von 0,25 Watt/cm ausgeführt. Während dieses Schrittes werden höchstens einige wenige hundert Angstrom Silicium abgetragen. Die Struktur am Ende dieses Chrom-Ätzschrittes ist in Figur 9 dargestellt.
  • Als nächstes wird das n&spplus; amorphe Silicium vom Kanalbereich der Struktur geätzt, d.h. in den Fenstern 52. Während dieses Ätzvorgangs muß ebenfalls etwas von dem intrinsischen amorphen Silicium entfernt werden um sicherzustellen, das alles dotierte amorphe Silicium entfernt worden ist. Da nach dem Chrom- Ätzen das n&spplus; amorphe Silicium gleichmäßig ist, hinterläßt ein kurzzeitiges Ätzen zum anschließenden Entfernen des n&spplus; Siliciums 32 über dem intrinsischen amorphen Silicium 30 eine im wesentlichen gleichmäßige intrinsische amorphe Siliciumschicht. Die Struktur am Ende dieses Schrittes ist in Figur 10 dargestellt.
  • Der Fotolack wird nun abgezogen (stripped), um die in Figur 11 dargestellte Struktur zu erzielen, in der die Source/Drain-Metallisierung ihre gewünschte endgültige Konfiguration aufweist, wie das auch für den Dünnfilm-Transistor der Fall ist. Eine Passivierungsschicht 48, üblicherweise bekannt als Rückkanal(back channel)-Passivierungsschicht, wird vorzugsweise konform auf der gesamten oberen Oberfläche des Wafers abgeschieden, wie in Figur 12 gezeigt ist. Diese Passivierungsschicht 48 leistet eine hervorragende Kantenbedeckung der Source/Drain-Metallisierung, und zwar aufgrund der geneigten Seitenwand der Source/Drain-Metallisierung sowie der geringen Dicke der n&spplus; amorphen Siliciumschicht, die ihrerseits vertikale Seitenwände aufweisen kann, ohne die Passivierung nachteilig zu beeinflussen, da ihre Höhe lediglich 0,02 bis 0,15 Mikrometer beträgt. An diesem Punkt ist die Herstellung des Dünnfilm-Transistors im wesentlichen abgeschlossen und der Prozeß verläuft mit normaler Prozessierung und Bemusterung für solche Strukturen bei dieser Verfahrensstufe weiter. Solche weiteren Schritte können das Öffnen von Kontaktfenstern zu den Source- und Drain- sowie den Gate-Metallisierungen enthalten, wie es für die jeweilige Insgesamtstruktur des Bauteils angebracht ist. Wenn das Bauelement eine Bildeinrichtung (imager) werden soll mit direkt auf den Dünnfilm-Transistoren angeordneten Halbleiter-Bild- bzw. Fotoelementen, dann läuft der Prozeß mit der Herstellung solcher Bauelemente in ihrer dafür normalen Weise weiter.
  • Obwohl spezielle Metalle für die Verwendung als Leiter angeführt worden sind, können andere Metalle oder andere nichtmetallische Leiter verwendet werden, und zwar je nachdem sie für bestimmte Strukturen als wünschenswert betrachtet werden. Von Bedeutung ist, daß der zweite Leiter mit einem Ätzmittel geätzt werden kann, das den ersten Leiter nicht nennenswert ätzt. Dabei wirkt der erste Leiter als Ätzstopp beim Ätzen des zweiten Leiters. Von Bedeutung ist ferner, daß der erste Leiter ausreichend dünn ist, wenn dafür kein selektives Ätzmittel relativ zu dem direkt darunter angeordneten Halbleitermaterial benutzt wird, so daß das Ausmaß des Überätzens, das zur Gewährleistung der Entfernung des ersten Leiters erforderlich ist, nicht in inakzeptabler Weise das darunterliegende Halbleitermaterial entfernt.
  • Der dargestellte Dünnfilm-Transistor ist typischerweise nur einer von vielen solchen Dünnfilm-Transistoren, die gleichzeitig auf demselben Substrat hergestellt werden.
  • Obwohl das Halbleitermaterial in dem soeben beschriebenen Ausführungsbeispiel amorphes Silicium ist, da dies das gegenwärtig für Dünnfilm-Transistoren typischerweise benutzte Material darstellt, sollte es aber klar sein, daß dieser Prozeß gleichermaßen für den Einsatz anderer Halbleitermaterialien oder anderer Formen von Silicium anwendbar ist. Weiterhin gilt, daß trotz der beschriebenen Gate-Dielektrikumsschicht aus Siliciumnitrid es klar ist, daß mehr als eine Teilschicht in der Gate-Dielektrikumsschicht vorgesehen werden kann, daß verschiedene Teilschichten unterschiedliche Zusammensetzungen aufweisen können und daß eine einzelne Schicht für das Dielektrikum SiO&sub2; oder irgendein anderes dielektrisches Material sein kann.
  • Andere Halbleitermaterialen, die gegenwärtig im amorphen Zustand zur Anwendung kommen, sind Germanium und Cadmiumselenid. Diese Prozeßtechnik ist auf solche amorphen Halbleitermaterialen aus Silicium und aus anderen Materialien anwendbar wie auch auf polykristalline oder sogar monokristalline Halbleiternaterialien, wenn die darunterliegende Grundstruktur die Ausbildung solcher Halbleiterschichten unterstützt.

Claims (4)

1. Verfahren zum Herstellen eines Dünnfilm- Transistors (10), enthaltend:
teilweises Herstellen des Dünnfilm-Transistors bis gerade vor dem Abscheiden einer Source/Drain-Metallisierungsschicht (38), wobei der teilweise hergestellte Dünnfilm-Transistor eine obere Oberfläche hat, die Silicium aufweist, gekennzeichnet durch
Abscheiden einer ersten Schicht (34) von einem ersten Leiter auf dem teilweise hergestellten Transistor, wobei der erste Leiter Chrom aufweist,
Abscheiden einer zweiten Schicht (36) von einem zweiten Leiter auf dem ersten Leiter, wobei der zweite Leiter Molybdän aufweist und die zweite Schicht dicker als die erste Schicht ist,
Maskieren des zweiten Leiters in einem gewünschten Muster der Source/Drain-Metallisierungsschicht,
Ätzen des zweiten Leiters mit einem Ätzmittel des zweiten Leiters, wobei das Ätzmittel des zweiten Leiters so gewählt ist, daß der erste Leiter einen Ätzstopp dafür aufweist, wobei das Ätzmittel des zweiten Leiters Silicium mit einer Geschwindigkeit ätzen kann, die nicht kleiner ist als die Geschwindigkeit, mit der das Ätzmittel des zweiten Leiters den zweiten Leiter ätzt,
Ätzen des ersten Leiters mit einem Ätzmittel für den ersten Leiter, wobei das Ätzmittel für den ersten Leiter ein Ätzmittel ist, gegen das der teilweise hergestellte Transistor im wesentlichen immun ist, und
Beenden der Herstellung des Dünnfilm-Transistors.
2. Verfahren nach Anspruch 1, wobei der Maskierungsschritt die Ausbildung einer Fotolackmaske (50) aufweist und
das zweite Ätzmittel ferner so gewählt ist, daß der Fotolack mit im wesentlichen der gleichen Geschwindigkeit geätzt wird wie der zweite Leiter, wodurch der zweite Leiter mit einer absichtlich geneigten Seitenwand gemustert wird.
3. Verfahren nach Anspruch 1, wobei das Ätzmittel für den zweiten Leiter den zweiten Leiter wenigstens 10 mal schneller ätzt als es den ersten Leiter ätzt.
4. Verfahren nach Anspruch 1, wobei die Schritte der Abscheidung der Schicht des ersten Leiters und der Abscheidung der Schicht des zweiten Leiters sequentiell ausgeführt werden in einer evakuierten Abscheidungseinrichtung ohne Unterbrechung des Vakuums.
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