WO2023113212A1 - 표시장치 및 그 제조방법 - Google Patents

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WO2023113212A1
WO2023113212A1 PCT/KR2022/016571 KR2022016571W WO2023113212A1 WO 2023113212 A1 WO2023113212 A1 WO 2023113212A1 KR 2022016571 W KR2022016571 W KR 2022016571W WO 2023113212 A1 WO2023113212 A1 WO 2023113212A1
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metal oxide
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insulating layer
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손상우
문연건
김은현
양승호
임준형
정현준
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method for manufacturing the same, and more particularly to a display device including an oxide transistor and a method for manufacturing the same.
  • the display device includes a plurality of pixels and a driving circuit (eg, a scan driving circuit and a data driving circuit) that control the plurality of pixels.
  • a driving circuit eg, a scan driving circuit and a data driving circuit
  • Each of the plurality of pixels includes a display element and a pixel circuit that controls the display element.
  • the pixel circuit may include a plurality of organically connected transistors.
  • the plurality of transistors may include a silicon semiconductor or a metal oxide semiconductor.
  • An object of the present invention is to provide a display device including an oxide transistor with a wide driving voltage range.
  • An object of the present invention is to provide a manufacturing method of the display device.
  • a display device includes a plurality of insulating layers, a light emitting element, and a pixel circuit electrically connected to the light emitting element.
  • the pixel circuit may include a first transistor.
  • the first transistor is disposed on a metal oxide semiconductor pattern including a source region, a drain region, and a channel region disposed between the source region and the drain region, the metal oxide semiconductor pattern, and overlapping the channel region. It may include a first gate and a metal oxide pattern disposed on the first gate.
  • the plurality of insulating layers include a first insulating layer disposed between the channel region and the first gate, a first portion disposed between the first gate and the metal oxide pattern, and a second portion disposed on the source region. and a third portion may include a second insulating layer disposed on the drain region, and a third insulating layer disposed on the second insulating layer and the metal oxide pattern.
  • the first insulating layer includes a silicon oxide layer
  • the second insulating layer includes a silicon oxide layer or a silicon oxy nitride layer
  • the third insulating layer includes a silicon oxy nitride layer and the silicon oxy nitride layer and a silicon nitride layer disposed thereon.
  • the second insulating layer may cover a side surface of the first insulating layer.
  • the metal oxide pattern may be electrically connected to the first gate.
  • the pixel circuit may further include a conductive pattern disposed on the metal oxide pattern.
  • a corresponding insulating layer among the plurality of insulating layers may be disposed between the first gate and the conductive pattern, and the first gate and the conductive pattern may define a capacitor.
  • the first transistor may control the driving current of the light emitting device based on the charging capacity of the capacitor.
  • the pixel circuit may further include a second transistor.
  • the second transistor may include a metal oxide semiconductor pattern.
  • the second transistor may provide a data voltage to the capacitor.
  • An edge of the metal oxide pattern may be aligned with an edge of the conductive pattern.
  • the length of the channel region may be 3 micrometers or less.
  • the first transistor may further include a second gate, and the second gate may be disposed below the metal oxide semiconductor pattern and electrically connected to the first gate.
  • the metal oxide pattern may include at least one of indium (In), tin (Sn), zinc (Zn), gallium (Ga), magnesium (Mg), hafnium (Hf), and titanium (Ti).
  • the metal oxide pattern may have a thickness of 100 ⁇ to 300 ⁇ .
  • a method of manufacturing a display device includes a metal oxide semiconductor pattern including a source region, a drain region, and a channel region disposed between the source region and the drain region on a base layer; forming a transistor including a first insulating layer disposed on and a gate disposed on the first insulating layer, forming a second insulating layer covering the gate, the source region, and the drain region;
  • the method may include forming a metal oxide layer on the second insulating layer, etching at least a portion of the metal oxide layer, and forming a third insulating layer on the second insulating layer.
  • the method may further include forming a conductive pattern overlapping the gate on the metal oxide layer.
  • the conductive pattern may be used as a mask, and a metal oxide pattern overlapping the conductive pattern on a plane may be formed from the metal oxide layer.
  • An edge of the metal oxide pattern may be aligned with an edge of the conductive pattern.
  • the partial pressure of oxygen calcination with respect to the reaction gas may be 50% to 100%.
  • a method of manufacturing a display device includes a metal oxide semiconductor pattern including a source region, a drain region, and a channel region disposed between the source region and the drain region on a base layer; Forming a transistor including a first insulating layer disposed on and covering the metal oxide semiconductor pattern, and a gate disposed on the first insulating layer, the metal oxide covering the gate on the first insulating layer
  • the method may include forming a layer, etching at least a portion of the metal oxide layer, and forming a second insulating layer on the base layer.
  • oxygen is implanted into the insulating layer covering the metal oxide semiconductor pattern.
  • Oxygen diffuses into the source and drain regions of the metal oxide semiconductor pattern and reduces carriers in the source and drain regions.
  • the resistance of the source region and the drain region in which carriers are reduced increases, and voltage-current characteristics of the oxide transistor change accordingly.
  • a driving voltage range of the oxide transistor may be widened.
  • the injected oxygen may be diffused into the channel region.
  • oxygen may be diffused into the edge region of the channel region exposed by the gate.
  • the diffused oxygen eliminates oxygen deficiency in the edge region of the channel region.
  • the carrier concentration in the outer region of the channel region is not increased because oxygen deficiency is reduced and hydrogen bonded thereto is reduced. That is, the channel characteristics of the edge region of the channel region can be maintained, and the effective length of the channel region can be maintained substantially equal to the length of the channel region.
  • FIG. 1 is a block diagram of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
  • FIG. 3 is a waveform diagram of driving signals for driving the pixel shown in FIG. 2 .
  • FIG. 4 is a cross-sectional view of a display panel according to an exemplary embodiment of the present invention.
  • 5 is a graph comparing voltage-current characteristics of an oxide transistor and a silicon transistor.
  • FIG. 6 is an enlarged cross-sectional view of a first transistor according to an embodiment of the present invention.
  • FIG. 7 is a graph comparing voltage-current characteristics of an oxide transistor according to an embodiment of the present invention and an oxide transistor according to a comparative example.
  • 8A to 8F are cross-sectional views illustrating a manufacturing process of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 9 is an enlarged cross-sectional view of a first transistor according to an embodiment of the present invention.
  • FIG. 10 is an enlarged cross-sectional view of a first transistor according to an embodiment of the present invention.
  • 11A to 11F are cross-sectional views illustrating a manufacturing process of a display panel according to an exemplary embodiment of the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • the display device DD includes a timing controller TC, a scan driving circuit SDC, a data driving circuit DDC, and a display panel DP.
  • the display panel DP is described as an emission type display panel.
  • the light emitting display panel may include an organic light emitting display panel or an inorganic light emitting display panel.
  • the timing controller TC receives the input image signals and converts the data format of the input image signals to meet the interface specification with the scan driving circuit SDC to generate image data D-RGB.
  • the timing controller TC outputs image data D-RGB and various control signals DCS and SCS.
  • the scan driving circuit SDC receives the scan control signal SCS from the timing controller TC.
  • the scan control signal SCS may include a vertical start signal for starting the operation of the scan driving circuit SDC, a clock signal for determining output timing of signals, and the like.
  • the scan driving circuit SDC generates a plurality of scan signals and sequentially outputs them to corresponding scan signal lines SL11 to SL1n.
  • the scan driving circuit SDC generates a plurality of emission control signals in response to the scan control signal SCS and outputs the plurality of emission control signals to corresponding emission signal lines EL1 to ELn.
  • FIG. 1 shows that a plurality of scan signals and a plurality of emission control signals are output from one scan driving circuit (SDC), the present invention is not limited thereto.
  • the display device DD may include a plurality of scan driving circuits.
  • a driving circuit for generating and outputting a plurality of scan signals and a driving circuit for generating and outputting a plurality of emission control signals may be formed separately.
  • the data driving circuit DDC receives the data control signal DCS and the image data D-RGB from the timing controller TC.
  • the data driving circuit DDC converts the image data D-RGB into data signals and outputs the data signals to a plurality of data lines DL1 to DLm, which will be described later.
  • the data signals are analog voltages corresponding to grayscale values of the image data D-RGB.
  • the light emitting display panel DP may include a plurality of groups of scan lines. 1 shows scan signal lines SL11 to SL1n of a first group as an example.
  • the light emitting display panel DP includes light emitting signal lines EL1 to ELn, data lines DL1 to DLm, a first voltage line VL1, a second voltage line VL2, a third voltage line VL3, It includes a fourth voltage line VL4 and a plurality of pixels PX.
  • the scan signal lines SL11 to SL1n of the first group may extend in a first direction DR1 and may be arranged in a second direction DR2.
  • the data lines DL1 to DLm may cross the scan signal lines SL11 to SL1n of the first group.
  • the first voltage line VL1 receives the first power voltage ELVSS.
  • the second voltage line VL2 receives the second power supply voltage ELVDD.
  • the second power supply voltage ELVDD has a higher level than the first power supply voltage ELVSS.
  • the third voltage line VL3 receives the reference voltage Vref (hereinafter referred to as first voltage).
  • the fourth voltage line VL4 receives the initialization voltage Vint (hereinafter referred to as second voltage).
  • the first voltage Vref has a lower level than the second power supply voltage ELVDD.
  • the second voltage Vint has a lower level than the second power supply voltage ELVDD.
  • the second voltage Vint may have a lower level than the first voltage Vref and the first power supply voltage ELVSS.
  • At least one of the first voltage line VL1 , the second voltage line VL2 , the third voltage line VL3 , and the fourth voltage line VL4 is a line extending in the first direction DR1 and a line extending in the second direction It may include at least one of the lines extended to (DR2).
  • a line extending in the first direction DR1 and a line extending in the second direction DR2 of the voltage line are electrically electrical to each other even though they are disposed on different layers among the plurality of insulating layers 10 to 40 shown in FIG. can be connected to
  • the display device DD according to an exemplary embodiment has been described with reference to FIG. 1 , but the display device DD of the present invention is not limited thereto. Additional signal lines may be added or omitted according to the configuration of the pixel circuit. Also, an electrical connection relationship between one pixel PX and signal lines may be changed.
  • the plurality of pixels PX may include a plurality of groups generating light of different colors. For example, it may include red pixels generating red color light, green pixels generating green color light, and blue pixels generating blue color light.
  • a light emitting device of a red pixel, a light emitting device of a green pixel, and a light emitting device of a blue pixel may include light emitting layers of different materials.
  • the pixel circuit may include a plurality of transistors and at least one capacitor. At least one of the scan driving circuit SDC and the data driving circuit DDC may include a plurality of transistors formed through the same process as the pixel circuit.
  • FIG. 2 is an equivalent circuit diagram of a pixel PXij according to an embodiment of the present invention.
  • FIG. 3 is a waveform diagram of driving signals for driving the pixel PXij shown in FIG. 2 .
  • the pixel PXij connected to (DLj) is shown representatively.
  • the pixel PXij is connected to the i-th scan line SL2i of the second group of scan lines and is connected to the i-th scan line SL3i of the third group of scan lines.
  • the pixel circuit may include first to fifth transistors T1 to T5, first capacitors C1 to third capacitors C3, and a light emitting device OLED.
  • the first to fifth transistors T1 to T5 are described as N-type.
  • the present invention is not limited thereto, and at least one or more of the first to fifth transistors T1 to T5 may be P-type transistors.
  • at least one of the first to fifth transistors T1 to T5 may be omitted or an additional transistor may be further included in the pixel PXij.
  • each of the first to fifth transistors T1 to T5 is illustrated as including two gates, but at least one transistor may include only one gate.
  • Upper gates G2-1, G3-1, G4-1, and G5-1 and lower gates G2-2, G3-2, G4-2, and G5 of the second to fifth transistors T2 to T5, respectively. -2) is shown as being electrically connected to each other, but is not limited thereto.
  • the lower gates G2 - 2 , G3 - 2 , G4 - 2 , and G5 - 2 of each of the second to fifth transistors T2 to T5 may be floating electrodes.
  • the first transistor T1 may be a driving transistor
  • the second transistor T2 may be a switching transistor
  • a node to which the gate (G1-1, hereinafter referred to as first upper gate) of the first transistor T1 is connected is defined as a first node ND1
  • a node to which the source S1 of the first transistor T1 is connected is a second node. It may be defined as node ND2.
  • the light emitting element OLED includes a first electrode electrically connected to the first node ND1, a second electrode receiving the first power supply voltage ELVSS, and a light emitting layer disposed between the first electrode and the second electrode. do. A detailed description of the light emitting device OLED will be described later.
  • the first transistor T1 is electrically connected between the second voltage line VL2 receiving the second power supply voltage ELVDD and the second node ND2.
  • the first transistor T1 includes a source S1 (hereinafter referred to as first source) connected to the second node ND2, a drain D1 (hereinafter referred to as first drain), a channel region (or semiconductor region), and a first upper gate. (G1-1).
  • the first transistor T1 may further include a gate G1 - 2 (hereinafter referred to as a first lower gate) connected to the second node ND2 .
  • the first transistor T1 controls the driving current of the light emitting element OLED based on the charge capacity of the first capacitor C1.
  • the second transistor T2 is electrically connected between the first data line DLj and the first node ND1.
  • the second transistor T2 includes a source S2 (hereinafter referred to as second source) connected to the first node ND1, a drain D2 (hereinafter referred to as second drain) connected to the first data line DLj, a channel region, and a gate G2-1 (hereinafter referred to as a second upper gate) connected to the i-th scan line SL1i of the first group.
  • the second transistor T2 may further include a gate G2 - 2 (hereinafter referred to as a second lower gate) electrically connected to the second upper gate G2 - 1 .
  • the third to fifth transistors T3 to T5 described later include upper gates G3-1, G4-1, and G5-1 corresponding to the second upper gate G2-1 and the second lower gate G2-2. ) and lower gates G3-2, G4-2, and G5-2.
  • the second transistor T2 provides a data voltage to the first capacitor C1.
  • the third transistor T3 is electrically connected between the first node ND1 and the third voltage line VL3 receiving the first voltage Vref.
  • the third transistor T3 includes a drain D3 (hereinafter referred to as third drain) connected to the first node ND1, a source S3 (hereinafter referred to as third source) connected to the third voltage line VL3, a channel region, and a third upper gate G3-1 connected to the i-th scan line SL2i of the second group.
  • the fourth transistor T4 is electrically connected between the fourth voltage line VL4 receiving the second voltage Vint and the second node ND2.
  • the fourth transistor T4 includes a drain D4 (hereinafter referred to as fourth drain) connected to the second node ND2, a source S4 (hereinafter referred to as fourth source) connected to the fourth voltage line VL4, a channel region, and a fourth upper gate G4-1 connected to the i-th scan line SL3i of the third group.
  • the fifth transistor T5 is electrically connected between the second voltage line VL2 and the first drain D1 or the first source S1.
  • the fifth transistor T5 has a source (S5, hereinafter referred to as a fifth source) connected to the second voltage line VL2 and a drain (D5, hereinafter referred to as a fifth drain) connected to the first drain D1.
  • a source S5, hereinafter referred to as a fifth source
  • D5 drain
  • a fifth upper gate G5 - 1 connected to the ith emission signal line ELi.
  • the first capacitor C1 is electrically connected between the first node ND1 and the second node ND2.
  • the first capacitor C1 includes a first electrode E1-1 connected to the first node ND1 and a second electrode E1-2 connected to the second node ND2.
  • the second capacitor C2 is electrically connected between the second voltage line VL2 and the second node ND2.
  • the second capacitor C2 includes a first electrode E2-1 connected to the second voltage line VL2 and a second electrode E2-2 connected to the second node ND2.
  • the third capacitor C3 is electrically connected between the first electrode and the second electrode of the light emitting element OLED.
  • the third capacitor C3 includes a first electrode E3-1 connected to the first electrode of the light emitting element OLED and a second electrode E3-2 connected to the second electrode of the light emitting element OLED. do.
  • the display device (DD, see FIG. 1) displays an image for each frame period.
  • Each signal line of the first group of scan lines, the second group of scan lines, the third group of scan lines, and the emission signal lines is sequentially scanned during a frame period.
  • 3 shows a part of the frame period.
  • each of the signals Ei, GRi, GWi, and GIi may have a high level (V-HIGH) for a partial period and a low level (V-LOW) for a partial period.
  • V-HIGH high level
  • V-LOW low level
  • the aforementioned N-type first to fifth transistors T1 to T5 are turned on when the corresponding control signal has a high level (V-HIGH).
  • the non-emission period may include an initialization period (IP), a compensation period (CP), and a writing period (WP).
  • IP initialization period
  • CP compensation period
  • WP writing period
  • IP initialization period
  • the third transistor T3 and the fourth transistor T4 are turned on.
  • the first node ND1 is initialized to the first voltage Vref.
  • the second node ND1 is initialized to the second voltage Vint.
  • the first capacitor C1 is initialized with the difference between the first voltage Vref and the second voltage Vint.
  • the second capacitor C2 is initialized with the difference between the second power supply voltage ELVDD and the second voltage Vint.
  • the third capacitor C3 is initialized with the difference between the first power supply voltage ELVSS and the second voltage Vint.
  • the third transistor T3 and the fifth transistor T5 are turned on.
  • a voltage corresponding to the threshold voltage of the first transistor T1 is compensated for by the first capacitor C1.
  • the second transistor T2 is turned on.
  • the second transistor T2 outputs a voltage (or data voltage) corresponding to the data signal DS.
  • the voltage level corresponding to the data signal DS is charged in the first capacitor C1.
  • the data signal DS obtained by compensating for the threshold voltage of the first transistor T1 is charged in the first capacitor C1.
  • Threshold voltages of the driving transistors may be different for each pixel PX (see FIG. 1 ). In the pixel PXij shown in FIGS. 2 and 3 , regardless of the deviation of the threshold voltages of the driving transistors, the data signal DS A current of proportional magnitude may be supplied to the light emitting device OLED.
  • the fifth transistor T5 is turned on.
  • the first transistor T1 provides a current corresponding to the charge capacity stored in the first capacitor C1 to the light emitting element OLED.
  • the light emitting device OLED may emit light with a luminance corresponding to the data signal DS.
  • FIG. 4 is a cross-sectional view of a display panel DP according to an exemplary embodiment of the present invention.
  • FIG. 4 shows a cross section of a portion corresponding to some configurations of the pixels PXij shown in FIG. 2 .
  • the display panel DP includes a base layer BS, a circuit element layer DP-CL disposed on the base layer BS, a display element layer DP-OLED, and a thin film encapsulation layer ( TFE) may be included.
  • the display panel DP may further include functional layers such as an antireflection layer or a refractive index control layer.
  • the circuit element layer DP-CL includes at least a plurality of insulating layers and circuit elements. The insulating layers described below may include an organic layer and/or an inorganic layer.
  • An insulating layer, a semiconductor layer, and a conductive layer are formed through processes such as coating and deposition. Thereafter, the insulating layer, the semiconductor layer, and the conductive layer may be selectively patterned through photolithography and etching processes. Through this process, semiconductor patterns, conductive patterns, signal lines, and the like are formed. Patterns disposed on the same layer are formed through the same process.
  • the base layer BS may include a synthetic resin film.
  • the synthetic resin layer may include a thermosetting resin.
  • the synthetic resin layer may be a polyimide-based resin layer, and the material thereof is not particularly limited.
  • the synthetic resin layer may include at least one of an acrylic resin, a methacrylic resin, a polyisoprene-based resin, a vinyl-based resin, an epoxy-based resin, a urethane-based resin, a cellulose-based resin, a siloxane-based resin, a polyamide-based resin, and a perylene-based resin.
  • the base layer may include a glass substrate, a metal substrate, or an organic/inorganic composite material substrate.
  • the base layer may include a first polyimide layer, a second polyimide layer, and an inorganic layer disposed therebetween.
  • At least one inorganic layer is formed on the upper surface of the base layer BS.
  • the inorganic layer may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the inorganic layer may be formed in multiple layers.
  • the multi-layered inorganic layers may constitute a barrier layer (BRL) and/or a buffer layer (BFL) to be described later.
  • the barrier layer BRL and the buffer layer BFL may be selectively disposed.
  • the barrier layer BRL prevents foreign substances from entering from the outside.
  • the barrier layer BRL may include a silicon oxide layer and a silicon nitride layer. Each of these may be provided in plurality, and silicon oxide layers and silicon nitride layers may be alternately stacked.
  • a conductive layer (hereinafter referred to as a first conductive layer) is disposed on the barrier layer BRL.
  • the first conductive layer may include a plurality of conductive patterns. 4 shows a partial pattern of the first conductive layer.
  • the first lower gate G1-2, the second lower gate G2-2, and the first conductive pattern P1 are illustrated as examples of the conductive patterns of the first conductive layer.
  • the first conductive pattern P1 defines the second electrode E2-2 of the second capacitor C2 shown in FIG.
  • the first lower gate G1 - 2 and the first conductive pattern P1 are shown spaced apart from each other, but they may be electrically connected. They may be connected to each other through conductive patterns disposed on different layers, or may have an integral shape on a plane.
  • the buffer layer BFL may be disposed on the barrier layer BRL to cover the first lower gate G1 - 2 , the second lower gate G2 - 2 , and the first conductive pattern P1 .
  • the buffer layer BFL improves bonding strength between the base layer BS and the semiconductor pattern and/or the conductive pattern.
  • the buffer layer BFL may include a silicon oxide layer and a silicon nitride layer. The silicon oxide layer and the silicon nitride layer may be alternately stacked.
  • the semiconductor layer may include a plurality of semiconductor patterns.
  • the semiconductor pattern may be a metal oxide semiconductor pattern (SP).
  • the metal oxide semiconductor pattern SP may include a crystalline or amorphous oxide semiconductor.
  • the metal oxide semiconductor pattern SP may include a metal oxide such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), or titanium (Ti), or zinc (Zn) or indium (In).
  • the metal oxide semiconductor pattern SP may include a mixture of metals such as gallium (Ga), tin (Sn), and titanium (Ti) and their oxides.
  • Oxide semiconductors include indium-tin oxide (ITO), indium-gallium-zinc oxide (IGZO), zinc oxide (ZnO), indium-zinc oxide (IZnO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-zinc-tin oxide (IZTO), zinc-tin oxide (ZTO), and the like.
  • the metal oxide semiconductor pattern SP may include a plurality of regions classified according to whether or not the metal oxide is reduced.
  • a region where the metal oxide is reduced (hereinafter referred to as a reduced region) has higher conductivity than a region where the metal oxide is not reduced (hereinafter referred to as a non-reduced region).
  • the reduction region substantially serves as a source region, a drain region, or a signal transmission region of a transistor.
  • the non-reducing region substantially corresponds to the channel region (or semiconductor region, or non-reducing region) of the transistor.
  • a portion of the semiconductor pattern may be a channel region of a transistor, another portion may be a source region or drain region of a transistor, and another portion may be a signal transfer region.
  • a first upper gate G1-1 described later defines a channel region A1 of the first transistor T1
  • a second upper gate G2-1 described later substantially defines a channel region A1 of the second transistor T2.
  • Area A2 is defined.
  • the length of the channel region A1 of the first transistor T1 is determined to correspond to the width of the first upper gate G1-1
  • the length of the second transistor T1 corresponds to the width of the second upper gate G2-1.
  • the length of the channel area A2 of T2) may be determined.
  • the source region or drain region may itself be the source or drain of the transistors T1 to T5 described in FIG. 2 .
  • the source or drain of the transistors T1 to T5 may include the above-described source region or drain region of the semiconductor pattern and a conductive pattern connected thereto.
  • a source region or a drain region of the metal oxide semiconductor pattern SP is referred to as a source or a drain.
  • the first transistor T1 includes a metal oxide semiconductor pattern SP including a source S1 , a channel region A1 , and a drain D1 .
  • the source S1 and drain D1 of the first transistor T1 extend in opposite directions from the channel region A1.
  • the source S2, channel region A2, and drain D2 of the second transistor T2 are also formed from a semiconductor pattern.
  • the first lower gate G1 - 2 and the second lower gate G2 - 2 described above have a function of a light blocking pattern.
  • the first lower gate G1-2 and the second lower gate G2-2 are disposed below the channel region A1 of the first transistor T1 and the channel region A2 of the second transistor T2, respectively. and blocks light incident on them from the outside.
  • the first lower gate G1 - 2 and the second lower gate G2 - 2 prevent external light from changing the voltage-current characteristics of the first transistor T1 and the second transistor T2 , respectively.
  • a first insulating layer 10 is disposed on the buffer layer BFL.
  • the first insulating layer 10 is not formed over the entire surface of the display panel DP, but only overlaps with a channel region of a transistor or a specific conductive pattern to be described later.
  • the first insulating layer 10 includes a plurality of insulating patterns. 4 illustrates the first insulating pattern 10-1, the second insulating pattern 10-2, and the third insulating pattern 10-3.
  • the first insulating layer 10 may not be patterned. In this case, the first insulating layer 10 may cover the metal oxide semiconductor pattern SP.
  • the first insulating pattern 10-1 and the second insulating pattern 10-2 overlap each of the first upper gate G1-1 and the second upper gate G2-1 described later.
  • the third insulating pattern 10 - 3 overlaps the second conductive pattern P2 to be described later.
  • a conductive layer (hereinafter referred to as a second conductive layer) is disposed on the first insulating layer 10 .
  • the second conductive layer may include a plurality of conductive patterns each overlapping the first insulating layer 10 .
  • 4 shows the first upper gate G1-1, the second upper gate G2-1, and the second conductive pattern P2 as examples of conductive patterns of the second conductive layer. Since the second conductive layer and the first insulating layer 10 are etched through the same process, the conductive pattern of the second conductive layer and the insulating pattern of the first insulating layer 10 may have substantially the same shape. The edge of the overlapping conductive pattern of the second conductive layer and the edge of the insulating pattern of the first insulating layer 10 are aligned.
  • the first upper gate G1-1 is the first capacitor C1 shown in FIG.
  • the first electrode E1-1 of can be defined. On a plane, the first upper gate G1-1 may extend from the first electrode E1-1 of the first capacitor C1, and thus the first upper gate G1-1 may extend from the first electrode E1-1 of the first capacitor C1. ) may be defined as a part of the first electrode E1-1.
  • the second conductive pattern P2 defines the first electrode E2-1 of the second capacitor C2 shown in FIG. Although not shown, the second conductive pattern P2 may be electrically connected to the second voltage line VL2.
  • a second insulating layer 20 is disposed.
  • the second insulating layer 20 may be an inorganic layer and/or an organic layer, and may have a single-layer or multi-layer structure.
  • the second insulating layer 20 may cover the source S1 and drain D1 of the first transistor T1 and the source S2 and drain D2 of the second transistor T2.
  • the second insulating layer 20 may cover side surfaces of each of the first insulating pattern 10-1, the second insulating pattern 10-2, and the third insulating pattern 10-3.
  • a metal oxide pattern MOP may be disposed on the second insulating layer 20 . A detailed description thereof will be described later with reference to FIG. 6 .
  • a conductive layer (hereinafter referred to as a third conductive layer) is disposed on the second insulating layer 20 .
  • the third conductive layer may include a plurality of conductive patterns overlapping the second insulating layer 20 .
  • the third conductive layer may include a third conductive pattern P3 overlapping the first upper gate G1 - 1 .
  • the third conductive pattern P3 defines the second electrode E1-2 of the first capacitor C1 shown in FIG. On a plane, the third conductive pattern P3 may extend from the second electrode E1-2 of the first capacitor C1, and thus the third conductive pattern P3 may extend from the second electrode E1-2 of the first capacitor C1. It may be defined as a part of the electrode E1-2.
  • the third conductive pattern P3 overlapping the first upper gate G1 - 1 may be omitted. That is, the second electrode E1-2 of the first capacitor C1 may non-overlap the first upper gate G1-1.
  • a third insulating layer 30 covering the third conductive pattern P3 is disposed on the second insulating layer 20 .
  • the third insulating layer 30 may be an inorganic layer and/or an organic layer, and may have a single-layer or multi-layer structure.
  • a conductive layer (hereinafter referred to as a fourth conductive layer) is disposed on the third insulating layer 30 .
  • the fourth conductive layer may include a plurality of conductive patterns.
  • the fourth conductive layer may include a plurality of connection electrodes. 4 illustrates the first to third connection electrodes CNE1 to CNE3 .
  • the first connection electrode CNE1 is connected to the first conductive pattern P1 through the contact hole 113 penetrating the buffer layer BFL and the second and third insulating layers 20 and 30, and is connected to the second and third insulating layers 20 and 30.
  • the third conductive pattern ( P3) can be connected.
  • the second connection electrode CNE2 is connected to the second source S2 through the contact hole 106 passing through the second and third insulating layers 20 and 30, and the third connection electrode CNE3 is connected to the second source S2. and the second drain D2 through the contact hole 107 passing through the third insulating layers 20 and 30 .
  • a fourth insulating layer 40 covering the fourth conductive layer is disposed on the third insulating layer 30 .
  • the fourth insulating layer 40 may be an organic layer and may have a single layer structure, but is not particularly limited.
  • a conductive layer (hereinafter referred to as a fifth conductive layer) is disposed on the fourth insulating layer 40 .
  • the fifth conductive layer is A plurality of conductive patterns may be included.
  • the fifth conductive layer includes a fourth connection electrode CNE4.
  • the fourth connection electrode CNE4 is connected to the first connection electrode CNE1 through the contact hole 203 penetrating the fourth insulating layer 40 .
  • the fifth conductive layer may further include a data line DLj and a first voltage line VL1.
  • the data line DLj may be connected to the third connection electrode CNE3 through the contact hole 205 penetrating the fourth insulating layer 40 .
  • a portion of the first electrode AE of the light emitting element OLED defines the first electrode E3-1 of the third capacitor C3 shown in FIG.
  • a fifth insulating layer 50 covering the fourth conductive layer is disposed on the fourth insulating layer 40 .
  • the fifth insulating layer 50 may be an organic layer and may have a single layer structure, but is not particularly limited.
  • the first electrode AE of the light emitting device OLED is disposed on the fifth insulating layer 50 .
  • the first electrode AE may be an anode.
  • a pixel defining layer PDL is disposed on the fifth insulating layer 50 .
  • the first electrode AE is connected to the fourth connection electrode CNE4 through the contact hole 301 passing through the fifth insulating layer 50 .
  • the opening OP of the pixel defining layer PDL exposes at least a portion of the first electrode AE.
  • the opening OP of the pixel defining layer PDL may define the emission area PXA.
  • the plurality of pixels PX (see FIG. 1 ) may be arranged in a regular pattern on the plane of the display panel DP (see FIG. 1 ).
  • An area where the plurality of pixels PX is disposed may be defined as a pixel area, and one pixel area may include an emission area PXA and a non-emission area NPXA adjacent to the emission area PXA.
  • the non-emission area NPXA may surround the emission area PXA.
  • the hole control layer HCL may be disposed in common in the emission area PXA and the non-emission area NPXA.
  • a common layer such as the hole control layer HCL may be formed in common with the plurality of pixels PX.
  • the hole control layer (HCL) may include a hole transport layer and a hole injection layer.
  • An emission layer (EML) is disposed on the hole control layer (HCL).
  • the light emitting layer EML may be disposed only in an area corresponding to the opening OP.
  • the light emitting layer EML may be separately formed in each of the plurality of pixels PX.
  • the patterned light emitting layer EML is illustrated as an example in this embodiment, the light emitting layer EML may be commonly disposed in a plurality of pixels PX.
  • the commonly disposed light emitting layer EML may generate white light or blue light.
  • the light emitting layer EML may have a multilayer structure.
  • An electronic control layer is disposed on the light emitting layer (EML).
  • the electron control layer (ECL) may include an electron transport layer and an electron injection layer.
  • a second electrode CE is disposed on the electronic control layer ECL.
  • the electronic control layer ECL and the second electrode CE are commonly disposed in the plurality of pixels PX.
  • a thin film encapsulation layer TFE is disposed on the second electrode CE.
  • the thin film encapsulation layer TFE is commonly disposed in the plurality of pixels PX.
  • the thin film encapsulation layer TFE directly covers the second electrode CE.
  • a capping layer directly covering the second electrode CE may be further disposed.
  • the stacked structure of the light emitting device (OLED) may have a structure inverted upside down from the structure shown in FIG. 4 .
  • the thin film encapsulation layer TFE includes at least an inorganic layer or an organic layer.
  • the thin film encapsulation layer (TFE) may include two inorganic layers and an organic layer disposed therebetween.
  • the thin film encapsulation layer may include a plurality of inorganic layers and a plurality of organic layers that are alternately stacked.
  • 5 is a graph comparing voltage-current characteristics of an oxide transistor and a silicon transistor.
  • 6 is an enlarged cross-sectional view of the first transistor T1 according to one embodiment of the present invention.
  • 7 is a graph comparing voltage-current characteristics of an oxide transistor according to an embodiment of the present invention and an oxide transistor according to a comparative example.
  • a first graph G1 of FIG. 5 shows voltage-current characteristics of a P-type silicon transistor.
  • a second graph G2 shows voltage-current characteristics of the N-type oxide transistor.
  • the range of the gate voltage Vg (DA2, hereinafter, the driving voltage range) of the oxide transistor having a driving current Ids of 1 nA to 500 nA is 1 nA
  • the range DA1 of the gate voltage Vg of the silicon transistor having the driving current Ids of 1 to 500 nA is narrower. If the range of the driving voltage is narrow, there may be a limitation that the gray level voltage must be precisely controlled to express a plurality of gray levels.
  • the oxide transistor has an advantage that the leakage current is reduced compared to the silicon transistor.
  • the driving voltage range of the first transistor T1 can be further widened by controlling the resistances of the source S1 and drain D1 of the first transistor T1. It will be described in more detail with reference to FIGS. 6 and 7 .
  • the buffer layer BFL may include a silicon nitride layer BFL1 and a silicon oxide layer BFL2.
  • the first insulating pattern 10-1 may include a silicon oxide layer.
  • the first upper gate (G1-1) and the third conductive pattern (P3) are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium ( It may have a single-layer or multi-layer structure made of any one of Nd) and copper (Cu) or an alloy thereof.
  • the second insulating layer 20 may include a silicon oxide layer or a silicon oxynitride layer.
  • the third insulating layer 30 may include a silicon oxy nitride layer 31 and a silicon nitride layer 32 disposed on the silicon oxy nitride layer 31 .
  • a metal oxide pattern MOP may be disposed between the third conductive pattern P3 and the second insulating layer 20 .
  • the metal oxide pattern MOP may have a thickness of 100 ⁇ to 300 ⁇ .
  • the metal oxide pattern MOP may be an oxide of any one of indium (In), tin (Sn), zinc (Zn), gallium (Ga), magnesium (Mg), hafnium (Hf), and titanium (Ti) or indium (In).
  • tin (Sn), zinc (Zn), gallium (Ga), magnesium (Mg), hafnium (Hf), titanium (Ti) may include a mixture of any one metal and their oxides.
  • the metal oxide pattern (MOP) may be formed by a sputtering method or a metal organic chemical vapor deposition (MOCVD) method.
  • the process uses oxygen gas, and in the process, the second insulating layer disposed on the lower side ( 20) is supplied with oxygen.
  • the metal oxide pattern (MOP) may be defined as an oxygen supply pattern.
  • Oxygen supplied to the second insulating layer 20 may diffuse to the lower side of the second insulating layer 20 and move to the oxide semiconductor pattern during a subsequent heat treatment process. Since the first upper gate G1 - 1 is disposed on the channel region A1 , oxygen diffusion toward the channel region A1 may be blocked. Accordingly, oxygen supplied to the channel region A1 may be less than oxygen supplied to the source S1 and the drain D1.
  • hydrogen may be supplied to the source S1 and the drain D1 .
  • the process of forming the silicon nitride layer 32 maintains a high hydrogen partial pressure, a large amount of hydrogen may be provided to the oxide semiconductor pattern.
  • the source (S1) and the drain (D1) Since hydrogen corresponds to a carrier, resistance of the metal oxide semiconductor pattern, in particular, the source (S1) and the drain (D1) is reduced. Since the first upper gate G1 - 1 is disposed on the channel region A1 , hydrogen diffusion toward the channel region A1 may be blocked. Accordingly, the channel region A1 may maintain semiconductor characteristics compared to the source S1 and the drain D1.
  • Resistance of the source S1 and the drain D1 may be determined by the amount of hydrogen and oxygen supplied to the source S1 and the drain D1 during the above process.
  • the oxygen supplied to the source (S1) and the drain (D1) reduces the oxygen deficiency of the source (S1) and the drain (D1) and suppresses the combination of oxygen deficiency and hydrogen, thereby reducing the resistance of the source (S1) and the drain (D1). decline can be prevented.
  • the channel region A1 and the source S1 or the channel region A1 and the drain ( Oxygen may diffuse toward the edge region of the channel region A1 in the boundary region between D1).
  • the channel region A1 and the source S1 or the boundary region between the channel region A1 and the drain D1 Even if hydrogen diffuses toward the edge region of the region A1, since the oxygen deficiency is removed by the already supplied oxygen, hydrogen bonding to the channel region A1 can be prevented. As a result, it is possible to prevent the effective length of the channel region A1 from being smaller than the length of the channel region A1.
  • the length of the channel region A1 may be 3 micrometers or less, and in this case, the channel region A1 may have a short-channel characteristic. According to the above-described principle, the effective length of the channel region A1 may be maintained substantially equal to the length of the channel region A1 corresponding to the width of the first upper gate G1-1.
  • the first graph G10 of FIG. 7 shows the voltage-current curve of the transistor on which the metal oxide pattern MOP of FIG. 6 is not formed
  • the second graph G20 of FIG. 7 shows the first transistor T1 of FIG. ) shows the voltage-current curve.
  • the sheet resistance of the source (S1) and the drain (D1) of the transistor on which the metal oxide pattern (MOP) is not formed is 217.75 ⁇ / ⁇ (or ⁇ /sq), and the source (S1) of the first transistor (T1) in FIG. ) and the sheet resistance of the drain (D1) was measured as 513.32 ⁇ / ⁇ .
  • the range DA10 of the driving voltage V GS of the transistor on which the metal oxide pattern MOP is not formed is 1.92V
  • the range DA20 of the driving voltage V GS of the first transistor T1 of FIG. 6 is Measured 2.1V.
  • FIGS. 8A to 8F are cross-sectional views illustrating a manufacturing process of the display panel DP according to an exemplary embodiment of the present invention.
  • a detailed description of the same configuration as the configuration described with reference to FIGS. 4 to 7 will be omitted.
  • a first transistor T1 is formed on the base layer BS.
  • the first transistor T1 includes a first lower gate G1-2, a metal oxide semiconductor pattern SP, a first insulating pattern 10-1, and a first upper gate ( G1-1).
  • the second transistor T2 may be formed through the same process as the process of forming the first transistor T1.
  • the first conductive pattern P1 of the second capacitor C2 is formed through the same process as the first lower gate G1-2, and the second conductive pattern P2 of the second capacitor C2 is formed on the first upper gate. It may be formed through the same process as the gate (G1-1).
  • a second insulating layer 20 covering the first upper gate G1 - 1 , the first source S1 , and the first drain D1 is formed on the base layer BS.
  • an inorganic material may be deposited using PECVD (Plasma Enhanced Chemical Vapor Deposition).
  • a metal oxide layer MOL is formed on the second insulating layer 20 .
  • the metal oxide layer (MOL) may be formed using a sputtering method or a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the partial pressure of oxygen calcination with respect to the reaction gas may be 50% to 100%.
  • the reaction gas may further include silane gas, fluorosilane gas, nitrogen dioxide, and the like.
  • oxygen eg, oxygen radicals, oxygen atoms, or oxygen ions
  • the metal oxide semiconductor pattern ( SP) can diffuse oxygen.
  • a conductive pattern P3 is formed on the metal oxide layer MOL.
  • the conductive layer is patterned through a photolithography process and an etching process.
  • a process of forming the conductive pattern P3 overlapping the first upper gate G1 - 1 may be omitted.
  • the metal oxide layer MOL is patterned using the conductive pattern P3 as a mask.
  • the metal oxide layer (MOL) may become a pattern through a wet etching process.
  • a metal oxide pattern MOP aligned with the conductive pattern P3 may be formed from the metal oxide layer MOL. An edge of the conductive pattern P3 and an edge of the metal oxide pattern MOP may be aligned.
  • the metal oxide layer MOL may be patterned using a separate mask pattern.
  • a photoresist pattern may be used as the mask pattern.
  • the metal oxide layer MOL may be completely removed. Since oxygen is already supplied to the second insulating layer 20 in the step of forming the metal oxide layer MOL, even if the metal oxide layer MOL is completely removed, as described with reference to FIG. 6 , the first source S1 and Resistance of the first drain D1 may be controlled. Meanwhile, when the metal oxide pattern MOP remains, oxygen may additionally diffuse from the metal oxide pattern MOP to the metal oxide semiconductor pattern SP during a subsequent process.
  • a third insulating layer 30 is formed on the second insulating layer 20 .
  • a silicon oxy nitride layer and a silicon nitride layer may be sequentially formed.
  • a light emitting device OLED is formed on the third insulating layer 30 .
  • Contact holes 106, 107, 113, 115, and 117 are formed through a photolithography process and an etching process.
  • first to third connection electrodes CNE1 , CNE2 , and CNE3 are formed through patterning.
  • a fourth insulating layer 40 is formed, and a data line DLj, a first voltage line VL1, and a fourth connection electrode CNE4 are formed.
  • a fifth insulating layer 50 is formed on the fourth insulating layer 40 . After that, the light emitting device OLED is formed on the fifth insulating layer 50 .
  • FIG. 9 is an enlarged cross-sectional view of the first transistor T1 according to one embodiment of the present invention.
  • a detailed description of the same configuration as that of the first transistor T1 described with reference to FIG. 6 will be omitted.
  • the third conductive pattern P3 is omitted.
  • the metal oxide pattern MOP may be formed by patterning the metal oxide layer using an additional mask pattern.
  • the metal oxide pattern MOP may be a floating pattern or may correspond to the second electrode E1-2 of the first capacitor C1 like the third conductive pattern P3.
  • the metal oxide pattern MOP is reduced in the process of forming the third insulating layer 30 to lower resistance, and may have a function of an electrode.
  • FIG. 10 is an enlarged cross-sectional view of a first transistor according to an embodiment of the present invention.
  • 11A to 11F are cross-sectional views illustrating a manufacturing process of a display panel according to an exemplary embodiment of the present invention.
  • a detailed description of the same configuration as that of the first transistor T1 described with reference to FIGS. 1 to 9 will be omitted.
  • the metal oxide pattern MOP may be disposed on an upper surface of the first upper gate G1 - 1 .
  • the metal oxide pattern MOP may contact the upper surface of the first upper gate G1 - 1 .
  • the second insulating layer 20 may cover the metal oxide pattern MOP in a region overlapping the first upper gate G1 - 1 .
  • a third conductive pattern P3 may be disposed on the second insulating layer 20 .
  • a metal oxide semiconductor pattern SP is formed on the base layer BS. Thereafter, the first insulating layer 10 and the metal layer G1 -P are formed on the buffer layer BFL.
  • the first upper gate G1-1 is formed from the metal layer G1-P through a photolithography process and an etching process.
  • a metal oxide layer MOL covering the first upper gate G1 - 1 is formed on the first insulating layer 10 .
  • Oxygen is provided to the first insulating layer 10 in the process of forming the metal oxide layer MOL, and regions exposed from the first upper gate G1-1 of the metal oxide semiconductor pattern SP through a heat treatment process. Oxygen can be injected into
  • a metal oxide pattern MOP is formed from the metal oxide layer MOL through a photolithography process and an etching process. According to an embodiment of the present invention, all of the metal oxide layer (MOL) may be removed.
  • a first insulating pattern 10-1 is formed from the first insulating layer 10 through an etching process.
  • the first upper gate G1-1 may be used as a mask.
  • the patterning process of the first insulating layer 10 may be omitted.
  • the first insulating pattern 10 - 1 may cover the entire metal oxide semiconductor pattern SP.
  • a third insulating layer 30 is formed on the second insulating layer 20 .
  • the silicon oxy nitride layer 31 and the silicon nitride layer 32 may be sequentially formed using PECVD (Plasma Enhanced Chemical Vapor Deposition).
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • a display device essentially includes a thin film transistor as a pixel driving circuit. Improving the performance of thin film transistors can help improve display quality of display devices. Oxide transistors with a wider driving voltage range are likely to be applied to display devices.

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Abstract

표시장치가 제공된다. 표시장치는 복수 개의 절연층들, 발광소자, 및 상기 발광소자에 전기적으로 연결된 화소회로를 포함한다. 상기 화소회로는 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 금속 산화물 반도체 패턴 상에 배치되고, 상기 채널영역에 중첩하는 제1 게이트, 및 상기 제1 게이트 상에 배치된 금속 산화물 패턴을 포함한다.

Description

표시장치 및 그 제조방법
본 발명은 표시장치 및 그 제조방법에 관한 것으로, 산화물 트랜지스터를 구비한 표시장치 및 그 제조방법에 관한 것이다.
표시장치는 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 스캔 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소 회로를 포함한다. 화소 회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
복수 개의 트랜지스터들은 실리콘 반도체를 포함하거나 금속 산화물 반도체를 포함할 수 있다.
본 발명의 목적은 구동 전압의 범위가 넓어진 산화물 트랜지스터를 포함하는 표시장치를 제공하는 것이다.
본 발명의 목적은 상기 표시장치의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 절연층들, 발광소자, 및 상기 발광소자에 전기적으로 연결된 화소회로를 포함한다. 상기 화소회로는 제1 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는, 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 금속 산화물 반도체 패턴 상에 배치되고, 상기 채널영역에 중첩하는 제1 게이트 및 상기 제1 게이트 상에 배치된 금속 산화물 패턴을 포함할 수 있다.
상기 복수 개의 절연층들은, 상기 채널영역과 상기 제1 게이트 사이에 배치된 제1 절연층, 제1 부분이 상기 제1 게이트와 상기 금속 산화물 패턴 사이에 배치되고, 제2 부분이 상기 소스영역 상에 배치되고, 제3 부분이 상기 드레인영역 상에 배치된 제2 절연층, 및 상기 제2 절연층 및 상기 금속 산화물 패턴 상에 배치된 제3 절연층을 포함할 수 있다.
상기 제1 절연층은 실리콘 옥사이드층을 포함하고, 상기 제2 절연층은 실리콘 옥사이드층 또는 실리콘 옥시 나이트라이드층을 포함하고, 상기 제3 절연층은 실리콘 옥시 나이트라이드층 및 상기 실리콘 옥시 나이트라이드층 상에 배치된 실리콘 나이트라이드층을 포함할 수 있다.
상기 제2 절연층은 상기 제1 절연층의 측면을 커버할 수 있다.
상기 금속 산화물 패턴은 상기 제1 게이트에 전기적으로 연결될 수 있다.
상기 화소회로는 상기 금속 산화물 패턴 상에 배치된 도전패턴을 더 포함할 수 있다.
상기 제1 게이트와 상기 도전패턴 사이에는 상기 복수 개의 절연층들 중 대응하는 절연층이 배치되고, 상기 제1 게이트와 상기 도전패턴은 커패시터를 정의할 수 있다.
상기 제1 트랜지스터는 상기 커패시터의 충전용량에 근거하여 상기 발광소자의 구동전류를 제어할 수 있다.
상기 화소회로는 제2 트랜지스터를 더 포함할 수 있다. 상기 제2 트랜지스터는 금속 산화물 반도체 패턴을 포함할 수 있다. 상기 제2 트랜지스터는 상기 커패시터에 데이터 전압을 제공할 수 있다.
상기 금속 산화물 패턴의 엣지는 상기 도전패턴의 엣지에 정렬될 수 있다.
상기 채널영역의 길이는 3 마이크로미터 이하일 수 있다.
상기 제1 트랜지스터는 제2 게이트를 더 포함하고, 상기 제2 게이트는 상기 금속 산화물 반도체 패턴의 하측에 배치되고, 상기 제1 게이트와 전기적으로 연결될 수 있다.
상기 금속 산화물 패턴은 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 마그네슘(Mg), 하프늄(Hf), 티타늄(Ti) 중 적어도 하나 이상을 포함할 수 있다.
상기 금속 산화물 패턴의 두께는 100 Å내지 300 Å일 수 있다.
본 발명의 일 실시예에 따른 표시장치의 제조방법은 베이스층 상에 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 채널영역 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치된 게이트를 포함하는 트랜지스터를 형성하는 단계, 상기 게이트, 상기 소스영역, 및 상기 드레인영역를 커버하는 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 금속 산화물층을 형성하는 단계, 상기 금속 산화물층의 적어도 일부분을 식각하는 단계 및 상기 제2 절연층 상에 제3 절연층을 형성하는 단계를 포함할 수 있다.
상기 금속 산화물층 상에 상기 게이트에 중첩하는 도전패턴을 형성하는 단계를 더 포함할 수 있다.
상기 금속 산화물층의 적어도 일부분을 식각하는 단계에서 상기 도전패턴은 마스크로 이용되고, 상기 금속 산화물층으로부터 평면 상에서 상기 도전패턴에 중첩하는 금속 산화물 패턴이 형성될 수 있다.
상기 금속 산화물 패턴의 엣지는 상기 도전패턴의 엣지에 정렬될 수 있다.
금속 산화물층을 형성하는 단계에서 반응가스에 대한 산소가소의 분압은 50% 내지 100%일 수 있다.
본 발명의 일 실시예에 따른 표시장치의 제조방법은 베이스층 상에 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 베이스층 상에 배치되고 상기 금속 산화물 반도체 패턴을 커버하는 제1 절연층, 및 상기 제1 절연층 상에 배치된 게이트를 포함하는 트랜지스터를 형성하는 단계, 상기 제1 절연층 상에 상기 게이트를 커버하는 금속 산화물층을 형성하는 단계, 상기 금속 산화물층의 적어도 일부분을 식각하는 단계 및 상기 베이스층 상에 제2 절연층을 형성하는 단계를 포함할 수 있다.
상술한 바에 따르면, 금속 산화물을 패턴을 형성하는 단계에서 금속 산화물 반도체 패턴을 커버하는 절연층 상에 산소가 주입된다. 산소는 금속 산화물 반도체 패턴의 소스영역과 드레인영역으로 확산되고, 소스영역과 드레인영역의 캐리어를 감소시킨다. 캐리어가 감소된 소스영역과 드레인영역의 저항은 증가하고, 그에 따라 산화물 트랜지스터의 전압-전류 특성이 변화된다. 산화물 트랜지스터의 구동 전압 범위가 넓어질 수 있다.
주입된 산소는 채널영역으로 확산될 수 있다. 특히, 게이트에 의해 노출된 채널영역의 엣지영역으로 산소가 확산될 수 있다. 확산된 산소는 채널영역의 엣지영역 내 산소 결핍을 제거한다. 산소 결핍이 감소되어 이에 결합되는 수소가 감소됨으로써 채널영역의 외측영역의 캐리어 농도는 증가되지 않는다. 즉, 채널영역의 엣지영역의 채널 특성이 유지되고, 채널영역의 유효 길이가 채널영역의 길이와 실질적으로 동일하게 유지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 도 2에 도시된 화소를 구동하기 위한 구동신호들의 파형도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5는 산화물 트랜지스터와 실리콘 트랜지스터의 전압-전류 특성을 비교한 그래프이다.
도 6은 본 발명의 일 실시예에 제1 트랜지스터의 확대된 단면도이다.
도 7은 본 발명의 일 실시예에 따른 산화물 트랜지스터와 비교예에 따른 산화물 트랜지스터의 전압-전류 특성을 비교한 그래프이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 표시패널의 제조 공정을 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 제1 트랜지스터의 확대된 단면도이다.
도 10은 본 발명의 일 실시예에 제1 트랜지스터의 확대된 단면도이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 표시패널의 제조 공정을 도시한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 블럭도이다. 표시장치(DD)는 타이밍 제어부(TC), 스캔 구동회로(SDC), 데이터 구동회로(DDC), 및 표시패널(DP)을 포함한다. 본 실시예에서 표시패널(DP)은 발광형 표시패널로 설명된다. 발광형 표시패널은 유기발광 표시패널 또는 무기발광 표시패널을 포함할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 스캔 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
스캔 구동회로(SDC)는 타이밍 제어부(TC)로부터 스캔 제어 신호(SCS)를 수신한다.　스캔 제어 신호(SCS)는 스캔 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 스캔 구동회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 스캔 신호라인들(SL11 내지 SL1n)에 순차적으로 출력한다.　또한, 스캔 구동회로(SDC)는 스캔 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 발광 신호라인들(EL1 내지 ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 1에서 복수 개의 스캔 신호들과 복수 개의 발광 제어 신호들이 하나의 스캔 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 표시장치(DD)는 복수 개의 스캔 구동회로를 포함할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 스캔 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 형성될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들이다.
발광 표시패널(DP)은 복수 개 그룹의 스캔라인들을 포함할 수 있다. 도 1에는 제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)을 예시적으로 도시하였다. 발광 표시패널(DP)은 발광 신호라인들(EL1 내지 ELn), 데이터 라인들(DL1 내지 DLm), 제1 전압라인(VL1), 제2 전압라인(VL2), 제3 전압라인(VL3), 제4 전압라인(VL4), 및 복수 개의 화소들(PX)을 포함한다.
제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 나열될 수 있다. 데이터 라인들(DL1 내지 DLm)은 제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)과 교차할 수 있다.
제1 전압라인(VL1)은 제1 전원 전압(ELVSS)을 수신한다. 제2 전압라인(VL2)은 제2 전원 전압(ELVDD)을 수신한다. 제2 전원 전압(ELVDD)은 제1 전원 전압(ELVSS)보다 높은 레벨을 갖는다. 제3 전압라인(VL3)은 기준 전압(Vref, 이하, 제1 전압)을 수신한다. 제4 전압라인(VL4)은 초기화 전압(Vint, 이하, 제2 전압)을 수신한다. 제1 전압(Vref)은 제2 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 제2 전압(Vint)은 제2 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 본 실시예에서 제2 전압(Vint)은 제1 전압(Vref) 및 제1 전원 전압(ELVSS)보다 낮은 레벨을 가질 수 있다.
제1 전압라인(VL1), 제2 전압라인(VL2), 제3 전압라인(VL3) 및 제4 전압라인(VL4) 중 적어도 어느 하나는 제1 방향(DR1)으로 연장된 라인과 제2 방향(DR2)으로 연장된 라인 중 적어도 하나를 포함할 수 있다. 전압라인의 제1 방향(DR1)으로 연장된 라인과 제2 방향(DR2)으로 연장된 라인은 도 4에 도시된 복수 개의 절연층들(10 내지 40) 중 서로 다른 층 상에 배치되더라도 서로 전기적으로 연결될 수 있다.
이상에서, 도 1을 참조하여 일 실시예에 따른 표시장치(DD)를 설명하였으나, 본 발명의 표시장치(DD)는 이에 제한되지 않는다. 화소 회로의 구성에 따라 신호라인들이 더 추가되거나, 생략될 수 있다. 또한, 하나의 화소(PX)와 신호라인들의 전기적 연결관계도 변경될 수 있다.
복수 개의 화소들(PX)은 서로 다른 컬러광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예컨대, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광소자, 그린 화소의 발광소자, 및 블루 화소의 발광소자는 서로 다른 물질의 발광층을 포함할 수 있다.
화소 회로는 복수 개의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 스캔 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 회로와 동일한 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 3은 도 2에 도시된 화소(PXij)를 구동하기 위한 구동신호들의 파형도이다.
도 2에는 제1 그룹의 스캔라인들(SL11 내지 SL1n, 도 1 참조) 중 i번째 스캔라인(SL1i)에 연결되고, 복수 개의 데이터 라인들(DL1 내지 DLm, 도 1 참조) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 대표적으로 도시하였다. 화소(PXij)는 제2 그룹의 스캔라인들 중 i번째 스캔라인(SL2i)에 연결되고, 제3 그룹의 스캔라인들 중 i번째 스캔라인(SL3i)에 연결된다.
본 실시예에서 화소 회로는 제1 내지 제5 트랜지스터들(T1 내지 T5), 제1 커패시터(C1) 내지 제3 커패시터(C3), 및 발광소자(OLED)를 포함할 수 있다. 본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5)은 N타입으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나 이상은 P타입의 트랜지스터일 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나는 생략되거나, 추가적인 트랜지스터가 화소(PXij)에 더 포함될 수 있다.
본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 각각은 2개의 게이트들을 포함하는 것으로 도시하였으나, 적어도 어느 하나의 트랜지스터는 1개의 게이트만을 포함할 수 있다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 상부 게이트(G2-1, G3-1, G4-1, G5-1)와 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 서로 전기적으로 연결된 것으로 도시하였으나, 이에 제한되지 않는다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 플로팅 전극일 수도 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트(G1-1, 이하 제1 상부 게이트)가 연결된 노드는 제1 노드(ND1)로 정의되고, 제1 트랜지스터(T1)의 소스(S1)가 연결된 노드는 제2 노드(ND2)로 정의될 수 있다.
발광소자(OLED)는 제1 노드(ND1)에 전기적으로 접속된 제1 전극, 제1 전원 전압(ELVSS)을 수신하는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함한다. 발광소자(OLED)에 대한 구체적인 설명은 후술한다.
제1 트랜지스터(T1)는 제2 전원 전압(ELVDD)을 수신하는 제2 전압라인(VL2)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 접속된 소스(S1, 이하, 제1 소스), 드레인(D1, 이하 제1 드레인), 채널영역(또는 반도체 영역), 및 제1 상부 게이트(G1-1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 연결된 게이트(G1-2, 이하 제1 하부 게이트)를 더 포함할 수 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)의 충전용량에 근거하여 발광소자(OLED)의 구동전류를 제어한다.
제2 트랜지스터(T2)는 제1 데이터 라인(DLj)과 제1 노드(ND1) 사이에 전기적으로 접속된다. 제2 트랜지스터(T2)는 제1 노드(ND1)에 접속된 소스(S2, 이하, 제2 소스), 제1 데이터 라인(DLj)에 접속된 드레인(D2, 이하 제2 드레인), 채널영역, 및 제1 그룹의 i번째 스캔라인(SL1i)에 연결된 게이트(G2-1, 이하 제2 상부 게이트)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 상부 게이트(G2-1)에 전기적으로 연결된 게이트(G2-2, 이하 제2 하부 게이트)를 더 포함할 수 있다. 후술하는 제3 내지 제5 트랜지스터(T3 내지 T5)는 제2 상부 게이트(G2-1)와 제2 하부 게이트(G2-2)에 대응하는 상부 게이트(G3-1, G4-1, G5-1)와 하부 게이트(G3-2, G4-2, G5-2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제1 커패시터(C1)에 데이터 전압을 제공한다.
제3 트랜지스터(T3)는 제1 노드(ND1)와 제1 전압(Vref)을 수신하는 제3 전압라인(VL3) 사이에 전기적으로 접속된다. 제3 트랜지스터(T3)는 제1 노드(ND1)에 접속된 드레인(D3, 이하, 제3 드레인), 제3 전압라인(VL3)에 접속된 소스(S3, 이하 제3 소스), 채널영역, 및 제2 그룹의 i번째 스캔라인(SL2i)에 연결된 제3 상부 게이트(G3-1)를 포함할 수 있다.
제4 트랜지스터(T4)는 제2 전압(Vint)을 수신하는 제4 전압라인(VL4)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제4 트랜지스터(T4)는 제2 노드(ND2)에 접속된 드레인(D4, 이하, 제4 드레인), 제4 전압라인(VL4)에 접속된 소스(S4, 이하 제4 소스), 채널영역, 및 제3 그룹의 i번째 스캔라인(SL3i)에 연결된 제4 상부 게이트(G4-1)를 포함할 수 있다.
제5 트랜지스터(T5)는 제2 전압라인(VL2)과 제1 드레인(D1) 또는 제1 소스(S1) 사이에 전기적으로 접속된다. 본 실시예에서 제5 트랜지스터(T5)는 제2 전압라인(VL2)에 접속된 소스(S5, 이하, 제5 소스), 제1 드레인(D1)에 접속된 드레인(D5, 이하 제5 드레인), 채널영역, 및 i번째 발광 신호라인(ELi)에 연결된 제5 상부 게이트(G5-1)를 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 커패시터(C1)는 제1 노드(ND1)에 접속하는 제1 전극(E1-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E1-2)을 포함한다.
제2 커패시터(C2)는 제2 전압라인(VL2)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제2 커패시터(C2)는 제2 전압라인(VL2)에 접속하는 제1 전극(E2-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E2-2)을 포함한다.
제3 커패시터(C3)는 발광소자(OLED)의 제1 전극과 제2 전극 사이에 전기적으로 접속된다. 제3 커패시터(C3)는 발광소자(OLED)의 제1 전극에 접속하는 제1 전극(E3-1) 및 발광소자(OLED)의 제2 전극에 접속하는 제2 전극(E3-2)을 포함한다.
도 2 및 도 3을 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 표시장치(DD, 도 1 참조)는 프레임 구간들마다 영상을 표시한다. 제1 그룹의 스캔라인들, 제2 그룹의 스캔라인들, 제3 그룹의 스캔라인들, 및 발광 신호라인들 각각의 신호라인들은 프레임 구간 동안 순차적으로 스캐닝된다. 도 3은 프레임 구간 중 일부를 도시하였다.
도 3을 참조하면, 신호들(Ei, GRi, GWi, GIi) 각각은 일부 구간 동안에 하이레벨(V-HIGH)을 갖고, 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. 앞서 설명된 N타입의 제1 내지 제5 트랜지스터들(T1 내지 T5)은 대응하는 제어 신호가 하이레벨(V-HIGH)을 가질 때 턴-온된다.
비발광 구간은 초기화 구간(IP), 보상 구간(CP), 및 기입 구간(WP)을 포함할 수 있다. 초기화 구간(IP) 동안, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 턴-온된다. 제1 노드(ND1)는 제1 전압(Vref)으로 초기화된다. 제2 노드(ND1)는 제2 전압(Vint)으로 초기화된다. 제1 커패시터(C1)가 제1 전압(Vref)과 제2 전압(Vint)의 차이값으로 초기화된다. 제2 커패시터(C2)가 제2 전원 전압(ELVDD)과 제2 전압(Vint)의 차이값으로 초기화된다. 제3 커패시터(C3)가 제1 전원 전압(ELVSS)과 제2 전압(Vint)의 차이값으로 초기화된다.
보상 구간(CP) 동안, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)가 턴-온된다. 제1 커패시터(C1)에는 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 보상된다.
기입 구간(WP) 동안, 제2 트랜지스터(T2)가 턴-온된다. 제2 트랜지스터(T2)는 데이터 신호(DS)에 대응하는 전압(또는 데이터 전압)을 출력한다. 결과적으로 제1 커패시터(C1)에는 데이터 신호(DS)에 대응하는 전압 레벨이 충전된다. 제1 커패시터(C1)에는 제1 트랜지스터(T1)의 문턱전압이 보상된 데이터 신호(DS)가 충전된다. 화소들(PX, 도 1 참조)마다 구동 트랜지스터들의 문턱전압이 상이할 수 있는데, 도 2 및 도 3에 도시된 화소(PXij)는 구동 트랜지스터들의 문턱전압의 편차와 무관하게 데이터 신호(DS)에 비례한 크기의 전류를 발광소자(OLED)에 공급할 수 있다.
이후, 발광 구간 동안, 제5 트랜지스터(T5)가 턴-온된다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 저장된 충전용량에 대응하는 전류를 발광소자(OLED)에 제공한다. 발광소자(OLED)는 데이터 신호(DS)에 대응하는 휘도로 발광될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 4는 도 2에 도시된 화소(PXij) 중 일부 구성에 대응하는 부분의 단면을 도시하였다.
도 4를 참조하면, 표시패널(DP)은 베이스층(BS), 베이스층(BS), 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 표시패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌계 수지, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 베이스층은 제1 폴리이미드층, 제2 폴리이미드층 및 이들 사이에 배치된 무기층을 포함할 수 있다.
베이스층(BS)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(BRL) 상에 도전층(이하, 제1 도전층)이 배치된다. 제1 도전층은 복수 개의 도전패턴을 포함할 수 있다. 도 4에는 제1 도전층의 일부 패턴이 도시되었다. 제1 하부 게이트(G1-2), 제2 하부 게이트(G2-2), 및 제1 도전 패턴(P1)을 제1 도전층의 도전패턴의 일예로 도시되었다.
제1 도전 패턴(P1)은 도 2에 도시된 제2 커패시터(C2)의 제2 전극(E2-2)을 정의한다. 도 4에서 제1 하부 게이트(G1-2)와 제1 도전 패턴(P1)은 이격되어 도시되었으나, 이들은 전기적으로 연결될 수 있다. 다른 층 상에 배치된 도전패턴을 통해 서로 연결되거나, 평면상에서 일체의 형상을 가질 수도 있다.
버퍼층(BFL)은 제1 하부 게이트(G1-2), 제2 하부 게이트(G2-2), 및 제1 도전 패턴(P1)을 커버하도록 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BS)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체층이 배치된다. 반도체층은 복수 개의 반도체 패턴을 포함할 수 있다. 본 실시예에서 반도체 패턴은 금속 산화물 반도체 패턴(SP)일 수 있다. 금속 산화물 반도체 패턴(SP)은 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 금속 산화물 반도체 패턴(SP)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
금속 산화물 반도체 패턴(SP)은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스영역, 드레인영역, 또는 신호 전달영역의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 채널영역(또는 반도체 영역, 또는 비환원 영역)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 채널영역일 수 있고, 다른 일부분은 트랜지스터의 소스영역 또는 드레인영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
실질적으로 후술하는 제1 상부 게이트(G1-1)가 제1 트랜지스터(T1)의 채널영역(A1)을 정의하고, 후술하는 제2 상부 게이트(G2-1)가 제2 트랜지스터(T2)의 채널영역(A2)을 정의한다. 제1 상부 게이트(G1-1)의 폭에 대응하도록 제1 트랜지스터(T1)의 채널영역(A1)의 길이가 결정되고, 제2 상부 게이트(G2-1)의 폭에 대응하도록 제2 트랜지스터(T2)의 채널영역(A2)의 길이가 결정될 수 있다.
소스영역 또는 드레인영역은 그 자체로 도 2에서 설명된 트랜지스터들(T1 내지 T5)의 소스 또는 드레인일 수 있다. 트랜지스터들(T1 내지 T5)의 소스 또는 드레인은 상술한 반도체 패턴의 소스영역 또는 드레인영역과 그에 접속된 도전패턴을 포함할 수도 있다. 이하, 설명의 편의를 위해 금속 산화물 반도체 패턴(SP)의 소스영역 또는 드레인영역은 소스 또는 드레인으로 지칭된다.
도 4에 도시된 것과 같이, 제1 트랜지스터(T1)는 소스(S1), 채널영역(A1), 및 드레인(D1)을 포함하는 금속 산화물 반도체 패턴(SP)을 포함한다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 채널영역(A1)로부터 서로 반대 방향으로 연장된다. 제2 트랜지스터(T2)의 소스(S2), 채널영역(A2), 및 드레인(D2) 역시 반도체 패턴으로부터 형성된다.
상술한 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)는 차광 패턴의 기능을 갖는다. 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)는 제1 트랜지스터(T1)의 채널영역(A1) 및 제2 트랜지스터(T2)의 채널영역(A2)의 하측에 각각 배치되어 외부로부터 이들에 입사되는 광을 블록킹한다. 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)는 외부의 광이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 전압-전류 특성을 변화시키는 것을 방지한다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 본 실시예에서 제1 절연층(10)은 표시패널(DP)에 전면적으로 형성되지 않고, 트랜지스터의 채널영역 또는 후술하는 특정한 도전 패턴에만 중첩한다. 제1 절연층(10)은 복수 개의 절연패턴들을 포함한다. 도 4에는 제1 절연패턴(10-1), 제2 절연패턴(10-2), 및 제3 절연패턴(10-3)이 예시적으로 도시되었다. 본 발명의 일 실시예에서 제1 절연층(10)은 패터닝되지 않을 수 있다. 이때, 제1 절연층(10)은 금속 산화물 반도체 패턴(SP)을 커버할 수 있다.
제1 절연패턴(10-1)과 제2 절연패턴(10-2)은 후술하는 제1 상부 게이트(G1-1) 및 제2 상부 게이트(G2-1)에 각각 중첩한다. 제3 절연패턴(10-3)은 후술하는 제2 도전 패턴(P2)에 중첩한다.
제1 절연층(10) 상에 도전층(이하, 제2 도전층)이 배치된다. 제2 도전층은 제1 절연층(10)에 각각 중첩하는 복수 개의 도전패턴을 포함할 수 있다. 도 4에는 제1 상부 게이트(G1-1), 제2 상부 게이트(G2-1), 및 제2 도전 패턴(P2)이 제2 도전층의 도전패턴의 일예로 도시되었다. 제2 도전층과 제1 절연층(10)이 동일한 공정을 통해서 식각되기 때문에 제2 도전층의 도전패턴과 제1 절연층(10)의 절연패턴은 실질적으로 동일한 형상을 가질 수 있다. 서로 중첩하는 제2 도전층의 도전패턴의 엣지와 제1 절연층(10)의 절연패턴의 엣지는 정렬된다.제1 상부 게이트(G1-1)는 도 2에 도시된 제1 커패시터(C1)의 제1 전극(E1-1)을 정의할 수 있다. 평면상에서 제1 상부 게이트(G1-1)는 제1 커패시터(C1)의 제1 전극(E1-1)으로부터 연장될 수 있고, 그에 따라 제1 상부 게이트(G1-1)는 제1 커패시터(C1)의 제1 전극(E1-1)의 일부분으로 정의될 수 있다.
제2 도전 패턴(P2)은 도 2에 도시된 제2 커패시터(C2)의 제1 전극(E2-1)을 정의한다. 미-도시하였으나, 제2 도전 패턴(P2)은 제2 전압라인(VL2)과 전기적으로 연결될 수 있다.
버퍼층(BFL) 상에 제1 상부 게이트(G1-1), 제2 상부 게이트(G2-1), 및 제2 도전 패턴(P2)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1) 및 제2 트랜지스터(T2)의 소스(S2) 및 드레인(D2)을 커버할 수 있다. 제2 절연층(20)은 제1 절연패턴(10-1), 제2 절연패턴(10-2), 및 제3 절연패턴(10-3) 각각의 측면을 커버할 수 있다.
제2 절연층(20) 상에 금속 산화물 패턴(MOP)이 배치될 수 있다. 이에 대한 상세한 설명은 도 6을 참조하여 후술한다.
제2 절연층(20) 상에 도전층(이하, 제3 도전층)이 배치된다. 제3 도전층은 제2 절연층(20)에 중첩하는 복수 개의 도전패턴을 포함할 수 있다. 제3 도전층은 제1 상부 게이트(G1-1)에 중첩하는 제3 도전 패턴(P3)을 포함할 수 있다. 제3 도전 패턴(P3)은 도 2에 도시된 제1 커패시터(C1)의 제2 전극(E1-2)을 정의한다. 평면상에서 제3 도전 패턴(P3)은 제1 커패시터(C1)의 제2 전극(E1-2)으로부터 연장될 수 있고, 그에 따라 제3 도전 패턴(P3)은 제1 커패시터(C1)의 제2 전극(E1-2)의 일부분으로 정의될 수 있다.
본 발명의 일 실시예에서 제3 도전층이 도전패턴을 포함하더라도, 제1 상부 게이트(G1-1)에 중첩하는 제3 도전 패턴(P3)은 생략될 수 있다. 즉, 제1 커패시터(C1)의 제2 전극(E1-2)은 제1 상부 게이트(G1-1)에 비-중첩할 수도 있다.
제2 절연층(20) 상에 제3 도전 패턴(P3)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제3 절연층(30) 상에 도전층(이하, 제4 도전층)이 배치된다. 제4 도전층은 복수 개의 도전패턴을 포함할 수 있다. 제4 도전층은 복수 개의 연결전극들을 포함할 수 있다. 도 4에는 제1 내지 제3 연결전극(CNE1 내지 CNE3)이 예시적으로 도시되었다. 제1 연결전극(CNE1)은 버퍼층(BFL), 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(113)을 통해서 제1 도전 패턴(P1)에 연결되고, 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(115)을 통해서 제1 소스(S1)에 연결되고, 제3 절연층(30)을 관통하는 컨택홀(117)을 통해서 제3 도전 패턴(P3)에 연결될 수 있다. 제2 연결전극(CNE2)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(106)을 통해서 제2 소스(S2)에 연결되고, 제3 연결전극(CNE3)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(107)을 통해서 제2 드레인(D2)에 연결된다.
제3 절연층(30) 상에 제4 도전층은 커버하는 제4 절연층(40)이 배치된다. 본 실시예에서 제4 절연층(40)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
제4 절연층(40) 상에 도전층(이하, 제5 도전층)이 배치된다. 제5 도전층은 복수 개의 도전패턴을 포함할 수 있다. 제5 도전층은 제4 연결전극(CNE4)을 포함한다. 제4 연결전극(CNE4)은 제4 절연층(40)을 관통하는 컨택홀(203)을 통해서 제1 연결전극(CNE1)에 연결된다.
제5 도전층은 데이터 라인(DLj)과 제1 전압라인(VL1)을 더 포함할 수 있다. 데이터 라인(DLj)은 제4 절연층(40)을 관통하는 컨택홀(205)을 통해서 제3 연결전극(CNE3)에 연결될 수 있다. 후술하는 발광소자(OLED)의 제1 전극(AE)에 중첩하는 제1 전압라인(VL1)의 일부분은 도 2에 도시된 제3 커패시터(C3)의 제2 전극(E3-2)을 정의한다. 발광소자(OLED)의 제1 전극(AE)의 일부분은 도 2에 도시된 제3 커패시터(C3)의 제1 전극(E3-1)을 정의한다.
제4 절연층(40) 상에 제4 도전층은 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
발광소자(OLED)의 제1 전극(AE)이 제5 절연층(50) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다 제5 절연층(50) 상에 화소정의막(PDL)이 배치된다. 제1 전극(AE)은 제5 절연층(50)을 관통하는 컨택홀(301)을 통해 제4 연결전극(CNE4)에 연결된다.
화소정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소정의막(PDL)의 개구부(OP)는 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 1 참조)은 표시패널(DP, 도 1 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소영역으로 정의될 수 있고, 하나의 화소영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 제2 전극(CE)를 직접 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 발광소자(OLED)의 적층구조는 도 4에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
도 5는 산화물 트랜지스터와 실리콘 트랜지스터의 전압-전류 특성을 비교한 그래프이다. 도 6은 본 발명의 일 실시예에 제1 트랜지스터(T1)의 확대된 단면도이다. 도 7은 본 발명의 일 실시예에 따른 산화물 트랜지스터와 비교예에 따른 산화물 트랜지스터의 전압-전류 특성을 비교한 그래프이다.
도 5의 제1 그래프(G1)는 P타입 실리콘 트랜지스터의 전압-전류 특성을 나타낸다. 제2 그래프(G2)는 N타입 산화물 트랜지스터의 전압-전류 특성을 나타낸다. 제1 그래프(G1) 및 제2 그래프(G2)에 따르면, 1㎁ 내지 500㎁의 구동전류(Ids)를 갖는 산화물 트랜지스터의 게이트 전압(Vg)의 범위(DA2, 이하 구동 전압 범위)는 1㎁ 내지 500㎁의 구동전류(Ids)를 갖는 실리콘 트랜지스터의 게이트 전압(Vg)의 범위(DA1)보다 좁은 것을 알 수 있다. 구동 전압 범위가 좁으면 복수 개의 계조들을 표현하기 위해 계조 전압을 세밀하게 제어해야 하는 제한이 발생할 수 있다. 한편, 산화물 트랜지스터는 실리콘 트랜지스터보다 누설전류가 감소되는 장점을 갖는다.
후술하는 바에 따르면, 제1 트랜지스터(T1)의 소스(S1)와 드레인(D1)의 저항을 제어함으로써 제1 트랜지스터(T1)의 구동 전압 범위를 좀 더 넓힐 수 있다. 도 6 및 7을 참조하여 좀 더 상세히 설명한다.
도 6을 참조하면, 버퍼층(BFL)은 실리콘 나이트라이드층(BFL1)과 실리콘 옥사이드층(BFL2)을 포함할 수 있다. 제1 절연패턴(10-1)은 실리콘 옥사이드층을 포함할 수 있다. 제1 상부 게이트(G1-1) 및 제3 도전 패턴(P3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다층 구조를 가질 수 있다.
제2 절연층(20)은 실리콘 옥사이드층 또는 실리콘 옥시나이트라이드층을 포함할 수 있다. 제3 절연층(30)은 실리콘 옥시 나이트라이드층(31) 및 실리콘 옥시 나이트라이드층(31) 상에 배치된 실리콘 나이트라이드층(32)을 포함할 수 있다.
본 실시예에 따르면, 제3 도전 패턴(P3)과 제2 절연층(20) 사이에 금속 산화물 패턴(MOP)이 배치될 수 있다. 금속 산화물 패턴(MOP)의 두께는 100 Å 내지 300 Å일 수 있다. 금속 산화물 패턴(MOP)은 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 마그네슘(Mg), 하프늄(Hf), 티타늄(Ti) 중 어느 하나의 산화물 또는 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 마그네슘(Mg), 하프늄(Hf), 티타늄(Ti) 중 어느 하나의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
금속 산화물 패턴(MOP)은 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition)에 의해 형성될 수 있는데, 해당 공정은 산소 가스를 사용하고, 그 과정에서 하측에 배치된 제2 절연층(20)에 산소가 공급된다. 이러한 의미에서 금속 산화물 패턴(MOP)은 산소 공급 패턴으로 정의될 수도 있다. 제2 절연층(20)에 공급된 산소는 후속 열처리 공정 중에 제2 절연층(20)의 하측으로 확산되고 산화물 반도체 패턴으로 이동할 수 있다. 제1 상부 게이트(G1-1)는 채널영역(A1) 상에 배치되기 때문에 채널영역(A1)을 향하여 확산되는 산소를 차단할 수 있다. 그에 따라 채널영역(A1)으로 제공된 산소는 소스(S1) 및 드레인(D1)에 제공된 산소 대비 적을 수 있다.
제2 절연층(20)과 제3 절연층(30)을 형성하는 공정 중에서 소스(S1) 및 드레인(D1)에 수소가 공급될 수 있다. 특히 실리콘 나이트라이드층(32)이 형성되는 공정은 높은 수소분압 유지하기 때문에 산화물 반도체 패턴으로 많은 양의 수소가 제공될 수 있다.
수소는 캐리어에 해당하기 때문에 금속 산화물 반도체 패턴, 특히 소스(S1) 및 드레인(D1)의 저항을 감소시킨다. 제1 상부 게이트(G1-1)는 채널영역(A1) 상에 배치되기 때문에 채널영역(A1)을 향하여 확산되는 수소를 차단할 수 있다. 그에 따라 채널영역(A1)은 소스(S1) 및 드레인(D1) 대비 반도체 특성을 유지할 수 있다.
상술한 공정 중 소스(S1) 및 드레인(D1)에 공급된 수소 및 산소의 양에 의해 소스(S1) 및 드레인(D1)의 저항이 결정될 수 있다. 소스(S1) 및 드레인(D1)에 공급된 산소는 소스(S1) 및 드레인(D1)의 산소 결핍을 감소시키고, 산소 결핍과 수소의 결합을 억제함으로써 소스(S1) 및 드레인(D1)의 저항 감소를 방지할 수 있다.
금속 산화물 패턴(MOP)을 형성하는 공정 중에서, 제1 상부 게이트(G1-1)가 채널영역(A1)을 커버하더라도, 채널영역(A1)과 소스(S1) 또는 채널영역(A1)과 드레인(D1) 사이의 경계영역에서 채널영역(A1)의 엣지영역을 향하여 산소가 확산될 수 있다. 상술한 제3 절연층(30)의 실리콘 나이트라이드층(32)이 형성되는 공정 중에서, 채널영역(A1)과 소스(S1) 또는 채널영역(A1)과 드레인(D1) 사이의 경계영역에서 채널영역(A1)의 엣지영역을 향하여 수소가 확산되더라도, 이미 공급된 산소에 의해 산소 결핍이 제거되었기 때문에 채널영역(A1)에 수소가 결합되는 것을 방지할 수 있다. 결과적으로 채널영역(A1)의 유효 길이가 채널영역(A1)의 길이보다 작아지는 것을 방지할 수 있다.
채널영역(A1)의 길이는 3 마이크로미터 이하일 수 있고, 이때, 채널영역(A1)은 숏-채널 특성을 가질 수 있다. 상술한 원리에 의해 채널영역(A1)의 유효 길이는 제1 상부 게이트(G1-1)의 폭에 대응하는 채널영역(A1)의 길이와 실질적으로 동일하게 유지될 수 있다.
도 7의 제1 그래프(G10)는 도 6의 금속 산화물 패턴(MOP)이 형성되지 않은 트랜지스터의 전압-전류곡선을 나타내고, 도 7의 제2 그래프(G20)는 도 6의 제1 트랜지스터(T1)의 전압-전류곡선을 나타낸다. 금속 산화물 패턴(MOP)이 형성되지 않은 트랜지스터의 소스(S1) 및 드레인(D1)의 면 저항은 217.75 Ω/□(또는 Ω/sq)이고, 도 6의 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)의 면 저항은 513.32 Ω/□으로 측정되었다. 금속 산화물 패턴(MOP)이 형성되지 않은 트랜지스터의 구동 전압(VGS)의 범위(DA10)는 1.92V인데 비해 도 6의 제1 트랜지스터(T1)의 구동 전압(VGS)의 범위(DA20)는 2.1V로 측정되었다.
도 6을 참조하여 설명한 것과 같이, 금속 산화물 패턴(MOP)이 형성되는 과정에서 산소가 주입되어 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)의 저항이 증가되고, 제1 트랜지스터(T1)의 구동 전압 범위가 넓어진 것을 도 7을 통해서 확인 할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 표시패널(DP)의 제조 공정을 도시한 단면도이다. 이하, 도 4 내지 도 7을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 8a에 도시된 것과 같이, 베이스층(BS) 상에 제1 트랜지스터(T1)를 형성한다. 제1 트랜지스터(T1)는 도 4를 참조하여 설명한 것과 같이, 제1 하부 게이트(G1-2), 금속 산화물 반도체 패턴(SP), 제1 절연패턴(10-1), 및 제1 상부 게이트(G1-1)를 포함한다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)를 형성하는 공정과 동일한 공정을 통해 형성될 수 있다. 제2 커패시터(C2)의 제1 도전 패턴(P1)은 제1 하부 게이트(G1-2)와 동일한 공정을 통해 형성되고, 제2 커패시터(C2)의 제2 도전 패턴(P2)은 제1 상부 게이트(G1-1)와 동일한 공정을 통해 형성될 수 있다.
베이스층(BS) 상에 제1 상부 게이트(G1-1), 제1 소스(S1), 및 제1 드레인(D1)을 커버하는 제2 절연층(20)을 형성한다. 예컨대, PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 무기물질을 증착할 수 있다.
다음, 도 8b에 도시된 것과 같이, 제2 절연층(20) 상에 금속 산화물층(MOL)을 형성한다. 금속 산화물층(MOL)은 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 금속 산화물층(MOL)을 형성하는 단계에서 반응가스에 대한 산소가소의 분압은 50% 내지 100%일 수 있다. 반응가스는 실란가스, 불화실란가스, 이산화질소등을 더 포함할 수 있다.
금속 산화물층(MOL)의 증착공정에서 산소 플라즈마에 의해 제2 절연층(20)에 산소(예컨대, 산소 라디칼, 산소 원자, 또는 산소 이온)가 공급되며, 이후 열처리 공정을 통해 금속 산화물 반도체 패턴(SP)으로 산소가 확산될 수 있다.
다음, 도 8c에 도시된 것과 같이, 금속 산화물층(MOL) 상에 도전 패턴(P3)을 형성한다. 도전층을 형성한 후 포토리스그래피 공정과 식각공정을 통해서 도전층을 패터닝한다. 본 발명의 일 실시예에서 제1 상부 게이트(G1-1)에 중첩하는 도전 패턴(P3)을 형성하는 공정은 생략될 수 있다.
다음, 도 8d에 도시된 것과 같이, 도전 패턴(P3)을 마스크로 이용하여 금속 산화물층(MOL)을 패터닝한다. 습식 식각 공정을 통해 금속 산화물층(MOL)이 패턴이 될 수 있다. 금속 산화물층(MOL)으로부터 도전 패턴(P3)에 정렬된 금속 산화물 패턴(MOP)이 형성될 수 있다. 도전 패턴(P3)의 엣지와 금속 산화물 패턴(MOP)의 엣지가 정렬될 수 있다.
도전 패턴(P3)이 형성되지 않는 경우, 별도의 마스크 패턴을 이용하여 금속 산화물층(MOL)을 패터닝할 수 있다. 마스크 패턴은 포토레지스트 패턴이 이용될 수 있다.
도전 패턴(P3)이 형성되지 않는 경우, 금속 산화물층(MOL)은 완전히 제거될 수도 있다. 금속 산화물층(MOL)을 형성하는 단계에서 이미 제2 절연층(20)에 산소가 공급되었기 때문에 금속 산화물층(MOL)을 완전히 제거하더라도 도 6을 참조하여 설명한 것과 같이 제1 소스(S1) 및 제1 드레인(D1)의 저항은 제어될 수 있다. 한편, 금속 산화물 패턴(MOP)이 남아있는 경우, 후속 공정 중에 산소는 금속 산화물 패턴(MOP)으로부터 금속 산화물 반도체 패턴(SP)으로 추가적으로 더 확산될 수 있다.
다음, 도 8e에 도시된 것과 같이, 제2 절연층(20) 상에 제3 절연층(30)을 형성한다. PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 도 6에 도시된 것과 같이, 실리콘 옥시 나이트라이드층 및 실리콘 나이트라이드층을 순차적으로 형성할 수 있다.
다음, 도 8f에 도시된 것과 같이, 제3 절연층(30) 상에 발광소자(OLED)를 형성한다. 포토리소그래피 공정 및 식각공정을 통해 컨택홀들(106, 107, 113, 115, 117)을 형성한다. 다음, 금속층을 형성한 후 패터닝을 통해서 제1 내지 제3 연결전극들(CNE1, CNE2, CNE3)을 형성한다.
이후, 절연층 형성공정과 도전 패턴 형성공정을 반복한다. 제4 절연층(40)을 형성하고, 데이터 라인(DLj), 제1 전압라인(VL1), 및 제4 연결전극(CNE4)을 형성한다. 제4 절연층(40) 상에 제5 절연층(50)을 형성한다. 이후, 제5 절연층(50) 상에 발광소자(OLED)를 형성한다.
도 9는 본 발명의 일 실시예에 제1 트랜지스터(T1)의 확대된 단면도이다. 이하, 도 6을 참조하여 설명한 제1 트랜지스터(T1)와 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따르면, 도 6에 도시된 것과 다르게, 제3 도전 패턴(P3)이 생략된다. 금속 산화물 패턴(MOP)은 추가적인 마스크 패턴을 이용하여 금속 산화물층을 패터닝함으로써 형성될 수 있다.
금속 산화물 패턴(MOP)은 플로팅 패턴이거나, 제3 도전 패턴(P3)과 같이 제1 커패시터(C1)의 제2 전극(E1-2)에 해당할 수 있다. 금속 산화물 패턴(MOP)은 제3 절연층(30)을 형성하는 과정에서 환원되어 저항이 낮아지고, 전극의 기능을 가질 수도 있다.
도 10은 본 발명의 일 실시예에 제1 트랜지스터의 확대된 단면도이다. 도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 표시패널의 제조 공정을 도시한 단면도이다. 이하, 도 1 내지 도 9를 참조하여 설명한 제1 트랜지스터(T1)와 동일한 구성에 대한 상세한 설명은 생략한다.
도 10에 도시된 것과 같이, 금속 산화물 패턴(MOP)은 제1 상부 게이트(G1-1)의 상면에 배치될 수 있다. 금속 산화물 패턴(MOP)은 제1 상부 게이트(G1-1)의 상면에 접촉할 수 있다. 제2 절연층(20)은 제1 상부 게이트(G1-1)에 중첩하는 영역 내에서 금속 산화물 패턴(MOP)을 커버할 수 있다. 제2 절연층(20) 상에는 제3 도전 패턴(P3)이 배치될 수 있다.
도 11a에 도시된 것과 같이, 베이스층(BS) 상에 금속 산화물 반도체 패턴(SP)을 형성한다. 이후, 버퍼층(BFL) 상에 제1 절연층(10) 및 금속층(G1-P)을 형성한다.
도 11b에 도시된 것과 같이, 포토리소그래피 공정 및 식각공정을 통해 금속층(G1-P)으로부터 제1 상부 게이트(G1-1)를 형성한다.
도 11c에 도시된 것과 같이, 제1 절연층(10) 상에 제1 상부 게이트(G1-1)를 커버하는 금속 산화물층(MOL)을 형성한다. 금속 산화물층(MOL)을 형성하는 과정에서 제1 절연층(10)에 산소가 제공되고, 열처리 공정을 통해서 금속 산화물 반도체 패턴(SP)의 제1 상부 게이트(G1-1)로부터 노출된 영역들에 산소가 주입될 수 있다.
도 11d에 도시된 것과 같이, 포토리소그래피 공정 및 식각공정을 통해 금속 산화물층(MOL)으로부터 금속 산화물 패턴(MOP)을 형성한다. 본 발명의 일 실시예에 따르면, 금속 산화물층(MOL) 전부가 제거될 수도 있다.
도 11e에 도시된 것과 같이, 식각공정을 통해 제1 절연층(10)으로부터 제1 절연패턴(10-1)을 형성한다. 도 11e의 식각공정에서, 제1 상부 게이트(G1-1)가 마스크로 이용될 수 있다. 본 발명의 일 실시예에서 제1 절연층(10)의 패터닝 공정은 생략될 수도 있다. 이때, 제1 절연패턴(10-1)은 금속 산화물 반도체 패턴(SP) 전체를 커버할 수 있다.
도 11f에 도시된 것과 같이, 제2 절연층(20) 상에 제3 절연층(30)을 형성한다. PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 실리콘 옥시 나이트라이드층(31) 및 실리콘 나이트라이드층(32)을 순차적으로 형성할 수 있다. 도 11a 내지 도 11f에서 제1 트랜지스터(T1)을 중심으로 표시패널의 제조공정을 설명하였으나, 이후 공정이 추가적으로 진행될 수 있다. 이후의 공정은 도 8e 및 도 8f를 참조하여 설명한 것과 동일하므로 상세한 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
표시장치는 화소 구동 회로로써 박막 트랜지스터를 필수적으로 포함한다. 박막 트랜지스터의 성능향상은 표시장치의 표시품질 향상에 도움이 될 수 있다. 구동전압 범위가 넓어진 산화물 트랜지스터는 표시장치에 적용될 가능성이 높다.

Claims (20)

  1. 복수 개의 절연층들;
    발광소자; 및
    상기 발광소자에 전기적으로 연결된 화소회로를 포함하고,
    상기 화소회로는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴;
    상기 금속 산화물 반도체 패턴 상에 배치되고, 평면 상에서 상기 채널영역에 중첩하는 제1 게이트; 및
    상기 제1 게이트 상에 배치된 금속 산화물 패턴을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 복수 개의 절연층들은,
    상기 채널영역과 상기 제1 게이트 사이에 배치된 제1 절연층;
    제1 부분이 상기 제1 게이트와 상기 금속 산화물 패턴 사이에 배치되고, 제2 부분이 상기 소스영역 상에 배치되고, 제3 부분이 상기 드레인영역 상에 배치된 제2 절연층; 및
    상기 제2 절연층 및 상기 금속 산화물 패턴 상에 배치된 제3 절연층을 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 제1 절연층은 실리콘 옥사이드층을 포함하고,
    상기 제2 절연층은 실리콘 옥사이드층 또는 실리콘 옥시 나이트라이드층을 포함하고,
    상기 제3 절연층은 실리콘 옥시 나이트라이드층 및 상기 실리콘 옥시 나이트라이드층 상에 배치된 실리콘 나이트라이드층을 포함하는 표시장치.
  4. 제2 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 측면을 커버하는 표시장치.
  5. 제1 항에 있어서,
    상기 금속 산화물 패턴은 상기 제1 게이트에 전기적으로 연결된 표시장치.
  6. 제1 항에 있어서,
    상기 화소회로는 상기 금속 산화물 패턴 상에 배치된 도전패턴을 더 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 게이트와 상기 도전패턴 사이에는 상기 복수 개의 절연층들 중 대응하는 절연층이 배치되고,
    상기 제1 게이트와 상기 도전패턴은 커패시터를 정의하는 표시장치.
  8. 제7 항에 있어서,
    상기 제1 트랜지스터는 상기 커패시터의 충전용량에 근거하여 상기 발광소자의 구동전류를 제어하는 표시장치.
  9. 제7 항에 있어서,
    상기 화소회로는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는 금속 산화물 반도체 패턴을 포함하고,
    상기 제2 트랜지스터는 상기 커패시터에 데이터 전압을 제공하는 표시장치.
  10. 제6 항에 있어서,
    상기 금속 산화물 패턴의 엣지는 상기 도전패턴의 엣지에 정렬된 표시장치.
  11. 제1 항에 있어서,
    상기 채널영역의 길이는 3 마이크로미터 이하인 표시장치.
  12. 제1 항에 있어서,
    상기 제1 트랜지스터는 제2 게이트를 더 포함하고, 상기 제2 게이트는 상기 금속 산화물 반도체 패턴의 하측에 배치되고 상기 제1 게이트와 전기적으로 연결된 표시장치.
  13. 제1 항에 있어서,
    상기 금속 산화물 패턴은 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 마그네슘(Mg), 하프늄(Hf), 티타늄(Ti) 중 적어도 하나 이상을 포함하는 표시장치.
  14. 제1 항에 있어서,
    상기 금속 산화물 패턴의 두께는 100 Å 내지 300 Å인 표시장치.
  15. 베이스층 상에 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 채널영역 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치된 게이트를 포함하는 트랜지스터를 형성하는 단계;
    상기 게이트, 상기 소스영역, 및 상기 드레인영역를 커버하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층의 적어도 일부분을 식각하는 단계; 및
    상기 제2 절연층 상에 제3 절연층을 형성하는 단계를 포함하는 표시장치의 제조방법.
  16. 제15 항에 있어서,
    상기 금속 산화물층 상에 상기 게이트에 중첩하는 도전패턴을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
  17. 제16 항에 있어서,
    상기 금속 산화물층의 적어도 일부분을 식각하는 단계에서 상기 도전패턴은 마스크로 이용되고,
    상기 금속 산화물층으로부터 평면 상에서 상기 도전패턴에 중첩하는 금속 산화물 패턴이 형성된 표시장치의 제조방법.
  18. 제17 항에 있어서,
    상기 금속 산화물 패턴의 엣지는 상기 도전패턴의 엣지에 정렬된 표시장치의 제조방법.
  19. 제15 항에 있어서,
    금속 산화물층을 형성하는 단계에서 반응가스에 대한 산소가소의 분압은 50% 내지 100%인 표시장치의 제조방법.
  20. 베이스층 상에 소스영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역 사이에 배치된 채널영역을 포함하는 금속 산화물 반도체 패턴, 상기 베이스층 상에 배치되고 상기 금속 산화물 반도체 패턴을 커버하는 제1 절연층, 및 상기 제1 절연층 상에 배치된 게이트를 포함하는 트랜지스터를 형성하는 단계;
    상기 제1 절연층 상에 상기 게이트를 커버하는 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층의 적어도 일부분을 식각하는 단계; 및
    상기 베이스층 상에 제2 절연층을 형성하는 단계를 포함하는 표시장치의 제조방법.
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