WO2020004746A1 - 표시패널 및 그 제조방법 - Google Patents

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signal line
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film transistor
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손상우
송도근
양수경
이동민
신상원
고경수
김상갑
박홍식
신현억
이준걸
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Definitions

  • the present invention relates to a display panel and a manufacturing method thereof, and more particularly to a display panel including a two-layered signal line and a manufacturing method thereof.
  • the display device includes a plurality of signal lines, a plurality of pixels, and a driving circuit (eg, a gate driving circuit and a data driving circuit) for controlling the plurality of pixels.
  • a driving circuit eg, a gate driving circuit and a data driving circuit for controlling the plurality of pixels.
  • Each of the plurality of pixels includes a display element and a driving circuit of a pixel controlling the display element.
  • the driving circuit of the pixel may include a plurality of thin film transistors which are organically connected.
  • An object of the present invention is to provide a display panel with improved signal transmission speed.
  • An object of the present invention is to provide a method of manufacturing a display panel in which defects are reduced.
  • a display panel includes a base layer, a signal line disposed on the base layer, a first thin film transistor connected to the signal line, a second thin film transistor disposed on the base layer, and the second thin film transistor. And a light emitting device electrically connected to the capacitor and the second thin film transistor.
  • the signal line includes a first layer comprising aluminum and a second layer disposed directly on the first layer and composed of niobium.
  • the first thin film transistor may include a first polysilicon semiconductor disposed on a base layer, a first control electrode connected to the signal line, and a first input electrode respectively connected to the first polysilicon semiconductor. And a first output electrode.
  • the first control electrode may have the same stacked structure as the signal line.
  • the second thin film transistor may include a second polysilicon semiconductor disposed on the base layer, a second control electrode disposed on a layer different from the first control electrode and overlapping the second polysilicon semiconductor, and the second polysilicon semiconductor. And a second input electrode and a second output electrode respectively connected to the second input electrode.
  • the capacitor may include a first electrode disposed on the same layer as the signal line and a second electrode disposed on the same layer as the second control electrode.
  • the first electrode may have the same stacked structure as the signal line.
  • the second control electrode and the second electrode may include a first layer including aluminum and a second layer disposed directly on the first layer and composed of niobium.
  • the first layer includes an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy.
  • the content of nickel may be 0.01 at% to 0.05 at%, and the content of lanthanum may be 0.02 at% to 0.05 at%, based on the entire first layer.
  • the line width of the signal line may be 3 ⁇ m to 5 ⁇ m.
  • the thickness of the first layer may be 1000 kPa to 2000 kPa, and the thickness of the second layer may be 200 kPa to 600 kPa.
  • the stress generated in the signal line may be -250 Mpa to -480Mpa.
  • the signal line may provide a turn-on signal to the first thin film transistor.
  • a display panel includes a base layer, a first thin film transistor disposed on the base layer, a second thin film transistor electrically connected to the first thin film transistor, and a light emitting device connected to the second thin film transistor. It may include.
  • the first thin film transistor overlaps a first polysilicon semiconductor disposed on the base layer and the first polysilicon semiconductor, and includes a first alloy including an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy. And a first control electrode including a layer and a second layer directly disposed on the first layer and formed of niobium, a first input electrode and a first output electrode respectively connected to the first polysilicon semiconductor.
  • a first alloy including an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy.
  • a first control electrode including a layer and a second layer directly disposed on the first layer and formed of niobium, a first input electrode and a first output electrode respectively connected to the first polysilicon semiconductor.
  • a method of manufacturing a display panel includes forming a semiconductor pattern on a base layer, forming a signal line on the base layer, and a control electrode overlapping the semiconductor pattern on the base layer. Forming an input electrode and an output electrode connected to the semiconductor pattern on the base layer, and forming a light emitting device on the base layer.
  • the forming of the signal line may include forming a first layer comprising aluminum, directly forming a second layer of niobium on the first layer, and patterning the first and second layers. It may include the step.
  • the first layer may include an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy.
  • the content of nickel may be 0.01 at% to 0.05 at%, and the content of lanthanum may be 0.02 at% to 0.05 at%, based on the entire first layer.
  • the semiconductor pattern may include a polysilicon semiconductor.
  • the method may further include doping with an impurity in a region not overlapping the control electrode of the polysilicon semiconductor.
  • the method may further include annealing the polysilicon semiconductor at 400 ° C. or higher.
  • Forming an insulating layer covering the polysilicon semiconductor on the base layer forming a through hole in the insulating layer to expose a region that is not overlapped with the control electrode of the polysilicon semiconductor and the polysilicon semiconductor
  • the method may further include cleaning a region exposed from the through hole of the.
  • the forming of the second layer may be performed by a plasma deposition method, and the plasma deposition method may be performed under deposition conditions of a chamber pressure of 0.16 Pa to 0.2 Pa and a power density of 2.68 W / cm 2 to 3.13 W / cm 2.
  • the resistance of the signal line is reduced to improve the signal transmission speed.
  • the signal delay is reduced.
  • the wiring resistance is reduced by the first layer of signal lines comprising aluminum or aluminum alloy.
  • the first layer of the signal line includes an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy, the hillock phenomenon can be reduced.
  • the niobium layer is disposed directly on the aluminum layer or the aluminum alloy layer, so that the hillock phenomenon of the signal line may be further reduced.
  • the near nibium layer can prevent the cleaning liquid from reacting with the aluminum layer or the aluminum alloy.
  • FIG. 1 is a perspective view of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 2 is a plan view of a display panel according to an exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view corresponding to a portion of a pixel according to an exemplary embodiment of the present invention.
  • 4A is a diagram illustrating a cross section of a signal line according to an embodiment of the present invention.
  • 4B is a photograph showing a portion of a cross section of a signal line according to an embodiment of the present invention.
  • 4C is a graph showing changes in atomic content according to a cross section of a signal line according to an embodiment of the present invention.
  • 4D is a graph illustrating a resistance change according to a cleaning process of a signal line according to an exemplary embodiment of the present invention.
  • 4E is a graph illustrating a resistance change according to a heat treatment process of a signal line according to an exemplary embodiment of the present invention.
  • 5A through 5J are cross-sectional views illustrating a manufacturing process of a display panel according to an exemplary embodiment of the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1 is a perspective view of a display panel DP according to an exemplary embodiment of the present invention.
  • 2 is a plan view of a display panel DP according to an exemplary embodiment of the present invention. 2 briefly illustrates a connection relationship between the pixels PX, the driving circuit GDC, and the signal line SGL of the display panel.
  • the front surface DP-FS of the display panel DP is parallel to a surface defined by the first direction axis DR1 and the second direction axis DR2.
  • the third direction axis DR3 indicates the normal direction of the front surface DP-FS of the display panel DP, that is, the thickness direction of the display panel DP.
  • An upper surface (or front surface) and a lower surface (or rear surface) of each of the layers constituting the display panel DP are divided by the third direction axis DR3.
  • the first to third directions refer to the same reference numerals as directions indicated by the first to third direction axes DR1, DR2, and DR3, respectively.
  • the display panel DP includes a display area DP-DA on which the pixels PX are displayed on the front surface DP-FS and a non-display area adjacent to the display area DP-DA.
  • DP-NDA a display area DP-DA on which the pixels PX are displayed on the front surface DP-FS and a non-display area adjacent to the display area DP-DA.
  • the non-display area DP-NDA is an area where the pixels PX are not disposed.
  • Some of the signal lines SGL and / or the driving circuit GDC may be disposed in the non-display area DP-NDA.
  • the display area DP-DA may have a rectangular shape.
  • the non-display area DP-NDA may surround the display area DP-DA.
  • the present invention is not limited thereto, and the shape of the display area DP-DA and the shape of the non-display area DP-NDA may be relatively designed.
  • the non-display area DD-NDA may be disposed only in an area facing in the first direction DR1.
  • the display area DP-DA may be circular.
  • the display panel DP includes a driving circuit GDC, a plurality of signal lines SGL (hereinafter, signal lines), a plurality of signal pads (DP-PD, below signal pads), It may include a plurality of pixels PX (hereinafter, referred to as pixels).
  • the pixels PX may be divided into a plurality of groups according to the displayed color.
  • the pixels PX may include, for example, red pixels, green pixels, and blue pixels.
  • the pixels PX may further include white pixels.
  • the pixel driving circuits of the pixels PX may be the same.
  • the driving circuit GDC may include a gate driving circuit.
  • the gate driving circuit generates a plurality of gate signals (hereinafter, gate signals) and sequentially outputs the gate signals to a plurality of gate lines GL (hereinafter, referred to as gate lines).
  • the gate driving circuit can further output another control signal to the driving circuit of the pixels PX.
  • the gate driving circuit may include a plurality of thin film transistors formed through the same process as the driving circuit of the pixels PX, for example, a low temperature polycrystaline silicon (LTPS) process or a low temperature polycrystalline oxide (LTPO) process.
  • LTPS low temperature polycrystaline silicon
  • LTPO low temperature polycrystalline oxide
  • the signal lines SGL include gate lines GL, data lines DL, a power line PL, and a control signal line CSL.
  • the gate lines GL are respectively connected to the corresponding pixels PX of the pixels PX
  • the data lines DL are respectively connected to the corresponding pixels PX of the pixels PX.
  • the power line PL is connected to the pixels PX.
  • the control signal line CSL may provide control signals to the gate driving circuit.
  • the signal pads DP-PD are connected to the corresponding signal line of the signal lines SGL.
  • the signal lines SGL may further include light emitting signal lines.
  • the pixels PX may be light emitting pixels.
  • the pixel PX may include an organic light emitting diode or a quantum dot light emitting diode as a light emitting device.
  • the light emitting layer of the organic light emitting diode may include an organic light emitting material.
  • the light emitting layer of the quantum dot light emitting diode may include a quantum dot, a quantum rod, or the like.
  • the pixel PX is described as an organic light emitting pixel.
  • the pixel PX includes an organic light emitting diode and a pixel driving circuit for driving the organic light emitting diode.
  • the organic light emitting diode may be a top emitting diode or a bottom emitting diode.
  • the pixel driving circuit includes at least a switching thin film transistor, a driving thin film transistor, and a capacitor.
  • the high power supply voltage is provided to the driving thin film transistor, and the low power supply voltage is provided to one electrode of the organic light emitting diode.
  • the driving thin film transistor controls the driving current flowing through the organic light emitting diode in response to the amount of charge stored in the capacitor.
  • the switching thin film transistor outputs a data signal applied to the data line in response to the gate signal applied to the gate line.
  • the capacitor charges a voltage corresponding to the data signal received from the switching thin film transistor.
  • the pixel driving circuit may include, for example, six or seven thin film transistors, including a switching thin film transistor and a driving thin film transistor.
  • the configuration of the pixel driving circuit is not particularly limited.
  • the design of the signal lines SGL may also be changed according to the configuration of the pixel driving circuit.
  • FIG. 3 is a cross-sectional view corresponding to a portion of the pixel PX according to an exemplary embodiment of the present invention.
  • the switching thin film transistor T1 hereinafter, referred to as a first thin film transistor
  • the driving thin film transistor T2 hereinafter, referred to as a second thin film transistor
  • a capacitor Cst an organic light emitting diode OLED
  • OLED organic light emitting diode
  • the display panel DP includes a base layer BL, a circuit element layer DP-CL, a display element layer DP-OLED, and a thin film encapsulation layer TFE disposed on the base layer. It may include. In one embodiment of the present invention, the thin film encapsulation layer TFE may be replaced by an encapsulation substrate, for example, a metal substrate or a glass substrate.
  • the display panel DP may further include functional layers such as an antireflection layer, a refractive index control layer, and the like.
  • the circuit element layer DP-CL includes at least a plurality of insulating layers and a circuit element.
  • the insulating layers may include an organic layer and / or an inorganic layer.
  • Circuit elements include signal lines, pixel driving circuits, and the like.
  • the circuit element layer may be formed through a process of forming an insulating layer, a semiconductor layer, and a conductive layer by coating and vapor deposition, and a patterning process of the insulating layer, the semiconductor layer, and a conductive layer by a photolithography process.
  • the display element layer DP-OLED includes a light emitting element.
  • the display element layer DP-OLED may further include an organic layer such as a pixel defining layer PDL.
  • the base layer BL may include a synthetic resin film.
  • the synthetic resin layer may include a thermosetting resin.
  • the synthetic resin layer may be a polyimide resin layer, and the material is not particularly limited.
  • the synthetic resin layer may include at least one of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, siloxane resin, polyamide resin, and perylene resin.
  • the base layer may include a glass substrate, a metal substrate, or an organic / inorganic composite substrate.
  • At least one inorganic layer is formed on the upper surface of the base layer BL.
  • the inorganic layer may include at least one of aluminum oxide, titanium oxide, silicon oxide silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the inorganic layer may be formed in multiple layers.
  • the multilayer inorganic layers may constitute a buffer layer (BFL).
  • the buffer layer BFL prevents foreign substances from flowing in from the outside.
  • the buffer layer BFL improves bonding strength compared to conductive patterns or semiconductor patterns directly formed on the base layer BL.
  • the first semiconductor pattern PS1 and the second semiconductor pattern PS2 are disposed on the buffer layer BFL.
  • Each of the first semiconductor pattern PS1 and the second semiconductor pattern PS2 may include a polysilicon semiconductor.
  • the present invention is not limited thereto, and the first semiconductor pattern PS1 and the second semiconductor pattern PS2 may include the same or different polysilicon semiconductors or amorphous silicon or oxide semiconductors.
  • Each of the first semiconductor pattern PS1 and the second semiconductor pattern PS2 includes an input region (or a first portion), an output region (or a second portion), and a channel region (or a first region defined between the input region and the output region). 3 parts).
  • the channel region of the first semiconductor pattern PS1 may be defined to correspond to the first control electrode GE1 described later, and the channel region of the second semiconductor pattern PS2 corresponds to the second control electrode GE2 described later.
  • the input region and the output region are doped with a dopant, which is relatively more conductive than the channel region.
  • the input region and the output region may be doped with n type dopant.
  • the n-type first thin film transistor T1 and the second semiconductor pattern PS2 are described as examples, but the first thin film transistor T1 and the second semiconductor pattern PS2 may be p-type transistors. It may be doped with different dopants.
  • the first insulating layer 10 is disposed on the buffer layer BFL.
  • the first insulating layer 10 overlaps the plurality of pixels PX (see FIGS. 1 and 2) in common and covers the first semiconductor pattern PS1 and the second semiconductor pattern PS2.
  • the first insulating layer 10 may be an inorganic layer and / or an organic layer, and may have a single layer or a multilayer structure.
  • the first control electrode GE1 is disposed on the first insulating layer 10.
  • the first control electrode GE1 overlaps the channel region of the first semiconductor pattern PS1.
  • the first electrode CE1 of the gate line GL and the capacitor Cst is disposed on the first insulating layer 10.
  • the first control electrode GE1, the gate line GL, and the first electrode CE1 may be formed through the same process to have the same stacked structure.
  • the first control electrode GE1 is connected to the gate line GL on a plane.
  • the gate line GL provides a turn-on signal to the first thin film transistor T1.
  • the second insulating layer 20 covering the first control electrode GE1, the gate line GL, and the first electrode CE1 is disposed on the first insulating layer 10.
  • the second insulating layer 20 commonly overlaps the plurality of pixels PX.
  • the second insulating layer 20 may be an inorganic layer and / or an organic layer, and may have a single layer or a multilayer structure.
  • the second control electrode GE2 may be disposed on the second insulating layer 20.
  • the second control electrode GE2 overlaps the channel region of the second semiconductor pattern PS2.
  • the second electrode CE2 of the capacitor Cst is disposed on the second insulating layer 20.
  • the second control electrode GE2 and the second electrode CE2 may be formed through the same process to have the same stacked structure.
  • the second control electrode GE2 may be disposed on the same layer as the first control electrode GE1.
  • the third insulating layer 30 covering the second control electrode GE2 and the second electrode CE2 is disposed on the second insulating layer 20.
  • the third insulating layer 30 may be an inorganic layer and / or an organic layer, and may have a single layer or a multilayer structure.
  • the first insulating layer 10 to the third insulating layer 30 may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the third insulating layer 30 may be a single layer of silicon oxide.
  • Connection signal lines and input / output electrodes may be disposed on the third insulating layer 30.
  • a first input electrode DE1 connected to an input region and an output region of the first semiconductor pattern PS1 through the first through hole CH1 and the second through hole CH2 on the third insulating layer 30, respectively;
  • the first output electrode SE1 is disposed.
  • a second input electrode DE2 connected to an input region and an output region of the second semiconductor pattern PS2 through the third through hole CH3 and the fourth through hole CH4 on the third insulating layer 30, respectively;
  • the second output electrode SE2 is disposed.
  • the first through holes CH1 through the fourth through holes CH4 pass through the first through third insulating layers 10 through 30.
  • the first connection signal line CNL1 and the second connection signal line CNL2 are disposed on the third insulating layer 30.
  • the first connection signal line CNL1 is connected to the gate line GL through the fifth through hole CH5, and the second connection signal line CNL2 is connected to the second electrode CE2 through the sixth through hole CH6.
  • the first connection signal line CNL1 may be connected to another thin film transistor (not shown) of the pixel driving circuit.
  • a fourth insulating layer 40 covering the connection signal lines and the input / output electrodes is disposed on the third insulating layer 30.
  • the material of the fourth insulating layer 40 is not particularly limited.
  • the connection electrode CNE is disposed on the fourth insulating layer 40.
  • the connection electrode CNE is directly or indirectly (electrically connected through another connection signal line) through the seventh contact hole CH7 passing through the fourth insulating layer 40. Can be connected to.
  • the fifth insulating layer 50 or the passivation layer covering the connection electrode CNE is disposed on the fourth insulating layer 40.
  • the fifth insulating layer 50 may be an organic layer and may have a single layer or a multilayer structure.
  • the fourth insulating layer 40 and the fifth insulating layer 50 may be a single polyimide resin layer.
  • the fourth insulating layer 40 and the fifth insulating layer 50 include, but are not limited to, acrylic resins, methacryl resins, polyisoprene, vinyl resins, epoxy resins, urethane resins, cellulose resins, and siloxane resins. And at least one of polyamide-based resin and perylene-based resin.
  • the organic light emitting diode OLED is disposed on the fifth insulating layer 50.
  • the anode AE of the organic light emitting diode OLED is disposed on the fifth insulating layer 50.
  • the anode AE is connected to the connection electrode CNE through the eighth contact hole CH8 penetrating the fifth insulating layer 50.
  • the pixel defining layer PDL is disposed on the fifth insulating layer 50.
  • the opening OP of the pixel defining layer PDL exposes at least a portion of the anode AE.
  • the opening OP of the pixel defining layer PDL may define a light emitting area PXA of the pixel.
  • the plurality of pixels PX (see FIG. 1) may be arranged on a plane of the display panel DP (see FIG. 1) with a predetermined rule.
  • An area in which the plurality of pixels PX are disposed may be defined as a pixel area, and one pixel area may include a light emitting area PXA and a non-light emitting area NPXA adjacent to the light emitting area PXA.
  • the non-light emitting area NPXA may surround the light emitting area PXA.
  • the hole control layer HCL may be disposed in common in the light emitting area PXA and the non-light emitting area NPXA.
  • the common layer such as the hole control layer HCL, may be formed in common with the plurality of pixels PX (see FIGS. 1 and 2).
  • the hole control layer HCL may include a hole transport layer and a hole injection layer.
  • the organic light emitting layer EML is disposed on the hole control layer HCL.
  • the organic light emitting layer EML may be disposed only in a region corresponding to the opening OP. That is, the organic light emitting layers EML of the plurality of pixels PX may have boundaries with each other.
  • the patterned organic light emitting layer EML is illustrated as an example, but the organic light emitting layer EML may be commonly disposed on the plurality of pixels PX. In this case, the organic light emitting layer EML may generate white light or blue light. In addition, the organic light emitting layer (EML) may have a multilayer structure.
  • the electronic control layer ECL is disposed on the organic light emitting layer EML.
  • the electronic control layer (ECL) may include an electron transport layer and an electron injection layer.
  • the cathode CE is disposed on the electronic control layer ECL.
  • the electronic control layer ECL and the cathode CE are commonly disposed in the plurality of pixels PX.
  • the thin film encapsulation layer TFE is disposed on the cathode CE.
  • the thin film encapsulation layer TFE is commonly disposed in the plurality of pixels PX.
  • the thin film encapsulation layer TFE directly covers the cathode CE.
  • a capping layer covering the cathode CE may be further disposed.
  • the stacked structure of the OLED may have a structure inverted up and down in the structure shown in FIG. 3.
  • the thin film encapsulation layer TFE includes at least an inorganic layer or an organic layer.
  • the thin film encapsulation layer TFE may include two inorganic layers and an organic layer disposed therebetween.
  • the thin film encapsulation layer may include a plurality of inorganic layers and a plurality of organic layers that are alternately stacked.
  • the encapsulated inorganic layer protects the organic light emitting diode (OLED) from moisture / oxygen, and the encapsulated organic layer protects the organic light emitting diode (OLED) from foreign matter such as dust particles.
  • the encapsulating inorganic layer may include a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, an aluminum oxide layer, or the like, but is not particularly limited thereto.
  • the encapsulation organic layer may include an acrylic organic layer, and is not particularly limited.
  • the fourth insulating layer 40 and the connection electrode CNE may be omitted.
  • the fifth insulating layer 50 may cover the second output electrode SE2, and the anode AE may be directly or indirectly connected to the second output electrode SE2.
  • the second thin film transistor T2 and the organic light emitting diode OLED are directly connected at the side of the equivalent circuit.
  • another thin film transistor may be additionally disposed between the second thin film transistor T2 and the organic light emitting diode OLED in terms of an equivalent circuit.
  • 4A is a diagram illustrating a cross section of the signal line CL according to an exemplary embodiment of the present invention.
  • 4B is a photograph illustrating a cross section of the signal line CL according to an exemplary embodiment of the present invention.
  • 4C is a graph illustrating changes in atomic content according to a cross section of a signal line CL according to an exemplary embodiment of the present invention.
  • 4D is a graph illustrating a resistance change according to a cleaning process of a signal line according to an exemplary embodiment of the present invention.
  • 4D is a graph illustrating a change in resistance according to a heat treatment process of a signal line according to an exemplary embodiment of the present invention.
  • the signal line CL illustrated in FIG. 4A may be at least a gate line GL illustrated in FIG. 3.
  • the signal line CL may have a stacked structure of two layers.
  • the signal line CL includes a first layer CL1 comprising aluminum and a second layer disposed directly on (or contacting) the first layer CL1 and composed of niobium.
  • the first layer CL1 includes aluminum
  • wiring resistance is reduced compared to conventional molybdenum wiring.
  • the thickness is increased to decrease the resistance. If the thickness is increased above the reference thickness, the tensile stress may increase, resulting in damage to the base layer BL (see FIG. 3) such as bending or cracking.
  • the signal line CL including aluminum may be designed to have a relatively small thickness, and as a result, damage to the base layer BL may be prevented.
  • the first layer CL1 may include an aluminum (Al) -nickel (Ni) -lanthanum (La) alloy. Accordingly, the hillock phenomenon of the signal line CL may be reduced.
  • Al wiring when the surface is exposed to high temperature, the surface expands to increase resistance (hillock phenomenon), and the alloy reduces such phenomenon. This is because nickel (Ni) and lanthanum (La) improve the heat resistance of the signal line CL.
  • the content of nickel (Ni) and lanthanum (La) is greater than the reference value may cause defects during dry etching.
  • the aluminum content may be 99.90at% to 99.99at% with respect to the entire first layer CL1.
  • the content of nickel may be 0.01 at% to 0.05 at%, and the content of lanthanum may be 0.02 at% to 0.05 at% with respect to the entire first layer CL1.
  • the composition of the aluminum alloy may be confirmed through ICP, XPS, and SIMS.
  • the thickness of the first layer CL1 may be 1000 kPa to 2000 kPa. If the thickness of the first layer CL1 is less than 1000 mW, the resistance is large, and if the thickness of the first layer CL1 is more than 2000 mW, the manufacturing cost increases, patterning may not be apparent in the etching process, or a large amount of time may be consumed in the etching process.
  • the hillock phenomenon of the signal line may be further reduced. This is because the second layer CL2 covers the upper surface of the first layer CL1 to remove the space where the first layer CL1 is to be expanded.
  • the thickness of the second layer CL2 may be 200 kPa to 600 kPa. As described later, the thickness of the second layer CL2 is preferably greater than 200 mm in consideration of the thickness of the boundary region. If the thickness of the second layer CL2 is too thick, smaller than 600 kPa is preferable because patterning may not be apparent in the etching process or a large amount of time may be consumed in the etching process.
  • the thickness of each layer can be determined by TEM or FIB.
  • a cleaning process is performed in the manufacturing process of the display panel, and the second layer CL2 may prevent the cleaning liquid and the first layer from reacting. Detailed description thereof will be described later with reference to FIG. 5H.
  • 4D illustrates resistance values 1st, 2nd, and 3rd of the signal line CL after the cleaning process is performed compared to the resistance value As dep.
  • the resistance values 1st, 2nd, and 3rd of the signal line CL which have undergone one to three cleaning processes have no significant change compared to the resistance value As dep.
  • the signal line CL which has not been cleaned Able to know. This is because the first layer CL1 was protected from the cleaning liquid by the second layer CL2.
  • the resistance of the signal line CL may be minimized because the amount of atomic diffusion at the interface is small.
  • FIG. 4B it can be seen that in the boundary area BA, near-nibium atoms and aluminum atoms diffuse to form an alloy.
  • the first graph G1 represents the atomic content of niobium and the second graph G2 represents the atomic content of aluminum.
  • the reference line RL is an interface between the nibium layer CL2 and the aluminum layer CL1 assuming no atom diffusion (or immediately after the completion of deposition).
  • the thickness of the boundary area BA may be 120 mm to 170 mm. In the graph, the thickness of the boundary area BA was measured to be 152 mm 3.
  • a heat treatment process is performed in the manufacturing process of the display panel.
  • 4E illustrates the resistance value (450 ° C. 1hr) of the signal line CL after the heat treatment process is performed compared to the resistance value As dep. It proceeded in four samples and measured by varying the thickness of the first layer (CL1). It can be seen that the signal lines CL of all four samples have a lower resistance due to heat treatment. As described with reference to FIGS. 4B to 4D, the diffusion of the near-nibium atom and the aluminum atom occurs little, and the grain size of the aluminum layer is increased by heat treatment.
  • the line width of the signal line CL of the two-layer stacked structure may be 3 ⁇ m to 5 ⁇ m. In high-resolution products, short defects in the pixel driving circuit may occur because of the narrow spacing between the pixels. To prevent this, the line width has the above range.
  • the conductive pattern formed through the same process as the gate line GL shown in FIG. 3 may have the same stacked structure as the signal line CL shown in FIG. 4A.
  • the first control electrode GE1 (see FIG. 3) and the first electrode CE1 may have the same stacked structure as the gate line GL of the two-layer structure.
  • the signal line CL illustrated in FIG. 4A may be a connection signal line connecting the conductive pattern and the conductive pattern.
  • the connection signal line is formed to implement the pixel driving circuit.
  • the connection signal line may connect the thin film transistors to each other.
  • connection signal line may be disposed on the second insulating layer 20, which may have the same stacked structure as the signal line CL illustrated in FIG. 4A.
  • the conductive pattern formed through the same process as the connection signal line may have the same stacked structure as the signal line CL shown in FIG. 4A.
  • the second control electrode GE1 (see FIG. 3) and the second electrode CE2 may have the same stacked structure as the connection signal line (not shown) disposed on the second insulating layer 20.
  • 5A to 5M are cross-sectional views illustrating a manufacturing process of a display panel DP according to an exemplary embodiment of the present invention.
  • 5A to 5M each compare and show a region corresponding to FIG. 3.
  • detailed description of the same configuration as the configuration described with reference to FIGS. 1 to 4E will be omitted.
  • an inorganic layer is formed on the base layer BL.
  • Inorganic materials may be deposited to form inorganic layers.
  • a buffer layer (BFL) may be formed by sequentially forming a silicon oxide layer and a silicon nitride layer.
  • the first preliminary semiconductor pattern PS1-P and the second preliminary semiconductor pattern PS2-P are formed on the buffer layer BFL.
  • the semiconductor layer is formed and then patterned to form the first preliminary semiconductor pattern PS1-P and the second preliminary semiconductor pattern PS2-P.
  • the semiconductor layer can be crystallized before and after patterning.
  • the first insulating layer 10 is formed on the buffer layer BFL.
  • the first insulating layer 10 may be formed by depositing, coating, or printing. The formation method may be appropriately selected depending on the material of the first insulating layer 10.
  • the first layer CL1 and the second layer CL2 are successively formed on the first insulating layer 10.
  • Aluminum is deposited to form the first layer CL1.
  • Aluminum, nickel, and lanthanum may be co-deposited to form the first layer CL1.
  • Niobium may be deposited to form the second layer CL2.
  • the deposition process of niobium may be performed through a plasma deposition method.
  • the plasma deposition method is preferably carried out at deposition conditions of chamber pressure of 0.16 Pa to 0.2 Pa and power density of 2.68 W / cm 2 to 3.13 W / cm 2.
  • the resistance value of the signal line CL (see FIG. 4A) is small and the variation of the resistance value is narrow. This is because the density of the nibium layer is high and the roughness of the nibium layer is small.
  • 5C illustrates a specific resistance value of the signal line CL (see FIG. 4A) according to the deposition condition of the second layer CL2. It can be seen that the near-nibium layer deposited at a power of 12 KW has a low specific resistance value and a narrow variation (dispersion) of the specific resistance value. For reference, the value converted from power of 12KW to power density is 2.68W / cm 2.
  • 5D is a measure of the stress of the nibium layer. Tensile stress acts when the near-nibium layer has a high density. The stress generated in the signal line deposited in the plasma deposition condition range was measured to be -250 Mpa to -480Mpa. Referring to the arrowed portion of FIG. 5E, it is confirmed that the nibium layer deposited at the high power density has a smaller roughness than the nibium layer deposited at the low power density.
  • the first layer CL1 and the second layer CL2 are patterned.
  • the first control electrode GE1 and the first electrode CE1 are formed by patterning the first layer CL1 and the second layer CL2. Conventional wet etching methods or dry etching methods may be used.
  • the second insulating layer 20 is formed on the first insulating layer 10.
  • the second insulating layer 20 may be formed by depositing, coating, or printing.
  • a second control electrode GE2 and a second electrode CE2 are formed on the second insulating layer 20.
  • the second control electrode GE2 and the second electrode CE2 may have a single layer or a multilayer structure.
  • the second control electrode GE2 and the second electrode CE2 having a two-layer structure may be formed through the processes of FIGS. 5B and 5F.
  • the first preliminary semiconductor pattern PS1-P and the second preliminary semiconductor pattern PS2-P may be doped using the first control electrode GE1 and the second control electrode GE2 as masks.
  • the region overlapping the first control electrode GE1 and the second control electrode GE2 (hereinafter, referred to as a channel region) is undoped, and both regions (input and output regions) of the channel region are doped.
  • the doping may be performed using an n-type dopant, that is, a pentavalent element.
  • the first semiconductor pattern PS1 and the second semiconductor pattern PS2 are heat-treated at about 400 ° C. or more and about 500 ° C. or less, for example, 450 ° C.
  • the dopants may be uniformly diffused into the input region and the output region by the heat treatment.
  • the conductive patterns including the near nibium layer may prevent the Hillock shape of the aluminum layer even when a high temperature heat treatment process is performed.
  • a third insulating layer 30 is formed on the second insulating layer 20.
  • the third insulating layer 30 may be formed by depositing, coating, or printing.
  • the first to sixth through holes CH1 to CH6 may be formed.
  • a portion of the first semiconductor pattern PS1 and the second semiconductor pattern PS2 exposed by the first through fourth through holes CH1 through CH4 may be oxidized.
  • the cleaning process may be performed to lower the contact resistance of the first semiconductor pattern PS1 and the second semiconductor pattern PS2.
  • the cleaning liquid removes silicon dioxide formed around the first to fourth through holes CH1 to CH4.
  • the cleaning solution may penetrate into the fifth and sixth through holes CH5 and CH6, and the nibium layer may prevent the cleaning solution from reacting with the aluminum layer.
  • the nibium layer can prevent certain components of the cleaning liquid, such as hydrogen fluoride (HF), from damaging the aluminum layer.
  • HF hydrogen fluoride
  • conductive patterns are formed on the third insulating layer 30 through a deposition process.
  • These conductive patterns may have a Ti / Al / Ti three-layer structure.
  • the fourth insulating layer 40 is formed, and the seventh contact hole CH7 is formed.
  • the connection electrode CNE is formed on the fourth insulating layer 40.
  • the fifth insulating layer 50 is formed, and the eighth contact hole CH8 is formed.
  • an organic light emitting diode OLED is formed on the fifth insulating layer 50.
  • An anode AE is formed on the fifth insulating layer 50 to be connected to the connection electrode CNE through the eighth contact hole CH8.
  • the pixel defining layer PDL exposing the center portion of the anode AE is formed on the fifth insulating layer 50.
  • the hole control layer HCL, the light emitting layer EML, the electronic control layer ECL, and the cathode CE are sequentially formed.
  • the thin film encapsulation layer TFE is formed on the cathode CE.
  • the encapsulation organic layer and / or the encapsulation inorganic layer are formed by evaporation, inkjet printing, or the like.
  • the signal transmission speed in the display panel affects the display quality. Recently, many high resolution display panels have been developed. Signal transmission speed is an important factor in high resolution display panels. Therefore, the present invention regarding the wiring structure for increasing the signal transmission speed has high industrial applicability.

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Abstract

표시패널은 베이스층, 상기 베이스층 상에 배치되며, 알루미늄을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함하는 신호라인, 상기 신호라인에 연결된 제1 박막 트랜지스터, 상기 베이스층상에 배치된 제2 박막 트랜지스터, 상기 제2 박막 트랜지스터와 전기적으로 연결된 커패시터 및 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함한다.

Description

표시패널 및 그 제조방법
본 발명은 표시패널 및 그 제조방법에 관한 것으로, 2층 구조의 신호라인을 포함하는 표시패널 및 그 제조방법에 관한 것이다.
표시장치는 복수 개의 신호라인들, 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 게이트 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
본 발명의 목적은 신호 전달속도가 향상된 표시패널을 제공하는 것이다.
본 발명의 목적은 불량이 감소된 표시패널의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시패널은 베이스층, 상기 베이스층 상에 배치된 신호라인, 상기 신호라인에 연결된 제1 박막 트랜지스터, 상기 베이스층상에 배치된 제2 박막 트랜지스터, 상기 제2 박막 트랜지스터와 전기적으로 연결된 커패시터, 및 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함한다. 상기 신호라인은 알루미늄을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함한다.
상기 제1 박막 트랜지스터는, 기 베이스층 상에 배치된 제1 폴리 실리콘 반도체, 제1 폴리 실리콘 반도체에 중첩하며 상기 신호라인에 연결된 제1 제어전극, 제1 폴리 실리콘 반도체에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함할 수 있다.
상기 제1 제어전극은, 상기 신호라인과 동일한 적층 구조를 가질 수 있다.
상기 제2 박막 트랜지스터는 상기 베이스층 상에 배치된 제2 폴리 실리콘 반도체, 상기 제2 폴리 실리콘 반도체에 중첩하며 상기 제1 제어전극과 다른 층상에 배치된 제2 제어전극, 상기 제2 폴리 실리콘 반도체에 각각 연결된 제2 입력전극 및 제2 출력전극을 포함할 수 있다.
상기 커패시터는 상기 신호라인과 동일한 층 상에 배치된 제1 전극 및 상기 제2 제어전극과 동일한 층 상에 배치된 제2 전극을 포함할 수 있다. 상기 제1 전극은 신호라인과 동일한 적층 구조를 가질 수 있다.
상기 제2 제어전극 및 상기 제2 전극은 알루미늄을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함할 수 있다.
상기 제1 층은 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함하는 표시패널.
상기 제1 층 전체에 대하여 상기 니켈의 함량은 0.01at% 내지 0.05at%이고, 상기 란타넘의 함량은 0.02at% 내지 0.05at%일 수 있다.
상기 신호라인의 선폭은 3㎛ 내지 5 ㎛ 일 수 있다.
상기 제1 층의 두께는 1000Å 내지 2000Å 이고, 상기 제2 층의 두께는 200Å 내지 600Å 일 수 있다.
상기 신호라인에 발생하는 스트레스는 -250 Mpa 내지 -480Mpa 일 수 있다.
상기 신호라인은 상기 제1 박막 트랜지스터에 턴-온 신호를 제공할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 베이스층, 상기 베이스층 상에 배치된 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 발광소자를 포함할 수 있다.
상기 제1 박막 트랜지스터는 상기 베이스층 상에 배치된 제1 폴리 실리콘 반도체, 상기 제1 폴리 실리콘 반도체에 중첩하며, 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함하는 제1 제어전극, 상기 제1 폴리 실리콘 반도체에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널의 제조방법은 베이스층 상에 반도체 패턴을 형성하는 단계, 상기 베이스층 상에 신호라인을 형성하는 단계, 상기 베이스층 상에 상기 반도체 패턴에 중첩하는 제어전극을 형성하는 단계, 상기 베이스층 상에 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 형성하는 단계 및 상기 베이스층 상에 발광소자를 형성하는 단계를 포함할 수 있다.
상기 신호라인을 형성하는 단계는, 알루미늄을 포함하는 제1 층을 형성하는 단계, 상기 제1 층 상에 니어븀으로 구성된 제2 층을 직접 형성하는 단계 및 상기 제1 층과 제2 층을 패터닝하는 단계를 포함할 수 있다.
상기 제1 층은 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함할 수 있다.
상기 제1 층 전체에 대하여 상기 니켈의 함량은 0.01at% 내지 0.05at%이고, 상기 란타넘의 함량은 0.02at% 내지 0.05at%일 수 있다.
상기 반도체 패턴은 폴리 실리콘 반도체를 포함할 수 있다. 상기 폴리 실리콘 반도체의 상기 제어전극에 비중첩하는 영역에 불순물로 도핑하는 단계를 더 포함할 수 있다.
상기 폴리 실리콘 반도체를 400℃ 이상에서 어닐링하는 단계를 더 포함할 수 있다.
상기 베이스층 상에 상기 폴리 실리콘 반도체를 커버하는 절연층을 형성하는 단계, 상기 폴리 실리콘 반도체의 상기 제어전극에 비중첩하는 영역을 노출하는 관통홀을 상기 절연층에 형성하는 단계 및 상기 폴리 실리콘 반도체의 상기 관통홀로부터 노출된 영역을 세정하는 단계를 더 포함할 수 있다.
상기 제2 층을 형성하는 단계는 플라즈마 증착법을 통해 진행되고, 상기 플라즈마 증착법은 0.16Pa 내지 0.2Pa의 챔버 압력 및 2.68W/㎠ 내지 3.13W/㎠의 전력 밀도의 증착 조건에서 수행될 수 있다.
상술한 바에 따르면, 신호라인의 저항이 감소되어 신호 전달속도가 향상된다. 고해상도의 표시패널에 있어서, 신호 딜레이가 감소된다.
신호라인의 제1 층이 알루미늄 또는 알루미늄 합금을 포함함으로써 배선 저항이 감소된다. 신호라인의 제1 층이 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함함으로써 hillock 현상이 감소될 수 있다.
제2 층으로써 니어븀층이 알루미늄층 또는 알미늄합금층 상에 직접 배치됨으로써 신호라인의 hillock 현상이 더 감소될 수 있다. 또한, 세정 공정이 진행됨에 있어서, 니어븀층은 세정액과 알루미늄층 또는 알미늄합금이 반응하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 일부분에 대응하는 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 신호라인의 단면을 도시한 도면이다.
도 4b는 본 발명의 일 실시예에 따른 신호라인의 단면 중 일부를 도시한 사진이다.
도 4c는 본 발명의 일 실시예에 따른 신호라인의 단면에 따른 원자 함량 변화를 나타낸 그래프이다.
도 4d는 본 발명의 일 실시예에 따른 신호라인의 세정 공정에 따른 저항변화를 도시한 그래프이다.
도 4e는 본 발명의 일 실시예에 따른 신호라인의 열처리 공정에 따른 저항 변화를 도시한 그래프이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 표시패널의 제조공정을 도시한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시패널(DP)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 2는 표시패널의 화소들(PX), 구동회로(GDC), 및 신호라인(SGL)의 연결관계를 간략히 도시하였다.
표시패널(DP)의 전면(DP-FS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시패널(DP)의 전면(DP-FS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 표시패널(DP)을 구성하는 층들 각각의 상면(또는 전면)과 하면(또는 배면)은 제3 방향축(DR3)에 의해 구분된다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
도 1에 도시된 것과 같이, 표시패널(DP)은 전면(DP-FS) 상에서 화소들(PX)이 표시되는 표시영역(DP-DA) 및 표시영역(DP-DA)에 인접한 비표시영역(DP-NDA)을 포함한다. 비표시영역(DP-NDA)은 화소들(PX)이 배치되지 않는 영역이다. 비표시영역(DP-NDA)에는 신호라인들(SGL) 중 일부 및/또는 구동회로(GDC)가 배치될 수 있다.
도 1에 도시된 것과 같이, 표시영역(DP-DA)은 사각형상일 수 있다. 비표시영역(DP-NDA)은 표시영역(DP-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DP-DA)의 형상과 비표시영역(DP-NDA)의 형상은 상대적으로 디자인될 수 있다. 예컨대, 제1 방향(DR1)에서 마주하는 영역에만 비표시영역(DD-NDA)이 배치될 수 있다. 표시영역(DP-DA)은 원형일 수 있다.
도 2에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다.
화소들(PX)은 표시되는 컬러에 따라 복수 개의 그룹으로 구분될 수도 있다. 화소들(PX)은 예컨대, 레드 화소들, 그린 화소들, 블루 화소들을 포함할 수 있다. 화소들(PX)은 화이트 화소들을 더 포함할 수 있다. 표시되는 컬러에 따라 서로 다른 그룹으로 구분된다 하더라도 화소들(PX)의 화소 구동회로는 서로 동일할 수 있다.
구동회로(GDC)는 게이트 구동회로를 포함할 수 있다. 게이트 구동회로는 복수 개의 게이트 신호들(이하, 게이트 신호들)을 생성하고, 게이트 신호들을 후술하는 복수 개의 게이트 라인들(GL, 이하 게이트 라인들)에 순차적으로 출력한다.　게이트 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
게이트 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 게이트 구동회로에 제어신호들을 제공할 수 있다. 신호패드들(DP-PD)은 신호라인들(SGL) 중 대응하는 신호라인에 연결된다. 별도로 도시되지 않았으나, 신호라인들(SGL)은 발광 신호라인들을 더 포함할 수 있다.
본 실시예에서 화소들(PX)은 각각은 발광형 화소일 수 있다. 예컨대, 화소(PX)는 발광소자로써 유기발광 다이오드 또는 퀀텀닷 발광 다이오드를 포함할 수 있다. 유기발광 다이오드의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 다이오드의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 화소(PX)는 유기발광 화소로 설명된다.
화소(PX)는 유기발광 다이오드 및 유기발광 다이오드를 구동하기 위한 화소 구동회로를 포함한다. 유기발광 다이오드는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소 구동회로는 적어도 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 및 커패시터를 포함한다. 하이 전원 전압은 구동 박막 트랜지스터에 제공되고, 로우 전원 전압은 유기발광 다이오드의 하나의 전극에 제공된다. 구동 박막 트랜지스터는 커패시터에 저장된 전하량에 대응하여 유기발광 다이오드에 흐르는 구동전류를 제어한다. 스위칭 박막 트랜지스터는 게이트 라인에 인가된 게이트 신호에 응답하여 데이터 라인에 인가된 데이터 신호를 출력한다. 커패시터는 스위칭 박막 트랜지스터로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
화소 구동회로는 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함하여, 예컨대 6개 또는 7개의 박막 트랜지스터들을 포함할 수도 있다. 화소 구동회로의 구성은 특별히 제한되지 않는다. 화소 구동회로의 구성에 따라 신호라인들(SGL)의 설계 역시 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소(PX)의 일부분에 대응하는 단면도이다. 도 3에는 화소(PX)의 일부 구성으로써 스위칭 박막 트랜지스터(T1, 이하, 제1 박막 트랜지스터), 구동 박막 트랜지스터(T2, 이하, 제2 박막 트랜지스터), 커패시터(Cst), 및 유기발광 다이오드(OLED)에 대응하는 단면을 도시하였다. 또한, 게이트 라인(GL)에 대응하는 단면을 추가 도시하였다.
도 3에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 봉지기판, 예컨대 메탈기판 또는 유리기판으로 대체될 수 있다. 표시패널(DP)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성 공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로 소자층이 형성될 수 있다. 표시 소자층(DP-OLED)은 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)과 같은 유기층을 더 포함할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 버퍼층(BFL)을 구성할 수 있다. 버퍼층(BFL)은 외부로부터 이물질이 유입되는 것을 방지한다. 또한, 버퍼층(BFL)은 베이스층(BL)에 직접 형성된 도전성 패턴들 또는 반도체 패턴들 대비 결합력을 향상시킨다.
버퍼층(BFL) 상에 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)이 배치된다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2) 각각은 폴리 실리콘 반도체를 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)은 폴리 실리콘 반도체 또는 비정질 실리콘 또는 산화물 반도체를 서로 동일하게 또는 다르게 포함할 수도 있다.
제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2) 각각은 입력영역(또는 제1 부분), 출력영역(또는 제2 부분), 및 입력영역과 출력영역 사이에 정의된 채널영역(도는 제3 부분)을 포함할 수 있다. 제1 반도체 패턴(PS1)의 채널영역은 후술하는 제1 제어전극(GE1)에 대응하게 정의될 수 있고, 제2 반도체 패턴(PS2)의 채널영역은 후술하는 제2 제어전극(GE2)에 대응하게 정의될 수 있다. 입력영역과 출력영역은 도판트로 도핑되어 채널영역 대비 상대적으로 전도성이 높다. 입력영역과 출력영역은 n 타입의 도판트로 도핑될 수 있다. 본 실시예서 n 타입의 제1 박막 트랜지스터(T1) 및 제2 반도체 패턴(PS2)를 예시적으로 설명하나, 제1 박막 트랜지스터(T1) 및 제2 반도체 패턴(PS2)는 p 타입 트랜지스터일 수도 있고, 서로 다른 도판트로 도핑될 수 도 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 1 및 도 2 참조)에 공통으로 중첩하며, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(10) 상에 제1 제어전극(GE1)이 배치된다. 제1 제어전극(GE1)은 제1 반도체 패턴(PS1)의 채널영역에 중첩한다. 제1 절연층(10) 상에 게이트 라인(GL) 및 커패시터(Cst)의 제1 전극(CE1)이 배치된다. 제1 제어전극(GE1), 게이트 라인(GL), 및 제1 전극(CE1)은 동일한 공정을 통해 형성됨으로써 동일한 적층구조를 가질 수 있다. 도 3에서 도시되지는 않았으나, 제1 제어전극(GE1)은 평면상에서 게이트 라인(GL)에 연결된다. 게이트 라인(GL)은 제1 박막 트랜지스터(T1)에 턴-온 신호를 제공한다.
제1 절연층(10) 상에 제1 제어전극(GE1), 게이트 라인(GL), 및 제1 전극(CE1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제2 절연층(20) 상에 제2 제어전극(GE2)이 배치될 수 있다. 제2 제어전극(GE2)은 제2 반도체 패턴(PS2)의 채널영역에 중첩한다. 제2 절연층(20) 상에 커패시터(Cst)의 제2 전극(CE2)이 배치된다. 제2 제어전극(GE2) 및 제2 전극(CE2)은 동일한 공정을 통해 형성됨으로써 동일한 적층구조를 가질 수 있다. 본 발명의 일 실시예에서 제2 제어전극(GE2)은 제1 제어전극(GE1)과 동일한 층 상에 배치될 수도 있다.
제2 절연층(20) 상에 제2 제어전극(GE2) 및 제2 전극(CE2)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10) 내지 제3 절연층(30)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(30) 상에 연결신호라인들 및 입력/출력전극들이 배치될 수 있다. 제3 절연층(30) 상에 제1 관통홀(CH1) 및 제2 관통홀(CH2)을 통해 제1 반도체 패턴(PS1)의 입력영역 및 출력영역에 각각 연결된 제1 입력전극(DE1) 및 제1 출력전극(SE1)이 배치된다. 제3 절연층(30) 상에 제3 관통홀(CH3) 및 제4 관통홀(CH4)을 통해 제2 반도체 패턴(PS2)의 입력영역 및 출력영역에 각각 연결된 제2 입력전극(DE2) 및 제2 출력전극(SE2)이 배치된다. 제1 관통홀(CH1) 내지 제4 관통홀(CH4)은 제1 내지 제3 절연층(10 내지 30)을 관통한다.
제3 절연층(30) 상에 제1 연결신호라인(CNL1)과 제2 연결신호라인(CNL2)이 배치된다. 제1 연결신호라인(CNL1은 제5 관통홀(CH5)을 통해 게이트 라인(GL)에 연결되고, 제2 연결신호라인(CNL2)은 제6 관통홀(CH6)을 통해 제2 전극 (CE2)에 연결된다. 제1 연결신호라인(CNL1)은 화소 구동회로의 또 다른 박박 트랜지스터(미도시)와 연결될 수 있다.
제3 절연층(30) 상에 연결신호라인들 및 입력/출력전극들을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)의 재료는 특별히 제한되지 않는다. 제4 절연층(40) 상에 연결전극(CNE)이 배치된다. 연결전극(CNE)은 제4 절연층(40)을 관통하는 제7 컨택홀(CH7)을 통해 직접적으로 또는 간접적으로(또 다른 연결신호라인을 통해서 전기적으로 연결됨.) 제2 출력전극(SE2)에 연결될 수 있다. 제4 절연층(40) 상에 연결전극(CNE)을 커버하는 제5 절연층(50, 또는 패시베이션층)이 배치된다. 제5 절연층(50)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
본 실시예에서 제4 절연층(40) 및 제5 절연층(50)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제4 절연층(40) 및 제5 절연층(50)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 유기발광 다이오드(OLED)가 배치된다. 유기발광 다이오드(OLED)의 애노드(AE)는 제5 절연층(50) 상에 배치된다. 애노드(AE)는 제5 절연층(50)을 관통하는 제8 컨택홀(CH8)을 통해서 연결전극(CNE)에 연결된다. 제5 절연층(50) 상에 화소 정의막(PDL)이 배치된다.
화소 정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 화소의 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 1 참조)은 표시패널(DP, 도 1 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소영역으로 정의될 수 있고, 하나의 화소영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워 싸을 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 1 및 도 2 참조)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 즉 복수 개의 화소들(PX)의 유기발광층들(EML)은 서로 경계를 가질 수 있다.
본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 전자 제어층(ECL) 및 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 유기발광 다이오드(OLED)의 적층구조는 도 3에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 유기발광 다이오드(OLED)을 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 유기발광 다이오드(OLED)을 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
도 3에 도시된 것과 달리, 본 발명의 일 실시예에서 제4 절연층(40)과 연결전극(CNE)은 생략될 수 있다. 제5 절연층(50)이 제2 출력전극(SE2)을 커버할 수 있고, 애노드(AE)가 제2 출력전극(SE2)에 직접 또는 간접적으로 연결될 수 있다. 본 실시예에 따르면 등가회로의 측면에서 제2 박막 트랜지스터(T2)와 유기발광 다이오드(OLED)는 직접 연결된다. 그러나 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에서, 등가회로의 측면에서 제2 박막 트랜지스터(T2)와 유기발광 다이오드(OLED) 사이에 다른 박막 트랜지스터가 추가 배치될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 신호라인(CL)의 단면을 도시한 도면이다. 도 4b는 본 발명의 일 실시예에 따른 신호라인(CL)의 단면을 도시한 사진이다. 도 4c는 본 발명의 일 실시예에 따른 신호라인(CL)의 단면에 따른 원자 함량 변화를 나타낸 그래프이다. 도 4d는 본 발명의 일 실시예에 따른 신호라인의 세정 공정에 따른 저항변화를 도시한 그래프이다. 도 4d는 본 발명의 일 실시예에 따른 신호라인의 열처리 공정에 따른 저항 변화를 도시한 그래프이다.
본 실시예에서, 도 4a에 도시된 신호라인(CL)은 적어도 도 3에 도시된 게이트 라인(GL)일 수 있다. 신호라인(CL)은 2층의 적층구조를 가질 수 있다. 신호라인(CL)은 알루미늄을 포함하는 제1 층(CL1) 및 제1 층(CL1) 상에 직접 배치되고(또는 접촉) 니어븀으로 구성된 제2 층을 포함한다.
제1 층(CL1)이 알루미늄을 포함함으로써 기존의 몰리브덴 배선 대비 배선 저항이 감소된다. 금속 배선의 경우, 저항을 감소시키기 위해 두께를 증가시키는데, 기준 두께이상 증가되면 인장응력이 증가하여 휨 또는 깨짐과 같은 베이스층(BL, 도 3 참고)의 손상을 가져올 수 있다. 알루미늄을 포함하는 신호라인(CL)은 상대적으로 작은 두께로 설계할 수 있고, 결과적으로 베이스층(BL)의 손상을 방지할 수 있다.
제1 층(CL1)은 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함할 수 있다. 그에 따라 신호라인(CL)의 hillock 현상이 감소될 수 있다. 알루미늄 배선의 경우, 고온에 노출되면 표면이 팽창하여 저항이 증가되는 현상이 발생하는데(hillock 현상), 상기 합금은 그러한 현상이 감소된다. 니켈(Ni)과 란타넘(La)이 신호라인(CL)의 내열성을 향상시켰기 때문이다. 한편, 니켈(Ni)과 란타넘(La)의 함량이 기준값보다 커지면 드라이 에칭시 불량이 발생할 수 있기 때문이다.
제1 층(CL1) 전체에 대하여 알루미늄의 함량은 99.90at% 내지 99.99at%일 수 있다. 제1 층(CL1) 전체에 대하여 니켈의 함량은 0.01at% 내지 0.05at%이고, 란타넘의 함량은 0.02at% 내지 0.05at%일 수 있다. ICP, XPS, SIMS를 통해 알루미늄 합금의 조성을 확인할 수 있다.제1 층(CL1) 의 두께는 1000Å 내지 2000Å 일 수 있다. 제1 층(CL1) 의 두께가 1000Å 보다 작으면 저항이 크고, 2000Å 보다 크면 제조비용이 증가되고, 에칭 공정에서 패터닝이 명확히 안되거나 에칭 공정에서 많은 시간이 소비될 수 있다.
제2 층(CL2)이 제1 층(CL1) 상에 직접 배치됨으로써 신호라인의 hillock 현상이 더 감소될 수 있다. 제2 층(CL2)이 제1 층(CL1)의 상면을 커버하여 제1 층(CL1)이 팽창될 공간은 제거하기 때문이다.
제2 층(CL2) 의 두께는 200Å 내지 600Å일 수 있다. 후술하는 것과 같이 경계영역의 두께를 고려하여 제2 층(CL2)의 두께는 200Å 보다 큰 것이 바람직하다. 제2 층(CL2)의 두께가 너무 두꺼우면 에칭 공정에서 패터닝이 명확히 안되거나 에칭 공정에서 많은 시간이 소비될 수 있기 때문에 600Å 보다 작은 것이 바람직하다. TEM 또는 FIB를 통해 각 층의 두께를 확인할 수 있다.
또한, 표시패널의 제조공정에서 세정 공정이 진행되는데, 제2 층(CL2)은 세정액과 제1 층이 반응하는 것을 방지할 수 있다. 이에 대한 상세한 설명은 도 5h를 참조하여 후술한다.
도 4d는 세정 공정이 미진행된 신호라인(CL)의 저항값(As dep.) 대비 세정 공정 진행 후의 신호라인(CL)의 저항값(1st, 2nd, 3rd)을 도시하였다. 1회 내지 3회의 세정 공정을 진행한 신호라인(CL)의 저항값(1st, 2nd, 3rd)은 세정 공정이 미진행된 신호라인(CL)의 저항값(As dep.) 대비 큰 변화가 없는 것을 알 수 있다. 1층(CL1)은 제2 층(CL2)에 의해 세정액으로부터 보호되었기 때문이다.
니어븀층(CL2)은 알루미늄층(CL1)에 직접 배치되더라도 계면에서의 원자 확산량이 적기 때문에 신호라인(CL)의 저항이 증가되는 것을 최소화할 수 있다. 도 4b를 참조하면 경계영역(BA)에서 니어븀 원자와 알루미늄 원자가 확산되어 합금을 형성한 것을 알 수 있다. 도 4c를 참조하면 제1 그래프(G1)는 니어븀의 원자 함량을 제2 그래프(G2)는 알루미늄의 원자함량을 나타낸다. 기준선(RL)은 원자 확산이 없는 것을 가정한(또는 증착 완료 직후) 니어븀층(CL2)과 알루미늄층(CL1)의 계면이다. 경계영역(BA)의 두께는 120Å 내지 170Å 일 수 있다. 그래프에서 경계영역(BA)의 두께는 152Å으로 측정되었다.
또한, 표시패널의 제조공정에서 열처리 공정이 진행된다. 도 4e는 2층의 열처리 공정이 미진행된 신호라인(CL)의 저항값(As dep.) 대비 열처리 공정이 진행된 후의 신호라인(CL)의 저항값(450℃ 1hr)을 도시하였다. 4개의 샘플에서 진행되었고, 제1 층(CL1)의 두께를 달리하여 측정하였다. 4개의 샘플 모두 신호라인(CL)은 열처리에 의해 저항이 낮아진 것을 알 수 있다. 도 4b 내지 도 4d를 참조하여 설명한 것과 같이, 니어븀 원자와 알루미늄 원자의 확산이 적게 발생한 동시에 열처리에 의해 알루미늄층의 그레인 사이즈가 증가한 결과이다.
2층의 적층구조의 신호라인(CL)의 선폭은 3㎛ 내지 ~ 5 ㎛ 일 수 있다. 고 해상도 제품에 있어서, 화소들 사이의 간격이 좁기 때문에 화소 구동회로의 쇼트불량이 발생할 수 있다. 이를 방지하기 위해 선폭은 상기 범위를 갖는다.
본 발명의 일 실시예에서 도 3에 도시된 게이트 라인(GL)과 동일한 공정을 통해 형성된 도전패턴은 도 4a에 도시된 신호라인(CL)과 동일한 적층구조를 가질 수 있다. 예컨대, 제1 제어전극(GE1, 도 3 참고) 및 제1 전극(CE1)은 2층 구조의 게이트 라인(GL)과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에서 도 4a에 도시된 신호라인(CL)은 도전패턴과 도전패턴을 연결하는 연결신호라인일 수도 있다. 연결신호라인은 도 4a와 같은 단면에서는 미 도시되었으나 화소 구동회로를 구현하기 위해 형성된다. 예컨대, 연결신호라인은 박막 트랜지스터들을 서로 연결시킬 수 있다.
제2 절연층(20) 상에 연결신호라인이 배치될 수 있고, 이는 도 4a에 도시된 신호라인(CL)과 동일한 적층구조를 가질 수 있다. 또한, 해당 연결신호라인과 동일한 공정을 통해 형성된 도전패턴은 도 4a에 도시된 신호라인(CL)과 동일한 적층구조를 가질 수 있다. 제2 제어전극(GE1, 도 3 참고) 및 제2 전극(CE2)은 제2 절연층(20) 상에 배치된 연결신호라인(미도시)과 동일한 적층 구조를 가질 수 있다.
도 5a 내지 도 5m는 본 발명의 일 실시예에 따른 표시패널(DP)의 제조공정을 도시한 단면도이다. 도 5a 내지 도 5m 각각은 도 3에 대응하는 영역을 비교 도시하였다. 이하, 도 1 내지 도 4e를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 5a에 도시된 것과 같이, 베이스층(BL) 상에 무기층을 형성한다. 무기 물질을 증착하여 무기층들을 형성할 수 있다. 예컨대, 실리콘옥사이드층과 실리콘나이트라이드층을 순차적으로 형성하여 버퍼층(BFL)을 형성할 수 있다.
도 5a에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 형성한다. 반도체층을 형성한 후 패터닝하여 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 형성한다. 패터닝 전/후에 반도체층을 결정화시킬 수 있다.
도 5a에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 절연층(10)을 형성한다. 증착, 코팅, 또는 프린팅하여 제1 절연층(10)을 형성할 수 있다. 형성 방법은 제1 절연층(10)의 재료에 따라 적절히 선택될 수 있다.
이후, 도 5b에 도시된 것과 같이, 제1 절연층(10) 상에 제1 층(CL1)과 제2 층(CL2)을 연속적으로 형성한다. 알루미늄을 증착하여 제1 층(CL1)을 형성한다. 알루미늄, 니켈, 란타넘을 공증착하여 제1 층(CL1)을 형성할 수도 있다.
니어븀을 증착하여 제2 층(CL2)을 형성할 수 있다. 니어븀의 증착 공정은 플라즈마 증착법을 통해 진행될 수 있다. 플라즈마 증착법은 0.16Pa 내지 0.2Pa의 챔버 압력 및 2.68W/㎠ 내지 3.13W/㎠의 전력 밀도(power density)의 증착 조건에서 수행되는 것이 바람직하다. 해당조건에서 증착될 때, 신호라인(CL, 도 4a 참조)의 저항값이 작고 저항값의 편차가 좁다. 또한, 니어븀층의 밀도가 높고, 니어븀층의 거칠기가 작기 때문이다.
도 5c는 제2 층(CL2)의 증착조건에 따른 신호라인(CL, 도 4a 참조)의 비저항값을 나타낸다. 12KW의 전력에서 증착한 니어븀층이 비저항값이 낮고, 비저항값의 편차(산포)가 좁은 것을 알 수 있다. 참고로, 12KW의 전력을 전력 밀도로 변환된 값은 2.68W/㎠이다.
도 5d는 니어븀층의 스트레스를 측정한 것이다. 니어븀층의 밀도가 높을 때 인장응력이 작용한다. 상기 플라즈마 증착조건 범위에서 증착된 신호라인에 발생하는 스트레스는 -250 Mpa 내지 -480Mpa로 측정되었다. 도 5e의 화살표 부분을 참고하면, 높은 전력 밀도에서 증착된 니어븀층이 낮은 전력 밀도에서 증착된 니어븀층 대비 거칠기가 작은 것이 확인된다.
이후, 도 5f에 도시된 것과 같이, 제1 층(CL1)과 제2 층(CL2)을 패터닝한다. 제1 층(CL1)과 제2 층(CL2)을 패터닝함으로써 제1 제어전극(GE1)과 제1 전극(CE1)이 형성된다. 통상의 습식 식각방법 또는 건식 식각방법이 이용될 수 있다.
이후, 도 5g에 도시된 것과 같이, 제1 절연층(10) 상에 제2 절연층(20)을 형성한다. 증착, 코팅, 또는 프린팅하여 제2 절연층(20)을 형성할 수 있다. 다음, 제2 절연층(20) 상에 제2 제어전극(GE2)과 제2 전극(CE2)을 형성한다. 제2 제어전극(GE2)과 제2 전극(CE2)는 단층 또는 다층구조를 가질 수 있다. 2층 구조의 제2 제어전극(GE2)과 제2 전극(CE2)는 도 5b 및 도 5f의 공정을 통해 형성할 수 있다.
다음, 제1 제어전극(GE1)과 제2 제어전극(GE2)을 마스크로 이용하여 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 도핑할 수 있다. 제1 제어전극(GE1)과 제2 제어전극(GE2)에 중첩하는 영역(이하, 채널영역)은 미도핑되고, 채널영역의 양측 영역들(입력영역 및 출력영역)이 도핑된다. 본 실시예에서 n 타입 도펀트, 즉 5가 원소를 이용하여 도핑할 수 있다.
이후, 열처리 공정을 진행할 수 있다. 약 400℃ 이상 약 500℃ 이하, 예컨대 450℃ 에서 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 열처리한다. 열처리에 의해 도펀트들이 입력영역 및 출력영역에 균일하게 확산될 수 있다. 앞서 설명한 것과 같이, 니어븀층을 포함하는 도전패턴들은 고온의 열처리 공정이 수행되더라고 알루미늄층의 Hillock 형상을 방지할 수 있다.
다음, 제2 절연층(20) 상에 제3 절연층(30)을 형성한다. 증착, 코팅, 또는 프린팅하여 제3 절연층(30)을 형성할 수 있다. 이후, 제1 내지 제6 관통홀들(CH1 내지 CH6)을 형성할 수 있다. 이때, 제1 내지 제4 관통홀들(CH1 내지 CH4)에 의해 노출된 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)이 일부 영역이 산화될 수 있다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)의 콘택 저항을 낮추기 위해 세정 공정이 진행될 수 있다. 세정액은 제1 내지 제4 관통홀들(CH1 내지 CH4) 주변에 형성된 이산화 실리콘을 제거한다.
세정액은 제5 및 제6 관통홀들(CH5 및 CH6)에 침투될 수 있는데, 니어븀층은 세정액과 알루미늄층이 반응하는 것을 방지할 수 있다. 니어븀층은 세정액의 특정 성분, 예컨대 불화수소(HF)가 알루미늄층을 손상시키는 것을 방지할 수 있다.
이후, 도 5f에 도시된 것과 같이, 증착공정을 통해 제3 절연층(30) 상에 도전패턴들을 형성한다. 제1 입력전극(DE1), 제1 출력전극(SE1), 제2 입력전극(DE2), 제2 출력전극(SE2), 제1 연결신호라인(CNL1), 및 제2 연결신호라인(CNL2)을 형성할 수 있다. 이들 도전패턴들은 Ti/Al/Ti 3층 구조를 가질 수 있다.
이후, 도 5g에 도시된 것과 같이, 표시패널 완성을 위한 후속 공정을 진행한다. 제4 절연층(40)을 형성하고, 제7 컨택홀(CH7)을 형성한다. 제4 절연층(40) 상에 연결전극(CNE)을 형성한다. 제5 절연층(50)을 형성하고, 제8 컨택홀(CH8)을 형성한다. 다음, 제5 절연층(50) 상에 유기발광 다이오드(OLED)를 형성한다.
제5 절연층(50) 상에 제8 컨택홀(CH8)을 통해 연결전극(CNE)에 연결되는 애노드(AE)를 형성한다. 제5 절연층(50) 상에 애노드(AE)의 중심부분을 노출하는 화소 정의막(PDL)을 형성한다.
이후, 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드(CE)이 순차적으로 형성된다. 캐소드(CE) 상에 박막 봉지층(TFE)을 형성한다. 증착, 잉크젯 프린팅 공정 등에 의해 봉지 유기층 및/또는 봉지 무기층을 형성한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
표시패널에 있어서 신호 전달속도는 표시품질에 영향을 미친다. 최근 고해상도 표시패널이 많이 개발되고 있다. 고해상도 표시패널에 있어서 신호 전달속도는 더욱더 중요한 인자이다. 따라서, 신호 전달속도를 높이기 위한 배선구조에 관한 본원 발명은 산업상 이용가능성이 높다.

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치되며, 알루미늄을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함하는 신호라인;
    상기 신호라인에 연결된 제1 박막 트랜지스터;
    상기 베이스층상에 배치된 제2 박막 트랜지스터;
    상기 제2 박막 트랜지스터와 전기적으로 연결된 커패시터; 및
    상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함하는 표시패널.
  2. 제1 항에 있어서,
    상기 제1 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제1 폴리 실리콘 반도체;
    상기 제1 폴리 실리콘 반도체에 중첩하며 상기 신호라인에 연결된 제1 제어전극;
    상기 제1 폴리 실리콘 반도체에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 제1 제어전극은,
    상기 신호라인과 동일한 적층 구조를 갖는 표시패널.
  4. 제2 항에 있어서,
    상기 제2 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제2 폴리 실리콘 반도체;
    상기 제2 폴리 실리콘 반도체에 중첩하며 상기 제1 제어전극과 다른 층상에 배치된 제2 제어전극;
    상기 제2 폴리 실리콘 반도체에 각각 연결된 제2 입력전극 및 제2 출력전극을 포함하는 표시패널.
  5. 제4 항에 있어서,
    상기 커패시터는 상기 신호라인과 동일한 층 상에 배치된 제1 전극 및 상기 제2 제어전극과 동일한 층 상에 배치된 제2 전극을 포함하고,
    상기 제1 전극은 신호라인과 동일한 적층 구조를 갖는 표시패널.
  6. 제5 항에 있어서,
    상기 제2 제어전극 및 상기 제2 전극은 알루미늄을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함하는 표시패널.
  7. 제1 항에 있어서,
    상기 제1 층은 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함하는 표시패널.
  8. 제7 항에 있어서,
    상기 제1 층 전체에 대하여 상기 니켈의 함량은 0.01at% 내지 0.05at%이고, 상기 란타넘의 함량은 0.02at% 내지 0.05at%인 표시패널.
  9. 제1 항에 있어서,
    상기 신호라인의 선폭은 3㎛ 내지 5 ㎛ 인 표시패널.
  10. 제1 항에 있어서,
    상기 제1 층의 두께는 1000Å 내지 2000Å 이고,
    상기 제2 층의 두께는 200Å 내지 600Å인 표시패널.
  11. 제1 항에 있어서,
    상기 신호라인에 발생하는 스트레스는 -250 Mpa 내지 -480Mpa인 표시패널.
  12. 제1 항에 있어서,
    상기 신호라인은 상기 제1 박막 트랜지스터에 턴-온 신호를 제공하는 표시패널.
  13. 베이스층;
    상기 베이스층 상에 배치된 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터; 및
    상기 제2 박막 트랜지스터에 연결된 발광소자를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제1 폴리 실리콘 반도체;
    상기 제1 폴리 실리콘 반도체에 중첩하며, 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함하는 제1 층 및 상기 제1 층 상에 직접 배치되고 니어븀으로 구성된 제2 층을 포함하는 제1 제어전극;
    상기 제1 폴리 실리콘 반도체에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함하는 표시패널.
  14. 베이스층 상에 반도체 패턴을 형성하는 단계;
    상기 베이스층 상에 신호라인을 형성하는 단계;
    상기 베이스층 상에 상기 반도체 패턴에 중첩하는 제어전극을 형성하는 단계;
    상기 베이스층 상에 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 형성하는 단계; 및
    상기 베이스층 상에 발광소자를 형성하는 단계를 포함하고,
    상기 신호라인을 형성하는 단계는,
    알루미늄을 포함하는 제1 층을 형성하는 단계;
    상기 제1 층 상에 니어븀으로 구성된 제2 층을 직접 형성하는 단계; 및
    상기 제1 층과 제2 층을 패터닝하는 단계를 포함하는 표시패널의 제조방법.
  15. 제14 항에 있어서,
    상기 제1 층은 알루미늄(Al)-니켈(Ni)-란타넘(La) 합금을 포함하는 표시패널의 제조방법.
  16. 제15 항에 있어서,
    상기 제1 층 전체에 대하여 상기 니켈의 함량은 0.01at% 내지 0.05at%이고, 상기 란타넘의 함량은 0.02at% 내지 0.05at%인 표시패널의 제조방법.
  17. 제14 항에 있어서,
    상기 반도체 패턴은 폴리 실리콘 반도체를 포함하고,
    상기 폴리 실리콘 반도체의 상기 제어전극에 비중첩하는 영역에 불순물로 도핑하는 단계를 더 포함하는 표시패널의 제조방법.
  18. 제17 항에 있어서,
    상기 폴리 실리콘 반도체를 400℃ 이상에서 어닐링하는 단계를 더 포함하는 표시패널의 제조방법.
  19. 제17 항에 있어서,
    상기 베이스층 상에 상기 폴리 실리콘 반도체를 커버하는 절연층을 형성하는 단계;
    상기 폴리 실리콘 반도체의 상기 제어전극에 비중첩하는 영역을 노출하는 관통홀을 상기 절연층에 형성하는 단계; 및
    상기 폴리 실리콘 반도체의 상기 관통홀로부터 노출된 영역을 세정하는 단계를 더 포함하는 표시패널의 제조방법.
  20. 제14 항에 있어서,
    상기 제2 층을 형성하는 단계는 플라즈마 증착법을 통해 진행되고,
    상기 플라즈마 증착법은 0.16Pa 내지 0.2Pa의 챔버 압력 및 2.68W/㎠ 내지 3.13W/㎠의 전력 밀도의 증착 조건에서 수행되는 것을 특징으로 하는 표시패널의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4002003A1 (en) * 2020-11-18 2022-05-25 Samsung Display Co., Ltd. Display device and method of manufacturing display device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110880518B (zh) * 2019-11-28 2021-07-13 云谷（固安）科技有限公司 一种阵列基板及其制备方法和显示面板
US20220310732A1 (en) * 2020-10-27 2022-09-29 Chengdu Boe Optoelectronics Technology Co., Ltd. Array substrate, fabrication method thereof and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060022839A (ko) * 2004-09-08 2006-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
KR101070761B1 (ko) * 2003-07-11 2011-10-31 치메이 이노럭스 코포레이션 힐락-프리 알루미늄층 및 그 형성방법
KR20150092814A (ko) * 2014-02-05 2015-08-17 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR20150108460A (ko) * 2014-03-17 2015-09-30 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20170026026A (ko) * 2015-08-31 2017-03-08 엘지디스플레이 주식회사 표시 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285208A1 (en) * 2004-06-25 2005-12-29 Chi Ren Metal gate electrode for semiconductor devices
KR100697694B1 (ko) 2005-08-02 2007-03-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법
KR100851131B1 (ko) * 2005-08-17 2008-08-08 가부시키가이샤 고베 세이코쇼 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스
KR101432109B1 (ko) 2007-10-31 2014-08-22 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법
JP2012014868A (ja) * 2010-06-29 2012-01-19 Sony Corp 表示装置
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102227474B1 (ko) * 2013-11-05 2021-03-15 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
EP2874187B1 (en) 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
JP6704599B2 (ja) * 2015-04-28 2020-06-03 天馬微電子有限公司 半導体素子、半導体素子の製造方法、フォトダイオードアレイおよび撮像装置
US9941324B2 (en) * 2015-04-28 2018-04-10 Nlt Technologies, Ltd. Semiconductor device, method of manufacturing semiconductor device, photodiode array, and imaging apparatus
KR102626961B1 (ko) * 2016-07-27 2024-01-17 엘지디스플레이 주식회사 하이브리드 타입의 박막 트랜지스터 및 이를 이용한 유기발광 표시장치
KR20180028084A (ko) 2016-09-07 2018-03-16 삼성디스플레이 주식회사 표시 장치
KR20180063755A (ko) 2016-12-02 2018-06-12 삼성전자주식회사 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101070761B1 (ko) * 2003-07-11 2011-10-31 치메이 이노럭스 코포레이션 힐락-프리 알루미늄층 및 그 형성방법
KR20060022839A (ko) * 2004-09-08 2006-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
KR20150092814A (ko) * 2014-02-05 2015-08-17 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR20150108460A (ko) * 2014-03-17 2015-09-30 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20170026026A (ko) * 2015-08-31 2017-03-08 엘지디스플레이 주식회사 표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4002003A1 (en) * 2020-11-18 2022-05-25 Samsung Display Co., Ltd. Display device and method of manufacturing display device
US11943982B2 (en) 2020-11-18 2024-03-26 Samsung Display Co., Ltd. Display device and method of manufacturing display device

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