CN112368839A - 显示面板及制造该显示面板的方法 - Google Patents

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Abstract

一种显示面板包括：基体层；信号线，设置在基体层上并且包括包含铝的第一层和直接设置在第一层上并且包括铌的第二层；第一薄膜晶体管，连接到信号线；第二薄膜晶体管，设置在基体层上；电容器，电连接到第二薄膜晶体管；以及发光二极管，电连接到第二薄膜晶体管。

Description

显示面板及制造该显示面板的方法
技术领域
本发明涉及一种显示面板及用于制造该显示面板的方法，并且涉及一种包括具有两层结构的信号线的显示面板及用于制造该显示面板的方法。
背景技术
显示装置包括多条信号线、多个像素以及用于控制多个像素的驱动电路(例如，栅极驱动电路和数据驱动电路)。多个像素中的每个包括显示元件和用于控制显示元件的像素驱动电路。像素驱动电路可以包括彼此紧密连接的多个薄膜晶体管。
发明内容
技术问题
本发明的目的是提供一种具有提高的信号传输速度的显示面板。
本发明的目的是提供一种用于制造具有减少的缺陷的显示面板的方法。
技术方案
根据本发明的实施例的显示面板包括：基体层；信号线，所述信号线设置在基体层上；第一薄膜晶体管，连接到信号线；第二薄膜晶体管，设置在基体层上；电容器，电连接到第二薄膜晶体管；以及发光元件，电连接到第二薄膜晶体管。信号线包括包含(包括)铝的第一层和直接设置在第一层上并且由铌组成的第二层。
第一薄膜晶体管可以包括：第一多晶硅半导体，设置在基体层上；第一控制电极，与第一多晶硅半导体叠置并连接到信号线；以及第一输入电极和第一输出电极，均连接到第一多晶硅半导体。
第一控制电极可以具有与信号线的堆叠结构相同的堆叠结构。
第二薄膜晶体管可以包括：第二多晶硅半导体，设置在基体层上；第二控制电极，与第二多晶硅半导体叠置并且与第一控制电极设置在不同的层上；以及第二输入电极和第二输出电极，均连接到第二多晶硅半导体。
电容器可以包括与信号线设置在同一层上的第一电极和与第二控制电极设置在同一层上的第二电极。第一电极可以具有与信号线的堆叠结构相同的堆叠结构。
第二控制电极和第二电极中的每个可以包括第一层和第二层，第一层包括铝，并且第二层直接设置在第一层上并且由铌组成。
第一层可以包括铝(Al)-镍(Ni)-镧(La)合金。
镍相对于整个第一层的含量可以为0.01at％至0.05at％，并且镧相对于整个第一层的含量可以为0.02at％至0.05at％。
信号线的线宽可以为3μm至5μm。
第一层的厚度可以为
Figure BDA0002857198930000021
至
Figure BDA0002857198930000022
并且第二层的厚度可以为
Figure BDA0002857198930000023
至
Figure BDA0002857198930000024
在信号线中产生的应力可以为-250Mpa至-480Mpa。
信号线可以将导通信号提供到第一薄膜晶体管。
根据本发明的实施例的显示面板可以包括：基体层；第一薄膜晶体管，设置在基体层上；第二薄膜晶体管，电连接到第一薄膜晶体管；以及发光元件，连接到第二薄膜晶体管。
第一薄膜晶体管可以包括：第一多晶硅半导体，设置在基体层上；第一控制电极，第一控制电极与第一多晶硅半导体叠置并且包括第一层和第二层，第一层包括铝(Al)-镍(Ni)-镧(La)合金，第二层直接设置在第一层上并且由铌组成；以及第一输入电极和第一输出电极，均连接到第一多晶硅半导体。
根据本发明的实施例的用于制造显示面板的方法包括以下步骤：在基体层上形成半导体图案；在基体层上形成信号线；在基体层上形成与半导体图案叠置的控制电极；在基体层上形成连接到半导体图案的输入电极和输出电极；以及在基体层上形成发光元件。
形成信号线的步骤可以包括以下步骤：形成包括铝的第一层；直接在第一层上形成由铌组成的第二层；以及对第一层和第二层进行图案化。
第一层可以包括铝(Al)-镍(Ni)-镧(La)合金。
镍相对于整个第一层的含量可以为0.01at％至0.05at％，并且镧相对于整个第一层的含量可以为0.02at％至0.05at％。
半导体图案可以包括多晶硅半导体。所述方法还可以包括用杂质对多晶硅半导体的不与控制电极叠置的区域进行掺杂。
所述方法还可以包括在400℃或更高温度下使多晶硅半导体退火。
所述方法还可以包括：在基体层上形成绝缘层，绝缘层被构造为覆盖多晶硅半导体；在绝缘层中形成通孔，通孔暴露多晶硅半导体的不与控制电极叠置的区域；以及清洗多晶硅半导体的从通孔暴露的区域。
可以通过等离子体沉积执行形成第二层的步骤，并且可以在0.16Pa至0.2Pa的室压和2.68W/cm2至3.13W/cm2的功率密度的沉积条件下执行等离子体沉积。
有益效果
如上面描述的，减小了信号线的电阻，因此提高了信号传输速度。在高分辨率显示面板中，减小了信号延迟。
信号线的第一层包括铝或铝合金，因此降低了布线电阻。信号线的第一层包括铝(Al)-镍(Ni)-镧(La)合金，因此可以减少小丘现象。
铌层作为第二层直接设置在铝层或铝合金层上，因此，可以进一步减少信号线的小丘现象。另外，当执行清洗工艺时，铌层可以防止清洗溶液与铝层或铝合金反应。
附图说明
图1是根据本发明的实施例的显示面板的透视图。
图2是根据本发明的实施例的显示面板的平面图。
图3是根据本发明的实施例的对应于像素的一部分的剖视图。
图4a是示出根据本发明的实施例的信号线的剖面的视图。
图4b是示出根据本发明的实施例的信号线的剖面的一部分的照片。
图4c是示出根据本发明的实施例的信号线的剖面中的原子含量的变化的视图。
图4d是示出根据本发明的实施例的由于信号线中的清洗工艺引起的电阻的变化的曲线图。
图4e是示出根据本发明的实施例的由于信号线中的热处理工艺引起的电阻的变化的曲线图。
图5a至图5j是示出根据本发明的实施例的制造显示面板的方法的剖视图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。在本说明书中，还将理解的是，当组件(区域、层、部分等)被称为“在”另一组件“上”、“连接到”或“结合到”另一组件时，该组件(区域、层、部分等)可以直接连接到/结合到所述另一组件，或者中间第三组件也可以设置在该组件(区域、层、部分等)与所述另一组件之间。
同样的标记始终指同样的元件。另外，在附图中，为了有效描述技术内容，夸大了元件的厚度、比率和尺寸。术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。
将理解的是，尽管在此可以使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。除非上下文另外清楚地指示，否则单数形式也旨在包括复数形式。
另外，诸如“在……下方”、“下”、“在……上方”和“上”的术语可以用于描述附图中所示出的组件的关系。这些术语具有相对概念，并且基于附图中指示的方向描述。
将理解的是，当在本说明书中使用术语“包括”或“包含”时，该术语说明存在所陈述的特征、整体、步骤、操作、元件、组件或它们的组合，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件或它们的组合。
图1是根据本发明的实施例的显示面板DP的透视图。图2是根据本发明的实施例的显示面板DP的平面图。图2示出了显示面板DP的像素PX、驱动电路GDC和信号线SGL之间的连接关系。
显示面板DP的前表面DP-FS平行于由第一方向轴DR1和第二方向轴DR2限定的平面。垂直于显示面板DP的前表面DP-FS的方向(即，显示面板DP的厚度方向)被指示为第三方向轴DR3。层中的每个的构成显示面板DP的顶表面(或前表面)和底表面(或后表面)由第三方向轴DR3区分。在下文中，第一方向至第三方向被限定为分别由第一方向轴DR1、第二方向轴DR2和第三方向轴DR3指示的方向，并且被称为相同的附图标记。
如图1中所示出的，显示面板DP包括其中像素PX显示在前表面DP-FS上的显示区域DP-DA和与显示区域DP-DA相邻的非显示区域DP-NDA。非显示区域DP-NDA是其中没有布置像素PX的区域。在非显示区域DP-NDA中，布置有信号线SGL的一部分和/或驱动电路GDC。
如图1中所示出的，显示区域DP-DA可以具有四边形形状。非显示区域DP-NDA可以围绕显示区域DP-DA。然而，实施例不限于此，并且可以相对地设计显示区域DP-DA的形状和非显示区域DP-NDA的形状。例如，非显示区域DP-NDA可以仅设置在沿第一方向DR1彼此面对的区域中。显示区域DP-DA可以具有圆形形状。
如图2中所示出的，显示面板DP可以包括驱动电路GDC、多条信号线SGL(在下文中，被称为信号线)、多个信号垫(“pad”，又被称为“焊盘”或“焊垫”)DP-PD(在下文中，被称为信号垫)和多个像素PX(在下文中，被称为像素)。
像素PX可以根据显示的颜色被划分为多个组。像素PX可以包括例如红色像素、绿色像素和蓝色像素。像素PX还可以包括白色像素。尽管像素PX根据显示的颜色被划分为不同的组，但是像素驱动电路可以是公共的。
驱动电路GDC可以包括栅极驱动电路。栅极驱动电路产生多个栅极信号(在下文中，被称为栅极信号)，并且将栅极信号顺序地输出到将在后面描述的多条栅极线GL(在下文中，被称为栅极线)。栅极驱动电路还可以将其它控制信号输出到像素PX的驱动电路。
栅极驱动电路可以包括通过与像素PX的驱动电路的工艺相同的工艺(诸如低温多晶硅(LTPS)工艺或低温多晶氧化物(LTPO)工艺)形成的多个薄膜晶体管。
多条信号线SGL包括栅极线GL、数据线DL、电源线PL和控制信号线CSL。栅极线GL中的每条连接到像素PX中的对应像素PX，并且数据线DL中的每条连接到像素PX中的对应像素PX。电源线PL连接到像素PX。控制信号线CSL可以将控制信号提供到栅极驱动电路。信号垫DP-PD中的每个连接到信号线SGL中的对应信号线。尽管未单独示出，但是信号线SGL还可以包括发光信号线。
在实施例中，像素PX中的每个可以是发光像素。例如，像素PX可以包括有机发光二极管或量子点发光二极管作为发光元件。有机发光二极管的发光层可以包括有机发光材料。量子点发光二极管的发光层可以包括量子点、量子棒等。在下文中，像素PX可以被描述为有机发光像素。
像素PX包括有机发光二极管或量子点发光二极管以及用于驱动有机发光二极管的像素驱动电路。有机发光二极管可以是前发光二极管或后发光二极管。像素驱动电路至少包括开关薄膜晶体管、驱动薄膜晶体管和电容器。高电源电压被提供到驱动薄膜晶体管，并且低电源电压被施加到有机发光二极管的一个电极。驱动薄膜晶体管响应于存储在电容器中的电荷的量，并且控制流过有机发光二极管的驱动电流。开关薄膜晶体管响应于被施加到栅极线的栅极信号，并且输出被施加到数据线的数据信号。电容器充入有对应于从开关薄膜晶体管接收的数据信号的电压。
像素驱动电路包括开关薄膜晶体管和驱动薄膜晶体管，并且可以包括例如六个或七个薄膜晶体管。像素驱动电路的构造不受具体限制。根据像素驱动电路的构造，还可以修改信号线SGL的设计。
图3是根据本发明的实施例的对应于像素PX的一部分的剖视图。图3示出了作为像素PX的部分构造的剖视图，其对应于开关薄膜晶体管T1(在下文中，被称为第一薄膜晶体管)、驱动薄膜晶体管T2(在下文中，被称为第二薄膜晶体管)、电容器Cst和有机发光二极管OLED。另外，额外示出了对应于栅极线GL的剖视图。
如图3中所示出的，显示面板DP包括基体层BL、设置在基体层上的电路元件层DP-CL、显示元件层DP-OLED和薄膜封装层TFE。在本发明的实施例中，薄膜封装层TFE可以用封装基底(例如，金属基底或玻璃基底)代替。显示面板DP还可以包括诸如抗反射层和折射率调节层的功能层。电路元件层DP-CL至少包括多个绝缘层和电路元件。在下文中，绝缘层可以包括有机层和/或无机层。
电路元件包括信号线、像素的驱动电路等。可以通过用于使用涂覆、沉积等形成绝缘层、半导体层和导电层的工艺以及用于使用光刻工艺对绝缘层、半导体层和导电层进行图案化的工艺来形成电路元件层。显示元件层DP-OLED包括发光元件。显示元件层DP-OLED还可以包括诸如像素限定层PDL的有机层。
基体层BL可以包括合成树脂膜。合成树脂层可以包括热固性树脂。具体地，合成树脂层可以是聚酰亚胺类树脂层，但是其材料不受具体限制。合成树脂层可以包括丙烯酰类树脂、甲基丙烯酰类树脂、聚异戊二烯、乙烯基类树脂、环氧类树脂、氨酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰胺类树脂和苝类树脂中的至少一种。此外，基体层可以包括玻璃基底、金属基底、有机/无机复合材料基底等。
至少一个无机层形成在基体层BL的顶表面上。无机层可以包括氧化铝、氧化钛、氧化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。无机层可以形成为多层。多层无机层可以构成缓冲层BFL。缓冲层BFL可以防止从外部引入外来物质。另外，与直接形成在基体层BL上的导电图案或半导体图案相比，缓冲层BFL提高了结合力。
在缓冲层BFL上，设置有第一半导体图案PS1和第二半导体图案PS2。第一半导体图案PS1和第二半导体图案PS2中的每个可以包括多晶硅半导体。然而，实施例不限于此，并且第一半导体图案PS1和第二半导体图案PS2中的每个可以包括相同量或不同量的多晶硅半导体、非晶硅或氧化物半导体。
第一半导体图案PS1和第二半导体图案PS2中的每个可以包括输入区域(或第一部分)、输出区域(或第二部分)和限定在输入区域与输出区域之间的沟道区域(或第三部分)。第一半导体图案PS1的沟道区域可以被限定为对应于将在后面描述的第一控制电极GE1，并且第二半导体图案PS2的沟道区域可以被限定为对应于将在后面描述的第二控制电极GE2。输入区域和输出区域掺杂有掺杂剂，因此与沟道区域相比具有相对高的导电率。输入区域和输出区域可以掺杂有n型掺杂剂。在实施例中，作为示例描述了n型第一薄膜晶体管T1和n型第二半导体图案PS2，但是第一薄膜晶体管T1和第二半导体图案PS2可以是p型晶体管，并且可以掺杂有不同的掺杂剂。
第一绝缘层10可以设置在缓冲层BFL上。第一绝缘层10公共地与多个像素PX(见图1和图2)叠置并且覆盖第一半导体图案PS1和第二半导体图案PS2。第一绝缘层10可以是无机层和/或有机层，并且可以具有单层结构或多层结构。
第一控制电极GE1设置在第一绝缘层10上。第一控制电极GE1与第一半导体图案PS1的沟道区域叠置。栅极线GL和电容器Cst的第一电极CE1设置在第一绝缘层10上。第一控制电极GE1、栅极线GL和第一电极CE1可以通过相同的工艺形成，因此具有相同的堆叠结构。尽管在图3中未示出，但是在平面图中，第一控制电极GE1连接到栅极线GL。栅极线GL将导通信号提供到第一薄膜晶体管T1。
用于覆盖第一控制电极GE1、栅极线GL和第一电极CE1的第二绝缘层20设置在第一绝缘层10上。第二绝缘层20公共地与多个像素PX叠置。第二绝缘层20可以是无机层和/或有机层，并且可以具有单层结构或多层结构。
第二控制电极GE2可以设置在第二绝缘层20上。第二控制电极GE2与第二半导体图案PS2的沟道区域叠置。电容器Cst的第二电极CE2可以设置在第二绝缘层20上。第二控制电极GE2和第二电极CE2可以通过相同的工艺形成，因此具有相同的堆叠结构。在本发明的实施例中，第二控制电极GE2可以与第一控制电极GE1设置在同一层上。
用于覆盖第二控制电极GE2和第二电极CE2的第三绝缘层30设置在第二绝缘层20上。第三绝缘层30可以是无机层和/或有机层，并且可以具有单层结构或多层结构。第一绝缘层10至第三绝缘层30可以包括氧化铝、氧化钛、氧化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。在实施例中，第三绝缘层30可以是单层氧化硅层。
在第三绝缘层30上，可以设置有连接信号线和输入/输出电极。在第三绝缘层30上，设置有第一输入电极DE1和第一输出电极SE1，第一输入电极DE1和第一输出电极SE1分别通过第一通孔CH1和第二通孔CH2连接到第一半导体图案PS1的输入区域和输出区域。在第三绝缘层30上，设置有第二输入电极DE2和第二输出电极SE2，第二输入电极DE2和第二输出电极SE2分别通过第三通孔CH3和第四通孔CH4连接到第二半导体图案PS2的输入区域和输出区域。第一通孔CH1至第四通孔CH4穿过第一绝缘层10至第三绝缘层30。
第一连接信号线CNL1和第二连接信号线CNL2设置在第三绝缘层30上。第一连接信号线CNL1通过第五通孔CH5连接到栅极线GL，并且第二连接信号线CNL2通过第六通孔CH6连接到第二电极CE2。第一连接信号线CNL1可以连接到像素驱动电路的另一薄膜晶体管(未示出)。
在第三绝缘层30上，设置有覆盖连接信号线和输入/输出电极的第四绝缘层40。第四绝缘层40的材料不受具体限制。连接电极CNE设置在第四绝缘层40上。连接电极CNE可以通过穿过第四绝缘层40的第七接触孔CH7直接或间接地连接到第二输出电极SE2(或经由另一连接信号线电连接到第二输出电极SE2)。用于覆盖连接电极CNE的第五绝缘层50(或钝化层)可以设置在第四绝缘层40上。第五绝缘层50可以是有机层，并且可以具有单层结构或多层结构。
在实施例中，第四绝缘层40和第五绝缘层50中的每个可以是单层聚酰胺类树脂层。实施例不限于此，并且第四绝缘层40和第五绝缘层50中的每个可以包括丙烯酰类树脂、甲基丙烯酰类树脂、聚异戊二烯、乙烯基类树脂、环氧类树脂、氨酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰胺类树脂和苝类树脂中的至少一种。
有机发光二极管OLED设置在第五绝缘层50上。有机发光二极管OLED的阳极AE可以设置在第五绝缘层50上。阳极AE通过穿过第五绝缘层50的第八接触孔CH8连接到连接电极CNE。像素限定层PDL设置在第五绝缘层50上。
像素限定层PDL的开口部分OP使得阳极AE的至少一部分暴露。像素限定层PDL的开口部分OP可以限定像素的发光区域PXA。例如，多个像素PX(见图1)可以以某一形式布置在显示面板DP(见图1)的平面上。其中设置有多个像素PX的区域可以被限定为像素区域，并且一个像素区域可以包括发光区域PXA和与发光区域PXA相邻的非发光区域NPXA。非发光区域NPXA可以围绕发光区域PXA。
空穴控制层HCL可以公共地设置在发光区域PXA和非发光区域NPXA中。诸如空穴控制层HCL的公共层可以公共地形成在多个像素PX(见图1和图2)中。空穴控制层HCL可以包括空穴传输层和空穴注入层。
有机发光层EML设置在空穴控制层HCL上。有机发光层EML可以仅设置在对应于开口部分OP的区域中。即，多个像素PX的有机发光层EML可以彼此具有边界。
在实施例中，示意性地示出了图案化的有机发光层EML，但是有机发光层EML可以公共地设置在多个像素PX中。在此，有机发光层EML可以产生白光或蓝光。另外，有机发光层EML可以具有多层结构。
电子控制层ECL设置在有机发光层EML上。电子控制层ECL可以包括电子传输层和电子注入层。阴极CE设置在电子控制层ECL上。电子控制层ECL和阴极CE可以公共地设置在多个像素PX中。
薄膜封装层TFE设置在阴极CE上。薄膜封装层TFE公共地设置在多个像素PX中。在实施例中，薄膜封装层TFE直接覆盖阴极CE。在本发明的实施例中，可以进一步设置有用于覆盖阴极CE的盖层。在本发明的实施例中，有机发光二极管OLED的堆叠结构可以从图3中所示出的结构垂直倒置。
薄膜封装层TFE至少包括无机层或有机层。在本发明的实施例中，薄膜封装层TFE可以包括两个无机层和设置在该两个无机层之间的有机层。在本发明的实施例中，薄膜封装层可以包括交替堆叠的多个无机层和多个有机层。
封装无机层保护有机发光二极管OLED免受湿气/氧的影响，并且封装有机层保护有机发光二极管OLED免受诸如灰尘颗粒的杂质的影响。封装无机层可以包括但不具体限于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。封装有机层可以包括但不具体限于丙烯酸类有机层。
与图3中所示出的不同，在本发明的实施例中可以省略第四绝缘层40和连接电极CNE。第五绝缘层50可以覆盖第二输出电极SE2，并且阳极AE可以直接或间接地连接到第二输出电极SE2。根据实施例，第二薄膜晶体管T2和有机发光二极管OLED根据等效电路彼此直接连接。然而，本发明不限于此。在本发明的实施例中，根据等效电路，可以在第二薄膜晶体管T2与有机发光二极管OLED之间进一步设置有另一薄膜晶体管。
图4a是示出根据本发明的实施例的信号线CL的剖面的视图。图4b是示出根据本发明的实施例的信号线CL的剖面的照片。图4c是示出根据本发明的实施例的信号线CL的剖面中的原子含量的变化的视图。图4d是示出根据本发明的实施例的由于信号线中的清洗工艺引起的电阻的变化的曲线图。图4d是示出根据本发明的实施例的由于信号线中的热处理工艺引起的电阻的变化的曲线图。
在实施例中，图4a中所示出的信号线CL可以至少是图3中所示出的栅极线GL。信号线CL可以具有两层堆叠结构。信号线CL包括包含(包括)铝的第一层CL1和直接设置在第一层CL1上(或与第一层CL1接触)并且由铌组成的第二层CL2。
由于第一层CL1包括铝，因此与现有的钼布线相比，第一层CL1的布线电阻减小。在金属布线中，增大厚度以减小电阻。但是，当厚度被增大至高于参考厚度时，拉伸应力增大以导致基体层BL(见图3)的损坏(诸如弯曲或断裂)。包括铝的信号线CL可以被设计为具有相对小的厚度，结果，可以防止基体层BL的损坏。
第一层CL1可以包括铝(Al)-镍(Ni)-镧(La)合金。因此，可以减少信号线CL的小丘现象(hillock phenomenon)。在铝布线中，发生了当暴露于高温时表面膨胀并且电阻增大的现象(小丘现象)。然而，在上面描述的合金中，减小了该现象的发生。这可能是因为镍(Ni)及镧(La)提高了信号线CL的耐热性。在此，当镍(Ni)和镧(La)的含量超过参考值时，在干蚀刻时可能发生缺陷。
铝相对于整个第一层CL1的含量可以为99.90at％至99.99at％。镍相对于整个第一层CL1的含量可以为0.01at％至0.05at％，并且镧相对于整个第一层CL1的含量为0.02at％至0.05at％。可以通过ICP、XPS和SIMS检查铝合金的组分。第一层CL1的厚度可以为
Figure BDA0002857198930000111
至
Figure BDA0002857198930000112
当第一层CL1的厚度小于
Figure BDA0002857198930000113
时，电阻变高。当第一层CL1的厚度大于
Figure BDA0002857198930000114
时，制造成本增加。因此，在蚀刻工艺期间可能无法清晰地进行图案化，或者在蚀刻工艺期间可能消耗大量时间。
第二层CL2直接设置在第一层CL1上，因此，可以进一步减少信号线CL的小丘现象。这可能是因为第二层CL2覆盖第一层CL1的顶表面并去除其中第一层CL1将膨胀的空间。
第二层CL2的厚度可以为
Figure BDA0002857198930000115
至
Figure BDA0002857198930000116
如在后面所描述的，期望的是，当考虑边界区域的厚度时，第二层CL2的厚度大于
Figure BDA0002857198930000117
当第二层CL2的厚度太高时，在蚀刻工艺期间可能无法清晰地进行图案化，或者在蚀刻工艺期间可能消耗大量时间。因此，期望的是，小于
Figure BDA0002857198930000118
可以通过TEM或FIB检查每个层的厚度。
另外，在用于显示面板的制造工艺期间执行清洗工艺。第二层CL2可以防止清洗溶液与第一层CL1反应。这将在后面参照图5h详细描述。
图4d示出了与未对其执行清洗工艺的信号线CL的电阻值(As dep.)相比，执行清洗工艺之后的信号线CL的电阻值(1st、2nd和3rd)。可以发现的是，在对其执行了一次至三次清洗工艺的信号线CL的电阻值(1st、2nd和3rd)与未对其执行清洗工艺的信号线CL的电阻值(As dep.)之间没有显著变化。这是因为第一层CL1被第二层CL2保护而免受清洗溶液的影响。
尽管铌层CL2直接设置在铝层CL1上，但是界面上的原子扩散的量低。因此，可以使信号线CL的电阻的增大最小化。参照图4b，可以发现的是，铌原子和铝原子在边界区域BA中扩散以形成合金。参照图4c，第一曲线G1指示铌的原子含量，第二曲线G2指示铝的原子含量。参考线RL是当假定没有原子扩散(或者刚好在沉积完成之后)时的铌层CL2与铝层CL1之间的界面。边界区域BA的厚度可以为
Figure BDA0002857198930000121
至
Figure BDA0002857198930000122
在曲线图中，边界区域BA的厚度被测量为
Figure BDA0002857198930000123
另外，在用于显示面板的制造工艺期间执行热处理工艺。图4e示出了与未对其执行热处理工艺的信号线CL的电阻值(As dep.)相比，执行热处理工艺之后的两层信号线CL的电阻值(450℃1hr)。这是对四个样品执行，并且在改变第一层CL1的厚度的同时进行测量。在所有四个样品中，可以发现的是，信号线CL的电阻由于热处理而降低。如参照图4b至图4d描述的，这是由于铌原子与铝原子之间几乎没有扩散，并且铝层的晶粒尺寸由于热处理而增大。
具有两层堆叠结构的信号线CL的线宽可以为3μm至5μm。在高分辨率产品中，因为像素之间的间隙小，所以可能发生像素驱动电路的短路故障。为了防止上面故障，线宽具有上面的范围。
在本发明的实施例中，通过与图3中所示出的栅极线GL的工艺相同的工艺形成的导电图案可以具有与图4a中所示出的信号线CL的堆叠结构相同的堆叠结构。例如，第一控制电极GE1(见图3)和第一电极CE1可以具有与具有两层结构的栅极线GL的堆叠结构相同的堆叠结构。
在本发明的实施例中，图4a中所示出的信号线CL可以是用于将导电图案和导电图案连接的连接信号线。在图4a的剖面中未示出连接信号线，但是连接信号线被形成以实现像素驱动电路。例如，连接信号线可以将薄膜晶体管彼此连接。
连接信号线可以设置在第二绝缘层20上，并且这可以具有与图4a中所示出的信号线CL的堆叠结构相同的堆叠结构。另外，通过与相关连接信号线的工艺相同的工艺形成的导电图案可以具有与图4a中所示出的信号线CL的堆叠结构相同的堆叠结构。第二控制电极GE2(见图3)和第二电极CE2可以具有与设置在第二绝缘层20上的所述连接信号线(未示出)的堆叠结构相同的堆叠结构。
图5a至图5m是示出根据本发明的实施例的用于制造显示面板DP的方法的剖视图。图5a至图5m中的每个以对比方式示出了与图3对应的区域。在下文中，将省略对与参照图1至图4e描述的组件相同的组件的详细描述。
如图5a中所示出的，在基体层BL上形成无机层。可以通过沉积无机材料来形成无机层。例如，可以通过顺序地形成氧化硅层和氮化硅层来形成缓冲层BFL。
如图5a中所示出的，在缓冲层BFL上形成第一初始半导体图案PS1-P和第二初始半导体图案PS2-P。通过形成半导体层并对半导体层进行图案化来形成第一初始半导体图案PS1-P和第二初始半导体图案PS2-P。半导体层可以在图案化之前/之后结晶。
如图5a中所示出的，在缓冲层BFL上形成第一绝缘层10。可以通过沉积、涂覆或印刷来形成第一绝缘层10。可以根据第一绝缘层10的材料适当地选择形成方法。
随后，如图5b中所示出的，在第一绝缘层10上连续地形成第一层CL1和第二层CL2。通过沉积铝来形成第一层CL1。可以通过共沉积铝、镍和镧来形成第一层CL1。
可以通过沉积铌来形成第二层CL2。可以通过等离子体沉积来执行铌的沉积工艺。期望的是，在0.16Pa至0.2Pa的室压和2.68W/cm2至3.13W/cm2的功率密度的沉积条件下执行等离子体沉积。当在上面描述的条件下执行沉积时，信号线CL(见图4a)的电阻值小且其偏差小。这是因为铌层的密度高，并且铌层的粗糙度低。
图5c示出了根据第二层CL2的沉积条件的信号线CL(见图4a)的比电阻值。可以发现的是，当在12KW的功率下执行沉积时的铌层具有低的比电阻值，并且比电阻值的偏差(离差(dispersion，或被称为分散度、离散度))小。为了参考，将12KW的功率转换为2.68W/cm2的功率密度。
在图5d中，测量铌层的应力。当铌层的密度高时，施加拉伸应力。在等离子体沉积条件的范围内沉积的信号线中产生的应力被测量为-250Mpa至-480Mpa。参照在图5e中由箭头所指示的部分，发现的是，当在高功率密度下执行沉积时的铌层具有比当在低功率密度下执行沉积时的铌层低的粗糙度。
随后，如图5f中所示出的，对第一层CL1和第二层CL2进行图案化。通过对第一层CL1和第二层CL2进行图案化来形成第一控制电极GE1和第一电极CE1。可以使用一般的湿蚀刻方法或干蚀刻方法。
随后，如图5g中所示出的，在第一绝缘层10上形成第二绝缘层20。可以通过沉积、涂覆或印刷来形成第二绝缘层20。接下来，在第二绝缘层20上形成第二控制电极GE2和第二电极CE2。第二控制电极GE2和第二电极CE2可以具有单层结构或多层结构。可以通过图5b至图5f的工艺来形成具有两层结构的第二控制电极GE2和第二电极CE2。
接下来，可以使用第一控制电极GE1和第二控制电极GE2作为掩模来对第一初始半导体图案PS1-P和第二初始半导体图案PS2-P进行掺杂。与第一控制电极GE1和第二控制电极GE2中的每个叠置的区域(在下文中，被称为沟道区域)不被掺杂，并且沟道区域的两侧上的区域(输入区域和输出区域)被掺杂。在实施例中，通过使用n型掺杂剂(即，五价元素)进行掺杂。
随后，可以执行热处理工艺。在约400℃至约500℃(例如，450℃)下对第一半导体图案PS1和第二半导体图案PS2进行热处理。掺杂剂可以通过热处理在输入区域和输出区域中均匀地扩散。如上面描述的，即使执行高温热处理工艺，包括铌层的导电图案也可以防止铝层的小丘现象。
接下来，在第二绝缘层20上形成第三绝缘层30。可以通过沉积、涂覆或印刷来形成第三绝缘层30。随后，可以形成第一通孔CH1至第六通孔CH6。在此，第一半导体图案PS1和第二半导体图案PS2的区域的通过第一通孔CH1至第四通孔CH4暴露的部分可以被氧化。可以执行清洗工艺以减小第一半导体图案PS1和第二半导体图案PS2的接触电阻。清洗溶液去除形成在第一通孔CH1至第四通孔CH4周围的二氧化硅。
清洗溶液可以渗透到第五通孔CH5和第六通孔CH6中，并且铌层可以防止清洗溶液与铝层反应。铌层可以防止清洗溶液的特定组分(例如，氟化物(HF))损坏铝层。
在下文中，如图5f中所示出的，通过沉积工艺在第三绝缘层30上形成导电图案。可以形成第一输入电极DE1、第一输出电极SE1、第二输入电极DE2、第二输出电极SE2、第一连接信号线CNL1以及第二连接信号线CNL2。这些导电图案可以具有Ti/Al/Ti的三层结构。
在下文中，如图5g中所示出的，执行后续工艺以完成显示面板。形成第四绝缘层40，并且形成第七接触孔CH7。在第四绝缘层40上形成连接电极CNE。形成第五绝缘层50，并形成第八接触孔CH8。接下来，在第五绝缘层50上形成有机发光二极管OLED。
在第五绝缘层50上，形成通过第八接触孔CH8连接到连接电极CNE的阳极AE。在第五绝缘层50上，形成暴露阳极AE的中心部分的像素限定层PDL。
随后，顺序地形成空穴控制层HCL、发光层EML、电子控制层ECL和阴极CE。在阴极CE上形成薄膜封装层TFE。通过沉积、喷墨印刷工艺等来形成封装有机层和/或封装无机层。
尽管参照本发明的示例性实施例进行了描述，但是将理解的是，在不脱离如在下文中所要求保护的本发明的精神和技术领域的情况下，本领域普通技术人员或本领域具有惯常知识的人员可以对本发明进行各种改变和修改。
因此，本发明的技术范围不限于说明书中的详细描述，而应该仅参照权利要求来确定。
工业实用性
在显示面板中，信号传输速度对显示质量有影响。近来，高分辨率显示面板已经被广泛地开发。在高分辨率显示面板中，信号传输速度成为更重要的因素。因此，涉及用于提高信号传输速度的布线结构的本申请具有高工业实用性。

Claims (20)

1.一种显示面板，所述显示面板包括：
基体层；
信号线，所述信号线设置在所述基体层上并且包括包含铝的第一层和直接设置在所述第一层上并且由铌组成的第二层；
第一薄膜晶体管，连接到所述信号线；
第二薄膜晶体管，设置在所述基体层上；
电容器，电连接到所述第二薄膜晶体管；以及
发光元件，电连接到所述第二薄膜晶体管。
2.根据权利要求1所述的显示面板，其中，所述第一薄膜晶体管包括：
第一多晶硅半导体，设置在所述基体层上；
第一控制电极，与所述第一多晶硅半导体叠置并连接到所述信号线；以及
第一输入电极和第一输出电极，均连接到所述第一多晶硅半导体。
3.根据权利要求2所述的显示面板，其中，所述第一控制电极具有与所述信号线的堆叠结构相同的堆叠结构。
4.根据权利要求2所述的显示面板，其中，所述第二薄膜晶体管包括：
第二多晶硅半导体，设置在所述基体层上；
第二控制电极，与所述第二多晶硅半导体叠置并且与所述第一控制电极设置在不同的层上；以及
第二输入电极和第二输出电极，均连接到所述第二多晶硅半导体。
5.根据权利要求4所述的显示面板，其中，所述电容器包括与所述信号线设置在同一层上的第一电极和与所述第二控制电极设置在同一层上的第二电极，
其中，所述第一电极具有与所述信号线的堆叠结构相同的堆叠结构。
6.根据权利要求5所述的显示面板，其中，所述第二控制电极和所述第二电极中的每个包括第一层和第二层，所述第一层包括铝，并且所述第二层直接设置在所述第一层上并且由铌组成。
7.根据权利要求1所述的显示面板，其中，所述第一层包括铝(Al)-镍(Ni)-镧(La)合金。
8.根据权利要求7所述的显示面板，其中，镍相对于整个所述第一层的含量为0.01at％至0.05at％，并且镧相对于整个所述第一层的含量为0.02at％至0.05at％。
9.根据权利要求1所述的显示面板，其中，所述信号线的线宽为3μm至5μm。
10.根据权利要求1所述的显示面板，其中，所述第一层的厚度为
Figure FDA0002857198920000021
至
Figure FDA0002857198920000022
并且所述第二层的厚度为
Figure FDA0002857198920000023
至
Figure FDA0002857198920000024
11.根据权利要求1所述的显示面板，其中，在所述信号线中产生的应力为-250Mpa至-480Mpa。
12.根据权利要求1所述的显示面板，其中，所述信号线将导通信号提供到所述第一薄膜晶体管。
13.一种显示面板，所述显示面板包括：
基体层；
第一薄膜晶体管，设置在所述基体层上；
第二薄膜晶体管，电连接到所述第一薄膜晶体管；以及
发光元件，连接到所述第二薄膜晶体管，
其中，所述第一薄膜晶体管包括：
第一多晶硅半导体，设置在所述基体层上；
第一控制电极，所述第一控制电极与所述第一多晶硅半导体叠置并且包括第一层和第二层，所述第一层包括铝(Al)-镍(Ni)-镧(La)合金，所述第二层直接设置在所述第一层上并且由铌组成；以及
第一输入电极和第一输出电极，均连接到所述第一多晶硅半导体。
14.一种用于制造显示面板的方法，所述方法包括以下步骤：
在基体层上形成半导体图案；
在所述基体层上形成信号线；
在所述基体层上形成与所述半导体图案叠置的控制电极；
在所述基体层上形成连接到所述半导体图案的输入电极和输出电极；以及
在所述基体层上形成发光元件，
其中，形成所述信号线的所述步骤包括以下步骤：
形成包括铝的第一层；
直接在所述第一层上形成由铌组成的第二层；以及
对所述第一层和所述第二层进行图案化。
15.根据权利要求14所述的方法，其中，所述第一层包括铝(Al)-镍(Ni)-镧(La)合金。
16.根据权利要求15所述的方法，其中，镍相对于整个所述第一层的含量为0.01at％至0.05at％，并且镧相对于整个所述第一层的含量为0.02at％至0.05at％。
17.根据权利要求14所述的方法，
其中，所述半导体图案包括多晶硅半导体，并且
所述方法还包括用杂质对所述多晶硅半导体的不与所述控制电极叠置的区域进行掺杂。
18.根据权利要求17所述的方法，所述方法还包括在400℃或更高温度下使所述多晶硅半导体退火。
19.根据权利要求17所述的方法，所述方法还包括：在所述基体层上形成绝缘层，所述绝缘层被构造为覆盖所述多晶硅半导体；
在所述绝缘层中形成通孔，所述通孔暴露所述多晶硅半导体的不与所述控制电极叠置的所述区域；以及
清洗所述多晶硅半导体的从所述通孔暴露的所述区域。
20.根据权利要求14所述的方法，其中，通过等离子体沉积执行形成所述第二层的所述步骤，并且
在0.16Pa至0.2Pa的室压和2.68W/cm2至3.13W/cm2的功率密度的沉积条件下执行所述等离子体沉积。
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