JP5057731B2 - 表示装置、モジュール、及び電子機器 - Google Patents

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Description

本発明は、トランジスタを有する表示装置の構成に関する。本発明は特に、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタを有するアクティブマトリクス型表示装置の構成に関する。また、このような表示装置を表示部に用いた電子機器に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。
また、近年、画素ごとに発光素子と、該発光素子の発光を制御するトランジスタが設けられたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシブマトリクス型表示装置では困難な、高精細、大画面の表示も可能であるだけでなく、パッシブマトリクス型表示装置を上回る低消費電力動作を実現し、かつ高信頼性を有し、実用化が期待されている。
アクティブマトリクス型表示装置における画素の駆動方法としては、画素に入力する信号の種類で分類すると、電圧入力方式と電流入力方式が挙げられる。前者の電圧入力方式は、画素に入力するビデオ信号（電圧）を駆動用素子のゲート電極に入力して、該駆動用素子を用いて発光素子の輝度を制御する方式である。また後者の電流入力方式では、設定された信号電流を発光素子に流すことにより、該発光素子の輝度を制御する方式である。
ここで、電圧入力方式及び電流入力方式を適用した表示装置における画素構成の一例とその駆動方式について、図４８、図４９を用いて簡単に説明する。なお、代表的な表示装置として、ＥＬ表示装置を例に挙げて説明する。
図４８は、電圧入力方式を適用した表示装置における画素構成の一例を示す図である（特許文献１参照）。図４８に示した画素は、駆動用トランジスタ４８０１、スイッチング用トランジスタ４８０２、保持容量４８０３、信号線４８０４、走査線４８０５、第１及び第２の電源線４８０６、４８０７、発光素子４８０８を有する。
なお、本明細書中において、トランジスタがオンしているとは、トランジスタのゲートとソースとの間の電圧がその閾値電圧を超え、ソースとドレインとの間に電流が流れる状態を指し、トランジスタがオフしているとは、トランジスタのゲートとソースとの間の電圧がその閾値電圧を下回り、ソースとドレインとの間に電流が流れていない状態を指す。
走査線４８０５の電位が変化してスイッチング用トランジスタ４８０２がオンすると、信号線４８０４に入力されているビデオ信号は、駆動用トランジスタ４８０１のゲート電極へと入力される。入力されたビデオ信号の電位に従って、駆動用トランジスタ４８０１のゲートとソースとの間の電圧が決定し、駆動用トランジスタ４８０１のソースとドレインとの間を流れる電流が決定する。この電流は発光素子４８０８に供給され、該発光素子４８０８は発光する。
このように、電圧入力方式とは、ビデオ信号の電位により駆動用トランジスタ４８０１のゲートとソースとの間の電圧及びソースとドレインとの間を流れる電流を設定し、この電流に応じた輝度で発光素子４８１１を発光させる方式をいう。
発光素子を駆動する半導体素子としては、ポリシリコン（ｐ−Ｓｉ）トランジスタが用いられる。しかし、ポリシリコントランジスタは、結晶粒界における欠陥に起因して、閾値電圧やオン電流、移動度等の電気的特性にばらつきが生じやすい。図４８に示した画素において、駆動用トランジスタ４８０１の特性が画素ごとにばらつくと、同じビデオ信号を入力した場合にも、それに応じた駆動用トランジスタ４８０１のドレイン電流の大きさが異なるため、発光素子４８０８の輝度はばらついてしまう。
一方、電流入力方式では、トランジスタの特性に左右されずに発光素子に供給する電流の大きさを制御することができる。
図４９は、電流入力方式を適用した表示装置における画素構成の一例を示す図である（特許文献２参照）。図４９に示した画素は、駆動用トランジスタ４９０１、第１〜第３のスイッチング用トランジスタ４９０２〜４９０４、保持容量４９０５、信号線４９０６、第１及び第２の走査線４９０７、４９０８、第１及び第２の電源線４９０９、４９１０、発光素子４９１１を有する。電流源回路４９１２は、各信号線（各列）に配置される。
まず、第１の走査線４９０７の電位が変化して第１及び第２のスイッチング用トランジスタ４９０２、４９０３がオンする。このとき、信号線４９０６を流れるビデオ信号電流をＩｄａｔａと表記する。スイッチング用トランジスタ４９０２、４９０３がオンするため、駆動用トランジスタ４９０１はダイオード接続の状態になる。このとき、信号線４９０６には、ビデオ信号電流Ｉｄａｔａが流れているので、保持容量４９０５の両電極間に電流が流れだし、保持容量４９０５において電荷の蓄積が行われ、両電極間に電位差が生じ始める。そして、駆動用トランジスタ４９０１のゲート電位が低下して、ドレインからソースに電流が流れる。保持容量４９０５では、その両電極間の電位差、つまり駆動用トランジスタ４９０１のゲートとソースとの間の電圧が所望の電圧になるまで電荷の蓄積が続く。つまり駆動用トランジスタ４９０１がＩｄａｔａの電流を流すことが出来るだけの電圧になるまで電荷の蓄積が続く。やがて、保持容量４９０５での電荷の蓄積が終了すると、保持容量４９０５に電流が流れなくなり、保持容量４９０５に駆動用トランジスタ４９０１がＩｄａｔａ電流を流すことが出来るだけのゲートとソースとの間の電圧が保持される。以上の動作により、画素に対する信号の書き込み動作が完了する。最後に第１の走査線４９０７の選択が終了し、第１及び第２のスイッチング用トランジスタ４９０２、４９０３がオフする。
続いて、第２の走査線４９０８の電位が変化して第３のスイッチング用トランジスタ４９０４がオンする。保持容量４９０５には、先ほど書き込んだゲートとソースとの間の電圧が保持されているため、駆動用トランジスタ４９０１はオンしており、第１の電源線４９０９からＩｄａｔａに等しい電流が流れる。これにより発光素子４９１１が発光する。このとき、駆動用トランジスタ４９０１が飽和領域において動作するようにしておけば、駆動用トランジスタ４９０１のソースとドレインとの間の電圧が変化したとしも、発光素子４９１１に流れる発光電流は変わりなく流れる。
このように、電流入力方式とは、駆動用トランジスタ４９０１のドレイン電流が電流源回路４９１２で設定されたビデオ信号電流Ｉｄａｔａと同じ電流値になるように設定し、このドレイン電流に応じた輝度で発光素子４９１１を発光させる方式をいう。上記構成の画素を用いることで、画素を構成するトランジスタの特性ばらつきの影響を抑制して、所望の電流を発光素子に供給することが出来る。
しかし、従来の電流入力方式の画素構成では、ビデオ信号電流Ｉｄａｔａにより信号線の寄生容量などを充電するのに時間が多くかかってしまう。特に、低階調を表示させたい場合、ビデオ信号電流Ｉｄａｔａが非常に小さくなるため、水平走査期間に対して信号線の寄生容量などの充電時間が十分でなく、正しくビデオ信号を書き込むことができなくなってしまう。
また、従来の画素回路（図４８、図４９）では、保持容量を駆動トランジスタのゲートとソースとの間に接続しているが、この保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジスタのゲートとソースとの間の電圧が該ＭＯＳトランジスタの閾値電圧とほぼ等しくなると、該ＭＯＳトランジスタにチャネル領域が誘起されなくなるため、該ＭＯＳトランジスタが保持容量として機能しなくなる。その結果、ビデオ信号を正しく保持できなくなる。
特開２００１−１４７６５９号公報 特開２００４−１６３６７３号公報
このように、従来の電圧入力方式では、トランジスタの電気的特性のばらつきによって輝度のばらつきが生じ、従来の電流入力方式では、特に低階調表示において信号線の寄生容量などの充電時間が十分でなく、正しくビデオ信号を書き込むことができなくなってしまう。
本発明はこのような問題点に鑑み、トランジスタの閾値電圧や移動度などのばらつきを補償することができるとともに、低階調を表示させる場合でも信号線を十分充電することができ、正しい階調表示が可能となる表示装置、及びそれを用いた駆動方法を提供することを目的とする。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第５のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第４の走査線と、第１及び第２の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第３のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該第５のトランジスタの第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第２の電極は、該第１の保持容量の第１の電極と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第５のトランジスタのゲート電極は、該第４の走査線と電気的に接続され、第２の電極は、該発光素子の第１の電極と電気的に接続され、該第１の保持容量の第２の電極は、該容量線と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第６のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第５の走査線と、第１乃至第３の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第３のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該第５のトランジスタの第１の電極及び、該第６のトランジスタの第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第２の電極は、該第１の保持容量の第１の電極と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第５のトランジスタのゲート電極は、該第４の走査線と電気的に接続され、第２の電極は、該発光素子の第１の電極と電気的に接続され、該第６のトランジスタのゲート電極は、該第５の走査線と電気的に接続され、第２の電極は、該第３の電源線と電気的に接続され、該第１の保持容量の第２の電極は、該容量線と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第５のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第４の走査線と、第１及び第２の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第１の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該第５のトランジスタの第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第１の電極は、該第１の保持容量の第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第２の電極は、該容量線と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第５のトランジスタのゲート電極は、該第４の走査線と電気的に接続され、第２の電極は、該発光素子の第１の電極と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第６のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第５の走査線と、第１乃至第３の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第１の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該第５のトランジスタの第１の電極及び、該第６のトランジスタの第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第１の電極は、該第１の保持容量の第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第２の電極は、該容量線と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第５のトランジスタのゲート電極は、該第４の走査線と電気的に接続され、第２の電極は、該発光素子の第１の電極と電気的に接続され、該第６のトランジスタのゲート電極は、該第５の走査線と電気的に接続され、第２の電極は、該第３の電源線と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第４のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第３の走査線と、第１及び第２の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第３のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該発光素子の第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第２の電極は、該第１の保持容量の第１の電極と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第１の保持容量の第２の電極は、該容量線と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
本発明は、発光素子が備えられた画素を有する表示装置であって、該画素は、第１乃至第４のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第３の走査線と、第１及び第２の電源線と、容量線とを有し、該第１のトランジスタのゲート電極は、該第２のトランジスタの第１の電極及び、該第４のトランジスタの第２の電極及び、該第１の保持容量の第１の電極と電気的に接続され、第１の電極は、該第１の電源線と電気的に接続され、第２の電極は、該第４のトランジスタの第１の電極及び、該発光素子の第１の電極と電気的に接続され、該第２のトランジスタのゲート電極は、該第１の走査線と電気的に接続され、第２の電極は、該信号線と電気的に接続され、該第３のトランジスタのゲート電極は、該第２の走査線と電気的に接続され、第１の電極は、該第１の保持容量の第２の電極及び、該第２の保持容量の第１の電極と電気的に接続され、第２の電極は、該容量線と電気的に接続され、該第４のトランジスタのゲート電極は、該第３の走査線と電気的に接続され、該第２の保持容量の第２の電極は、該容量線と電気的に接続され、該発光素子の第２の電極は、該第２の電源線と電気的に接続されていることを特徴とする表示装置である。
なお、本発明の表示装置において、該第２のトランジスタと、該第３のトランジスタとが、互いに異なる導電形式であってもよい。また、該第４のトランジスタと、該第５のトランジスタとが、互いに異なる導電形式であってもよい。
本発明は、発光素子が備えられた画素を有し、該画素は、少なくとも、第１及び第２のトランジスタと、第１及び第２の保持容量と、信号線と、第１及び第２の電源線とを有し、該第２のトランジスタの第１の電極は、該第１のトランジスタの第２の電極及び、該発光素子の第１の電極と電気的に接続され、第２の電極は、該第１のトランジスタのゲート電極及び、該信号線と電気的に接続され、該第１及び第２の保持容量が並列に接続されている表示装置の駆動方法であって、該第１及び第２の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該第１のトランジスタの閾値電圧との差に相当する電圧に収束する第１の段階と、該第２の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該信号線に入力されるビデオ信号電流に等しい電流を発光素子に供給するのに必要な該第１のトランジスタのゲートとソースとの間の電圧との差に相当する電圧に収束する第２の段階と、該第１の電源線と該閾値電圧との差に相当する電圧と、該第１の電源線と該ゲートとソースとの間の電圧との差に相当する電圧とに基づいた電圧を該第１のトランジスタのゲート電極に印加し、該第１のトランジスタを介して、該発光素子に電流を供給し、発光する第３の段階とを有し、該第１及び第２の段階において、該第２のトランジスタが導通状態であり、該第３の段階において、該第２のトランジスタが非導通状態であることを特徴とする表示装置の駆動方法である。
本発明は、発光素子が備えられた画素を有し、該画素は、少なくとも、第１及び第２のトランジスタと、第１及び第２の保持容量と、信号線と、第１及び第２の電源線とを有し、該第２のトランジスタの第１の電極は、該第１のトランジスタの第２の電極及び、該発光素子の第１の電極と電気的に接続され、第２の電極は、該第１のトランジスタのゲート電極及び、該信号線と電気的に接続され、該第１及び第２の保持容量が直列に接続されている表示装置の駆動方法であって、該第１の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該第１のトランジスタの閾値電圧との差に相当する電圧に収束する第１の段階と、該第１及び第２の保持容量の両電極間の電圧をそれぞれ、該第１の電源線に印加された電圧と該信号線に入力されるビデオ信号電流に等しい電流を発光素子に供給するのに必要な該第１のトランジスタのゲートとソースとの間の電圧との差に相当する電圧に基づいた電圧に収束する第２の段階と、該第１の保持容量の両電極間に保持された電圧に等しい電圧を該第１のトランジスタのゲート電極に印加し、該第１のトランジスタを介して、該発光素子に電流を供給し、発光する第３の段階とを有し、該第１及び第２の段階において、該第２のトランジスタが導通状態であり、該第３の段階において、該第２のトランジスタが非導通状態であることを特徴とする表示装置の駆動方法である。
なお、本発明の表示装置の駆動方法において、該第１及び第２の段階と、該第３の段階とで、該第２の電源線に印加される電圧が異なってもよい。
本発明は、発光素子が備えられた画素を有し、該画素は、少なくとも、第１及び第２のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第３の電源線と、容量線と、を有し、該第２のトランジスタの第１の電極は、該第１のトランジスタの第２の電極及び、該発光素子の第１の電極と電気的に接続され、第２の電極は、該第１のトランジスタのゲート電極及び、該信号線と電気的に接続され、該第１及び第２の保持容量が並列に接続されている表示装置の駆動方法であって、該第１及び第２の保持容量の両電極間の電圧を、該第３の電源線に印加された電圧と該容量線に印加された電圧との差に相当する電圧に収束する第１の段階と、該第１及び第２の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該第１のトランジスタの閾値電圧との差に相当する電圧に収束する第２の段階と、該第２の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該信号線に入力されるビデオ信号電流に等しい電流を発光素子に供給するのに必要な該第１のトランジスタのゲートとソースとの間の電圧との差に相当する電圧に収束する第３の段階と、該第１の電源線と該閾値電圧との差に相当する電圧と、該第１の電源線と該ゲートとソースとの間の電圧との差に相当する電圧とに基づいた電圧を該第１のトランジスタのゲート電極に印加し、該第１のトランジスタを介して該発光素子に電流を供給し、発光する第４の段階とを有し、該第１乃至第３の段階において、該第２のトランジスタが導通状態であり、該第４の段階において、該第２のトランジスタが非導通状態であることを特徴とする表示装置の駆動方法である。
本発明は、発光素子が備えられた画素を有し、該画素は、少なくとも、第１及び第２のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第３の電源線と、容量線と、を有し、該第２のトランジスタの第１の電極は、該第１のトランジスタの第２の電極及び、該発光素子の第１の電極と電気的に接続され、第２の電極は、該第１のトランジスタのゲート電極及び、該信号線と電気的に接続され、該第１及び第２の保持容量が直列に接続されている表示装置の駆動方法であって、該第１及び第２の保持容量の両電極間の電圧を、該第３の電源線に印加された電圧と該容量線に印加された電圧との差に相当する電圧に収束する第１の段階と、該第１の保持容量の両電極間の電圧を、該第１の電源線に印加された電圧と該第１のトランジスタの閾値電圧との差に相当する電圧に収束する第２の段階と、該第１及び第２の保持容量の両電極間の電圧をそれぞれ、該第１の電源線に印加された電圧と該信号線に入力されるビデオ信号電流に等しい電流を発光素子に供給するのに必要な該第１のトランジスタのゲートとソースとの間の電圧との差に相当する電圧に基づいた電圧に収束する第３の段階と、該第１の保持容量の両電極間に保持された電圧に等しい電圧を該第１のトランジスタのゲート電極に印加し、該第１のトランジスタを介して該発光素子に電流を供給し、発光する第４の段階とを有し、該第１乃至第３の段階において、該第２のトランジスタが導通状態であり、該第４の段階において、該第２のトランジスタが非導通状態であることを特徴とする表示装置の駆動方法である。
なお、本発明の表示装置の駆動方法において、該第１乃至第３の段階と、該第４の段階とで、該第２の電源線に印加される電圧が異なってもよい。
なお、トランジスタはその構造上、ソースとドレインの区別が困難である。さらに、回路の動作によっては、電位の高低が入れ替わる場合もある。したがって、本明細書中では、ソースとドレインは特に特定せず、第１の電極、第２の電極と記述する。例えば、第１の電極がソースである場合には、第２の電極とはドレインを指し、逆に第１の電極がドレインである場合には、第２の電極とはソースを指すものとする。
なお、本発明においては、１画素とは、１つの色要素を示すものとする。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との３画素から構成されるものとする。なお、色要素は、３色に限定されず、それ以上の数を用いてもよいし、ＲＧＢ以外の色を用いてもよい。例えば、白色（Ｗ）を加えてＲＧＢＷとしてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンダなど１色以上を追加したものでもよい。また、例えば、ＲＧＢの中の少なくとも１色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、波長が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることができる。なお、１つの色要素について、複数の領域を用いて明るさを制御してもよい。この場合は、１つの色要素を１画素とし、その明るさを制御する各領域をサブ画素とする。よって、例えば、面積階調方式を行う場合、１つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する各領域をサブ画素とする。よって、その場合は、１つの色要素は、複数のサブ画素で構成されることとなる。また、その場合、サブ画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、１つの色要素につき複数ある、明るさを制御する領域において、つまり、１つの色要素を構成する複数のサブ画素において、各々に供給する信号をわずかに異ならせるようにして、視野角を広げるようにしてもよい。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば３色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、３つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることができる。よって、適用可能なトランジスタの種類に限定はない。従って、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することができる。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、トランジスタで光を透過させたりすることができる。また、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することができる。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成したりすることができる。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することができる。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりすることができる。また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することができる。これらにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することができる。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を持たせたりすることができる。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（ＶＳＳ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（ＶＤＤなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソースとの間の電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることもできる。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
なお、本発明の表示装置は、様々な形態を用いたり、様々な表示素子を有したりすることができる。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタル・マイクロミラー・デバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
なお、本発明における発光素子とは、素子に流れる電流値によって発光輝度を制御することが可能な素子のことを指す。代表的にはＥＬ素子を適用することができる。ＥＬ素子以外にも、例えば、フィールドエミッションディスプレイ（ＦＥＤ）で用いる素子、ＦＥＤの一種であるＳＥＤ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などの発光素子を適用することができる。
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよい。
本発明の表示装置は、発光素子に流れる電流を制御できるため、一水平走査期間内に信号線を十分に充電させることができる。これにより、低階調を表示させる場合でも正しく表示させることができるようになる。また、発光素子に流れる電流は、トランジスタの閾値電圧や移動度に依存しない形で決定されるため、トランジスタの閾値電圧や移動度のばらつきを補償することができる。これにより、発光素子の輝度のばらつきを低減させることができ、画質を向上させることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
まず、本実施形態の表示装置における画素回路の基本的構成について、図１を用いて説明する。
なお、発光素子として、ＥＬ素子を例に挙げて説明する。
図１は、本実施形態の画素回路の回路図を示す図である。本実施形態の画素回路は、第１〜第５のトランジスタ１０１〜１０５、第１及び第２の保持容量１０６、１０７、信号線１０８、第１〜第４の走査線１０９〜１１２、第１及び第２の電源線１１３、１１４、容量線１１５、発光素子１１６、電流源回路１１７から構成されている。なお、電流源回路１１７は、各信号線（各列）に配置されている。
なお、図１に示した画素回路では、第１〜第５のトランジスタ１０１〜１０５は全てＰチャネル型としている。
第１のトランジスタ１０１は、ゲート電極が、第２のトランジスタ１０２の第１の電極、及び第３のトランジスタ１０３の第１の電極、及び第４のトランジスタ１０４の第２の電極、及び第２の保持容量１０７の第１の電極に接続され、第１の電極が、第１の電源線１１３に接続され、第２の電極が、第４のトランジスタ１０４の第１の電極、及び第５のトランジスタ１０５の第１の電極に接続されている。第２のトランジスタ１０２は、ゲート電極が、第１の走査線１０９に接続され、第２の電極が、信号線１０８に接続されている。第３のトランジスタ１０３は、ゲート電極が、第２の走査線１１０に接続され、第２の電極が、第１の保持容量１０６の第１の電極に接続されている。第４のトランジスタ１０４は、ゲート電極が、第３の走査線１１１に接続されている。第５のトランジスタ１０５は、ゲート電極が、第４の走査線１１２に接続され、第２の電極が、発光素子１１６の第１の電極に接続されている。第１の保持容量１０６は、第２の電極が、容量線１１５に接続されている。第２の保持容量１０７は、第２の電極が、容量線１１５に接続されている。発光素子１１６は、第２の電極が、第２の電源線１１４に接続されている。
次に、本実施形態の画素回路の動作について、図２〜図５を用いて説明する。
図２は、信号線１０８及び第１〜第４の走査線１０９〜１１２に入力されるビデオ信号電流及びパルスのタイミングを示しており、図３〜図５に示す画素回路の各動作に合わせて、画素回路の動作周期を第１〜第３の期間Ｔ１〜Ｔ３の３つの期間に分割している。
図３〜図５は、各期間における本実施形態の画素回路の接続状態を示す図である。なお、図３〜図５において、実線で示した箇所は導通しており、破線で示した箇所は導通していないことを示す。
まず、第１の期間Ｔ１における画素回路の動作について、図３を用いて説明する。図３は、第１の期間Ｔ１における画素回路の接続状態を示す図である。第１の期間Ｔ１では、第２及び第３の走査線１１０、１１１がＬレベルとなり、第３及び第４のトランジスタ１０３、１０４がオンする。また、第１及び第４の走査線１０９、１１２がＨレベルとなり、第２及び第５のトランジスタ１０２、１０５がオフする。これにより、第１のトランジスタ１０１はダイオード接続の状態となり、並列接続された第１及び第２の保持容量１０６、１０７に電流が流れ、第１及び第２の保持容量１０６、１０７がともに充電される。第１及び第２の保持容量１０６、１０７の充電は、第１及び第２の保持容量１０６、１０７に保持される電圧が電源電圧ＶＤＤと第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜の差に相当する電圧、つまり、ＶＤＤ−｜Ｖｔｈ｜になるまで続き、第１及び第２の保持容量１０６、１０７に保持される電圧がＶＤＤ−｜Ｖｔｈ｜になると第１のトランジスタ１０１はオフし、第１及び第２の保持容量１０６、１０７に電流が流れなくなる。
以上の動作により、第１の期間Ｔ１では、第１及び第２の保持容量１０６、１０７に第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜を保持する。
次に、第２の期間Ｔ２における画素回路の動作について、図４を用いて説明する。図４は、第２の期間Ｔ２における画素回路の接続状態を示す図である。第２の期間Ｔ２では、第１及び第３の走査線１０９、１１１がＬレベルとなり、第２及び第４のトランジスタ１０２、１０４がオンする。また、第２及び第４の走査線１１０、１１２がＨレベルとなり、第３及び第５のトランジスタ１０３、１０５がオフする。また、信号線１０８には、電流源回路１１７によりビデオ信号電流Ｉｄａｔａが流れる。これにより、第１のトランジスタ１０１はダイオード接続の状態となり、第２の保持容量１０７に電流が流れ、充電される。このとき、信号線１０８にはビデオ信号電流Ｉｄａｔａが流れているため、第１のトランジスタ１０１のドレイン・ソース間にはＩｄａｔａが流れる。したがって、第１のトランジスタ１０１のゲートとソースとの間の電圧は、第１のトランジスタ１０１がＩｄａｔａを流すのに必要な電圧になる。このときの第１のトランジスタ１０１のゲートとソースとの間の電圧をＶｇｓ（Ｔ２）とすると、ビデオ信号電流Ｉｄａｔａは以下の（１）式のように表され、期間Ｔ２での第１のトランジスタ１０１のゲートとソースとの間の電圧Ｖｇｓ（Ｔ２）は以下の（２）式のように表される。
Figure 0005057731
Figure 0005057731
ただし、βは、トランジスタの移動度やサイズ、酸化膜による容量などで与えられる定数である。
第２の保持容量１０７の充電は、第２の保持容量１０７に保持される電圧が電源電圧ＶＤＤと第１のトランジスタ１０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜の差に相当する電圧、つまり、ＶＤＤ−｜Ｖｇｓ（Ｔ２）｜になるまで続き、第２の保持容量１０７に保持される電圧がＶＤＤ−｜Ｖｇｓ（Ｔ２）｜になると第１のトランジスタ１０１はオフし、第２の保持容量１０７に電流が流れなくなる。また、第１の保持容量１０６については、第１の電極が浮遊状態となっているため、第１の期間Ｔ１で保持された電圧ＶＤＤ−｜Ｖｔｈ｜がそのまま保持される。
以上の動作により、第２の期間Ｔ２では、第２の保持容量１０７に、第１のトランジスタ１０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。
次に、第３の期間Ｔ３における画素回路の動作について、図５を用いて説明する。図５は、第３の期間Ｔ３における画素回路の接続状態を示す図である。第３の期間Ｔ３では、第２及び第４の走査線１１０、１１２がＬレベルとなり、第３及び第５のトランジスタ１０３、１０５がオンする。また、第１及び第３の走査線１０９、１１１がＨレベルとなり、第２及び第４のトランジスタ１０２、１０４がオフする。これにより、まず第１及び第２の保持容量１０６、１０７が並列に接続される。このとき、保持容量１０６、１０７に保持される電圧をＶＣ（Ｔ３）とすると、ＶＣ（Ｔ３）は以下の（３）式のように表される。
Figure 0005057731
なお、Ｃ１は第１の保持容量１０６の容量値、Ｃ２は第２の保持容量１０７の容量値を表す。
第１のトランジスタ１０１のゲート電極には、第１及び第２の保持容量１０６、１０７に保持される電圧｜ＶＣ（Ｔ３）｜が加えられるため、期間Ｔ３での第１のトランジスタ１０１のゲートとソースとの間の電圧をＶｇｓ（Ｔ３）とすると、Ｖｇｓ（Ｔ３）は以下の（４）式のように表される。なお、期間Ｔ３では、第１及び第２の保持容量１０６、１０７が並列接続したことにより電荷が分配されたため、期間Ｔ３での第１のトランジスタ１０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ３）｜は、期間Ｔ２での第１のトランジスタ１０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜よりも小さくなる。
Figure 0005057731
したがって、第１のトランジスタ１０１のドレイン・ソース間に流れる電流ＩＯＬＥＤは以下の（５）式のように表され、この電流が第５のトランジスタ１０５を通って発光素子１１６に流れ、発光素子１１６が発光する。なお、期間Ｔ３での第１のトランジスタ１０１のゲートとソースとの間の電圧が期間Ｔ２でのそれよりも小さくなるため、期間Ｔ３で第１のトランジスタ１０１のドレイン・ソース間に流れる電流ＩＯＬＥＤは、期間Ｔ２で第１のトランジスタ１０１のドレイン・ソース間に流れる電流Ｉｄａｔａよりも小さくなる。
Figure 0005057731
以上の動作により、第３の期間Ｔ３では、発光素子１１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子１１６が発光する。
（５）式に示したように、発光素子１１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ１０１の閾値電圧Ｖｔｈや移動度（定数βに含まれる）に依存しない形で表されるため、トランジスタの閾値電圧や移動度のばらつきを補償することができる。
また、発光素子１１６に流れる電流ＩＯＬＥＤは、ビデオ信号電流Ｉｄａｔａに比べて［Ｃ２／（Ｃ１＋Ｃ２）］２倍ほど小さい値になっているため、電流ＩＯＬＥＤに対して［（Ｃ１＋Ｃ２）／Ｃ２］２倍だけ大きい電流をビデオ信号電流Ｉｄａｔａとして流すことが可能となる。これにより、一水平走査期間内に信号線の配線容量を十分に充電させることができ、低階調を表示させる場合でも正しく表示させることが可能となる。
また、発光素子１１６に流れる電流ＩＯＬＥＤは、第１及び第２の保持容量１０６、１０７の容量比に依存し、容量比が一定であればＩＯＬＥＤも一定となる。ここで、第１及び第２の保持容量は、通常は同一工程で作成されることから、仮に表示装置の製造時におけるマスクパターンの位置合わせにずれが生じたとしても、容量の誤差は第１及び第２の保持容量１０６、１０７においてほぼ等しい割合となる。したがって、製造誤差が生じた場合であっても［Ｃ１／（Ｃ１＋Ｃ２）］の値はほぼ一定の値を維持することが可能であり、ＩＯＬＥＤもほぼ一定の値を維持することが可能である。
以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償して輝度のばらつきを低減させることができるため、画質を向上させることができる。
なお、図１では、第２の電源線及び容量線の電位を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。
なお、本実施形態において、保持容量は、金属で形成してもよいし、ＭＯＳトランジスタで形成してもよい。特に、保持容量をＭＯＳトランジスタで形成すると、保持容量を金属で形成する場合よりも、保持容量の占有面積を小さくすることができるため、画素の開口率を上げることができる。
例えば、図１に示した画素回路において、保持容量をＭＯＳトランジスタで形成した場合の例を図６７、図６８に示す。
図６７は、第１及び第２の保持容量１０６、１０７をＰチャネル型トランジスタで形成した場合を示している。Ｐチャネル型トランジスタで保持容量を形成する場合、電荷を保持するために、該Ｐチャネル型トランジスタにチャネル領域を誘起させる必要があるため、該Ｐチャネル型トランジスタのゲート電極の電位を、該Ｐチャネル型トランジスタの第１及び第２の電極の電位よりも低くしなければならない。ところで、図１に示した画素回路の場合、第１及び第２の保持容量１０６、１０７において、第１の電極の方が第２の電極よりも電位が高くなる。したがって、該Ｐチャネル型トランジスタを保持容量として機能させるために、該Ｐチャネル型トランジスタの第１及び第２の電極を第１及び第２の保持容量１０６、１０７の第１の電極とし、第１のトランジスタ１０１のゲート電極及び第４のトランジスタ１０４の第２の電極と接続する。また、該Ｐチャネル型トランジスタのゲート電極を第１及び第２の保持容量１０６、１０７の第２の電極とし、容量線１１５と接続する。
図６８は、第１及び第２の保持容量１０６、１０７をＮチャネル型トランジスタで形成した場合を示している。Ｎチャネル型トランジスタで保持容量を形成する場合、電荷を保持するために、該Ｎチャネル型トランジスタにチャネル領域を誘起させる必要があるため、該Ｎチャネル型トランジスタのゲート電極の電位を、該Ｎチャネル型トランジスタの第１及び第２の電極の電位よりも高くしなければならない。したがって、該Ｎチャネル型トランジスタを保持容量として機能させるために、該Ｎチャネル型トランジスタのゲート電極を第１及び第２の保持容量１０６、１０７の第１の電極とし、第１のトランジスタ１０１のゲート電極及び第４のトランジスタ１０４の第２の電極と接続する。また、該Ｎチャネル型トランジスタの第１及び第２の電極を第１及び第２の保持容量１０６、１０７の第２の電極とし、容量線１１５と接続する。
本実施形態のように、第１及び第２の保持容量１０６、１０７を第１のトランジスタ１０１のゲート電極と容量線１１５との間に接続することにより、第１及び第２の保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジスタのゲートとソースとの間に、常に該ＭＯＳトランジスタの閾値電圧よりも大きい電圧がかかるため、該ＭＯＳトランジスタを常に保持容量として機能させることができる。したがって、画素回路の動作過程の中で、保持容量に所望の電圧を正しく保持することが可能となる。
なお、図１で示した画素回路では、第１〜第５のトランジスタ１０１〜１０５は全てＰチャネル型としているが、これらのトランジスタを全てＮチャネル型とすることができる。ここで、第１〜第５のトランジスタを全てＮチャネル型とした場合の構成を、図６に示す。
図６の画素回路は、第１〜第５のトランジスタ６０１〜６０５、第１及び第２の保持容量６０６、６０７、信号線６０８、第１〜第４の走査線６０９〜６１２、第１及び第２の電源線６１３、６１４、容量線６１５、発光素子６１６、電流源回路６１７から構成されている。なお、電流源回路６１７は、各信号線（各列）に配置されている。
第１のトランジスタ６０１は、ゲート電極が、第２のトランジスタ６０２の第１の電極、及び第３のトランジスタ６０３の第１の電極、及び第４のトランジスタ６０４の第２の電極、及び第２の保持容量６０７の第１の電極に接続され、第１の電極が、第１の電源線６１３に接続され、第２の電極が、第４のトランジスタ６０４の第１の電極、及び第５のトランジスタ６０５の第１の電極に接続されている。第２のトランジスタ６０２は、ゲート電極が、第１の走査線６０９に接続され、第２の電極が、信号線６０８に接続されている。第３のトランジスタ６０３は、ゲート電極が、第２の走査線６１０に接続され、第２の電極が、第１の保持容量６０６の第１の電極に接続されている。第４のトランジスタ６０４は、ゲート電極が、第３の走査線６１１に接続されている。第５のトランジスタ６０５は、ゲート電極が、第４の走査線６１２に接続され、第２の電極が、発光素子６１６の第２の電極に接続されている。第１の保持容量６０６は、第２の電極が、容量線６１５に接続されている。第２の保持容量６０７は、第２の電極が、容量線６１５に接続されている。発光素子６１６は、第１の電極が、第２の電源線６１４に接続されている。
次に、本実施形態の画素回路の動作について、図７を用いて説明する。
図７は、信号線６０８及び第１〜第４の走査線６０９〜６１２に入力されるビデオ信号電流及びパルスのタイミングを示す。第１〜第５のトランジスタが全てＮチャネル型となったため、第１〜第４の走査線６０９〜６１２に入力されるパルスのタイミングについては、全てのトランジスタがＰチャネル型である場合（図２）に対してＨレベル及びＬレベルが反転している。また、画素回路の各動作に合わせて、画素回路の動作周期を第１〜第３の期間Ｔ１〜Ｔ３の３つの期間に分割している。
第１〜第３の期間Ｔ１〜Ｔ３における図６の画素回路の動作は、図１に示した画素回路の動作と同じである。つまり、第１の期間Ｔ１では、第１及び第２の保持容量６０６、６０７に第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、第２の期間Ｔ２では、第２の保持容量６０７に、第１のトランジスタ６０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、第３の期間Ｔ３では、発光素子６１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子６１６が発光する。なお、発光素子６１６に流れる電流ＩＯＬＥＤは、図１で示した画素回路と同様に（５）式で表される。
図６に示した画素回路においても、発光素子６１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ６０１の閾値電圧Ｖｔｈや移動度（定数βに含まれる）に依存しない形で表されるため、トランジスタの閾値電圧や移動度のばらつきを補償することができる。
また、発光素子６１６に流れる電流ＩＯＬＥＤは、ビデオ信号電流Ｉｄａｔａに比べて［Ｃ２／（Ｃ１＋Ｃ２）］２倍ほど小さい値になっているため、電流ＩＯＬＥＤに対して［（Ｃ１＋Ｃ２）／Ｃ２］２倍だけ大きい電流をビデオ信号電流Ｉｄａｔａとして流すことが可能となる。これにより、一水平走査期間内に信号線を十分に充電させることができ、低階調を表示させる場合でも正しく表示させることが可能となる。
また、発光素子６１６に流れる電流ＩＯＬＥＤは、第１及び第２の保持容量６０６、６０７の容量比に依存し、容量比が一定であればＩＯＬＥＤも一定となる。ここで、第１及び第２の保持容量は、通常は同一工程で作成されることから、仮に製造時におけるマスクパターンの位置合わせにずれが生じたとしても、容量の誤差は第１及び第２の保持容量６０６、６０７においてほぼ等しい割合となる。したがって、製造誤差が生じた場合であっても［Ｃ１／（Ｃ１＋Ｃ２）］の値はほぼ一定の値を維持することが可能であり、ＩＯＬＥＤもほぼ一定の値を維持することが可能である。
また、図６に示した画素回路においても、第１及び第２の保持容量６０６、６０７を容量線６１５と第１のトランジスタ６０１のゲート電極との間に接続することにより、第１及び第２の保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジスタのゲートとソースとの間に、常に該ＭＯＳトランジスタの閾値電圧よりも大きい電圧がかかるため、該ＭＯＳトランジスタを常に保持容量として機能させることができる。したがって、画素回路の動作過程の中で、保持容量に所望の電圧を正しく保持することが可能となる。
以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償して輝度のばらつきを低減させることができるため、画質を向上させることができる。
なお、本実施形態では、第１の電源線を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。また、容量線の電位を電源電位ＶＤＤとしたが、これに限定されない。第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜よりも高い電位であればよい。
なお、本実施形態では、第１〜第５のトランジスタをすべてＰチャネル型、もしくはすべてＮチャネル型というように、同じ導電形式のトランジスタとしていたが、これに限定されない。Ｐチャネル型とＮチャネル型とを両方とも用いて回路を構成してもよい。
例えば、第２及び第４のトランジスタをＮチャネル型とし、第１、第３、第５のトランジスタをＰチャネル型としてもよい。この画素回路を図８に示す。また、信号線及び第１〜第４の走査線に入力されるビデオ信号電流及びパルスのタイミングを図９に示す。
図８の画素回路は、第１〜第５のトランジスタ８０１〜８０５、第１及び第２の保持容量８０６、８０７、信号線８０８、第１〜第４の走査線８０９〜８１２、第１及び第２の電源線８１３、８１４、容量線８１５、発光素子８１６、電流源回路８１７から構成されている。なお、電流源回路８１７は、各信号線（各列）に配置されている。
図８に示すような回路構成にすると、図９に示したように、第１の走査線と第２の走査線とに入力されるパルスのタイミングが同じとなるため、第２のトランジスタと第３のトランジスタとを共通の走査線によって制御することができる。同様に、第３の走査線と第４の走査線とに入力されるパルスのタイミングが同じとなるため、第４のトランジスタと第５のトランジスタとを共通の走査線によって制御することができる。ここで、第２のトランジスタと第３のトランジスタとを第１の走査線によって制御し、第４のトランジスタと第５のトランジスタとを第３の走査線によって制御した場合の例を図５０に示す。
また、別の例として、第２及び第４のトランジスタをＰチャネル型とし、第１、第３、第５のトランジスタをＮチャネル型としてもよい。この画素回路を図１０に示す。また、信号線及び第１〜第４の走査線に入力されるビデオ信号電流及びパルスのタイミングを図１１に示す。
図１０の画素回路は、第１〜第５のトランジスタ１００１〜１００５、第１及び第２の保持容量１００６、１００７、信号線１００８、第１〜第４の走査線１００９〜１０１２、第１及び第２の電源線１０１３、１０１４、容量線１０１５、発光素子１０１６、電流源回路１０１７から構成されている。なお、電流源回路１０１７は、各信号線（各列）に配置されている。
図１０に示すような回路構成にすると、図１１に示したように、第１の走査線と第２の走査線とに入力されるパルスのタイミングが同じとなるため、第２のトランジスタと第３のトランジスタを共通の走査線によって制御することができる。同様に、第３の走査線と第４の走査線とに入力されるパルスのタイミングが同じとなるため、第４のトランジスタと第５のトランジスタを共通の走査線によって制御することができる。ここで、第２のトランジスタと第３のトランジスタとを第１の走査線によって制御し、第４のトランジスタと第５のトランジスタとを第３の走査線によって制御した場合の例を図５１に示す。
図８〜図１１、図５０、図５１に示したように、第２のトランジスタと第３のトランジスタを互いに異なる導電形式とすると、第２のトランジスタと第３のトランジスタを共通の走査線によって制御できる。同様に、第４のトランジスタと第５のトランジスタを互いに異なる導電形式とすると、第４のトランジスタと第５のトランジスタを共通の走査線によって制御できる。これにより、走査線の本数を減らすことができ、画素の開口率を上げることができる。また、走査線駆動回路の数も減らすことができるため、消費電力を削減することができる。
なお、第１〜第５のトランジスタのどのトランジスタがどちらの導電形式であるかについては、上記の内容に限定されない。
なお、本実施形態では、第１及び第２の保持容量の第２の電極を、共通の容量線に接続したが、第１及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続してもよい。
例えば、図１に示した回路において、第１及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続した場合の画素構成を、図６９に示す。図６９に示した画素構成において、第１の保持容量１０６の第２の電極は、第１の容量線６９１５に接続され、第２の保持容量１０７の第２の電極は、第２の容量線６９２５に接続される。
図６９に示したように、第１及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続することにより、第１及び第２の保持容量に保持する電圧を別々に制御することができる。
なお、保持容量に第１のトランジスタの閾値電圧を保持させる前に、保持容量に保持される電圧をある初期電圧に設定する期間を設けてもよい。本明細書中では、この動作を初期化と呼ぶこととする。初期化を行うための一つの方法として、発光素子に電流を流すことにより、第１のトランジスタの第２の電極の電位を変動させる方法を用いてもよい。
例えば、図１に示した画素回路において初期化を行う場合のタイミングチャートを図７０に示す。図７０は信号線１０８及び第１〜第４の走査線１０９〜１１２に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０では、第２〜第４の走査線１１０〜１１２がＬレベルとなり、第３〜第５のトランジスタ１０３〜１０５がオンする。また、第１の走査線１０９がＨレベルとなり、第２のトランジスタ１０２がオフする。これにより、第１のトランジスタ１０１はダイオード接続の状態となり、発光素子１１６に電流が流れる。その結果、第１のトランジスタ１０１の第２の電極、及び第１の保持容量１０６の第１の電極、及び第２の保持容量１０７の第１の電極の電位が下降し、第１及び第２の保持容量１０６、１０７に、ある初期電圧が保持される。
以上の動作により、期間Ｔ０では、第１及び第２の保持容量１０６、１０７に、ある初期電圧を保持する。
また、初期化を行うための別の方法として、これまで示してきた画素回路に、新たに初期化用トランジスタ（第６のトランジスタ）と初期化用電源線（第３の電源線）を設けてもよい。
例えば、図１に示した画素回路に初期化用トランジスタを設けた場合の例を図１２に示す。図１２では、図１に示した画素回路に、第６のトランジスタ１２１８、第５の走査線１２１９、第３の電源線１２２０を加えている。なお、第６のトランジスタ１２１８は、ゲート電極が、第５の走査線１２１９に接続され、第１の電極が、第１のトランジスタ１０１の第２の電極、及び第４のトランジスタ１０４の第１の電極、及び第５のトランジスタ１０５の第１の電極に接続され、第２の電極が、第３の電源線１２２０に接続されている。
なお、図１２において、第６のトランジスタ１２１８をＰチャネル型としたが、これに限定されない。Ｎチャネル型でもよい。
次に、図１２に示した画素回路の動作について、図１３、図１４を用いて説明する。
図１３は、信号線１０８及び第１〜第５の走査線１０９〜１１２、１２１９に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０における画素回路の動作について、図１４を用いて説明する。期間Ｔ０では、第２、第３、第５の走査線１１０、１１１、１２１９がＬレベルとなり、第３、第４、第６のトランジスタ１０３、１０４、１２１８がオンする。また、第１及び第４の走査線１０９、１１２がＨレベルとなり、第２及び第５のトランジスタ１０２、１０５がオフする。これにより、第１のトランジスタ１０１はダイオード接続の状態となり、第３の電源線１２２０に電流が流れる。その結果、第１のトランジスタ１０１の第２の電極、及び第１、第２の保持容量１０６、１０７の第１の電極の電位が第３の電源線１２２０の電位と等しくなり、第１、第２の保持容量１０６、１０７に第３の電源線１２２０の電位と容量線１１５の電位の差に相当する電圧が保持される。
以上の動作により、期間Ｔ０では、第１及び第２の保持容量１０６、１０７に初期電圧として、第３の電源線１２２０の電位と容量線１１５の電位の差に相当する電圧を保持する。
また、期間Ｔ１〜Ｔ３においては、第５の走査線１２１９をＨレベルとし、第６のトランジスタ１２１８をオフとする。そして、図１に示した画素回路と同じ動作を行う。つまり、期間Ｔ１では、第１及び第２の保持容量１０６、１０７に第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、期間Ｔ２では、第２の保持容量１０７に、第１のトランジスタ１０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、期間Ｔ３では、発光素子１１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子１１６が発光する。なお、発光素子１１６に流れる電流ＩＯＬＥＤは、図１で示した画素回路と同様に（５）式で表される。
なお、図１に示した画素回路の場合、保持容量に第１のトランジスタの閾値電圧を保持させるためには、予め第１のトランジスタの第２の電極の電位を、電源電位ＶＤＤと第１のトランジスタの閾値電圧｜Ｖｔｈ｜の差に相当する電圧、つまりＶＤＤ−｜Ｖｔｈ｜よりも低くしておかなければならない。したがって、初期化の期間を設けることにより、第１のトランジスタの第２の電極の電位を、確実にＶＤＤ−｜Ｖｔｈ｜よりも低くすることができ、閾値電圧の補償を確実に行うことができるようになる。
なお、図１２では、第３の電源線１２２０の電位を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタの閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。また、第３の電源線１２２０の電位は、容量線１１５の電位と必ずしも等しくなくてよい。
なお、本実施形態では、第６のトランジスタ１２１８の第１の電極を、第１のトランジスタ１０１の第２の電極、及び第４のトランジスタ１０４の第１の電極、及び第５のトランジスタ１０５の第１の電極に接続したが、第６のトランジスタ１２１８の第１の電極の接続先は、これに限定されない。例えば、図７１に示すように、第６のトランジスタ１２１８の第１の電極を、第１のトランジスタ１０１のゲート電極、及び第２のトランジスタ１０２の第１の電極、及び第３のトランジスタ１０３の第１の電極、及び第４のトランジスタ１０４の第２の電極、及び第２の保持容量１０７の第１の電極に接続してもよい。
また、別の例として、図６に示した画素回路に初期化用トランジスタを設けた場合の例を図１５に示す。図１５では、図６に示した画素回路に、第６のトランジスタ１５１８、第５の走査線１５１９、第３の電源線１５２０を加えている。なお、第６のトランジスタ１５１８は、ゲート電極が、第５の走査線１５１９に接続され、第１の電極が、第１のトランジスタ６０１の第２の電極、及び第４のトランジスタ６０４の第１の電極、及び第５のトランジスタ６０５の第１の電極に接続され、第２の電極が、第３の電源線１５２０に接続されている。
なお、図１５において、第６のトランジスタ１５１８をＮチャネル型としたが、これに限定されない。Ｐチャネル型でもよい。
次に、図１５に示した画素回路の動作について、図１６を用いて説明する。
図１６は、信号線６０８及び第１〜第５の走査線６０９〜６１２、１５１９に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。なお、第１〜第６のトランジスタが全てＮチャネル型であるため、第１〜第５の走査線６０９〜６１２、１５１９に入力されるパルスのタイミングについては、全てのトランジスタがＰチャネル型である場合（図１２）に対してＨレベル及びＬレベルが反転している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０における画素回路の動作は、図１２に示した画素回路と同じである。つまり、期間Ｔ０では、第１及び第２の保持容量６０６、６０７に初期電圧として、容量線６１５の電位と第３の電源線１５２０の電位の差に相当する電圧を保持する。
また、期間Ｔ１〜Ｔ３においては、第５の走査線１５１９をＬレベルとし、第６のトランジスタ１５１８をオフとする。そして、図６に示した画素回路と同じ動作を行う。つまり、期間Ｔ１では、第１及び第２の保持容量６０６、６０７に第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、期間Ｔ２では、第２の保持容量６０７に、第１のトランジスタ６０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、期間Ｔ３では、発光素子６１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子６１６が発光する。なお、発光素子６１６に流れる電流ＩＯＬＥＤは、図１で示した画素回路と同様に（５）式で表される。
なお、図６に示した画素回路の場合、保持容量に第１のトランジスタの閾値電圧を保持させるためには、予め第１のトランジスタの第２の電極の電位を、第１のトランジスタの閾値電圧｜Ｖｔｈ｜よりも高くしておかなければならない。したがって、初期化の期間を設けることにより、第１のトランジスタの第２の電極の電位を、確実に第１のトランジスタの閾値電圧｜Ｖｔｈ｜よりも高くすることができ、閾値電圧の補償を確実に行うことができるようになる。
なお、図１５では、第３の電源線１５２０の電位を電源電位ＶＤＤとしたが、これに限定されない。第１のトランジスタの閾値電圧よりも高い電位であればよい。また、第３の電源線１５２０の電位は、容量線６１５の電位と必ずしも等しくなくてよい。
なお、本実施形態では、第６のトランジスタ１５１８の第１の電極を、第１のトランジスタ６０１の第２の電極、及び第４のトランジスタ６０４の第１の電極、及び第５のトランジスタ６０５の第１の電極に接続したが、第６のトランジスタ１５１８の第１の電極の接続先は、これに限定されない。例えば、図７２に示すように、第６のトランジスタ１５１８の第１の電極を、第１のトランジスタ６０１のゲート電極、及び第２のトランジスタ６０２の第１の電極、及び第３のトランジスタ６０３の第１の電極、及び第４のトランジスタ６０４の第２の電極、及び第２の保持容量６０７の第１の電極に接続してもよい。
なお、本実施形態では、第３の電源線を別に設けていたが、既存の他の配線を第３の電源線の代わりとして用いてもよい。例えば、当行の画素が有する走査線のいずれか１つを第３の電源線の代わりとして用いることにより、第３の電源線を削除することが可能である。これにより、配線の本数を減らすことができ、画素の開口率を上げることができる。また、第３の電源線に印加する電圧を新たに生成する必要がなくなるため、そのための回路を削減することができるとともに、消費電力も削減することができる。なお、第３の電源線の代わりとして用いる走査線は、当行の画素が有するものに限らず、前行の画素が有する走査線でもよいし、次行の画素が有する走査線でもよい。
なお、本実施形態では、第２の電源線の電位を固定電位としているが、これに限定されない。第１〜第３の期間に応じて、第２の電源線の電位を変えてもよい。
例えば、図１に示した画素回路において、第１及び第２の期間Ｔ１、Ｔ２では、第５のトランジスタ１０５をオフとすることにより、発光素子１１６に電流が流れないようにしているが、例えば、第１及び第２の期間Ｔ１、Ｔ２で第２の電源線１１４の電位を高くすることにより、同様の動作を行うことができる。なぜならば、第２の電源線１１４の電位を高くすることにより、発光素子１１６に逆方向のバイアスがかかるためである。これにより、第５のトランジスタ１０５及び第４の走査線１１２を削除することができる。この場合の例を図５４、図５５に示す。
図５４では、図１に示した画素回路に対して、第１のトランジスタ１０１の第２の電極が発光素子１１６の第１の電極と接続されている。また、図５５は、信号線１０８及び第１〜第３の走査線１０９〜１１１、第２の電源線１１４に入力されるビデオ信号電流及びパルスのタイミングを示している。
なお、第１及び第２の期間Ｔ１、Ｔ２では、第２の電源線１１４の電位を電源電位ＶＤＤと第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜との差、つまりＶＤＤ−｜Ｖｔｈ｜よりも高くすることにより、上記の動作を行うことができる。
また、初期化期間を設ける場合は、初期化期間でも第２の電源線１１４の電位をＶＤＤ−｜Ｖｔｈ｜よりも高くすることにより、発光素子１１６に電流を流さないようにする。
また、別の例として、図６に示した画素回路において第２の電源線の電位を変化させる場合の例を図５６、図５７に示す。
図５６では、図６に示した画素回路に対して、第１のトランジスタ６０１の第２の電極が発光素子６１６の第２の電極と接続されている。また、図５７は、信号線６０８及び第１〜第３の走査線６０９〜６１１、第２の電源線６１４に入力されるビデオ信号電流及びパルスのタイミングを示している。第１及び第２の期間Ｔ１、Ｔ２で第２の電源線６１４の電位を低くすることにより発光素子６１６に逆方向のバイアスがかかるため、期間Ｔ１、Ｔ２で発光素子６１６に電流が流れなくなる。
なお、第１及び第２の期間Ｔ１、Ｔ２では、第２の電源線６１４の電位を第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜よりも低くすることにより、上記の動作を行うことができる。
また、初期化期間を設ける場合は、初期化期間でも第２の電源線６１４の電位を第１のトランジスタ６０１の閾値電圧｜Ｖｔｈ｜低くすることにより、発光素子６１６に電流を流さないようにする。
図５４〜図５７に示したように、第２の電源線の電位を期間によって変化させることにより、第５のトランジスタ及び第４の走査線を設ける必要がなくなるため、画素の開口率を上げることができる。
なお、本実施形態では、容量線を別に設けていたが、既存の他の配線を容量線の代わりとして用いてもよい。例えば、当行の画素が有する走査線のいずれか１つを容量線の代わりとして用いることにより、容量線を削除することが可能である。これにより、配線の本数を減らすことができ、画素の開口率を上げることができる。また、容量線に印加する電圧を新たに生成する必要がなくなるため、そのための回路を削減することができるとともに、消費電力も削減することができる。なお、容量線の代わりとして用いる走査線は、当行の画素が有するものに限らず、前行の画素が有する走査線でもよいし、次行の画素が有する走査線でもよい。
（実施の形態２）
実施の形態１では、第１及び第２の保持容量を並列に接続したが、直列に接続してもよい。そこで、本実施形態では、第１及び第２の保持容量を直列に接続した場合について説明する。本実施形態の表示装置における画素回路の基本的構成について、図１７を用いて説明する。なお、発光素子として、ＥＬ素子を例に挙げて説明する。
図１７は、本実施形態の画素回路の回路図を示す図である。本実施形態の画素回路は、第１〜第５のトランジスタ１７０１〜１７０５、第１及び第２の保持容量１７０６、１７０７、信号線１７０８、第１〜第４の走査線１７０９〜１７１２、第１及び第２の電源線１７１３、１７１４、容量線１７１５、発光素子１７１６、電流源回路１７１７から構成されている。なお、電流源回路１７１７は、各信号線（各列）に配置されている。
なお、図１７に示した画素回路では、第１〜第５のトランジスタ１７０１〜１７０５は全てＰチャネル型としている。
第１のトランジスタ１７０１は、ゲート電極が、第２のトランジスタ１７０２の第１の電極、及び第４のトランジスタ１７０４の第２の電極、及び第１の保持容量１７０６の第１の電極に接続され、第１の電極が、第１の電源線１７１３に接続され、第２の電極が、第４のトランジスタ１７０４の第１の電極、及び第５のトランジスタ１７０５の第１の電極に接続されている。第２のトランジスタ１７０２は、ゲート電極が、第１の走査線１７０９に接続され、第２の電極が、信号線１７０８に接続されている。第３のトランジスタ１７０３は、ゲート電極が、第２の走査線１７１０に接続され、第１の電極が、第１の保持容量１７０６の第２の電極、及び第２の保持容量１７０７の第１の電極に接続され、第２の電極が、容量線１７１５に接続されている。第４のトランジスタ１７０４は、ゲート電極が、第３の走査線１７１１に接続されている。第５のトランジスタ１７０５は、ゲート電極が、第４の走査線１７１２に接続され、第２の電極が、発光素子１７１６の第１の電極に接続されている。第２の保持容量１７０７は、第２の電極が、容量線１７１５に接続されている。発光素子１７１６は、第２の電極が、第２の電源線１７１４に接続されている。
次に、本実施形態の画素回路の動作について、図１８〜図２１を用いて説明する。
図１８は、信号線１７０８及び第１〜第４の走査線１７０９〜１７１２に入力されるビデオ信号電流及びパルスのタイミングを示しており、図１９〜図２１に示す画素回路の各動作に合わせて、画素回路の動作周期を第１〜第３の期間Ｔ１〜Ｔ３の３つの期間に分割している。
図１９〜図２１は、各期間における本実施形態の画素回路の接続状態を示す図である。なお、図１９〜図２１において、実線で示した箇所は導通しており、破線で示した箇所は導通していないことを示す。
まず、第１の期間Ｔ１における画素回路の動作について、図１９を用いて説明する。図１９は、第１の期間Ｔ１における画素回路の接続状態を示す図である。第１の期間Ｔ１では、第２及び第３の走査線１７１０、１７１１がＬレベルとなり、第３及び第４のトランジスタ１７０３、１７０４がオンする。また、第１及び第４の走査線１７０９、１７１２がＨレベルとなり、第２及び第５のトランジスタ１７０２、１７０５がオフする。これにより、第１の保持容量１７０６の第２の電極、及び第２の保持容量１７０７の両電極が容量線１７１５に接続される。また、第１のトランジスタ１７０１はダイオード接続の状態となり、第１の保持容量１７０６に電流が流れ、第１の保持容量１７０６が充電される。なお、第２の保持容量１７０７については、両電極がともに容量線に接続されるため、両電極間の電位が等しくなり、第２の保持容量１７０７は充電されない。第１の保持容量１７０６の充電は、第１の保持容量１７０６に保持される電圧が電源電圧ＶＤＤと第１のトランジスタ１７０１の閾値電圧｜Ｖｔｈ｜の差に相当する電圧、つまり、ＶＤＤ−｜Ｖｔｈ｜になるまで続き、第１の保持容量１７０６に保持される電圧がＶＤＤ−｜Ｖｔｈ｜になると第１のトランジスタ１７０１はオフし、第１の保持容量１７０６に電流が流れなくなる。
以上の動作により、第１の期間Ｔ１では、第１の保持容量１７０６に第１のトランジスタ１７０１の閾値電圧｜Ｖｔｈ｜を保持する。
次に、第２の期間Ｔ２における画素回路の動作について、図２０を用いて説明する。図２０は、第２の期間Ｔ２における画素回路の接続状態を示す図である。第２の期間Ｔ２では、第１及び第３の走査線１７０９、１７１１がＬレベルとなり、第２及び第４のトランジスタ１７０２、１７０４がオンする。また、第２及び第４の走査線１７１０、１７１２がＨレベルとなり、第３及び第５のトランジスタ１７０３、１７０５がオフする。また、信号線１７０８には、電流源回路１７１７によりビデオ信号電流Ｉｄａｔａが流れる。これにより、第１のトランジスタ１７０１はダイオード接続の状態となり、直列接続された第１及び第２の保持容量１７０６、１７０７に電流が流れ、充電される。このとき、信号線１７０８にはビデオ信号電流Ｉｄａｔａが流れているため、第１のトランジスタ１７０１のドレイン・ソース間にはＩｄａｔａが流れる。したがって、第１のトランジスタ１７０１のゲートとソースとの間の電圧は、第１のトランジスタ１７０１がＩｄａｔａを流すのに必要な電圧になる。このときの第１のトランジスタ１７０１のゲートとソースとの間の電圧をＶｇｓ（Ｔ２）とすると、ビデオ信号電流Ｉｄａｔａは前述の（１）式のように表され、期間Ｔ２での第１のトランジスタ１７０１のゲートとソースとの間の電圧Ｖｇｓ（Ｔ２）は前述の（２）式のように表される。
第１及び第２の保持容量１７０６、１７０７の充電は、それぞれの保持容量に保持される電圧の和が電源電圧ＶＤＤと第１のトランジスタ１７０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜の差に相当する電圧、つまり、ＶＤＤ−｜Ｖｇｓ（Ｔ２）｜になるまで続き、それぞれの保持容量に保持される電圧の和がＶＤＤ−｜Ｖｇｓ（Ｔ２）｜になると第１のトランジスタ１７０１はオフし、それぞれの保持容量に電流が流れなくなる。このとき、第１及び第２の保持容量１７０６、１７０７のそれぞれに保持される電圧をＶＣ１（Ｔ２）、ＶＣ２（Ｔ２）とすると、ＶＣ１（Ｔ２）、ＶＣ２（Ｔ２）は以下の（６）式、（７）式のように表される。
Figure 0005057731
Figure 0005057731
なお、Ｃ１は第１の保持容量１７０６の容量値、Ｃ２は第２の保持容量１７０７の容量値を表す。
以上の動作により、第２の期間Ｔ２では、第１及び第２の保持容量１７０６、１７０７に、第１のトランジスタ１７０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。
次に、第３の期間Ｔ３における画素回路の動作について、図２１を用いて説明する。図２１は、第３の期間Ｔ３における画素回路の接続状態を示す図である。第３の期間Ｔ３では、第２及び第４の走査線１７１０、１７１２がＬレベルとなり、第３及び第５のトランジスタ１７０３、１７０５がオンする。また、第１及び第３の走査線１７０９、１７１１がＨレベルとなり、第２及び第４のトランジスタ１７０２、１７０４がオフする。これにより、第１の保持容量１７０６の第２の電極、及び第２の保持容量１７０７の両電極が容量線に接続される。このとき、第１の保持容量１７０６には、第１の電極が浮遊状態となるため、期間Ｔ２で保持された電圧ＶＣ１（Ｔ２）がそのまま保持される。また、第２の保持容量１７０７については、両電極がともに容量線に接続されるため、両電極間の電位が等しくなり、第２の保持容量１７０７に保持される電圧は０となる。
第１のトランジスタ１７０１のゲート電極には、第１の保持容量１７０６に保持される電圧ＶＣ１（Ｔ２）が加えられるため、期間Ｔ３での第１のトランジスタ１７０１のゲートとソースとの間の電圧をＶｇｓ（Ｔ３）とすると、Ｖｇｓ（Ｔ３）は以下の（８）式のように表される。なお、期間Ｔ３では、第１のトランジスタ１７０１のゲート電極に第１の保持容量１７０６に保持される電圧ＶＣ１（Ｔ２）のみが加えられるため、期間Ｔ３での第１のトランジスタ１７０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ３）｜は、期間Ｔ２での第１のトランジスタ１７０１のゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜よりも小さくなる。
Figure 0005057731
したがって、第１のトランジスタ１７０１のドレイン・ソース間に流れる電流ＩＯＬＥＤは以下の（９）式のように表され、この電流が第５のトランジスタ１７０５を通って発光素子１７１６に流れ、発光素子１７１６が発光する。なお、期間Ｔ３での第１のトランジスタ１７０１のゲートとソースとの間の電圧が期間Ｔ２でのそれよりも小さくなるため、期間Ｔ３で第１のトランジスタ１７０１のドレイン・ソース間に流れる電流ＩＯＬＥＤは、期間Ｔ２で第１のトランジスタ１７０１のドレイン・ソース間に流れる電流Ｉｄａｔａよりも小さくなる。
Figure 0005057731
以上の動作により、第３の期間Ｔ３では、発光素子１７１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子１７１６が発光する。
（９）式に示したように、発光素子１７１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ１７０１の閾値電圧Ｖｔｈや移動度（定数βに含まれる）に依存しない形で表されるため、トランジスタの閾値電圧や移動度のばらつきを補償することができる。
また、発光素子１７１６に流れる電流ＩＯＬＥＤは、ビデオ信号電流Ｉｄａｔａに比べて［Ｃ２／（Ｃ１＋Ｃ２）］２倍ほど小さい値になっているため、電流ＩＯＬＥＤに対して［（Ｃ１＋Ｃ２）／Ｃ２］２倍だけ大きい電流をビデオ信号電流Ｉｄａｔａとして流すことが可能となる。これにより、一水平走査期間内に信号線を十分に充電させることができ、低階調を表示させる場合でも正しく表示させることが可能となる。
また、発光素子１７１６に流れる電流ＩＯＬＥＤは、第１及び第２の保持容量１７０６、１７０７の容量比に依存し、容量比が一定であればＩＯＬＥＤも一定となる。ここで、第１及び第２の保持容量は、通常は同一工程で作成されることから、仮に製造時におけるマスクパターンの位置合わせにずれが生じたとしても、容量の誤差は第１及び第２の保持容量１７０６、１７０７においてほぼ等しい割合となる。したがって、製造誤差が生じた場合であっても［Ｃ１／（Ｃ１＋Ｃ２）］の値はほぼ一定の値を維持することが可能であり、ＩＯＬＥＤもほぼ一定の値を維持することが可能である。
以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償して輝度のばらつきを低減させることができるため、画質を向上させることができる。
なお、図１７では、第２の電源線及び容量線の電位を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタ１７０１の閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。
なお、本実施形態において、保持容量は、金属で形成してもよいし、ＭＯＳトランジスタで形成してもよい。特に、保持容量をＭＯＳトランジスタで形成すると、保持容量を金属で形成する場合よりも、保持容量の占有面積を小さくすることができるため、画素の開口率を上げることができる。
例えば、図１７に示した画素回路において、保持容量をＭＯＳトランジスタで形成した場合の例を図７３、図７４に示す。
図７３は、第１及び第２の保持容量１７０６、１７０７をＰチャネル型トランジスタで形成した場合を示している。図１７に示した画素回路の場合、第１及び第２の保持容量１７０６、１７０７において、第１の電極の方が第２の電極よりも電位が高くなる。したがって、該Ｐチャネル型トランジスタを保持容量として機能させるために、該Ｐチャネル型トランジスタの第１及び第２の電極を第１及び第２の保持容量１７０６、１７０７の第１の電極とし、該Ｐチャネル型トランジスタのゲート電極を第１及び第２の保持容量１７０６、１７０７の第２の電極とする。
図７４は、第１及び第２の保持容量１７０６、１７０７をＮチャネル型トランジスタで形成した場合を示している。図１７に示した画素回路の場合、該Ｎチャネル型トランジスタを保持容量として機能させるために、該Ｎチャネル型トランジスタのゲート電極を第１及び第２の保持容量１７０６、１７０７の第１の電極とし、該Ｎチャネル型トランジスタの第１及び第２の電極を第１及び第２の保持容量１７０６、１７０７の第２の電極とする。
本実施形態のように、第１及び第２の保持容量１７０６、１７０７を第１のトランジスタ１７０１のゲート電極と容量線１７１５との間に接続することにより、第１及び第２の保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジスタのゲートとソースとの間に、常に該トランジスタの閾値電圧よりも大きい電圧がかかるため、該ＭＯＳトランジスタを常に保持容量として機能させることができる。したがって、画素回路の動作過程の中で、保持容量に所望の電圧を正しく保持することが可能となる。
なお、図１７で示した画素回路では、第１〜第５のトランジスタ１７０１〜１７０５は全てＰチャネル型としているが、これらのトランジスタを全てＮチャネル型とすることができる。ここで、第１〜第５のトランジスタを全てＮチャネル型とした場合の構成を、図２２に示す。
図２２の画素回路は、第１〜第５のトランジスタ２２０１〜２２０５、第１及び第２の保持容量２２０６、２２０７、信号線２２０８、第１〜第４の走査線２２０９〜２２１２、第１及び第２の電源線２２１３、２２１４、容量線２２１５、発光素子２２１６、電流源回路２２１７から構成されている。なお、電流源回路２２１７は、各信号線（各列）に配置されている。
第１のトランジスタ２２０１は、ゲート電極が、第２のトランジスタ２２０２の第１の電極、及び第４のトランジスタ２２０４の第２の電極、及び第１の保持容量２２０６の第１の電極に接続され、第１の電極が、第１の電源線２２１３に接続され、第２の電極が、第４のトランジスタ２２０４の第１の電極、及び第５のトランジスタ２２０５の第１の電極に接続されている。第２のトランジスタ２２０２は、ゲート電極が、第１の走査線２２０９に接続され、第２の電極が、信号線２２０８に接続されている。第３のトランジスタ２２０３は、ゲート電極が、第２の走査線２２１０に接続され、第１の電極が、第１の保持容量２２０６の第２の電極、及び第２の保持容量２２０７の第１の電極に接続され、第２の電極が、容量線２２１５に接続されている。第４のトランジスタ２２０４は、ゲート電極が、第３の走査線２２１１に接続されている。第５のトランジスタ２２０５は、ゲート電極が、第４の走査線２２１２に接続され、第２の電極が、発光素子２２１６の第２の電極に接続されている。第２の保持容量２２０７は、第２の電極が、容量線２２１５に接続されている。発光素子２２１６は、第１の電極が、第２の電源線２２１４に接続されている。
次に、本実施形態の画素回路の動作について、図２３を用いて説明する。
図２３は、信号線２２０８及び第１〜第４の走査線２２０９〜２２１２に入力されるビデオ信号電流及びパルスのタイミングを示す。第１〜第５のトランジスタが全てＮチャネル型となったため、第１〜第４の走査線２２０９〜２２１２に入力されるパルスのタイミングについては、全てのトランジスタがＰチャネル型である場合（図１８）に対してＨレベル及びＬレベルが反転している。また、画素回路の各動作に合わせて、画素回路の動作周期を第１〜第３の期間Ｔ１〜Ｔ３の３つの期間に分割している。
第１〜第３の期間Ｔ１〜Ｔ３における図２２の画素回路の動作は、図１７に示した画素回路の動作と同じである。つまり、第１の期間Ｔ１では、第１の保持容量２２０６に第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、第２の期間Ｔ２では、第１及び第２の保持容量２２０６、２２０７に、第１のトランジスタ２２０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、第３の期間Ｔ３では、発光素子２２１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子２２１６が発光する。なお、発光素子２２１６に流れる電流ＩＯＬＥＤは、図１７で示した画素回路と同様に（９）式で表される。
図２２に示した画素回路においても、発光素子２２１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ２２０１の閾値電圧Ｖｔｈや移動度（定数βに含まれる）に依存しない形で表されるため、トランジスタの閾値電圧や移動度のばらつきを補償することができる。
また、発光素子２２１６に流れる電流ＩＯＬＥＤは、ビデオ信号電流Ｉｄａｔａに比べて［Ｃ２／（Ｃ１＋Ｃ２）］２倍ほど小さい値になっているため、電流ＩＯＬＥＤに対して［（Ｃ１＋Ｃ２）／Ｃ２］２倍だけ大きい電流をビデオ信号電流Ｉｄａｔａとして流すことが可能となる。これにより、一水平走査期間内に信号線を十分に充電させることができ、低階調を表示させる場合でも正しく表示させることが可能となる。
また、発光素子２２１６に流れる電流ＩＯＬＥＤは、第１及び第２の保持容量２２０６、２２０７の容量比に依存し、容量比が一定であればＩＯＬＥＤも一定となる。ここで、第１及び第２の保持容量は、通常は同一工程で作成されることから、仮に製造時におけるマスクパターンの位置合わせにずれが生じたとしても、容量の誤差は第１及び第２の保持容量２２０６、２２０７においてほぼ等しい割合となる。したがって、製造誤差が生じた場合であっても［Ｃ１／（Ｃ１＋Ｃ２）］の値はほぼ一定の値を維持することが可能であり、ＩＯＬＥＤもほぼ一定の値を維持することが可能である。
また、図２２に示した画素回路においても、第１及び第２の保持容量２２０６、２２０７を容量線２２１５と第１のトランジスタ２２０１のゲート電極との間に接続することにより、第１及び第２の保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジスタのゲートとソースとの間に、常に該ＭＯＳトランジスタの閾値電圧よりも大きい電圧がかかるため、該ＭＯＳトランジスタを常に保持容量として機能させることができる。したがって、画素回路の動作過程の中で、保持容量に所望の電圧を正しく保持することが可能となる。
以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償して輝度のばらつきを低減させることができるため、画質を向上させることができる。
なお、本実施形態では、第１の電源線を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。また、容量線の電位を電源電位ＶＤＤとしたが、これに限定されない。第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜よりも高い電位であればよい。
なお、本実施形態では、第１〜第５のトランジスタをすべてＰチャネル型、もしくはすべてＮチャネル型というように、同じ導電形式のトランジスタとしていたが、これに限定されない。Ｐチャネル型とＮチャネル型とを両方とも用いて回路を構成してもよい。
例えば、第２及び第４のトランジスタをＮチャネル型とし、第１、第３、第５のトランジスタをＰチャネル型としてもよい。この画素回路を図２４に示す。また、信号線及び第１〜第４の走査線に入力されるビデオ信号電流及びパルスのタイミングを図２５に示す。
図２４の画素回路は、第１〜第５のトランジスタ２４０１〜２４０５、第１及び第２の保持容量２４０６、２４０７、信号線２４０８、第１〜第４の走査線２４０９〜２４１２、第１及び第２の電源線２４１３、２４１４、容量線２４１５、発光素子２４１６、電流源回路２４１７から構成されている。なお、電流源回路２４１７は、各信号線（各列）に配置されている。
図２４に示すような回路構成にすると、図２５に示したように、第１の走査線と第２の走査線とに入力されるパルスのタイミングが同じとなるため、第２のトランジスタと第３のトランジスタを共通の走査線によって制御することができる。同様に、第３の走査線と第４の走査線とに入力されるパルスのタイミングが同じとなるため、第４のトランジスタと第５のトランジスタを共通の走査線によって制御することができる。ここで、第２のトランジスタと第３のトランジスタとを第１の走査線によって制御し、第４のトランジスタと第５のトランジスタとを第３の走査線によって制御した場合の例を図５２に示す。
また、別の例として、第２及び第４のトランジスタをＰチャネル型とし、第１、第３、第５のトランジスタをＮチャネル型としてもよい。この画素回路を図２６に示す。また、信号線及び第１〜第４の走査線に入力されるビデオ信号電流及びパルスのタイミングを図２７に示す。
図２６の画素回路は、第１〜第５のトランジスタ２６０１〜２６０５、第１及び第２の保持容量２６０６、２６０７、信号線２６０８、第１〜第４の走査線２６０９〜２６１２、第１及び第２の電源線２６１３、２６１４、容量線２６１５、発光素子２６１６、電流源回路２６１７から構成されている。なお、電流源回路２６１７は、各信号線（各列）に配置されている。
図２６に示すような回路構成にすると、図２７に示したように、第１の走査線と第２の走査線とに入力されるパルスのタイミングが同じとなるため、第２のトランジスタと第３のトランジスタを共通の走査線によって制御することができる。同様に、第３の走査線と第４の走査線とに入力されるパルスのタイミングが同じとなるため、第４のトランジスタと第５のトランジスタを共通の走査線によって制御することができる。ここで、第２のトランジスタと第３のトランジスタとを第１の走査線によって制御し、第４のトランジスタと第５のトランジスタとを第３の走査線によって制御した場合の例を図５３に示す。
図２４〜図２７、図５２、図５３に示したように、第２のトランジスタと第３のトランジスタを互いに異なる導電形式とすると、第２のトランジスタと第３のトランジスタを共通の走査線によって制御できる。同様に、第４のトランジスタと第５のトランジスタを互いに異なる導電形式とすると、第４のトランジスタと第５のトランジスタを共通の走査線によって制御できる。これにより、走査線の本数を減らすことができ、画素の開口率を上げることができる。また、走査線駆動回路の数も減らすことができるため、消費電力を削減することができる。
なお、第１〜第５のトランジスタのどのトランジスタがどちらの導電形式であるかについては、上記の内容に限定されない。
なお、本実施形態では、第３のトランジスタの第２の電極、及び第２の保持容量の第２の電極を、共通の容量線に接続したが、第３のトランジスタの第２の電極、及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続してもよい。
例えば、図１７に示した回路において、第３のトランジスタの第２の電極、及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続した場合の画素構成を、図７５に示す。図７５に示した画素構成において、第３のトランジスタ１７０３の第２の電極は、第１の容量線７５１５に接続され、第２の保持容量１７０７の第２の電極は、第２の容量線７５２５に接続される。
図７５に示したように、第３のトランジスタの第２の電極、及び第２の保持容量の第２の電極を、それぞれ異なる配線に接続することにより、第１及び第２の保持容量に保持する電圧を制御することができる。
なお、実施の形態１で示した画素回路と同様に、保持容量に第１のトランジスタの閾値電圧を保持させる前に、保持容量に保持される電圧を初期化する期間を設けてもよい。初期化を行うための一つの方法として、発光素子に電流を流すことにより、第１のトランジスタの第２の電極の電位を変動させる方法を用いてもよい。
例えば、図１７に示した画素回路において初期化を行う場合のタイミングチャートを図７６に示す。図７６は信号線１７０８及び第１〜第４の走査線１７０９〜１７１２に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０では、第２〜第４の走査線１７１０〜１７１２がＬレベルとなり、第３〜第５のトランジスタ１７０３〜１７０５がオンする。また、第１の走査線１７０９がＨレベルとなり、第２のトランジスタ１７０２がオフする。これにより、第１のトランジスタ１７０１はダイオード接続の状態となり、発光素子１７１６に電流が流れる。その結果、第１のトランジスタ１７０１の第２の電極、及び第１の保持容量１７０６の第１の電極の電位が下降し、第１の保持容量１７０６にある初期電圧が保持される。
以上の動作により、期間Ｔ０では、第１の保持容量１７０６に、ある初期電圧を保持する。
また、初期化を行うための別の方法として、これまで示してきた画素回路に、新たに初期化用トランジスタ（第６のトランジスタ）と初期化用電源線（第３の電源線）を設ければよい。
例えば、図１７に示した画素回路に初期化用トランジスタを設けた場合の例を図２８に示す。図２８では、図１７に示した画素回路に、第６のトランジスタ２８１８、第５の走査線２８１９、第３の電源線２８２０を加えている。なお、第６のトランジスタ２８１８は、ゲート電極が、第５の走査線２８１９に接続され、第１の電極が、第１のトランジスタ１７０１の第２の電極、及び第４のトランジスタ１７０４の第１の電極、及び第５のトランジスタ１７０５の第１の電極に接続され、第２の電極が、第３の電源線２８２０に接続されている。
なお、図２８において、第６のトランジスタ２８１８をＰチャネル型としたが、これに限定されない。Ｎチャネル型でもよい。
次に、図２８に示した画素回路の動作について、図２９、図３０を用いて説明する。
図２９は、信号線１７０８及び第１〜第５の走査線１７０９〜１７１２、２８１９に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０における画素回路の動作について、図３０を用いて説明する。期間Ｔ０では、第２、第３、第５の走査線１７１０、１７１１、２８１９がＬレベルとなり、第３、第４、第６のトランジスタ１７０３、１７０４、２８１８がオンする。また、第１及び第４の走査線１７０９、１７１２がＨレベルとなり、第２及び第５のトランジスタ１７０２、１７０５がオフする。これにより、第１のトランジスタ１７０１はダイオード接続の状態となり、第３の電源線２８２０に電流が流れる。その結果、第１のトランジスタ１７０１の第２の電極、及び第１の保持容量１７０６の第１の電極の電位が第３の電源線２８２０の電位と等しくなり、第１の保持容量１７０６に第３の電源線２８２０の電位と容量線１７１５の電位の差に相当する電圧が保持される。
以上の動作により、期間Ｔ０では、第１の保持容量１７０６に初期電圧として、第３の電源線２８２０の電位と容量線１７１５の電位の差に相当する電圧を保持する。
また、期間Ｔ１〜Ｔ３においては、第５の走査線２８１９をＨレベルとし、第６のトランジスタ２８１８をオフとする。そして、図１７に示した画素回路と同じ動作を行う。つまり、期間Ｔ１では、第１の保持容量１７０６に第１のトランジスタ１７０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、期間Ｔ２では、第１及び第２の保持容量１７０６、１７０７に、第１のトランジスタ１７０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、期間Ｔ３では、発光素子１７１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子１７１６が発光する。なお、発光素子１７１６に流れる電流ＩＯＬＥＤは、図１７で示した画素回路と同様に（９）式で表される。
なお、図１７に示した画素回路の場合、保持容量に第１のトランジスタの閾値電圧を保持させるためには、予め第１のトランジスタの第２の電極の電位を、電源電位ＶＤＤと第１のトランジスタの閾値電圧｜Ｖｔｈ｜の差に相当する電圧、つまりＶＤＤ−｜Ｖｔｈ｜よりも低くしておかなければならない。したがって、初期化の期間を設けることにより、第１のトランジスタの第２の電極の電位を、確実にＶＤＤ−｜Ｖｔｈ｜よりも低くすることができ、閾値電圧の補償を確実に行うことができるようになる。
なお、図２８では、第３の電源線２８２０の電位を接地電位（ＧＮＤ）としたが、これに限定されない。電源電圧ＶＤＤと第１のトランジスタの閾値電圧｜Ｖｔｈ｜の差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。また、第３の電源線２８２０の電位は、容量線１７１５の電位と必ずしも等しくなくてよい。
なお、本実施形態では、第６のトランジスタ２８１８の第１の電極を、第１のトランジスタ１７０１の第２の電極、及び第４のトランジスタ１７０４の第１の電極、及び第５のトランジスタ１７０５の第１の電極に接続したが、第６のトランジスタ２８１８の第１の電極の接続先は、これに限定されない。例えば、図７７に示すように、第６のトランジスタ２８１８の第１の電極を、第１のトランジスタ１７０１のゲート電極、及び第２のトランジスタ１７０２の第１の電極、及び第４のトランジスタ１７０４の第２の電極、及び第１の保持容量１７０６の第１の電極に接続してもよい。
また、別の例として、図２２に示した画素回路に初期化用トランジスタを設けた場合の例を図３１に示す。図３１では、図２２に示した画素回路に、第６のトランジスタ３１１８、第５の走査線３１１９、第３の電源線３１２０を加えている。なお、第６のトランジスタ３１１８は、ゲート電極が、第５の走査線３１１９に接続され、第１の電極が、第１のトランジスタ２２０１の第２の電極、及び第４のトランジスタ２２０４の第１の電極、及び第５のトランジスタ２２０５の第１の電極に接続され、第２の電極が、第３の電源線３１２０に接続されている。
なお、図３１において、第６のトランジスタ３１１８をＮチャネル型としたが、これに限定されない。Ｐチャネル型でもよい。
次に、図３１に示した画素回路の動作について、図３２を用いて説明する。
図３２は、信号線２２０８及び第１〜第５の走査線２２０９〜２２１２、３１１９に入力されるビデオ信号電流及びパルスのタイミングを示しており、画素回路の各動作に合わせて、画素回路の動作周期をＴ０〜Ｔ３の４つの期間に分割している。なお、第１〜第６のトランジスタが全てＮチャネル型であるため、第１〜第５の走査線２２０９〜２２１２、３１１９に入力されるパルスのタイミングについては、全てのトランジスタがＰチャネル型である場合（図２８）に対してＨレベル及びＬレベルが反転している。
初期化の動作は、期間Ｔ０で行う。期間Ｔ０における画素回路の動作は、図２８に示した画素回路と同じである。つまり、期間Ｔ０では、第１の保持容量２２０６に初期電圧として、容量線２２１５の電位と第３の電源線３１２０の電位の差に相当する電圧を保持する。
また、期間Ｔ１〜Ｔ３においては、第５の走査線３１１９をＬレベルとし、第６のトランジスタ３１１８をオフとする。そして、図２２に示した画素回路と同じ動作を行う。つまり、期間Ｔ１では、第１の保持容量２２０６に第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜を保持する。次に、期間Ｔ２では、第１及び第２の保持容量２２０６、２２０７に、第１のトランジスタ２２０１がビデオ信号電流Ｉｄａｔａを流すのに必要なゲートとソースとの間の電圧｜Ｖｇｓ（Ｔ２）｜を保持する。そして、期間Ｔ３では、発光素子２２１６にビデオ信号電流Ｉｄａｔａよりも小さい電流ＩＯＬＥＤが流れ、発光素子２２１６が発光する。なお、発光素子２２１６に流れる電流ＩＯＬＥＤは、図１７で示した画素回路と同様に（９）式で表される。
なお、図２２に示した画素回路の場合、保持容量に第１のトランジスタの閾値電圧を保持させるためには、予め第１のトランジスタの第２の電極の電位を、第１のトランジスタの閾値電圧｜Ｖｔｈ｜よりも高くしておかなければならない。したがって、初期化の期間を設けることにより、第１のトランジスタの第２の電極の電位を、確実に第１のトランジスタの閾値電圧｜Ｖｔｈ｜よりも高くすることができ、閾値電圧の補償を確実に行うことができるようになる。
なお、図３１では、第３の電源線３１２０の電位を電源電位ＶＤＤとしたが、これに限定されない。第１のトランジスタの閾値電圧よりも高い電位であればよい。また、第３の電源線３１２０の電位は、容量線２２１５の電位と必ずしも等しくなくてよい。
なお、本実施形態では、第６のトランジスタ３１１８の第１の電極を、第１のトランジスタ２２０１の第２の電極、及び第４のトランジスタ２２０４の第１の電極、及び第５のトランジスタ２２０５の第１の電極に接続したが、第６のトランジスタ３１１８の第１の電極の接続先は、これに限定されない。例えば、図７８に示すように、第６のトランジスタ３１１８の第１の電極を、第１のトランジスタ２２０１のゲート電極、及び第２のトランジスタ２２０２の第１の電極、及び第４のトランジスタ２２０４の第２の電極、及び第１の保持容量２２０６の第１の電極に接続してもよい。
なお、本実施形態では、第２の電源線の電位を固定電位としているが、これに限定されない。実施の形態１で示したように、第１〜第３の期間に応じて、第２の電源線の電位を変えてもよい。
例えば、図１７に示した画素回路において第２の電源線の電位を変化させる場合の例を図５８、図５９に示す。
図５８では、図１７に示した画素回路に対して、第１のトランジスタ１７０１の第２の電極が発光素子１７１６の第１の電極と接続されている。また、図５９は、信号線１７０８及び第１〜第３の走査線１７０９〜１７１１、第２の電源線１７１４に入力されるビデオ信号電流及びパルスのタイミングを示している。第１及び第２の期間Ｔ１、Ｔ２で第２の電源線１７１４の電位を高くすることにより発光素子１７１６に逆方向のバイアスがかかるため、期間Ｔ１、Ｔ２で発光素子１７１６に電流が流れなくなる。
なお、第１及び第２の期間Ｔ１、Ｔ２では、第２の電源線１７１４の電位を電源電位ＶＤＤと第１のトランジスタ１７０１の閾値電圧｜Ｖｔｈ｜との差、つまりＶＤＤ−｜Ｖｔｈ｜よりも高くすることにより、上記の動作を行うことができる。
また、初期化期間を設ける場合は、初期化期間でも第２の電源線１７１４の電位をＶＤＤ−｜Ｖｔｈ｜よりも高くすることにより、発光素子１７１６に電流を流さないようにする。
また、別の例として、図２２に示した画素回路において第２の電源線の電位を変化させる場合の例を図６０、図６１に示す。
図６０では、図２２に示した画素回路に対して、第１のトランジスタ２２０１の第２の電極が発光素子２２１６の第２の電極と接続されている。また、図６１は、信号線２２０８及び第１〜第３の走査線２２０９〜２２１１、第２の電源線２２１４に入力されるビデオ信号電流及びパルスのタイミングを示している。第１及び第２の期間Ｔ１、Ｔ２で第２の電源線２２１４の電位を低くすることにより発光素子２２１６に逆方向のバイアスがかかるため、期間Ｔ１、Ｔ２で発光素子２２１６に電流が流れなくなる。
なお、第１及び第２の期間Ｔ１、Ｔ２では、第２の電源線２２１４の電位を第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜よりも低くすることにより、上記の動作を行うことができる。
また、初期化期間を設ける場合は、初期化期間でも第２の電源線２２１４の電位を第１のトランジスタ２２０１の閾値電圧｜Ｖｔｈ｜よりも低くすることにより、発光素子２２１６に電流を流さないようにする。
図５８〜図６１に示したように、第２の電源線の電位を期間によって変化させることにより、第５のトランジスタ及び第４の走査線を設ける必要がなくなるため、画素の開口率を上げることができる。
なお、本実施形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせて実施することができる。
（実施の形態３）
本実施形態では、表示装置における信号線駆動回路や走査線駆動回路などの構成とその動作について説明する。
例えば、図１に示したような、信号線と第１〜第４の走査線とを用いて動作を制御する画素回路を有する表示装置は、図６２に示すような構成となっている。図６２に示した表示装置は、画素部６２０１、第１〜第４の走査線駆動回路６２０２〜６２０５、信号線駆動回路６２０６を有している。
まずは、信号線駆動回路について説明する。信号線駆動回路６２０６は、信号線６２１１を介して、画素部６２０１にビデオ信号電流を順次出力する。画素部６２０１では、ビデオ信号電流に従って、光の状態を制御することにより、画像を表示する。
信号線駆動回路６２０６の構成の一例を図６３（Ａ）、（Ｂ）に示す。信号線駆動回路６２０６は、主に、シフトレジスタ６３０１、第１のラッチ回路６３０２、第２のラッチ回路６３０３、電流源回路６３０４から構成されている。
ここで、信号線駆動回路６２０６の動作を簡単に説明する。シフトレジスタ６３０１には、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ６３０１より出力されたサンプリングパルスは、第１のラッチ回路６３０２に入力される。第１のラッチ回路６３０２には、ビデオ信号線より、ビデオ信号が電圧Ｖｄａｔａで入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。ここで、ビデオ信号は、デジタル信号とする。
第１のラッチ回路６３０２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチ信号が入力され、第１のラッチ回路６３０２に保持されていたビデオ信号は、一斉に第２のラッチ回路６３０３に転送される。その後、第２のラッチ回路６３０３に保持されたビデオ信号は、１行分が同時に電流源回路６３０４へと入力される。そして、電流源回路にて、ビデオ信号電圧Ｖｄａｔａがビデオ信号電流Ｉｄａｔａに変換され、各信号線から画素部６２０１へ入力される。
第２のラッチ回路６３０３に保持されたビデオ信号が電流源回路６３０４に入力され、そして、画素部６２０１に入力されている間、シフトレジスタ６３０１においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
図６３（Ａ）、（Ｂ）に示した信号線駆動回路の違いは、ビデオ信号電圧をビデオ信号電流に変換する方法である。
図６３（Ａ）に示した信号線駆動回路では、第２のラッチ回路６３０３に保持されたデジタルビデオ信号が、電流源回路６３０４Ａ〜６３０４Ｃに入力される。ここで、電流源回路６３０４Ａ〜６３０４Ｃは、それぞれから出力される電流値が異なっている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回路を配置し、その電流値の比を１：２：４：・・・２ｎ−１とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値Ｉｄａｔａを線形的に変化させることが出来る。
図６３（Ｂ）に示した信号線駆動回路では、第２のラッチ回路６３０３に保持されたデジタルビデオ信号が、ラッチ信号の入力によってＤ／Ａ変換回路６３０５へと転送され、アナログビデオ信号へと変換され、該アナログビデオ信号が各電流源回路６３０４へと入力されて、ビデオ信号電流Ｉｄａｔａが出力される。
また、このようなＤ／Ａ変換回路６３０５に、例えばガンマ補正用の機能を持たせてもよい。
次に、走査線駆動回路について説明する。第１〜第４の走査線駆動回路６２０２〜６２０５は、画素部６２０１に選択信号を順次出力する。第１〜第４の走査線駆動回路６２０２〜６２０５の構成の一例を図６４に示す。走査線駆動回路は、主に、シフトレジスタ６４０１や増幅回路６４０２などから構成されている。
次に、図６４に示した第１〜第４の走査線駆動回路６２０２〜６２０５の動作を簡単に説明する。シフトレジスタ６４０１には、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。出力されたサンプリングパルスは、増幅回路６４０２で増幅され、各走査線から画素部６２０１へ入力される。
なお、増幅回路６４０２の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよい。また、走査線駆動回路には、シフトレジスタ６４０１や増幅回路６４０２の他に、パルス幅制御回路などが配置されてもよい。
ここで、第１〜第４の走査線駆動回路６２０２〜６２０５は、それぞれ、第１〜第４の走査線６２０７〜６２１０に順次選択信号を出力するための駆動回路である。
以上のような信号線駆動回路及び走査線駆動回路を用いることにより、本発明の画素回路を駆動させることができる。
なお、例えば、図１に示した画素回路においては、第１及び第２の走査線には互いに反転した選択信号が入力される。よって、第１及び第２の走査線駆動回路のどちらか一方を用いて、第１及び第２の走査線のどちらか一方に入力される選択信号を制御し、他方の走査線には、その反転信号を入力してもよい。同様に、第３及び第４の走査線には互いに反転した選択信号が入力されるため、第３及び第４の走査線駆動回路のどちらか一方を用いて、第３及び第４の走査線のどちらか一方に入力される選択信号を制御し、他方の走査線には、その反転信号を入力してもよい。この場合の表示装置の構成例を図６５に示す。図６５では、第１及び第３の走査線駆動回路６２０２、６２０４を用いて第１及び第３の走査線６２０７、６２０９に入力される選択信号を制御する。また、第１及び第３の走査線６２０７、６２０９に入力された選択信号の反転信号を、インバータ６２１２、６２１３を用いて生成し、第２及び第４の走査線６２０８、６２１０に入力する。
また、例えば、図５０に示した画素回路のように、第２及び第３のトランジスタ、または第４及び第５のトランジスタを共通の走査線を用いて制御する場合の表示装置の構成例を図６６に示す。図６６は、第２及び第３のトランジスタを第１の走査線を用いて制御し、第４及び第５のトランジスタを第３の走査線を用いて制御する場合で、第１及び第３の走査線６２０７、６２０９を第１及び第３の走査線駆動回路６２０２、６２０４で制御する。
なお、信号線駆動回路や走査線駆動回路などの構成は、図６２〜図６６に限定されない。
なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図６２〜図６６で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図６２〜図６６における回路の一部が、ある基板に形成されており、図６２〜図６６における回路の別の一部が、別の基板に形成されていてもよい。つまり、図６２〜図６６における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図６２〜図６６において、画素部と走査線駆動回路をガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその一部）を単結晶基板上に形成したＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に組み合わせて実施することができる。
（実施の形態４）
本実施形態では、本発明の表示装置に用いる表示パネルについて図７９などを用いて説明する。なお、図７９（Ａ）は、表示パネルを示す上面図、図７９（Ｂ）は図７９（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路７９０１、画素部７９０２、第１の走査線駆動回路７９０３、第２の走査線駆動回路７９０６を有する。また、封止基板７９０４、シール材７９０５を有し、シール材７９０５で囲まれた内側は、空間７９０７になっている。
なお、配線７９０８は第１の走査線駆動回路７９０３、第２の走査線駆動回路７９０６及び信号線駆動回路７９０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ７９０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ７９０９と表示パネルとの接続部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）７９１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基板（ＰＷＢ）が取り付けられていてもよい。
次に、断面構造について図７９（Ｂ）を用いて説明する。基板７９１０上には画素部７９０２とその周辺駆動回路（第１の走査線駆動回路７９０３、第２の走査線駆動回路７９０６及び信号線駆動回路７９０１）が形成されているが、ここでは、信号線駆動回路７９０１と、画素部７９０２が示されている。
なお、信号線駆動回路７９０１は、トランジスタ７９２０やトランジスタ７９２１など多数のトランジスタで構成されている。また、本実施形態では、基板上に画素部と周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部もしくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装してもよい。
また、画素部７９０２は、スイッチング用トランジスタ７９１１と、駆動用トランジスタ７９１２とを含む画素を構成する複数の回路を有している。なお、駆動用トランジスタ７９１２のソース電極は第１の電極７９１３と接続されている。また、第１の電極７９１３の端部を覆って絶縁膜７９１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁膜７９１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁膜７９１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁膜７９１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁膜７９１４として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
第１の電極７９１３上には、有機化合物を含む層７９１６、及び第２の電極７９１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極７９１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層７９１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層７９１６には、元素周期表の第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層７９１６上に形成される、陰極である第２の電極７９１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。なお、有機化合物を含む層７９１６で生じた光が第２の電極７９１７を透過させる場合には、第２の電極７９１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。
さらに、シール材７９０５で封止基板７９０４を基板７９１０と貼り合わせることにより、基板７９１０、封止基板７９０４、及びシール材７９０５で囲まれた空間７９０７に発光素子７９１８が備えられた構造になっている。なお、空間７９０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材７９０５で充填される構成も含むものとする。
なお、シール材７９０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板７９０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
図７９に示すように、信号線駆動回路７９０１、画素部７９０２、第１の走査線駆動回路７９０３及び第２の走査線駆動回路７９０６を一体形成することで、表示装置の低コスト化が図れる。なお、信号線駆動回路７９０１、画素部７９０２、第１の走査線駆動回路７９０３及び第２の走査線駆動回路７９０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路７９０１、画素部７９０２、第１の走査線駆動回路７９０３及び第２の走査線駆動回路７９０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさらなる低コスト化を図ることができる。
なお、表示パネルの構成としては、図７９（ａ）に示したように信号線駆動回路７９０１、画素部７９０２、第１の走査線駆動回路７９０３及び第２の走査線駆動回路７９０６を一体形成した構成に限定されず、信号線駆動回路７９０１に相当する信号線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。なお、この走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部の有する画素の構成としては、実施の形態１〜実施の形態２で示した構成を適用することができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、作製工程が簡略化し、さらなる低コスト化が図れる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ７９０９と基板７９１０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
また、図７９（Ａ）の信号線駆動回路７９０１、第１の走査線駆動回路７９０３及び第２の走査線駆動回路７９０６に相当する信号線駆動回路、第１の走査線駆動回路及び第２の走査線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。
また、画素部７９０２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
なお、走査線駆動回路及び信号線駆動回路は、画素の行方向及び列方向に設けることに限定されない。
次に、発光素子７９１８に適用可能な発光素子の例を図８０に示す。
基板８００１の上に陽極８００２、正孔注入材料からなる正孔注入層８００３、その上に正孔輸送材料からなる正孔輸送層８００４、発光層８００５、電子輸送材料からなる電子輸送層８００６、電子注入材料からなる電子注入層８００７、そして陰極８００８を積層させた素子構造である。ここで、発光層８００５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
また、図８０で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である。
次に、図８０に示す本発明の素子作製方法について説明する。まず、陽極８００２（ＩＴＯ（インジウム錫酸化物））を有する基板８００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極８００８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミニウム（以下、「Ａｌｑ３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
また、図８０とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基板８００１の上に陰極８００８、電子注入材料からなる電子注入層８００７、その上に電子輸送材料からなる電子輸送層８００６、発光層８００５、正孔輸送材料からなる正孔輸送層８００４、正孔注入材料からなる正孔注入層８００３、そして陽極８００２を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
まず、上面射出構造の発光素子について、図８１（Ａ）を用いて説明する。
基板８１００上に駆動用トランジスタ８１０１が形成され、駆動用トランジスタ８１０１のソース電極に接して第１の電極８１０２が形成され、その上に有機化合物を含む層８１０３と第２の電極８１０４が形成されている。
また、第１の電極８１０２は発光素子の陽極である。そして、第２の電極８１０４は発光素子の陰極である。つまり、第１の電極８１０２と第２の電極８１０４とで有機化合物を含む層８１０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極８１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極８１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図８１（Ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図７９の表示パネルに上面射出構造の発光素子を適用した場合には、封止基板７９０４側に光が射出することになる。従って、上面射出構造の発光素子を表示装置に用いる場合には、封止基板７９０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板７９０４に光学フィルムを設ければよい。
なお、第１の電極８１０２を、陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いて形成することもできる。この場合には、第２の電極８１０４にはＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
次に、下面射出構造の発光素子について、図８１（Ｂ）を用いて説明する。射出構造以外は図８１（Ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極８１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極８１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図８１（Ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図７９の表示パネルに下面射出構造の発光素子を適用した場合には、基板７９１０側に光が射出することになる。従って、下面射出構造の発光素子を表示装置に用いる場合には、基板７９１０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板７９１０に光学フィルムを設ければよい。
次に、両面射出構造の発光素子について、図８１（Ｃ）を用いて説明する。射出構造以外は図８１（Ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極８１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極８１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図８１（Ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図７９の表示パネルに両面射出構造の発光素子を適用した場合には、基板７９１０側と封止基板７９０４側に光が射出することになる。従って、両面射出構造の発光素子を表示装置に用いる場合には、基板７９１０及び封止基板７９０４は、ともに光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板７９１０及び封止基板７９０４の両方に光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
図８２に示すように、基板８２００上に下地膜８２０２が形成され、下地膜８２０２の上に駆動用トランジスタ８２０１が形成され、駆動用トランジスタ８２０１のソース電極に接して第１の電極８２０３が形成され、その上に有機化合物を含む層８２０４と第２の電極８２０５が形成されている。
また、第１の電極８２０３は発光素子の陽極である。そして、第２の電極８２０５は発光素子の陰極である。つまり、第１の電極８２０３と第２の電極８２０５とで有機化合物を含む層８２０４が挟まれているところが発光素子となる。図８２の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター８２０６Ｒ、緑色のカラーフィルター８２０６Ｇ、青色のカラーフィルター８２０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）８２０７が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、上述した構成と異なる他の構成を有する表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について、図８３、図８４及び図８５を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であればよい。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でもよい。
そして、アモルファスシリコン膜をレーザー結晶化法や、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化させる。もちろん、これらを組み合わせて行ってもよい。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターンを形成して、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。
図８３（Ａ）に示すように、基板８３０１上に下地膜８３０２が形成され、その上に半導体層が形成されている。半導体層は、駆動用トランジスタ８３１８のチャネル形成領域８３０３、ＬＤＤ領域８３０４及びソースまたはドレイン領域となる不純物領域８３０５、並びに容量素子８３１９の下部電極となるチャネル形成領域８３０６、ＬＤＤ領域８３０７及び不純物領域８３０８を有する。なお、チャネル形成領域８３０３及びチャネル形成領域８３０６はチャネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜８３０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上には、ゲート絶縁膜８３０９を介してゲート電極８３１０及び容量素子８３１９の上部電極８３１１が形成されている。
容量素子８３１９及び駆動用トランジスタ８３１８を覆って層間絶縁膜８３１２が形成され、層間絶縁膜８３１２上に、コンタクトホールを介して配線８３１３が不純物領域８３０５と接している。配線８３１３に接して画素電極８３１４が形成され、画素電極８３１４の端部及び配線８３１３を覆って絶縁膜８３１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極８３１４上に有機化合物を含む層８３１６及び対向電極８３１７が形成され、画素電極８３１４と対向電極８３１７とで有機化合物を含む層８３１６が挟まれた領域に、発光素子８３２０が形成されている。
また、図８３（Ｂ）に示すように、容量素子８３１９の下部電極の一部を構成するＬＤＤ領域が、容量素子８３１９の上部電極８３１１と重なるような領域８３２１を設けてもよい。なお、図８３（Ａ）と共通する箇所は共通の符号を用い、説明は省略する。
また、図８４（Ａ）に示すように、容量素子８３２３は、駆動用トランジスタ８３１８の不純物領域８３０５と接する配線８３１３と同じ層に形成された第２の上部電極８３２２を有していてもよい。なお、図８３（Ａ）と共通する箇所は共通の符号を用い、説明は省略する。第２の上部電極８３２２は不純物領域８３０８と接しているため、上部電極８３１１とチャネル形成領域８３０６とでゲート絶縁膜８３０９を挟みこんで構成される第１の容量素子と、上部電極８３１１と第２の上部電極８３２２とで層間絶縁膜８３１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子８３２３が形成される。この容量素子８３２３の容量は、第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図８４（Ｂ）に示すような容量素子の構成としてもよい。基板８４０１上に下地膜８４０２が形成され、その上に半導体層が形成されている。半導体層は、駆動用トランジスタ８４１８のチャネル形成領域８４０３、ＬＤＤ領域８４０４及びソース又はドレイン領域となる不純物領域８４０５を有する。なお、チャネル形成領域８４０３はチャネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜８４０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上には、ゲート絶縁膜８４０６を介してゲート電極８４０７及び第１の電極８４０８が形成されている。
駆動用トランジスタ８４１８及び第１の電極８４０８を覆って第１の層間絶縁膜８４０９が形成され、第１の層間絶縁膜８４０９上に、コンタクトホールを介して配線８４１０が不純物領域８４０５と接している。また、配線８４１０と同層に、配線８４１０と同じ材料からなる第２の電極８４１１が形成される。
さらに、配線８４１０及び第２の電極８４１１を覆うように第２の層間絶縁膜８４１２が形成され、第２の層間絶縁膜８４１２上に、コンタクトホールを介して配線８４１０と接して画素電極８４１３が形成されている。また、画素電極８４１３と同層に、画素電極８４１３と同じ材料からなる第３の電極８４１４が形成されている。ここで、第１の電極８４０８、第２の電極８４１１及び第３の電極８４１４からなる容量素子８４１９が形成される。
画素電極８４１３上に有機化合物を含む層８４１６及び対向電極８４１７が形成され、画素電極８４１３と対向電極８４１７とで有機化合物を含む層８４１６が挟まれた領域に、発光素子８４２０が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図８３及び図８４に示したような構成が挙げられる。なお、図８３及び図８４に示したトランジスタの構造は、トップゲート構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電極と重なっていてもよいし、ゲート電極と重なっていなくてもよいし、またはＬＤＤ領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲート電極は２つに限定されず、３つ以上のマルチゲート構造でもよいし、１つのゲート電極でもよい。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に結晶性半導体膜を用いることで、走査線駆動回路及び信号線駆動回路を画素部と一体形成することが容易になる。また、信号線駆動回路の一部を画素部と一体形成し、一部はＩＣチップ上に形成して図７９の表示パネルに示すようにＣＯＧ等で実装してもよい。このような構成とすることで、製造コストの削減を図ることができる。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲート構造のトランジスタを適用してもよい。ここで、ボトムゲート構造のトランジスタを適用した表示パネルの画素部の部分断面図を図８５に示す。
図８５（Ａ）に示すように、基板８５０１上に下地膜８５０２が形成されている。さらに下地膜８５０２上にゲート電極８５０３が形成されている。また、ゲート電極８５０３と同層に、ゲート電極８５０３と同じ材料からなる第１の電極８５０４が形成されている。ゲート電極８５０３の材料には、リンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
ゲート電極８５０３及び第１の電極８５０４を覆うように、ゲート絶縁膜８５０５が形成されている。ゲート絶縁膜８５０５としては、酸化珪素膜や窒化珪素膜などが用いられる。
ゲート絶縁膜８５０５上に、半導体層が形成されている。半導体層は駆動用トランジスタ８５２２のチャネル形成領域８５０６、ＬＤＤ領域８５０７及びソース又はドレイン領域となる不純物領域８５０８、並びに容量素子８５２３の第２の電極となるチャネル形成領域８５０９、ＬＤＤ領域８５１０及び不純物領域８５１１を有する。なお、チャネル形成領域８５０６及びチャネル形成領域８５０９はチャネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜８５０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁膜８５１２が形成され、第１の層間絶縁膜８５１２上に、コンタクトホールを介して配線８５１３が不純物領域８５０８と接している。また、配線８５１３と同層に、配線８５１３と同じ材料で第３の電極８５１４が形成されている。第１の電極８５０４、第２の電極、第３の電極８５１４によって容量素子８５２３が構成されている。
また、第１の層間絶縁膜８５１２には開口部８５１５が形成されている。駆動用トランジスタ８５２２、容量素子８５２３及び開口部８５１５を覆うように第２の層間絶縁膜８５１６が形成され、第２の層間絶縁膜８５１６上に、コンタクトホールを介して画素電極８５１７が形成されている。また、画素電極８５１７の端部を覆って絶縁膜８５１８が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極８５１７上に有機化合物を含む層８５１９及び対向電極８５２０が形成され、画素電極８５１７と対向電極８５２０とで有機化合物を含む層８５１９が挟まれた領域に、発光素子８５２１が形成されている。そして、発光素子８５２１の下部に開口部８５１５が位置している。つまり、発光素子８５２１からの発光を基板側から取り出すときには、開口部８５１５を有するため、透過率を高めることができる。
また、図８５（Ａ）において、画素電極８５１７と同層に、同じ材料を用いて第４の電極８５２４を形成して、図８５（Ｂ）のような構成としてもよい。すると、第１の電極８５０４、第２の電極、第３の電極８５１４及び第４の電極８５２４によって構成される容量素子８５２５を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について、図３３、図３４及び図３５を用いて説明する。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタを適用した表示パネルの画素部の部分断面図を図３３に示す。図３３（Ａ）に示すように、基板３３０１上に下地膜３３０２が形成されている。さらに下地膜３３０２上に画素電極３３０３が形成されている。また、画素電極３３０３と同層に同じ材料からなる第１の電極３３０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜３３０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜３３０２上に配線３３０５及び配線３３０６が形成され、画素電極３３０３の端部が配線３３０５で覆われている。配線３３０５及び配線３３０６の上部にＮ型の導電型を有するＮ型半導体層３３０７及びＮ型半導体層３３０８が形成されている。また、配線３３０６と配線３３０５の間であって、下地膜３３０２上に半導体層３３０９が形成されている。そして、半導体層３３０９の一部はＮ型半導体層３３０７及びＮ型半導体層３３０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層３３０９上にゲート絶縁膜３３１０が形成されている。また、ゲート絶縁膜３３１０と同層の同じ材料からなる絶縁膜３３１１が第１の電極３３０４上にも形成されている。なお、ゲート絶縁膜３３１０としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜３３１０上に、ゲート電極３３１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極３３１３が第１の電極３３０４上に絶縁膜３３１１を介して形成されている。第１の電極３３０４及び第２の電極３３１３で絶縁膜３３１１を挟まれた容量素子３３１９が形成されている。また、画素電極３３０３の端部、駆動トランジスタ３３１８及び容量素子３３１９を覆い、層間絶縁膜３３１４が形成されている。
層間絶縁膜３３１４及びその開口部に位置する画素電極３３０３上に有機化合物を含む層３３１５及び対向電極３３１６が形成され、画素電極３３０３と対向電極３３１６とで有機化合物を含む層３３１５が挟まれた領域では発光素子３３１７が形成されている。
また、図３３（Ａ）に示す第１の電極３３０４を図３３（Ｂ）に示すように第１の電極３３２０で形成してもよい。第１の電極３３２０は配線３３０５及び３３０６と同層の同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図３４に示す。
基板３４０１上に下地膜３４０２が形成されている。さらに下地膜３４０２上にゲート電極３４０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極３４０４が形成されている。ゲート電極３４０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極３４０３及び第１の電極３４０４を覆うようにゲート絶縁膜３４０５が形成されている。ゲート絶縁膜３４０５としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜３４０５上に、半導体層３４０６が形成されている。また、半導体層３４０６と同層に同じ材料からなる半導体層３４０７が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜３４０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層３４０６上にはＮ型の導電性を有するＮ型半導体層３４０８、３４０９が形成され、半導体層３４０７上にはＮ型半導体層３４１０が形成されている。
Ｎ型半導体層３４０８、３４０９上にはそれぞれ配線３４１１、３４１２が形成され、Ｎ型半導体層３４１０上には配線３４１１及び３４１２と同層の同一材料からなる導電層３４１３が形成されている。
半導体層３４０７、Ｎ型半導体層３４１０及び導電層３４１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極３４０４でゲート絶縁膜３４０５を挟み込んだ構造の容量素子３４２０が形成されている。
また、配線３４１１の一方の端部は延在し、その延在した配線３４１１上部に接して画素電極３４１４が形成されている。
また、画素電極３４１４の端部、駆動トランジスタ３４１９及び容量素子３４２０を覆うように絶縁膜３４１５が形成されている。
画素電極３４１４及び絶縁膜３４１５上には有機化合物を含む層３４１６及び対向電極３４１７が形成され、画素電極３４１４と対向電極３４１７とで有機化合物を含む層３４１６が挟まれた領域では発光素子３４１８が形成されている。
容量素子の第２の電極の一部となる半導体層３４０７及びＮ型半導体層３４１０は設けなくてもよい。つまり第２の電極は導電層３４１３とし、第１の電極３４０４と導電層３４１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図３４（Ａ）において、配線３４１１を形成する前に画素電極３４１４を形成することで、図３４（Ｂ）に示すような、画素電極３４１４からなる第２の電極３４２１と第１の電極３４０４でゲート絶縁膜３４０５が挟まれた構造の容量素子３４２２を形成することができる。
なお、図３４では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでもよい。チャネル保護構造のトランジスタの場合について、図３５（Ａ）、（Ｂ）を用いて説明する。
図３５（Ａ）に示すチャネル保護型構造のトランジスタは図３４（Ａ）に示したチャネルエッチ構造の駆動トランジスタ３４１９の半導体層３４０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁膜３５０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
また、同様に、図３５（Ｂ）に示すチャネル保護型構造のトランジスタは図３４（Ｂ）に示したチャネルエッチ構造の駆動トランジスタ３４１９の半導体層３４０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁膜３５０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態３で述べた内容と自由に組み合わせて実施することができる。
（実施の形態５）
本実施形態では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。
図３６は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３６において、図３６（Ｂ）は図３６（Ａ）のａ−ｂ間の断面図に相当し、図３６（Ｃ）は図３６（Ａ）のｃ−ｄ間の断面図に相当する。
図３６に示す半導体装置は、基板３６０１上に絶縁膜３６０２を介して設けられた半導体膜３６０３ａ、３６０３ｂと、当該半導体膜３６０３ａ、３６０３ｂ上にゲート絶縁膜３６０４を介して設けられたゲート電極３６０５と、ゲート電極を覆って設けられた絶縁膜３６０６、３６０７と、半導体膜３６０３ａ、３６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ絶縁膜３６０７上に設けられた導電膜３６０８とを有している。なお、図３６においては、半導体膜３６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ３６１０ａと半導体膜３６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ３６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３６では、Ｎチャネル型トランジスタ３６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ３６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。
なお、本実施形態では、上記基板３６０１、絶縁膜３６０２、半導体膜３６０３ａおよび３６０３ｂ、ゲート絶縁膜３６０４、絶縁膜３６０６または絶縁膜３６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒かすることによって、図３６に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
なお、本実施形態では、上記図３６における半導体膜３６０３ａおよび３６０３ｂまたはゲート絶縁膜３６０４にプラズマ処理を行い、当該半導体膜３６０３ａおよび３６０３ｂまたはゲート絶縁膜３６０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。
まず、基板３６０１上に島状の半導体膜３６０３ａ、３６０３ｂを形成する（図３７（Ａ−１）、（Ａ−２））。島状の半導体膜３６０３ａ、３６０３ｂは、基板３６０１上にあらかじめ形成された絶縁膜３６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。なお、図３７では、島状の半導体膜３６０３ａ、３６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
次に、プラズマ処理を行い半導体膜３６０３ａ、３６０３ｂを酸化または窒化することによって、当該半導体膜３６０３ａ、３６０３ｂの表面にそれぞれ絶縁膜３６２１ａ、絶縁膜３６２１ｂ（酸化膜または窒化膜）を形成する（図３７（Ｂ−１）、（Ｂ−２））。例えば、半導体膜３６０３ａ、３６０３ｂとしてＳｉを用いた場合、絶縁膜３６２１ａおよび絶縁膜３６２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜３６０３ａ、３６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜３６０３ａ、３６０３ｂに接して酸化珪素（ＳｉＯｘ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜３６２１ａ、３６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜３６２１ａ、３６２１ｂにＡｒが含まれている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板３６０１上に形成された被処理物（ここでは、半導体膜３６０３ａ、３６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
次に、絶縁膜３６２１ａ、３６２１ｂを覆うようにゲート絶縁膜３６０４を形成する（図３７（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜３６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜３６０３ａ、３６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜３６０３ａ、３６０３ｂ表面に絶縁膜３６２１ａ、３６２１ｂとして酸化珪素を形成した場合、当該絶縁膜３６２１ａ、３６２１ｂ上にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。また、上記図３７（Ｂ−１）、（Ｂ−２）において、プラズマ処理により半導体膜３６０３ａ、３６０３ｂを酸化または窒化することによって形成された絶縁膜３６２１ａ、３６２１ｂの膜厚が十分である場合には、当該絶縁膜３６２１ａ、３６２１ｂをゲート絶縁膜として用いることも可能である。
次に、ゲート絶縁膜３６０４上にゲート電極３６０５等を形成することによって、島状の半導体膜３６０３ａ、３６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ３６１０ａ、Ｐチャネル型トランジスタ３６１０ｂを有する半導体装置を作製することができる（図３７（Ｄ−１）、（Ｄ−２））。
このように、半導体膜３６０３ａ、３６０３ｂ上にゲート絶縁膜３６０４を設ける前に、プラズマ処理により半導体膜３６０３ａ、３６０３ｂの表面を酸化または窒化することによって、チャネル領域の端部３６５１ａ、３６５１ｂ等におけるゲート絶縁膜３６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
また、上記図３７において、ゲート絶縁膜３６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜３６０４を酸化または窒化させてもよい。この場合、半導体膜３６０３ａ、３６０３ｂを覆うように形成されたゲート絶縁膜３６０４（図３８（Ａ−１）、（Ａ−２））にプラズマ処理を行い、ゲート絶縁膜３６０４を酸化または窒化することによって、ゲート絶縁膜３６０４の表面に絶縁膜３６２３（酸化膜または窒化膜）を形成する（図３８（Ｂ−１）、（Ｂ−２））。プラズマ処理の条件は、上記と同様に行うことができる。また、絶縁膜３６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜３６２３にＡｒが含まれている。
また、図３８（Ｂ−１）、（Ｂ−２）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜３６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜３６０３ａ、３６０３ｂの表面に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極３６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜３６２３上にゲート電極３６０５等を形成することによって、島状の半導体膜３６０３ａ、３６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ３６１０ａ、Ｐチャネル型トランジスタ３６１０ｂを有する半導体装置を作製することができる（図３８（Ｃ−１）、（Ｃ−２））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
なお、図３８においては、あらかじめ半導体膜３６０３ａ、３６０３ｂにプラズマ処理を行うことによって、当該半導体膜３６０３ａ、３６０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜３６０３ａ、３６０３ｂにプラズマ処理を行わずにゲート絶縁膜３６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
まず、基板３６０１上に島状の半導体膜３６０３ａ、３６０３ｂを形成する（図３９（Ａ−１）、（Ａ−２））。島状の半導体膜３６０３ａ、３６０３ｂは、基板３６０１上にあらかじめ形成された絶縁膜３６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの公知の結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図３９では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
次に、半導体膜３６０３ａ、３６０３ｂを覆うようにゲート絶縁膜３６０４を形成する（図３９（Ｂ−１）、（Ｂ−２））。ゲート絶縁膜３６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。
次に、プラズマ処理を行いゲート絶縁膜３６０４を酸化または窒化することによって、当該ゲート絶縁膜３６０４の表面にそれぞれ絶縁膜３６２４（酸化膜または窒化膜）を形成する（図３９（Ｃ−１）、（Ｃ−２））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜３６０４として酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜３６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜３６０４を窒化することによって、ゲート絶縁膜３６０４の表面に絶縁膜３６２４として窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜３６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜３６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜３６２４中にＡｒが含まれている。
次に、ゲート絶縁膜３６０４上にゲート電極３６０５等を形成することによって、島状の半導体膜３６０３ａ、３６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ３６１０ａ、Ｐチャネル型トランジスタ３６１０ｂを有する半導体装置を作製することができる（図３９（Ｄ−１）、（Ｄ−２））。
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ法やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
次に、図３９とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
まず、基板３６０１上に島状の半導体膜３６０３ａ、３６０３ｂを形成する（図４０（Ａ−１）、（Ａ−２））。島状の半導体膜３６０３ａ、３６０３ｂは、基板３６０１上にあらかじめ形成された絶縁膜３６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト３６２５ａ、３６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。
次に、半導体膜のエッチングのために使用したレジスト３６２５ａ、３６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜３６０３ａ、３６０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜３６０３ａ、３６０３ｂの端部にそれぞれ絶縁膜３６２６（酸化膜または窒化膜）を形成する（図４０（Ｂ−１）、（Ｂ−２））。プラズマ処理は、上述した条件下で行う。また、絶縁膜３６２６は、プラズマ処理に用いた希ガスを含んでいる。
次に、半導体膜３６０３ａ、３６０３ｂを覆うようにゲート絶縁膜３６０４を形成する（図４０（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜３６０４は、上記と同様に設けることができる。
次に、ゲート絶縁膜３６０４上にゲート電極３６０５等を形成することによって、島状の半導体膜３６０３ａ、３６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ３６１０ａ、Ｐチャネル型トランジスタ３６１０ｂを有する半導体装置を作製することができる（図４０（Ｄ−１）、（Ｄ−２））。
半導体膜３６０３ａ、３６０３ｂの端部をテーパー形状に設けた場合、半導体膜３６０３ａ、３６０３ｂの一部に形成されるチャネル領域の端部３６５２ａ、３６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
なお、図４０では、半導体膜３６０３ａ、３６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３９で示したようにゲート絶縁膜３６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図４２（Ａ−１）、（Ａ−２））。
次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
まず、基板３６０１上に上記と同様に島状の半導体膜３６０３ａ、３６０３ｂを形成する（図４１（Ａ−１）、（Ａ−２））。
次に、プラズマ処理を行い半導体膜３６０３ａ、３６０３ｂを酸化または窒化することによって、当該半導体膜３６０３ａ、３６０３ｂの表面にそれぞれ絶縁膜３６２７ａ、絶縁膜３６２７ｂ（酸化膜または窒化膜）を形成する（図４１（Ｂ−１）、（Ｂ−２））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜３６０３ａ、３６０３ｂとしてＳｉを用いた場合、絶縁膜３６２７ａおよび絶縁膜３６２７ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜３６０３ａ、３６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜３６０３ａ、３６０３ｂに接して酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜３６２７ａ、３６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜３６０３ａ、３６０３ｂの端部も同時に酸化または窒化される。
次に、絶縁膜３６２７ａ、３６２７ｂを覆うようにゲート絶縁膜３６０４を形成する（図４１（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜３６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜３６０３ａ、３６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜３６０３ａ、３６０３ｂ表面に絶縁膜３６２７ａ、３６２７ｂとして酸化珪素を形成した場合、当該絶縁膜３６２７ａ、３６２７ｂ上にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。
次に、ゲート絶縁膜３６０４上にゲート電極３６０５等を形成することによって、島状の半導体膜３６０３ａ、３６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ３６１０ａ、Ｐチャネル型トランジスタ３６１０ｂを有する半導体装置を作製することができる（図４１（Ｄ−１）、（Ｄ−２））。
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部３６５３ａ、３６５３ｂもテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。
なお、図４１では、半導体膜３６０３ａ、３６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３９で示したようにゲート絶縁膜３６０４にプラズマ処理を行って酸化または窒化させることも可能である（図４２（Ｂ−１）、（Ｂ−２））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜３６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜３６０３ａ、３６０３ｂの表面に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極３６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。
なお、本実施形態では、上記図３６における半導体膜３６０３ａおよび３６０３ｂまたはゲート絶縁膜３６０４にプラズマ処理を行い、当該半導体膜３６０３ａおよび３６０３ｂまたはゲート絶縁膜３６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板３６０１または絶縁膜３６０２にプラズマ処理を行ってもよいし、絶縁膜３６０６または絶縁膜３６０７にプラズマ処理を行ってもよい。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態４で述べた内容と自由に組み合わせて実施することができる。
（実施の形態６）
本実施形態では、本発明の表示装置の駆動を制御するハードウェアについて述べる。
大まかな構成図を図４３に示す。基板４３０１の上に、画素部４３０４が配置されている。信号線駆動回路４３０６や走査線駆動回路４３０５が配置されている場合が多い。それ以外にも、電源回路やプリチャージ回路やタイミング生成回路などが配置されていることもある。また、信号線駆動回路４３０６や走査線駆動回路４３０５が配置されていない場合もある。その場合は、基板４３０１に配置されていないものは、ＩＣに形成されることが多い。そのＩＣは、基板４３０１の上に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって配置されている場合も多い。あるいは、周辺回路基板４３０２と基板４３０１とを接続する接続基板４３０７の上に、ＩＣが配置される場合もある。
周辺回路基板４３０２には、信号４３０３が入力される。そして、コントローラ４３０８が制御して、メモリ４３０９、４３１０などに信号が保存される。信号４３０３がアナログ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ４３０９、４３１０などに保存されることが多い。そして、コントローラ４３０８がメモリ４３０９、４３１０などに保存された信号を用いて、基板４３０１に信号を出力する。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態５で述べた内容と自由に組み合わせて実施することができる。
（実施の形態７）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成例について説明する。
図４４は表示パネル４４０１と、回路基板４４０２を組み合わせたＥＬモジュールを示している。表示パネル４４０１は画素部４４０３、走査線駆動回路４４０４及び信号線駆動回路４４０５を有している。回路基板４４０２には、例えば、コントロール回路４４０６や信号分割回路４４０７などが形成されている。表示パネル４４０１と回路基板４４０２は接続配線４４０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。
コントロール回路４４０６が、実施の形態６における、コントローラ４３０８やメモリ４３０９、４３１０などに相当する。
表示パネル４４０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル４４０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル４４０１に実装してもよい。
また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。
例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。この場合の表示パネルの構成を図４５に示す。
図４５では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例である。表示パネルの構成は、基板４５１０、画素部４５１１、ＦＰＣ４５１２ａ〜４５１２ｈ、ＩＣチップ４５１３ａ〜４５１３ｈを有する。８個のＩＣチップのうち、４５１３ａ〜４５１３ｄには信号線駆動回路を形成しており、４５１３ｅ〜４５１３ｈには走査線駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの画面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ４５１３ａと４５１３ｅのみを駆動させると、４つの画面領域のうち、左上の領域のみを駆動させることができる。このようにすることにより、消費電力を低減させることが可能となる。
上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させることができる。図４６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ４６０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路４６０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４６０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路４４０６により処理される。コントロール回路４４０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路４４０７を設け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。
チューナ４６０１で受信した信号のうち、音声信号は音声信号増幅回路４６０４に送られ、その出力は音声信号処理回路４６０５を経てスピーカー４６０６に供給される。制御回路４６０７は受信局（受信周波数）や音量の制御情報を入力部４６０８から受け、チューナ４６０１や音声信号処理回路４６０５に信号を送出する。
ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備えられている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
このように、本発明の表示装置、およびその駆動法を用いることにより、綺麗な画像を見ることが出来る。よって、人間の肌のように、階調が微妙に変化するような画像であっても、綺麗に表示出来るようになる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態６で述べた内容と自由に組み合わせて実施することができる。
（実施の形態８）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図４７に示す。
図４７（Ａ）は発光装置であり、筐体４７０１、支持台４７０２、表示部４７０３、スピーカー部４７０４、ビデオ入力端子４７０５等を含む。本発明は、表示部４７０３を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図４７（Ｂ）はデジタルスチルカメラであり、本体４７０６、表示部４７０７、受像部４７０８、操作キー４７０９、外部接続ポート４７１０、シャッター４７１１等を含む。本発明は、表示部４７０７を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
図４７（Ｃ）はノート型パーソナルコンピュータであり、本体４７１２、筐体４７１３、表示部４７１４、キーボード４７１５、外部接続ポート４７１６、ポインティングマウス４７１７等を含む。本発明は、表示部４７１４を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
図４７（Ｄ）はモバイルコンピュータであり、本体４７１８、表示部４７１９、スイッチ４７２０、操作キー４７２１、赤外線ポート４７２２等を含む。本発明は、表示部４７１９を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
図４７（Ｅ）は記憶媒体装置を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体４７２３、筐体４７２４、表示部Ａ４７２５、表示部Ｂ４７２６、記憶媒体（ＤＶＤ等）読み込み部４７２７、操作キー４７２８、スピーカー部４７２９等を含む。表示部Ａ４７２５は主に画像情報を表示し、表示部Ｂ４７２６は主に文字情報を表示する。本発明は、表示部Ａ、Ｂ４７２５、４７２６を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
図４７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体４７３０、表示部４７３１、アーム部４７３２等を含む。本発明は、表示部４７３１を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
図４７（Ｇ）はビデオカメラであり、本体４７３３、表示部４７３４、筐体４７３５、外部接続ポート４７３６、リモコン受信部４７３７、受像部４７３８、バッテリー４７３９、音声入力部４７４０、操作キー４７４１等を含む。本発明は、表示部４７３４を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
図４７（Ｈ）は携帯電話であり、本体４７４２、筐体４７４３、表示部４７４４、音声入力部４７４５、音声出力部４７４６、操作キー４７４７、外部接続ポート４７４８、アンテナ４７４９等を含む。本発明は、表示部４７４４を構成する表示装置に用いることができる。なお、表示部４７４４は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる。
なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施の形態の電子機器は、実施の形態１〜実施の形態７に示したいずれの構成の表示装置を用いてもよい。
（実施の形態９）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例えば、図１に示した画素回路について、そのレイアウト図を図８６に示す。なお、図８６に付した番号は、図１に付した番号と一致する。なお、レイアウト図は、図８６に限定されない。
図１に示した画素回路は、第１〜第５のトランジスタ１０１〜１０５、第１及び第２の保持容量１０６、１０７、信号線１０８、第１〜第４の走査線１０９〜１１２、第１及び第２の電源線１１３、１１４、容量線１１５、発光素子１１６から構成されている。
第１〜第４の走査線１０９〜１１２は、第１配線によって形成され、信号線１０８、第１及び第２の電源線１１３、１１４、容量線１１５は、第２配線によって形成されている。
また、例えば、図１７に示した画素回路について、そのレイアウト図を図８７に示す。なお、図８７に付した番号は、図１７に付した番号と一致する。なお、レイアウト図は、図８７に限定されない。
図１７に示した画素回路は、第１〜第５のトランジスタ１７０１〜１７０５、第１及び第２の保持容量１７０６、１７０７、信号線１７０８、第１〜第４の走査線１７０９〜１７１２、第１及び第２の電源線１７１３、１７１４、容量線１７１５、発光素子１７１６から構成されている。
第１〜第４の走査線１７０９〜１７１２は、第１配線によって形成され、信号線１７０８、第１及び第２の電源線１７１３、１７１４、容量線１７１５は、第２配線によって形成されている。
トップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、第２配線、の順で膜が構成される。また、ボトムゲート構造の場合は、基板、第１配線、ゲート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜が構成される。
なお、本実施形態の画素構成において、第１〜第５のトランジスタのそれぞれが有するゲート長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌの値を最大にすると、第１のトランジスタのドレイン・ソース間を流れる電流をより大きくすることができる。これにより、期間Ｔ２でビデオ信号電圧Ｖｄａｔａ及び第１のトランジスタの閾値電圧｜Ｖｔｈ｜に基づいた電圧を取得するときに、より大きな電流によって動作を行うことができるため、より迅速な動作ができるようになる。また、期間Ｔ３で発光素子に流れる電流ＩＯＬＥＤをより大きくすることができ、輝度をより高くすることが可能となる。そこで、第１のトランジスタが有するＷ／Ｌの値が最大となるようにするために、図８６では、第１〜第５のトランジスタの中で、第１のトランジスタ１０１が有するチャネル幅Ｗを最大にしている。また、図８７では、第１〜第５のトランジスタの中で、第１のトランジスタ１７０１が有するチャネル幅Ｗを最大にしている。
なお、本実施形態では、第１〜第５のトランジスタをシングルゲート構造で記載したが、これに限定されない。第１〜第５のトランジスタの構造は、様々な形態をとることができる。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、もしくは、前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される。なお、シリコン（Ｓｉ）には、Ｎ型不純物（リンなど）やＰ型不純物（ボロンなど）を多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上したり、通常の導体と同様な振る舞いをするので、配線や電極として利用しやすくなったりする。なお、シリコンは、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルファスシリコン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を小さくすることが出来る。非晶質シリコンを用いることにより、簡単な製造工程で作ることが出来る。なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することができ、エッチングしやすいので、パターニングしやすく、微細加工を行うことが出来る。なお、銅は、導電率が高いため、信号遅延を低減することが出来る。なお、モリブデンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、パターニングやエッチングがしやすかったり、耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。なお、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望ましい。なお、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱性が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いることができるため、望ましい。たとえば、画素電極や共通電極として用いることができる。
なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよい。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することが出来る。また、多層構造にすることにより、それぞれの材料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することが出来る。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにすることにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むようにすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすることが出来る。例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような形にした積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するような部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造するときに、問題が生じて、正常に表示装置を製造できなくなったりすることがある。そのような場合、ある層を別の層で挟んだり、覆ったりすることにより、問題を解決することが出来る。例えば、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを電気的に接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態８で述べた内容と自由に組み合わせて実施することができる。
本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置に用いるトランジスタの構造を示す図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の駆動方式を制御するハードウェアの一例を示す図。 本発明の駆動方式を用いたＥＬモジュールの一例を示す図。 本発明の駆動方式を用いた表示パネルの構成例を示す図。 本発明の駆動方式を用いたＥＬテレビ受像機の一例を示す図。 本発明の駆動方式が適用される電子機器の一例を示す図。 従来の画素構成を示す図。 従来の画素構成を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置の構成例を示す図。 本発明の表示装置における信号線駆動回路の構成例を示す図。 本発明の表示装置における走査線駆動回路の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置に用いる表示パネルの構成の一例を示す図。 本発明の表示装置に用いる発光素子の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置における画素構成のレイアウトの一例を示す図。 本発明の表示装置における画素構成のレイアウトの一例を示す図。

Claims (10)

  1. 発光素子と、第１乃至第５のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第４の走査線と、第１及び第２の電源線と、容量線とを有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極、前記第４のトランジスタの第２の電極、及び前記第１の保持容量の第１の電極と電気的に接続され、前記第１のトランジスタの第１の電極は、前記第１の電源線と電気的に接続され、前記第１のトランジスタの第２の電極は、前記第４のトランジスタの第１の電極及び前記第５のトランジスタの第１の電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１の走査線と電気的に接続され、前記第２のトランジスタの第２の電極は、前記信号線と電気的に接続され、
    前記第３のトランジスタのゲート電極は、前記第２の走査線と電気的に接続され、前記第３のトランジスタの第１の電極は、前記第１の保持容量の第２の電極及び前記第２の保持容量の第１の電極と電気的に接続され、前記第３のトランジスタの第２の電極は、前記容量線と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第３の走査線と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第４の走査線と電気的に接続され、前記第５のトランジスタの第２の電極は、前記発光素子の第１の電極と電気的に接続され、
    前記第２の保持容量の第２の電極は、前記容量線と電気的に接続され、
    前記発光素子の第２の電極は、前記第２の電源線と電気的に接続されていることを特徴とする表示装置。
  2. 発光素子と、第１乃至第６のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第５の走査線と、第１乃至第３の電源線と、容量線とを有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極、前記第４のトランジスタの第２の電極、及び前記第１の保持容量の第１の電極と電気的に接続され、前記第１のトランジスタの第１の電極は、前記第１の電源線と電気的に接続され、前記第１のトランジスタの第２の電極は、前記第４のトランジスタの第１の電極、前記第５のトランジスタの第１の電極、及び前記第６のトランジスタの第１の電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１の走査線と電気的に接続され、前記第２のトランジスタの第２の電極は、前記信号線と電気的に接続され、
    前記第３のトランジスタのゲート電極は、前記第２の走査線と電気的に接続され、前記第３のトランジスタの第１の電極は、前記第１の保持容量の第２の電極及び前記第２の保持容量の第１の電極と電気的に接続され、前記第３のトランジスタの第２の電極は、前記容量線と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第３の走査線と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第４の走査線と電気的に接続され、前記第５のトランジスタの第２の電極は、前記発光素子の第１の電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第５の走査線と電気的に接続され、前記第６のトランジスタの第２の電極は、前記第３の電源線と電気的に接続され、
    前記第２の保持容量の第２の電極は、前記容量線と電気的に接続され、
    前記発光素子の第２の電極は、前記第２の電源線と電気的に接続されていることを特徴とする表示装置。
  3. 発光素子と、第１乃至第４のトランジスタと、第１及び第２の保持容量と、信号線と、第１乃至第３の走査線と、第１及び第２の電源線と、容量線とを有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極、前記第４のトランジスタの第２の電極、及び前記第１の保持容量の第１の電極と電気的に接続され、前記第１のトランジスタの第１の電極は、前記第１の電源線と電気的に接続され、前記第１のトランジスタの第２の電極は、前記第４のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１の走査線と電気的に接続され、前記第２のトランジスタの第２の電極は、前記信号線と電気的に接続され、
    前記第３のトランジスタのゲート電極は、前記第２の走査線と電気的に接続され、前記第３のトランジスタの第１の電極は、前記第１の保持容量の第２の電極及び前記第２の保持容量の第１の電極と電気的に接続され、前記第３のトランジスタの第２の電極は、前記容量線と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第３の走査線と電気的に接続され、
    前記第２の保持容量の第２の電極は、前記容量線と電気的に接続され、
    前記発光素子の第２の電極は、前記第２の電源線と電気的に接続されていることを特徴とする表示装置。
  4. 発光素子と、第１乃至第５のトランジスタと、第１及び第２の容量素子と、第１乃至第８の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタの第１の端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４のトランジスタの第２の端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第１のトランジスタの第１の端子は、前記第６の配線と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第４のトランジスタの第１の端子と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第５のトランジスタの第１の端子と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第２のトランジスタの第２の端子は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第１の容量素子の第２の端子と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタの第２の端子は、前記第８の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第５のトランジスタの第２の端子は、前記発光素子の第１の電極と電気的に接続され、
    前記第２の容量素子の第２の端子は、前記第８の配線と電気的に接続され、
    前記発光素子の第２の電極は、前記第７の配線と電気的に接続されていることを特徴とする表示装置。
  5. 発光素子と、第１乃至第６のトランジスタと、第１及び第２の容量素子と、第１乃至第１０の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタの第１の端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４のトランジスタの第２の端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第１のトランジスタの第１の端子は、第７の配線と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第４のトランジスタの第１の端子と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第５のトランジスタの第１の端子と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第６のトランジスタの第１の端子と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第２のトランジスタの第２の端子は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第１の容量素子の第２の端子と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタの第２の端子は、前記第１０の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第５のトランジスタの第２の端子は、前記発光素子の第１の電極と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第６のトランジスタの第２の端子は、前記第９の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、前記第１０の配線と電気的に接続され、
    前記発光素子の第２の電極は、前記第８の配線と電気的に接続されていることを特徴とする表示装置。
  6. 発光素子と、第１乃至第４のトランジスタと、第１及び第２の容量素子と、第１乃至第７の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタの第１の端子と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４のトランジスタの第２の端子と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第１のトランジスタの第１の端子は、前記第５の配線と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第４のトランジスタの第１の端子と電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記発光素子の第１の電極と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第２のトランジスタの第２の端子は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第１の容量素子の第２の端子と電気的に接続され、
    前記第３のトランジスタの第１の端子は、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタの第２の端子は、前記第７の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、前記第７の配線と電気的に接続され、
    前記発光素子の第２の電極は、前記第６の配線と電気的に接続されていることを特徴とする表示装置。
  7. 請求項１、２、４、又は５のいずれか一項において、
    前記第４のトランジスタと、前記第５のトランジスタとが、互いに異なる導電形式であることを特徴とする表示装置。
  8. 請求項１乃至７のいずれか一項において、
    前記第２のトランジスタと、前記第３のトランジスタとが、互いに異なる導電形式であることを特徴とする表示装置。
  9. 請求項１乃至８のいずれか一項に記載の表示装置と、前記表示装置に電気的に接続されたＦＰＣとを有するモジュール。
  10. 請求項１乃至８のいずれか一項に記載の表示装置又は請求項９に記載のモジュールを有する電子機器。
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