KR101278205B1 - 표시 장치 및 표시 장치의 구동방법 - Google Patents
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Abstract
본 발명의 하나의 특징은, 제1 및 제2 저장 커패시터의 양쪽 전극 사이에서, 제1 전원선에 인가된 전압과 제1 트랜지스터의 임계값 전압과의 차에 대응하는 전압을 보유하는 제1 스텝과, 상기 제2 저장 커패시터의 양쪽 전극 사이에서, 제1 전원선에 인가된 전압과 신호선에 입력된 비디오 신호 전류와 같은 전류를 발광소자에 공급하는데 필요한 제1 트랜지스터의 게이트-소스 전압과의 차에 해당하는 전압을 보유하는 제2 스텝과, 제1 및 제2 스텝에서 제1 및 제2 저장 커패시터에 보유된 전압에 근거한 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하는 제3 스텝을 포함함으로써, 제1 트랜지스터를 통해서 전류를 발광소자에 공급한다.
발광소자, 표시장치, 화소
Description
도 1은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 2는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 3은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 4는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 5는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 6은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 7은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 8은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 9는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 10은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 11은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 12는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 13은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 14는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 15는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 16은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 17은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 18은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 19는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 20은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 21은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 22는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 23은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 24는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 25는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 26은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 27은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 28은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 29는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 30은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 31은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 32는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 33a 및 도 33b는 본 발명의 표시장치의 구조의 일례를 각각 도시한 도면.
도 34a 및 도 34b는 본 발명의 표시장치의 구조의 일례를 각각 도시한 도면.
도 35a 및 도 35b는 본 발명의 표시장치의 구조의 일례를 각각 도시한 도면.
도 36a 내지 36c는 본 발명의 표시장치에 사용하는 트랜지스터의 구조를 각각 도시한 도면.
도 37a-1 내지 37d-1 및 도 37a-2 내지 37d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 38a-1 내지 38c-1 및 도 38a-2 내지 38c-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 39a-1 내지 39d-1 및 도 39a-2 내지 39d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 40a-1 내지 40d-1 및 도 40a-2 내지 40d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 41a-1 내지 41d-1 및 도 41a-2 내지 41d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 42a-1 내지 42d-1 및 도 42a-2 내지 42d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조방법을 각각 도시한 도면.
도 43은 본 발명의 구동방법을 제어하는 하드웨어의 일례를 도시한 도면.
도 44는 본 발명의 구동방법을 사용한 EL 모듈의 일례를 도시한 도면.
도 45는 본 발명의 구동방법을 사용한 표시 패널의 구성 예를 도시한 도면.
도 46은 본 발명의 구동방법을 사용한 EL 텔레비전 수상기의 일례를 도시한 도면.
도 47a 내지 47h는 본 발명의 구동방법이 적용되는 전자기기의 일례를 도시한 도면.
도 48은 종래의 화소 구성을 도시한 도면.
도 49는 종래의 화소 구성을 도시한 도면.
도 50은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 51은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 52는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 53은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 54는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 55는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 56은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 57은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 58은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 59는 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 60은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 61은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 62는 본 발명의 표시장치의 구성 예를 도시한 도면.
도 63a 및 도 63b는 본 발명의 표시장치에 있어서의 신호선 구동회로의 구성 예를 도시한 도면.
도 64는 본 발명의 표시장치에 있어서의 주사선 구동회로의 구성 예를 도시 한 도면.
도 65는 본 발명의 표시장치의 구성 예를 도시한 도면.
도 66은 본 발명의 표시장치의 구성 예를 도시한 도면.
도 67은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 68은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 69는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 70은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 71은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 72는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 73은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 74는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 75는 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 76은 본 발명의 표시장치에 있어서의 화소 회로의 동작을 설명하는 도면.
도 77은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 78은 본 발명의 표시장치에 있어서의 화소 구성의 일례를 도시한 도면.
도 79a 및 도 79b는 본 발명의 표시 장치에 사용하는 표시 패널의 구성 예를 각각 도시한 도면.
도 80은 본 발명의 표시장치에 사용하는 발광소자의 구성 예를 도시한 도면.
도 81a 내지 81c는 본 발명의 표시장치의 구성 예를 각각 도시한 도면.
도 82는 본 발명의 표시 장치의 구성 예를 도시한 도면.
도 83a 및 도 83b는 본 발명의 표시장치의 구성 예를 각각 도시한 도면.
도 84a 및 도 84b는 본 발명의 표시장치의 구성 예를 각각 도시한 도면.
도 85a 및 도 85b는 본 발명의 표시장치의 구성 예를 각각 도시한 도면.
도 86은 본 발명의 표시장치에 있어서의 화소 구성의 레이아웃의 예를 도시한 도면.
도 87은 본 발명의 표시장치에 있어서의 화소 구성의 레이아웃의 예를 도시한 도면.
본 발명은, 트랜지스터를 갖는 표시장치의 구성에 관한 것이다. 특히, 본 발명은 유리 또는 플라스틱 등의 절연체 위에 제작되는 박막 트랜지스터를 갖는 액티브 매트릭스형 표시장치의 구성에 관한 것이다. 또한, 본 발명은 이러한 표시장치를 이용해서 그것의 표시부를 형성한 전자기기에 관한 것이다.
최근,발광 다이오드(LED) 등의 발광소자로 형성된 화소를 갖는 소위 자발광형의 표시장치가 주목을 받고 있다. 이러한 자발광형의 표시장치에 사용되는 발광소자로서는, 유기발광 다이오드(OLED)(유기 EL 소자, 일렉트로루미네센스: EL 소자등이라고 칭함)이 주목을 받고, EL 디스플레이(예를 들면, 유기 EL 디스플레이 등) 등에 사용되었다. OLED 등의 발광소자는 자발광형이기 때문에, 액정 디스플레이보다 화소의 시인성이 높고, 백라이트가 필요 없어 응답 속도가 빠른 등의 이점이 있 다. 또 발광소자의 휘도는, 발광소자를 통해서 흐르는 전류 값에 의해 제어된다.
또한, 최근, 화소마다 발광소자와, 상기 발광소자의 발광을 제어하는 트랜지스터가 설치된 액티브 매트릭스형 표시장치의 개발이 진척되었다. 액티브 매트릭스형 표시장치에 있어서, 패시브 매트릭스형 표시장치에서는 곤란한 고선명, 대화면의 표시도 가능할 뿐만 아니라, 패시브 매트릭스형 표시장치를 상회하는 저소비 전력 동작도 실현하고, 또 높은 신뢰성을 가지며, 실용화가 기대되고 있다.
화소에 입력된 신호의 종류에 따라 분류되는 액티브 매트릭스형 표시장치에서의 화소의 구동방법으로서는, 전압 입력 방식과 전류 입력 방식을 들 수 있다. 전자의 전압 입력 방식은, 화소에 입력되는 비디오 신호(전압)를 구동용 소자의 게이트 전극에 입력해서, 상기 구동용 소자로 발광소자의 휘도를 제어하는 방식이다. 또, 후자의 전류 입력 방식은, 제공된 신호 전류를 발광소자에 흘려보냄으로써, 상기 발광소자의 휘도를 제어하는 방식이다.
여기에서, 전압 입력 방식 및 전류 입력 방식을 적용한 각 표시장치에 있어서의 화소 구성의 일례와, 그 구동방식에 대해서, 도 48 및 도 49를 참조해서 간단히 설명한다. 대표적인 표시장치로서, EL 표시장치를 예에 들어서 설명한다.
도 48은, 전압 입력 방식을 적용한 표시장치에 있어서의 화소 구성의 일례를 나타내는 도면이다(참조문헌 1: 일본국 공개특허 특개 2002-147659호 공보). 도 48에 나타낸 화소는, 구동용 트랜지스터 4801, 스위칭용 트랜지스터 4802, 저장 커패시터 4803, 신호선 4804, 주사선 4805, 제1 및 제2 전원선 4806, 4807, 및 발광소자 4808을 포함한다.
본 명세서 중에 있어서, 트랜지스터가 온 상태로 있다고 하는 것은, 트랜지스터의 게이트-소스 전압이 그 트랜지스터의 임계값 전압을 초과하고, 그것의 소스-드레인 전류가 흐르는 상태를 가리킨다. 트랜지스터가 오프 상태로 있다고 하는 것은, 트랜지스터의 게이트-소스 전압이 그 트랜지스터의 임계값 전압 이하이고, 그것의 소스-드레인 전류가 흐르지 않는 상태를 가리킨다.
주사선 4805의 전위를 변화시켜서 스위칭용 트랜지스터 4802가 온 하면, 신호선 4804에 입력된 비디오 신호는, 구동용 트랜지스터 4801의 게이트 전극에 입력된다. 입력된 비디오 신호의 전위를 따라, 구동용 트랜지스터 4801의 게이트-소스 전압이 결정되어, 구동용 트랜지스터 4801의 소스-드레인 전류가 결정된다. 이 전류는 발광소자 4808에 공급되어, 상기 발광소자 4808은 발광한다.
이와 같이, 전압 입력 방식은, 비디오 신호의 전위에 의해 구동용 트랜지스터 4801의 게이트-소스 전압 및 소스-드레인 전류를 공급하고, 이 전류에 따라 휘도로 발광소자 4811을 발광시키는 방식을 말한다.
발광소자를 구동하는 반도체소자로서는, 폴리 실리콘(p-Si) 트랜지스터를 사용한다. 그러나, 폴리 실리콘 트랜지스터는, 결정립계에 있어서의 결함에 기인하여, 임계값 전압, 온 전류, 이동도 등의 전기적 특성에 변화가 생기기 쉽다. 도 48에 나타낸 화소에 있어서, 구동용 트랜지스터 4801의 특성이 화소마다 변화하면, 같은 비디오 신호를 입력한 경우에도, 그 비디오 신호에 따라 구동용 트랜지스터 4801의 드레인 전류의 양이 다르기 때문에, 발광소자 4808의 휘도가 변하게 된다.
다른 한편, 전류 입력 방식에서는, 트랜지스터의 특성에 의존하지 않고 발광 소자에 공급된 전류의 양을 제어할 수 있다.
도 49는, 전류 입력 방식을 적용한 표시장치에 있어서의 화소 구성의 일례를 나타내는 도면이다(참조문헌 2: 일본국 공개특허 특개 2004-163673호 공보 참조). 도 49에 나타낸 화소는, 구동용 트랜지스터 4901, 제1∼제3 스위칭용 트랜지스터 4902~4904, 저장 커패시터 4905, 신호선 4906, 제1 및 제2 주사선 4907, 4908, 제1 및 제2 전원선 4909, 4910, 발광소자 4911을 갖는다. 전류원 회로 4912는, 각 신호선(각 열)에 배치된다.
우선, 제1 주사선 4907의 전위를 변화시켜서 제1 및 제2 스위칭용 트랜지스터 4902, 4903가 온 된다. 이때, 신호선 4906을 통해서 흐르는 비디오 신호 전류를 Idata로 표기한다. 제1 및 제2 스위칭용 트랜지스터 4902, 4903이 온 되기 때문에, 구동용 트랜지스터 4901은 다이오드 접속의 상태가 된다. 이때, 신호선 4906에는, 비디오 신호 전류 Idata이 흐르고 있으므로, 저장 커패시터 4905의 양쪽 전극 간에 전류가 흐르고, 상기 커패시터 소자 4905에 전하가 축적되어, 양쪽 전극 간에 전위차가 생기기 시작한다. 그리고, 구동용 트랜지스터 4901의 게이트 전위가 저하하여, 드레인으로부터 소스로 전류가 흐른다. 저장 커패시터 4905에서는, 그 양쪽 전극 간의 전위차, 즉 구동용 트랜지스터 4901의 게이트-소스 전압이 원하는 전압이 될 때까지 전하의 축적이 계속된다. 즉, 구동용 트랜지스터 4901이 Idata 전류를 흘릴 수 있는 정도의 전압이 취득될 때까지 전하의 축적이 계속된다. 한편, 전하의 축적이 종료하면, 저장 커패시터 4905에 전류가 흐르지 않게 되어, 저장 커패시터 4905에 구동용 트랜지스터 4901이 Idata 전류를 흘릴 수 있는 정보의 게이트-소스 전압이 보유된다. 이상의 동작에 의해, 화소에 대한 신호의 기록 동작이 완료한다. 최후에, 제1 주사선 4907의 선택이 종료하고, 제1 및 제2 스위칭용 트랜지스터 4902, 4903이 오프한다.
계속해서, 제2 주사선 4908의 전위를 변화시켜서 제3 스위칭용 트랜지스터 4904가 온한다. 저장 커패시터 4905에는, 이전에 기록한 게이트-소스 전압이 보유되어 있기 때문에, 구동용 트랜지스터 4901은 온 하고, 제1 전원선 4909로부터 Idata 전류와 같은 전류가 흐른다. 이에 따라, 발광소자 4911이 발광한다. 이때, 구동용 트랜지스터 4901이 포화 영역에서 동작하도록 해 두면, 구동용 트랜지스터 4901의 소스-드레인 전압이 변화되어도, 발광소자 4911에 흐르는 발광 전류는 어떠한 변화도 없이 흐른다.
이와 같이, 전류 입력 방식은, 전류원 회로 4912에서 공급된 비디오 신호 전류 Idata과 같은 전류값이 되도록 구동용 트랜지스터 4901의 드레인 전류를 공급하고, 이 드레인 전류에 따라 휘도로 발광소자 4911을 발광시키는 방식을 말한다. 상기 구성의 화소를 사용함으로써, 화소를 구성하는 트랜지스터의 특성 변화의 역효과를 억제하여, 원하는 전류를 발광소자에 공급할 수 있다.
그러나, 종래의 전류 입력 방식의 화소 구성에서는, 비디오 신호 전류 Idata에 의해 신호선의 기생 용량 등을 충전하는데도 시간이 많이 걸린다. 특히, 저계조 를 표시시키고 싶은 경우, 비디오 신호 전류 Idata가 매우 작게 되어, 수평 주사 기간에 대하여 신호선의 기생 용량 등의 충전 시간이 충분하지 않아, 정확하게 비디오 신호를 기록할 수 없게 된다.
또한, 종래의 화소 회로(도 48, 도 49)에서는, 저장 커패시터를 구동 트랜지스터의 게이트와 소스 사이에 접속한다. 그러나, 이 저장 커패시터를 MOS 트랜지스터로 형성한 경우, 상기 MOS트랜지스터의 게이트-소스 전압이 상기 MOS 트랜지스터의 임계값 전압과 거의 같아지면, 상기 MOS 트랜지스터에 채널 영역이 유기되지 않게 되어, 상기 MOS 트랜지스터가 저장 커패시터로서 기능을 하지 않게 된다. 그 결과, 비디오 신호를 정확하게 보유할 수 없게 된다.
이와 같이, 종래의 전압 입력 방식에서는, 트랜지스터의 전기적 특성의 변화에 의해 휘도의 편차가 생기고, 종래의 전류 입력 방식에서는, 특히 저계조 표시에 있어서 신호선의 기생 용량 등의 충전 시간이 충분하지 않아, 정확하게 비디오 신호를 기록할 수 없게 된다.
본 발명은 이러한 문제점을 감안하여, 트랜지스터의 임계값 전압, 이동도 등의 편차를 보상할 수 있고, 저계조를 표시시키는 경우에도 신호선을 충분히 충전할 수 있으며, 또 정확한 계조를 표시할 수 있는 표시장치, 및 그 표시장치의 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 일 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는, 상기 화소에, 제1 내지 제5 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제4 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 제5 트랜지스터의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며, 상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 다른 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는 상기 화소에, 제1 내지 제6 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제5 주사선, 제1 내지 제3 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극, 상기 제5 트랜지스터의 제1 전극, 및 상기 제6 트랜지스터의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며, 상기 제6 트랜지스터의 게이트 전극은, 상기 제5 주사선과 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극은, 상기 제3 전원선과 전기적으로 접속되며, 상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는 상기 화소에, 제1 내지 제5 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제 1 내지 제4 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 전극은 상기 제4 트랜지스터의 제1 전극 및 상기 제5 트랜지스터의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제2 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는 상기 화소에, 제1 내지 제6 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제4 주사선, 제1 내지 제3 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스 터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 제1 전극, 상기 제5 트랜지스터의 제1 전극, 및 제6 트랜지스터의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제2 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며, 상기 제6 트랜지스터의 게이트 전극은 상기 제5 주사선과 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극은 상기 제3 전원선과 전기적으로 접속되며, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는 상기 화소에, 제1 내지 제4 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제3 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖는 표시장치는, 상기 화소에, 제1 내지 제4 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제3 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 포함하고, 상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 발광소자 의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며, 상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제1 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고, 상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며, 상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속된다.
본 발명의 각 표시장치에서, 상기 제2 트랜지스터와 상기 제3 트랜지스터는, 서로 다른 도전 형식을 가져도 된다는 점에 유념한다. 또한, 상기 제4 트랜지스터와 상기 제5 트랜지스터는, 서로 다른 도전 형식을 가져도 된다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖고, 상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 및 제2 전원선을 가지며, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며, 상기 제1 및 제2 저장 커패시터가 서로 병렬로 접속되어 있는 표시장치의 구동 방법은 상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전 압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과, 상기 제2 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 제1 트랜지스터에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제2 전압에 집속시키는 제2 스텝과, 상기 제1 전압과 상기 제2 전압에 근거한 제3 전압을, 상기 제1 트랜지스터의 게이트 전압에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제3 스텝을 포함하고, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 간을 도통시키기 위해 상기 제1 및 제2 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해 상기 제3 스텝에서 상기 제2 트랜지스터가 비도통 상태이다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖고, 상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 및 제2 전원선을 가지며, 상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며, 상기 제1 및 제2 저장 커패시터가 서로 직렬로 접속되어 있는 표시장치의 구동방법은, 상기 제1 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과, 상기 제1 및 제2 저장 커패시터의 각각 의 양쪽 전극 사이의 전압의 합을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 제1 트랜지스터에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제2 전압에 집속시키는 제2 스텝과, 상기 제1 저장 커패시터의 양쪽 전극 사이에 보유된 제3 전압을 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제3 스텝을 포함하고, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해서 상기 제1 및 제2 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해서 상기 제3 스텝에서 상기 제2 트랜지스터가 비도통 상태이다.
표시장치를 구동하는 각 방법에 있어서, 상기 제1 및 제2 스텝과, 상기 제3 스텝에서, 상기 제2 전원선에 인가되는 전압은 다르다는 점에 유념한다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖고, 상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 내지 제3 전원선과, 커패시터 라인을 가지며, 상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며, 상기 제1 및 제2 저장 커패시터가 서로 병렬로 접속되어 있는 표시장치의 구동 방법은, 상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제3 전원선에 인가된 전압과 상기 커패시 터 라인에 인가된 전압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과, 상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제2 전압에 집속시키는 제2 스텝과, 상기 제2 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 발광소자에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제3 전압에 집속시키는 제3 스텝과, 상기 제2 전압 및 상기 제3 전압에 근거한 제4 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제4 스텝을 포함하고, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해서 상기 제1 내지 제3 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해서 상기 제4 스텝에서 상기 제2 트랜지스터가 비도통 상태이다.
본 발명의 또 다른 특징에 의하면, 발광소자를 구비한 화소를 갖고, 상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 내지 제3 전원선과, 커패시터 라인을 가지며, 상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며, 상기 제1 및 제2 저장 커패시터가 서로 직 렬로 접속되어 있는 표시장치의 구동 방법은, 상기 제1 및 제2 저장 커패시터 각각의 양쪽 전극 사이의 각 전압을, 상기 제3 전원선에 인가된 전압과 상기 커패시터 라인에 인가된 전압과의 차에 대응하는 제1 전압으로 집속시키는 제1 스텝과, 상기 제1 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제2 전압으로 집속시키는 제2 스텝과, 상기 제1 및 제2 저장 커패시터 각각의 양쪽 전극 사이의 전압의 합을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 발광소자에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제3 전압에 집속시키는 제3 스텝과, 상기 제1 저장 커패시터의 양쪽 전극 사이에 보유된 제4 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제4 스텝을 포함하고, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해 상기 제1 내지 제3 스텝에서, 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해 상기 제4 스텝에서, 상기 제2 트랜지스터가 비도통 상태이다.
표시장치를 구동하는 각 방법에 있어서, 상기 제1 내지 제3 스텝과, 상기 제4 스텝에서, 상기 제2 전원선에 인가되는 전압은 다르다는 점에 유념한다.
트랜지스터의 구조로 인해서, 소스와 드레인을 구별하는 것이 곤란하다. 한층 더, 회로의 동작에 의존해서, 전위의 높이가 바뀌는 경우도 있다. 따라서, 본 명세서중에서는, 소스와 드레인은 각각 특히 한정되지 않고, 제1 전극 및 제2 전극이라고 칭한다. 예를 들면, 제1 전극이 소스인 경우에는, 제2 전극을 드레인이라고 칭하고, 반대로 제1 전극이 드레인인 경우에는, 제2 전극을 소스라고 칭한다.
본 발명에 있어서, 하나의 화소는 하나의 컬러 소자를 나타낸다는 점에 유념한다. 따라서, R(적색), G(녹색), 및 B(청색)의 컬러 소자를 포함하는 컬러 표시장치의 경우에, 화상의 최소 유닛은 R, G, B의 3개의 화소를 포함한다. 컬러 소자는 3개의 컬러에 한정되지 않고, 3개 이상의 컬러를 사용하거나 RGB 이외의 컬러를 사용해도 된다는 점에 유념한다. 예를 들면, 흰색을 추가해서 R,G,B, 및 W(흰색)을 사용해도 된다. 또한, 예를 들면, 황색, 시안, 마젠타 등의 1개 이상의 컬러가 첨가된 R, G, B를 사용해도 된다. 또, 예를 들면, RGB 중 적어도 하나의 컬러로서, 같은 컬러를 첨가해도 된다. 예를 들면, R,G,B1 및 B2를 사용해도 된다. 양쪽 B1 및 B2는 청색이지만 서로 다른 파장을 갖는다. 그러한 컬러 소자를 사용함으로써, 실제와 많이 비슷한 표시를 행하여 전력 소비를 줄일 수 있다. 복수의 영역을 이용해서 하나의 컬러 소자의 밝기를 제어해도 된다는 점에 유념한다. 이 경우에, 하나의 컬러 소자는 하나의 화소로서 간주하고, 그것의 밝기가 제어되는 각 영역은 서브 화소로서 간주한다. 그리고, 예를 들면, 에어리어 계조를 행하는 경우에는, 하나의 컬러 소자마다 밝기가 제어되고, 계조가 전체 영역에 나타나는 복수의 영역이 있으며, 밝기가 제어되는 각 영역은 서브 화소로서 간주한다. 그리고, 그 경우에, 하나의 컬러 소자는 복수의 서브 화소를 포함한다. 또한, 이 경우에, 표시에 기여하는 영역의 사이즈는 서브 화소에 따라 다를 수도 있다. 또, 하나의 컬러 소자마 다, 즉 하나의 컬러 소자를 구성하는 복수의 서브 화소마다 복수의 밝기가 제어되는 영역에 있어서, 뷰잉 각(viewing angle)은 각각에 공급된 신호가 약간 다르게 되도록 확장되어도 된다.
본 발명에 있어서, 화소는 매트릭스 형태로 배열되어 있는 경우를 포함한다는 점에 유념한다. 여기에서, "화소가 매트릭스 형태로 배열되어 있다"라는 것은, 화소가 수직방향 또는 수평방향으로 일직선상에 일렬로 배열되어 있는 배열의 경우, 또는 화소가 눈금선 상에 자연 그대로 배열되어 있는 배열의 경우를 포함한다. 그리고, 3개의 컬러 소자의 도트는, 3개의 컬러 소자(예를 들면, R, G, B)를 이용해서 풀 컬러 표시를 행하는 경우의 소위 델타 배열과 더 나아가서 베이어(Bayer) 배열을 갖는다.
본 발명에 있어서, 다양한 형태의 트랜지스터를 적용할 수 있다는 점에 유념한다. 그리고, 적용가능한 트랜지스터의 종류는 한정되지 않는다. 그러므로, 비정질 실리콘 또는 다결정 실리콘으로 대표되는 비단결정 반도체막을 갖는 박막 트랜지스터(TFT) 등을 적용할 수 있다. 따라서, 대형 기판 또는 투명 기판 위에, 제조 온도가 높지 않더라도, 저비용으로 또는 트랜지스터를 통해서 빛을 투과시킴으로써 표시장치를 제조할 수 있다. 또한, 반도체 기판 또는 SOI 기판을 사용해서 형성되는 MOS 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 적용할 수 있다. 따라서, 편차가 적은 트랜지스터를 제조할 수 있고, 전류 공급 능력이 높은 트랜지스터를 제조할 수 있으며, 사이즈가 작은 트랜지스터를 제조할 수 있고, 또는 전력소비가 적은 회로를 형성할 수 있다. 또한, ZnO, a-InGaZnO, SiGe, 또는 GaAs 등의 화합물 반도체를 이용한 트랜지스터, 더 나아가서 트랜지스터를 얇게 한 박막 트랜지스터 등이 적용가능하다. 따라서, 표시장치는 제조온도가 높지 않은 경우나 상온에서도, 또는 열 저항이 낮은 기판 위에, 예를 들면 플라스틱 기판 또는 필름 기판 위에 직접 트랜지스터를 형성함으로써, 표시장치를 제조할 수 있다. 또, 잉크젯 또는 프린팅 방법을 이용하여 제조되는 트랜지스터도 적용가능하다. 따라서, 상온도에서, 낮은 진공도에서, 또는 대형 기판으로, 표시장치를 제조할 수 있다. 또한, 마스크(레티클)를 이용하지 않고 표시장치를 제공할 수 있으므로, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 더 나아가서, 유기 반도체나 카본 나노튜브를 사용한 트랜지스터, 또는 그 외의 트랜지스터를 적용할 수 있다. 따라서, 트랜지스터는 가요성 기판 위에 형성될 수 있다. 수소 또는 할로겐도 비단결정 반도체막에 포함되어도 된다는 점에 유념한다. 또한, 트랜지스터가 배치되어 있는 기판의 종류로서 다양한 기판이 사용될 수 있고, 그 기판은 특정한 것에 한정되지 않는다. 그리고, 트랜지스터는 예를 들면, 단결정 기판, SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 종이 기판, 셀로판 기판, 석재 기판, 스테인레스 스틸 기판, 스테인레스 스틸 포일을 갖는 기판 등에 배치될 수 있다. 또한, 트랜지스터가, 어떤 하나의 기판 위에 형성되어도 되고, 그 후에 트랜지스터가 다른 기판으로 이동하여 다른 기판 위에 배치된다. 이들 기판을 이용함으로써, 바람직한 특성을 갖는 트랜지스터를 형성할 수 있고, 전력소비가 적은 트랜지스터를 형성할 수 있으며, 부서질 것 같지 않은 장치를 취득할 수 있고, 또는 열 저항을 트랜지스터에 줄 수 있다.
본 발명에 기술한 스위치로서는, 다양한 형태의 것을 사용할 수 있는데, 예를 들면, 전기 스위치, 기계 스위치 등이 있다. 즉, 스위치는 특히 전류 흐름을 제어할 수 있으면 한정되지 않고, 다양한 스위치를 사용할 수 있다. 예를 들면, 스위치는 트랜지스터, 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, 다이오드에 접속된 트랜지스터 등), 사이리스터, 또는 그것의 조합인 로직 회로일 수도 있다. 그리고, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터는 단순히 스위치로서 동작하므로, 트랜지스터의 극성(도전형)은 특히 한정되지 않는다. 그러나, 더 낮은 오프 전류가 소망되는 경우에는, 오프 전류가 낮은 극성을 갖는 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 갖는 트랜지스터로서는, LDD 영역이 설치된 트랜지스터, 멀티-게이트 구조를 갖는 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 동작하는 트랜지스터가, 그것의 소스 단자의 전위가 더 낮은 전위측 전원(VSS, GND, 또는 0V 등)에 인접한 상태에서 동작하는 경우에는 N채널 트랜지스터를 사용하는 것이 바람직하지만, 트랜지스터가, 그것의 소스 단자의 전위가 더 높은 전위측 전원(VDD 등)에 인접한 상태에서 동작하는 경우에는 P채널 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, 게이트-소스 전압의 절대값이 증가할 수 있고, 트랜지스터가 용이하게 스위치로서 동작하기 때문이다. 스위치는 N채널 트랜지스터와 P채널 트랜지스터 양쪽을 모두 이용한 CMOS형일 수도 있다. CMOS형 스위치를 사용하는 경우에는, P채널형 또는 N채널형 중 어느 것인가의 스위치가 도통되면 전류를 흐르게 할 수 있다. 따라서, 트랜지스터는 용이하게 스위치로서 기능을 한다. 예를 들면, 스위치로의 입력 신호의 전압이 높거나 낮은 경우에 도 전압이 적절하게 출력될 수 있다. 또한, 스위치를 온 또는 오프하기 위한 신호의 전압 절대값을 낮출 수 있기 때문에, 전력 소비를 감소시킬 수 있다.
본 발명에 있어서, "어떤 물체 위에 형성되어 있다"란 반드시 "어떤 물체와 직접 접하고 있다." 는 것을 말하는 것은 아니다. 이것은, 직접 접하고 있지 않은 경우, 즉 다른 물체가 삽입되어 있는 경우를 포함한다. 따라서, 예를 들면, 층 B가 층 A 위에 형성되어 있는 경우는, 층 B가 층 A 위에 형성되어 층 A와 직접 접해 있는 경우와, 다른 층(예를 들면, 층 C, 층 D 등)이 층 A 위에 형성되어 층 A와 직접 접해 있고, 또 층 B가 층 A 위에 형성되어 층 A와 직접 접해 있는 경우를 포함한다. 또한, 반드시 "어떤 물체와 직접 접해 있다" 라고 언급하지 않는 "어떤 물체 위"란도 동일한 것을 말할 수 있고, 어떤 물체가 삽입되어 있는 경우가 포함된다. 따라서, 예를 들면, 층 B가 층 A 위에 형성되어 있는 경우는, 층 B가 층 A 위에 형성되어 층 A와 직접 접해 있는 경우와, 다른 층(예를 들면, 층 C, 층 D 등)이 층 A 위에 형성되어 층 A와 직접 접해 있고, 또 층 B가 층 A 위에 형성되어 층 A와 직접 접해 있는 경우를 포함한다. 직접 접해 있고, 직접 접해 있지 않은 경우를 포함하는 "어떤 물체 바로 아래" 또는 "어떤 물체 아래"라는 것도 동일한 것을 말한다는 점에 유념한다.
각종 형태를 이용해서 또는 각종 표시소자를 가지고 본 발명의 표시장치를 제조할 수 있다는 점에 유념한다. 예를 들면, 전자기 작용에 의해 콘트라스트가 변하는 디스플레이 미디어, 즉, EL 소자(유기 EL 소자, 무기 EL 소자, 또는 유기 재료와 무기 재료를 포함하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크, GLV(grating light valve), PDP(plasma display panel), DMD(digital micromirror device), 압전 세라믹 디스플레이, 또는 카본 나노튜브 등을 적용할 수 있다. EL 디스플레이는 EL 소자를 이용한 표시장치로서 사용되고, FED(Field Emission Display), SED(Surface-Conduction Electron-emitter Display)형 평판 디스플레이 등이 전자 방출 소자를 이용한 표시장치로서 사용되며, 액정 디스플레이, 전달가능한 액정 디스플레이, 반 전달가능한 액정 디스플레이, 또는 반사형 액정 디스플레이가 액정 소자를 이용한 표시장치로서 이용되고, 전자 페이퍼가 전자 잉크를 이용한 표시장치로서 이용된다.
본 발명의 발광소자는 이 발광소자를 통해서 흐르는 전류의 값에 의존해서 발광 휘도를 제어할 수 있는 소자를 칭한다는 점에 유념한다. 전형적으로, EL 소자를 적용할 수 있다. EL 소자 이외에, 예를 들면, FED(Field emission display) 또는 FED의 한 종류인 SED(Surface-conduction Electron-emitter Display)에 사용된 소자 등의 발광소자를 적용할 수 있다.
본 발명에 있어서, "접속되어 있다"란, 전기적으로 접속되어 있는 것과 같은 뜻이라는 점에 유념한다. 따라서, 본 발명이 개시하는 구성에 있어서, 소정의 접속 관계 이외에도, 그 사이에 전기적인 접속을 가능하게 하는 다른 소자(예를 들면, 그 외의 소자, 스위치 등)이 배치되어 있어도 된다.
본 발명의 표시장치는, 발광소자를 통해서 흐르는 전류를 제어할 수 있기 때문에, 1수평 주사 기간 내에 신호선을 충분하게 충전시킬 수 있다. 이에 따라, 저계조를 표시시키는 경우에도 정확하게 표시를 행할 수 있게 된다. 또한, 발광소자 를 통해서 흐르는 전류는, 트랜지스터의 임계값 전압이나 이동도에 의존하지 않고 결정되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다. 이에 따라, 발광소자의 휘도의 편차를 감소시킬 수 있고, 화질을 향상시킬 수 있다.
이하, 본 발명의 실시 예에 대해서 도면을 참조하면서 설명한다. 그러나, 다양한 변경 및 변형은 본 발명이 속하는 기술분야의 당업자에게는 명백하다는 것을 용이하게 이해하게 된다. 따라서, 그러한 변경 및 변형이 본 발명의 취지 및 그 범위에서 일탈하지 않으면, 본 발명에 포함되는 것으로 구성되어야 한다.
(실시 예 1)
우선, 본 실시 예의 표시장치에 있어서의 화소 회로의 기본적 구성에 대해서, 도 1을 참조해서 설명한다. 발광소자로서, EL 소자를 예에 들어서 설명한다.
도 1은, 본 실시 예의 화소 회로의 회로도를 도시한 도면이다. 본 실시 예의 화소 회로는, 제1∼제5 트랜지스터 101∼105, 제1 및 제2 저장 커패시터 106, 107, 신호선 108, 제1∼제4 주사선 109∼112, 제1 및 제2 전원선 113, 114, 커패시터 라인 115, 발광소자 116, 전류원 회로 117로 구성되어 있다. 또한, 전류원 회로 117은, 각 신호선(각 열)에 배치되어 있다.
또한, 도 1에 나타낸 화소 회로에서는, 트랜지스터 101∼105은 모두 P채널형이라는 점에 유념하자.
제1 트랜지스터 101의 게이트 전극은, 제2 트랜지스터 102의 제1 전극, 제3 트랜지스터 103의 제1 전극, 제4 트랜지스터 104의 제2 전극, 및 제2 저장 커패시터 107의 제1 전극에 접속되고, 제1 트랜지스터의 제1 전극은, 제1 전원선 113에 접속되며, 제1 트랜지스터의 제2 전극은, 제4 트랜지스터 104의 제1 전극 및 제5 트랜지스터 105의 제1 전극에 접속되어 있다. 제2 트랜지스터 102의 게이트 전극은, 제1 주사선 109에 접속되고, 제2 트랜지스터의 제2 전극은, 신호선 108에 접속되어 있다. 제3 트랜지스터 103의 게이트 전극은, 제2 주사선 110에 접속되고, 제3 트랜지스터의 제2 전극은, 제1 저장 커패시터 106의 제1 전극에 접속되어 있다. 제4 트랜지스터 104의 게이트 전극은, 제3 주사선 111에 접속되어 있다. 제5 트랜지스터 105의 게이트 전극은, 제4 주사선 112에 접속되고, 제5 트랜지스터의 제2 전극은, 발광소자 116의 제1 전극에 접속되어 있다. 제1 저장 커패시터 106의 제2 전극은, 커패시터 라인 115에 접속되어 있다. 제2 저장 커패시터 107의 제2 전극은, 커패시터 라인 115에 접속되어 있다. 발광소자 116의 제2 전극은, 제2 전원선 114에 접속되어 있다.
다음에, 본 실시 예의 화소 회로의 동작에 대해서, 도 2∼도 5를 참조하여 설명한다.
도 2는, 신호선 108 및 제1∼제4 주사선 109∼112에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 도 3∼도 5에 나타낸 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 제1∼제3 기간 T1∼T3의 3개의 기간으로 분할한다.
도 3∼도 5는, 각 기간에 있어서의 본 실시 예의 화소 회로의 접속 상태를 도시한 도면이다. 또한, 도 3∼도 5에 있어서, 실선으로 나타낸 장소는 도통하고 있고, 파선으로 나타낸 장소는 도통하지 않고 있는 것을 나타낸다.
우선, 제1 기간 T1에 있어서의 화소 회로의 동작에 대해서, 도 3을 참조하여 설명한다. 도 3은, 제1 기간 T1에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제1 기간 T1에서는, 제2 및 제3 주사선 110, 111이 L레벨로 있어, 제3 및 제4 트랜지스터 103, 104가 온 한다. 또한, 제1 및 제4 주사선 109, 112가 H 레벨로 있어, 제2 및 제5 트랜지스터 102, 105가 오프한다. 이에 따라 제1 트랜지스터 101은 다이오드 접속의 상태가 되고, 병렬 접속된 제1 및 제2 저장 커패시터 106, 107에 전류가 흘러, 제1 및 제2 저장 커패시터 106, 107이 모두 충전된다. 제1 및 제2 저장 커패시터 106, 107은, 제1 및 제2 저장 커패시터 106, 107에 보유된 전압이 전원전압 VDD와 제1 트랜지스터 101의 임계값 전압│Vth│의 차에 해당하는 전압, 즉, VDD-│Vth│이 될 때까지 충전된다. 제1 및 제2 저장 커패시터 106, 107에 보유된 전압이 VDD-│Vth│이 되면, 제1 트랜지스터 101은 오프하고, 제1 및 제2 저장 커패시터 106, 107에 전류가 흐르지 않는다.
이상의 동작에 의해, 제1 기간 T1에서는, 제1 및 제2 저장 커패시터 106, 107에 제1 트랜지스터 101의 임계값 전압 │Vth│이 보유된다.
다음에, 제2 기간 T2에 있어서의 화소 회로의 동작에 대해서, 도 4를 참조하여 설명한다. 도 4는, 제2 기간 T2에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제2 기간 T2에서는, 제1 및 제3 주사선 109, 111이 L레벨이 되고, 제2 및 제4 트랜지스터 102, 104가 온 한다. 또한, 제2 및 제4 주사선 110, 112가 H 레벨이 되고, 제3 및 제5 트랜지스터 103, 105가 오프한다. 또한, 신호선 108에는, 전류원 회로 117로부터 비디오 신호 전류 Idata가 흐른다. 이에 따라, 제1 트랜지스터 101은 다이오드 접속의 상태가 되고, 제2 저장 커패시터 107에 전류가 흘러, 제2 저장 커패시터 107이 충전된다. 이때, 신호선 108에는 비디오 신호 전류 Idata가 흐르고 있기 때문에, 제1 트랜지스터 101의 드레인과 소스를 통해서는 Idata가 흐른다. 따라서, 제1 트랜지스터 101의 게이트-소스 전압은, 제1 트랜지스터 101이 Idata를 흐르게 하는데 필요한 전압이 된다. 이때의 제1 트랜지스터 101의 게이트-소스 전압을 Vgs(T2)이라고 간주하면, 비디오 신호 전류 Idata는 이하의 식 (1)과 같이 표현된다. 기간 T2에서의 제1 트랜지스터 101의 게이트-소스 전압 Vgs(T2)은 이하의 식 (2)와 같이 표현된다.
그러나, β은, 트랜지스터의 이동도나 사이즈, 산화막의 용량 등으로 주어지는 정수다.
제1 저장 커패시터 107은, 제2 저장 커패시터 107에 보유된 전압이, 전원전 압 VDD와 제1 트랜지스터 101의 게이트-소스 전압│Vgs(T2)│의 차에 해당하는 전압, 즉, VDD-│Vgs(T2)│이 될 때까지 충전된다. 제2 저장 커패시터 107에 보유된 전압이 VDD-│Vgs(T2)│이 되면, 제1 트랜지스터 101은 오프하고, 제2 저장 커패시터 107에 전류가 흐르지 않게 된다. 제1 저장 커패시터 106의 제1 전극이 부유 상태가 되기 때문에, 제1 기간 T1에서 보유된 전압 VDD-│Vth│이 그대로 보유된다.
이상의 동작에 의해, 제2 기간 T2에서는, 제1 트랜지스터 101이 비디오 신호 전류 Idata를 흐르게 하는데 필요한 게이트-소스 전압│Vgs(T2)│이 제2 저장 커패시터 107에 보유된다.
다음에, 제3 기간 T3에 있어서의 화소 회로의 동작에 대해서, 도 5를 참조하여 설명한다. 도 5는, 제3 기간 T3에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제3 기간 T3에서는, 제2 및 제4 주사선 110, 112가 L 레벨이 되어, 제3 및 제5 트랜지스터 103, 105가 온한다. 또한, 제1 및 제3 주사선 109, 111이 H 레벨이 되어, 제2 및 제4 트랜지스터 102, 104가 오프한다. 이에 따라, 우선, 제1 및 제2 저장 커패시터 106, 107이 병렬로 접속된다. 이때, 제1 및 제2 저장 커패시터 106, 107에 보유된 전압을 Vc(T3)라고 간주하면, Vc(T3)은 이하의 식 (3)과 같이 표현된다.
또한, C1은 제1 저장 커패시터 106의 용량, C2는 제2 저장 커패시터 107의 용량을 의미한다.
제1 트랜지스터 101의 게이트 전극에는, 제1 및 제2 저장 커패시터 106 및 107에 보유된 전압 │Vc(T3)│이 더해진다. 따라서, 기간 T3에서의 제1 트랜지스터 101의 게이트-소스 전압을 Vgs(T3)라고 간주하면, Vgs(T3)은 이하의 식 (4)와 같이 표현된다. 또한, 기간 T3에서는, 제1 및 제2 저장 커패시터 106, 107을 병렬 접속함으로써 전하가 분배되기 때문에, 기간 T3에서의 제1 트랜지스터 101의 게이트-소스 전압│Vgs(T3)│은, 기간 T2에서의 제1 트랜지스터 101의 게이트-소스 전압│Vgs(T2)│보다도 작다.
따라서, 제1 트랜지스터 101의 드레인과 소스를 통해서 흐르는 전류 IOLED는 이하의 식 (5)와 같이 표현되고, 이 전류는 제5 트랜지스터 105를 통과해서 발광소자 116을 통해서 흘러, 발광소자 116이 발광한다. 또한, 기간 T3에서의 제1 트랜지스터 101의 게이트-소스 전압이 기간 T2에서의 것보다 작기 때문에, 기간 T3에서 제1 트랜지스터 101의 드레인과 소스를 통해서 흐르는 전류 IOLED는, 기간 T2에서 제1 트랜지스터 101의 드레인과 소스를 통해서 흐르는 전류 Idata보다 작다.
이상의 동작에 의해, 제3 기간 T3에서는, 발광소자 116에 비디오 신호 전류Idata보다 작은 전류IOLED가 흘러, 발광소자 116이 발광한다.
식 (5)에 나타나 있는 바와 같이, 발광소자 116에 흐르는 전류 IOLED는, 제1 트랜지스터 101의 임계값 전압 Vth나 이동도(정수 β에 포함됨)에 의존하지 않고 표현되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다.
또한, 발광소자 116에 흐르는 전류 IOLED는, 비디오 신호 전류 Idata보다 [C2/(C1+C2)]2배 정도 작은 값이기 때문에, 전류 IOLED보다 [(C1+C2)/C2]2배만큼 큰 전류를 비디오 신호 전류 Idata로서 흐르게 하는 것이 가능하다. 이에 따라, 1수평 주사 기간 내에 신호선의 배선 용량을 충분하게 충전시킬 수 있어, 저계조를 표시시키는 경우에도 정확하게 표시시키는 것이 가능해진다.
또한, 발광소자 116을 통해서 흐르는 IOLED는, 제1 및 제2 저장 커패시터 106 및 107의 용량 비에 의존하고, 이 용량 비가 일정하면, IOLED도 일정하다. 여기서, 제1 및 제2 저장 커패시터는 일반적으로 동일한 공정으로 형성되기 때문에, 표시장치를 제조하는 중에 마스크 패턴의 오정렬이 야기되는 경우에도, 용량 오류는 제1 및 제2 저장 커패시터 106 및 107에서 거의 동일한 비율이다. 따라서, 제조 오류가 있는 경우라도, 값 [C1/(C1+C2)]의 실질적으로 일정한 값을 유지하고, IOLED의 실질적으로 일정한 값을 유지하는 것이 가능하다.
상기와 같이, 본 실시 예의 화소 구성에 의하면, 트랜지스터의 임계값의 편차를 보상하여, 휘도의 편차를 줄일 수 있기 때문에 화질을 향상시킬 수 있다.
또한, 도 1에서는, 제2 전원선 및 커패시터 라인의 전위는 접지 전위(GND)이지만, 본 발명은 이것에 한정되지 않는다. 전원전압 VDD와 제1 트랜지스터 101의 임계값 전압│Vth│의 차인 VDD-│Vth│보다도 낮은 전위이면 어떠한 전위든 수용할 수 있다.
본 실시 예에서는, 저장 커패시터를 금속 또는 MOS 트랜지스터로 형성해도 된다는 점에 유념하자. 특히, 저장 커패시터를 MOS 트랜지스터로 형성하면, 저장 커패시터의 점유 영역을, 저장 커패시터를 금속으로 형성하는 경우보다 더 줄일 수 있어, 화소의 개구률(aperture ratio)을 증가시킬 수 있다.
예를 들면, 도 67 및 68은, 도 1에 나타낸 화소 회로에 있어서의 MOS 트랜지스터로 저장 커패시터를 형성하는 경우의 예를 각각 나타낸다.
도 67은 P채널 트랜지스터로 제1 및 제2 저장 커패시터 106 및 107을 형성하는 경우를 나타낸다. 각 저장 커패시터가 P채널 트랜지스터로 형성되는 경우, 전하를 보유하기 위해서 채널 영역을 P채널 트랜지스터로 유도할 필요가 있다. 따라서, P채널 트랜지스터의 게이트 전극의 전위를, P채널 트랜지스터의 제1 전극 및 제2 전극의 전위보다 더 많이 줄여야 한다. 그 사이에, 제1 및 제2 저장 커패시터 106 및 107에서, 도 1에 나타낸 화소 회로의 경우에는, 제1 전극의 전위가 제2 전극의 전위보다 높다. 따라서, P채널 트랜지스터가 저장 커패시터로서 기능을 하기 위해서는, P채널 트랜지스터의 제1 및 제2 전극이, 제1 트랜지스터(101)의 게이트 전극과 제4 트랜지스터 104의 제2 전극에 접속되는 제1 및 제2 저장 커패시터 106 및 107의 제1 전극으로서 기능하게 된다. 또한, P채널 트랜지스터의 게이트 전극은 커패시터 라인 115에 접속되는 제1 및 제2 저장 커패시터 106 및 107의 제2 전극으로서 기능을 하게 된다.
도 68은 N채널 트랜지스터로 제1 및 제2 저장 커패시터 106 및 107을 형성하는 경우를 나타낸다. 각 저장 커패시터가 N채널 트랜지스터로 형성되는 경우, 전하를 보유하기 위해서 채널 영역을 N채널 트랜지스터로 유도할 필요가 있다. 따라서, N채널 트랜지스터의 게이트 전극의 전위를, N채널 트랜지스터의 제1 전극 및 제2 전극의 전위보다 더 많이 줄여야 한다. 따라서, N채널 트랜지스터가 저장 커패시터로서 기능하기 위해서는, N채널 트랜지스터의 게이트 전극이, 제1 트랜지스터 101의 게이트 전극과 제4 트랜지스터 104의 제2 전극에 접속되는 제1 및 제2 저장 커패시터 106 및 107의 제1 전극으로서 기능을 하게 된다. 또한, N채널 트랜지스터의 제1 및 제2 전극은 커패시터 라인 115에 접속되는 제1 및 제2 저장 커패시터 106 및 107의 제2 전극으로서 기능을 하게 된다.
본 실시 예에서와 같이, MOS 트랜지스터로 제1 및 제2 저장 커패시터 106 및 107을 형성하는 경우에, MOS 트랜지스터의 임계값 전압보다 큰 전압은, 언제나 제1 트랜지스터 101의 게이트 전극과 커패시터 라인 115 사이에 제1 및 제2 저장 커패 시터를 접속함으로써 MOS 트랜지스터의 게이트와 소스 사이에 인가된다. 따라서, MOS 트랜지스터는 변함없이 저장 커패시터로서 기능을 할 수 있게 된다. 이와 같이, 화소 회로의 동작 과정 중에 원하는 전압을 적당히 저장 커패시터에 보유할 수 있다.
도 1에 나타낸 화소 회로에서는, 제1∼제5 트랜지스터 101∼105은 모두 P채널형이지만, 이들 트랜지스터를 모두 N채널 트랜지스터로 할 수 있다는 점에 유념하자. 여기에서, 제1∼제5 트랜지스터를 모두 N채널형이라고 했을 경우의 구성을, 도 6에 나타낸다.
도 6의 화소 회로는, 제1∼제5 트랜지스터 601∼605, 제1 및 제2 저장 커패시터 606 및 607, 신호선 608, 제1∼제4 주사선 609∼612, 제1 및 제2 전원선 613 및 614, 커패시터 라인 615, 발광소자 616, 전류원 회로 617을 포함한다. 전류원 회로 617은, 각 신호선(각 열)에 배치되어 있다는 점에 유념한다.
제1 트랜지스터 601의 게이트 전극은, 제2 트랜지스터 602의 제1 전극, 제3 트랜지스터 603의 제1 전극, 제4 트랜지스터 604의 제2 전극, 및 제2 저장 커패시터 607의 제1 전극에 접속되고, 제1 트랜지스터의 제1 전극은, 제1 전원선 613에 접속되며, 제1 트랜지스터의 제2 전극은, 제4 트랜지스터 604의 제1 전극 및 제5 트랜지스터 605의 제1 전극에 접속되어 있다. 제2 트랜지스터 602의 게이트 전극은, 제1 주사선 609에 접속되고, 제2 트랜지스터의 제2 전극은, 신호선 608에 접속되어 있다. 제3 트랜지스터 603의 게이트 전극은, 제2 주사선 610에 접속되고, 제3 트랜지스터의 제2 전극은, 제1 저장 커패시터 606의 제1 전극에 접속되어 있다. 제 4 트랜지스터 604의 게이트 전극은, 제3 주사선 611에 접속되어 있다. 제5 트랜지스터 605의 게이트 전극은, 제4 주사선 612에 접속되고, 제5 트랜지스터의 제2 전극은, 발광소자 616의 제2 전극에 접속되어 있다. 제1 저장 커패시터 606의 제2 전극은, 커패시터 라인 615에 접속되어 있다. 제2 저장 커패시터 607의 제2 전극은, 커패시터 라인 615에 접속되어 있다. 발광소자 616의 제1 전극은, 제2 전원선 614에 접속되어 있다.
다음에 본 실시 예의 화소 회로의 동작에 대해서, 도 7을 사용하여 설명한다.
도 7은, 신호선 608 및 제1∼제4 주사선 609∼612에 입력된 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 제1∼제5 트랜지스터가 모두 N채널형이기 때문에, 제1∼제4 주사선 609∼612에 입력된 펄스의 타이밍의 H 레벨 및 L 레벨이, 모든 트랜지스터가 P채널형일 경우(도 2)에 대하여 반전되어 있다. 또한, 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 제1∼제3 기간 T1∼T3의 3개의 기간으로 분할한다.
제1∼제3 기간 T1∼T3에 있어서의 도 6의 화소 회로의 동작은, 도 1에 나타낸 화소 회로의 동작과 같다. 즉, 제1 기간 T1에서는, 제1 및 제2 저장 커패시터 606 및 607에 제1 트랜지스터 601의 임계값 전압│Vth│을 보유한다. 다음에, 제2 기간 T2에서는, 제1 트랜지스터 601이 비디오 신호 전류 Idata를 흐르게 하는데 필요한 게이트-소스 전압│Vga(T2)│을 제2 저장 커패시터 607에 보유한다. 그리고, 제3 기간 T3에서는, 발광소자 616에 비디오 신호 전류 Idata보다 작은 전류 IOLED가 흘러, 발광소자 616이 발광한다. 또한, 발광소자 616에 흐르는 전류 IOLED는, 도 1에서 나타낸 화소 회로와 마찬가지로 식 (5)으로 표현된다.
도 6에 나타낸 화소 회로에 있어서도, 발광소자 616을 통해서 흐르는 전류 IOLED는, 제1 트랜지스터 601의 임계값 전압 Vth나 이동도(정수 β에 포함됨)에 의존하지 않고 표현되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다.
또한, 발광소자 616을 통해서 흐르는 전류 IOLED는, 비디오 신호 전류 Idata보다 [C2/(C1+C2)]2배 정도 작은 값이기 때문에, 전류 IOLED보다 [(C1+C2)/C2]2배만큼 큰 전류를 비디오 신호 전류 Idata로서 흐르는 것이 가능해진다. 이에 따라, 1수평 주사 기간 내에 신호선을 충분하게 충전시킬 수 있어, 저계조를 표시시키는 경우에도 정확하게 표시시키는 것이 가능해진다.
또한, 발광소자 616을 통해서 흐르는 IOLED는, 제1 및 제2 저장 커패시터 606 및 607의 용량 비에 의존하고, 이 용량 비가 일정하면, IOLED도 정하다. 여기서, 제1 및 제2 저장 커패시터는 일반적으로 동일한 공정으로 형성되기 때문에, 표시장치를 제조하는 중에 마스크 패턴의 오정렬이 야기되는 경우에도, 용량 오류는 제1 및 제2 저장 커패시터 606 및 607에서 거의 동일한 비율이다. 따라서, 제조 오류가 있는 경우라도, 값 [C1/(C1+C2)]의 실질적으로 일정한 값을 유지하고, IOLED의 실질적으로 일정한 값을 유지하는 것이 가능하다.
또한, 도 6에 나타낸 화소 회로에 있어서, MOS 트랜지스터로 제1 및 제2 저장 커패시터 606 및 607을 형성하는 경우에, MOS 트랜지스터의 임계값 전압보다 큰 전압은, 언제나 제1 트랜지스터 601의 게이트 전극과 커패시터 라인 615 사이에 제1 및 제2 저장 커패시터를 접속함으로써 MOS 트랜지스터의 게이트와 소스 사이에 인가된다. 따라서, MOS 트랜지스터는 변함없이 저장 커패시터로서 기능할 수 있게 된다. 이와 같이, 화소 회로의 동작 과정 중에 원하는 전압을 적당히 저장 커패시터에 보유할 수 있다
상기와 같이, 본 실시 예의 화소 구성에 의하면, 트랜지스터의 임계값의 편차를 보상하여, 휘도의 편차를 줄일 수 있기 때문에 화질을 향상시킬 수 있다
본 실시 예에서는 제1 전원선의 전위를 접지 전위(GND)라고 했지만, 본 발명은 이것에 한정되지 않는다. 전위가 전원전압 VDD와 제1 트랜지스터 601의 임계값 전압│Vth│와의 차인 VDD-│Vth│보다도 낮은 전위이면 어떠한 전위든 수용할 수 있다. 또한, 커패시터 라인의 전위는 전원전압 VDD이지만, 본 발명은 이것에 한정되지 않는다. 전위가 제1 트랜지스터 601의 임계값 전압│Vth│보다도 높으면 어떠한 전위든 수용할 수 있다.
본 실시 예에서는 트랜지스터들이 P채널형 또는 N채널형으로 모두 형성될 수 있는 제1∼제5 트랜지스터와 같은 도전형을 갖지만, 본 발명은 이것에 한정되지 않 는다는 점에 유념하자. P채널 트랜지스터와 N채널 트랜지스터를 모두 사용해서 회로를 구성해도 좋다.
예를 들면, 제2 및 제4 트랜지스터를 N채널형으로 형성해도 되고, 제1, 제3, 제5 트랜지스터를 P채널형으로 형성해도 된다. 이 화소 회로를 도 8에 나타낸다. 또한, 신호선 및 제1∼제4 주사선에 입력된 비디오 신호 전류 및 펄스의 타이밍을 도 9에 나타낸다.
도 8의 화소 회로는, 제1∼제5 트랜지스터 801∼805, 제1 및 제2 저장 커패시터 806, 807, 신호선 808, 제1∼제4 주사선 809∼812, 제1 및 제2 전원선 813, 814, 커패시터 라인 815, 발광소자 816, 전류원 회로 817을 포함한다. 전류원 회로 817은, 각 신호선(각 열)에 배치되어 있다는 점에 유념한다.
도 8에 나타낸 회로 구성에서는, 도 9에 나타낸 바와 같이, 제1 주사선과 제2 주사선에 입력된 펄스의 타이밍이 같기 때문에, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선으로 제어할 수 있다. 마찬가지로, 제3 주사선과 제4 주사선에 입력된 펄스의 타이밍이 같기 때문에, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선으로 제어할 수 있다. 여기에서, 제2 트랜지스터와 제3 트랜지스터를 제1 주사선에 의해 제어하고, 제4 트랜지스터와 제5 트랜지스터를 제3 주사선에 의해 제어했을 경우의 예를 도 50에 나타낸다.
또한, 다른 예로서, 제2 및 제4 트랜지스터를 P채널형으로 형성하고, 제1, 제3, 제5 트랜지스터를 N채널형으로 형성해도 된다. 이 화소 회로를 도 10에 나타낸다. 또한, 신호선 및 제1∼제4 주사선에 입력된 비디오 신호 전류 및 펄스의 타 이밍을 도 11에 나타낸다.
도 10의 화소 회로는, 제1∼제5 트랜지스터 1001∼1005, 제1 및 제2 저장 커패시터 1006, 1007, 신호선 1008, 제1∼제4 주사선 1009∼1012, 제1 및 제2 전원선 1013, 1014, 커패시터 라인 1015, 발광소자 1016, 전류원 회로 1017을 포함한다. 전류원 회로 1017은, 각 신호선(각 열)에 배치되어 있다는 점에 유념한다.
도 10에 나타낸 회로 구성에서는, 도 11에 나타낸 바와 같이, 제1 주사선과 제2 주사선에 입력된 펄스의 타이밍이 같기 때문에, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 마찬가지로, 제3 주사선과 제4 주사선에 입력된 펄스의 타이밍이 같기 때문에, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 여기에서, 제2 트랜지스터와 제3 트랜지스터를 제1 주사선에 의해 제어하고, 제4 트랜지스터와 제5 트랜지스터를 제3 주사선에 의해 제어하는 경우의 예를 도 51에 나타낸다.
도 8∼도 11, 도 50, 도 51에 나타나 있는 바와 같이, 제2 트랜지스터와 제3 트랜지스터를 서로 다른 도전 형식을 갖도록 형성하면, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선으로 제어할 수 있다. 마찬가지로, 제4 트랜지스터와 제5 트랜지스터를 서로 다른 도전 형식을 갖도록 형성하면, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선으로 제어할 수 있다. 이에 따라, 주사선의 개수를 줄일 수 있어, 화소의 개구률을 향상시킬 수 있다. 또한, 주사선 구동회로의 수도 줄일 수 있기 때문에, 소비 전력을 삭감할 수 있다.
제1 내지 제5 트랜지스터가 갖는 도전 형식 중 어느 것이든 상술한 내용에 한정되지 않는다는 점에 유념한다.
본 실시 예에 있어서, 제1 및 제2 저장 커패시터의 제2 전극은 동일한 커패시터 라인에 접속되지만, 제1 및 제2 저장 커패시터의 제2 전극의 각각은 서로 다른 배선에 접속되어도 된다는 점에 유념하자.
예를 들면, 도 69는 도 1에 나타낸 회로에서 제1 및 제2 저장 커패시터의 제2 전극의 각각을 서로 다른 배선에 접속하는 경우의 화소 구성을 나타낸다. 도 69에 나타낸 화소 구성에서, 제1 저장 커패시터 106의 제2 전극은 제1 커패시터 라인 6915에 접속되고, 제2 저장 커패시터 107의 제2 전극은 제2 커패시터 라인 6925에 접속된다.
도 69에 나타낸 바와 같이, 제1 및 제2 저장 커패시터에 보유된 전압은, 제1 및 제2 저장 커패시터의 제2 전극의 각각을 서로 다른 배선에 접속함으로써 개별적으로 제어될 수 있다.
저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 전에, 저장 커패시터에 보유된 전압을 특정 초기 전압이 되도록 설정하는 기간을 제공해도 된다는 점에 유념하자. 여기에서, 이 동작을 초기화라고 칭한다. 초기화를 행하기 위한 하나의 방법으로서, 발광소자를 통해서 전류가 흐르도록 하게 함으로써 제1 트랜지스터의 제2 전극의 전위를 변경하는 방법을 사용해도 된다.
예를 들면, 도 70은, 도 1에 나타낸 화소 회로에서 초기화를 행하는 경우의 타이밍 차트를 나타낸다. 도 70은 주사선 108과 제1 내지 제4 주사선 109~112에 입력된 펄스 및 비디오 신호 전류의 타이밍을 나타낸다. 화소 회로의 각 동작에 따 라, 화소 회로의 동작 사이클을 T0~T3의 4개의 기간으로 분할한다.
초기화의 동작은 기간 TO에서 행해진다. 기간 TO에서, 제2 내지 제4 주사선 110~112는 L 레벨로 되어, 제3 내지 제5 트랜지스터 103~105가 온한다. 또한, 제1 주사선 109가 H 레벨로 되어, 제2 트랜지스터 102는 오프한다. 따라서, 제1 트랜지스터 101은 다이오드 접속된 상태가 되고, 전류는 발광소자 116을 통해서 흐른다. 그 결과, 제1 트랜지스터 101의 제2 전극, 제1 저장 커패시터 106의 제1 전극, 및 제2 저장 커패시터 107의 제1 전극의 전위가 감소하여, 특정 초기 전압이 제1 및 제2 저장 커패시터 106 및 107에 보유된다.
상기의 동작에 의해, 기간 TO에서, 특정 초기 전압이 제1 및 제2 저장 커패시터 106 및 107에 보유된다.
또한, 초기화를 행하는 다른 방법으로서, 지금까지 설명한 화소 회로에, 새롭게 초기화용 트랜지스터(제6 트랜지스터)와 초기화용 전원선(제3 전원선)을 설치해도 된다.
예를 들면, 도 1에 나타낸 화소 회로에 초기화용 트랜지스터를 설치한 경우의 예를 도 12에 나타낸다. 도 12에서는, 도 1에 나타낸 화소 회로에, 제6 트랜지스터 1218, 제5 주사선 1219, 및 제3 전원선 1220을 부가한다. 제6 트랜지스터 1218의 게이트 전극은, 제5 주사선 1219에 접속되고, 제6 트랜지스터의 제1 전극은, 제1 트랜지스터 101의 제2 전극, 제4 트랜지스터 104의 제1 전극, 및 제5 트랜지스터 105의 제1 전극에 접속되며, 제6 트랜지스터의 제2 전극은, 제3 전원선 1220에 접속되어 있다는 점에 유념하자.
또한, 도 12에서, 제6 트랜지스터 1218을 P채널형이라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 제6 트랜지스터 1218은 N 채널형이라도 좋다.
다음에, 도 12에 나타낸 화소 회로의 동작에 대해서, 도 13 및 도 14를 참조하여 설명한다.
도 13은, 신호선 108 및 제1∼제5 주사선 109∼112, 1219에 입력된 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 T0∼T3의 4개의 기간으로 분할한다.
초기화의 동작은, 기간 TO에서 행해진다. 기간 TO에 있어서의 화소 회로의 동작에 대해서, 도 14를 참조하여 설명한다. 기간 TO에서는, 제2, 제3, 제5 주사선 110, 111, 1219가 L레벨로 되어, 제3, 제4, 제6 트랜지스터 103, 104, 1218이 온한다. 또한, 제1 및 제4 주사선 109 및 112가 H 레벨로 되어, 제2 및 제5 트랜지스터 102 및 105가 오프한다. 이에 따라, 제1 트랜지스터 101은 다이오드 접속된 상태가 되고, 제3 전원선 1218을 통해서 전류가 흐른다. 그 결과, 제1 트랜지스터 101의 제2 전극과, 제1 및 제2 저장 커패시터 106 및 107의 제1 전극의 전위가, 제3 전원선 1220의 전위와 같게 되고, 제1 및 제2 저장 커패시터 106 및 107에 제3 전원선 1220의 전위와 커패시터 라인 115의 전위와의 차에 해당하는 전압이 보유된다.
이상의 동작에 의해, 기간 TO에서는, 제1 및 제2 저장 커패시터 106 및 107에 초기 전압으로서, 제3 전원선 1220의 전위와 커패시터 라인 115의 전위와의 차에 해당하는 전압을 보유한다.
또한, 기간 T1∼T3에 있어서는, 제5 주사선 1219를 H 레벨로 해서 제6 트랜지스터 1218을 오프한다. 그리고, 도 1에 나타낸 화소 회로와 같은 동작을 행한다. 즉, 기간 T1에서는, 제1 및 제2 저장 커패시터 106 및 107에 제1 트랜지스터 101의 임계값 전압│Vth│을 보유한다. 다음에, 기간 T2에서는, 제2 저장 커패시터 107에, 제1 트랜지스터 101이 비디오 신호 전류 Idata을 흐르게 하는데 필요한 게이트-소스 전압VDD-│Vga(T2)│을 보유한다. 그리고, 기간 T3에서는, 발광소자 116을 통해서 비디오 신호 전류 Idata보다 작은 전류 IOLED가 흘러, 발광소자 116이 발광한다. 또한, 발광소자 116을 통해서 흐르는 전류 IOLDE는, 도 1에 나타낸 화소 회로와 마찬가지로 식 (5)로 표현된다.
도 1에 나타낸 화소 회로의 경우, 저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 위해서는, 미리 제1 트랜지스터의 제2 전극의 전위를, 전원전압 VDD와 제1 트랜지스터의 임계값 전압 │Vth│과의 차에 해당하는 전압, 즉 VDD-│Vth│보다 낮게 해야 한다는 점에 유념하자. 따라서, 초기화의 기간을 제공함으로써, 제1 트랜지스터의 제2 전극의 전위를, 확실하게 VDD-│Vth│더욱 낮게 할 수 있고, 임계값 전압을 확실하게 보상할 수 있게 된다.
또한, 도 12에서는, 제3 전원선 1220의 전위를 접지 전위(GND)라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 전위가 전원전압 VDD와 제1 트랜지스터의 임계값 전압 │Vth│과의 차인 VDD-│Vth│보다도 낮으면 어떤 전위든 수용할 수 있다. 또한, 제3 전원선 1220의 전위는, 커패시터 라인 115의 전위와 반드시 같지 않아도 된다.
본 실시 예에서는, 제6 트랜지스터 1218의 제1 전극은 제1 트랜지스터 101의 제2 전극, 제4 트랜지스터 104의 제1 전극 및 제5 트랜지스터 105의 제1 전극에 접속되지만, 제6 트랜지스터 1218의 제1 전극이 접속되는 트랜지스터는 그것에 한정되지 않는다는 점에 유념하자. 예를 들면, 도 71에 나타낸 바와 같이, 제6 트랜지스터 1218의 제1 전극은 제1 트랜지스터 101의 게이트 전극, 제2 트랜지스터 102의 제1 전극, 제3 트랜지스터 103의 제1 전극, 제4 트랜지스터 104의 제2 전극, 및 제2 저장 커패시터 107의 제1 전극에 접속되어도 된다.
또한, 다른 예로서, 도 6에 나타낸 화소 회로에 초기화용 트랜지스터를 설치한 경우의 예를 도 15에 나타낸다. 도 15에서는, 도 6에 나타낸 화소 회로에, 제6 트랜지스터 1518, 제5 주사선 1519 및 제3 전원선 1520을 부가한다. 제6 트랜지스터 1518의 게이트 전극은, 제5 주사선 1519에 접속되고, 제6 트랜지스터의 제1 전극은, 제1 트랜지스터 601의 제2 전극, 제4 트랜지스터 604의 제1 전극, 및 제5 트랜지스터 605의 제1 전극에 접속되며, 제6 트랜지스터의 제2 전극은, 제3 전원선 1520에 접속되어 있다는 점에 유념하자.
도 15에서, 제6 트랜지스터 1518을 N채널형이라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 제6 트랜지스터 1518은 P채널형이라도 좋다.
다음에, 도 15에 나타낸 화소 회로의 동작에 대해서, 도 16을 참조하여 설명한다.
도 16은, 신호선 608 및 제1∼제5 주사선 609∼612, 1519에 입력된 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 TO∼T3의 4개의 기간으로 분할한다. 제2 및 제3 트랜지스터, 제1, 제4, 제5 및 제6 트랜지스터가 모두 N채널형이기 때문에, 제1∼제5 주사선 609∼612, 1519에 입력된 펄스의 타이밍의 H 레벨 및 L 레벨은, 모든 트랜지스터가 P채널형일 경우(도 12)에 대하여 반전되어 있다는 점에 유념하자.
초기화의 동작은, 기간 TO에서 행해진다. 기간 TO에 있어서의 화소 회로의 동작은, 도 12에 나타낸 화소 회로와 같다. 즉, 기간 TO에서는, 제1 및 제2 저장 커패시터 606, 607에 초기 전압으로서, 커패시터 라인 615의 전위와 제3 전원선 1520의 전위와의 차에 해당하는 전압을 보유한다.
또한, 기간 T1∼T3에 있어서는, 제5 주사선 1519를 L 레벨로 해서 제6 트랜지스터 1518을 오프한다. 그리고, 도 6에 나타낸 화소 회로와 같은 동작을 행한다. 요컨대, 기간 T1에서는, 제1 및 제2 저장 커패시터 606, 607에 제1 트랜지스터 601의 임계값 전압 │Vth│을 보유한다. 다음에, 기간 T2에서는, 제1 트랜지스터 601이 비디오 신호 전류 Idata를 흐르게 하는데 필요한 게이트-소스 전압│Vga(T2)│을 제2 저장 커패시터 607에 보유한다. 그리고, 기간 T3에서는, 발광소자 616을 통해서 비디오 신호 전류Idata보다도 작은 전류 IOLED가 흘러, 발광소자 616이 발광한다. 또한, 발광소자 616을 통해서 흐르는 전류 IOLED는, 도 1에서 나타낸 화소 회로와 마찬가지로 식 (5)으로 표현된다는 점에 유념하자.
도 6에 나타낸 화소 회로의 경우, 저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 위해서는, 미리 제1 트랜지스터의 제2 전극의 전위를, 제1 트랜지스터의 임계값 전압 │Vth│보다도 높게 해야 한다. 따라서, 초기화의 기간을 제공함으로써, 제1 트랜지스터의 제2 전극의 전위를, 확실하게 제1 트랜지스터의 임계값 전압 │Vth│보다도 높게 할 수 있고, 임계값 전압을 확실하게 보상할 수 있게 된다.
도 15에서는, 제3 전원선 1520의 전위를 전원 전위 VDD라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 전위가 제1 트랜지스터의 임계값 전압보다도 높으면 어떤 전위든 수용할 수 있다. 또한, 제3 전원선 1520의 전위는, 커패시터 라인 615의 전위와 반드시 같지 않아도 된다.
제6 트랜지스터 1518의 제1 전극은 제1 트랜지스터 601의 제2 전극, 제4 트랜지스터 604의 제1 전극 및 제5 트랜지스터 605의 제1 전극에 접속되지만, 제6 트랜지스터 1518의 제1 전극이 접속되는 트랜지스터는 그것에 한정되지 않는다는 점에 유념하자. 예를 들면, 도 72에 나타낸 바와 같이, 제6 트랜지스터 1518의 제1 전극은 제1 트랜지스터 601의 게이트 전극, 제2 트랜지스터 602의 제1 전극, 제3 트랜지스터 603의 제1 전극, 제4 트랜지스터 604의 제2 전극, 및 제2 저장 커패시터 607의 제1 전극에 접속되어도 된다.
본 실시 예에서는 제3 전원선이 개별적으로 제공되었지만, 제3 전원선 대신에 다른 현존하는 배선이 사용되어도 된다. 예를 들면, 제3 전원선 대신에 이 행에 서 화소의 주사선 중 어느 하나를 사용함으로써, 제3 전원선을 삭제할 수 있다. 따라서, 배선의 수를 감소시켜, 화소의 개구률을 향상시킬 수 있다. 또한, 제3 전원선에 인가된 새로운 전압을 생성할 필요가 없기 때문에, 새로운 전압을 생성하는 회로 이외에, 소비 전력을 줄일 수 있다. 제3 전원선 대신에 사용되는 주사선은 이 행에서 화소를 갖는 것에 한정되지 않고, 이전 행에서의 화소의 주사선 또는 다음 행에서의 화소의 주사선을 사용해도 된다는 점에 유념하자.
제2 전원선의 전위는 고정 전위이지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 제1∼제3 기간에 의존해서, 제2 전원선의 전위를 바꾸어도 된다.
예를 들면, 도 1에 나타낸 화소 회로의 제1 및 제2 기간 T1, T2에서는, 제5 트랜지스터 105를 오프로 함으로써, 발광소자 116을 통해서 전류가 흐르지 않도록 하고 있지만, 예를 들면, 제1 및 제2 기간 T1, T2에서 제2 전원선 114의 전위를 높게 함으로써, 같은 동작을 행할 수 있다. 왜냐하면, 제2 전원선 114의 전위를 높게 함으로써, 발광소자 116에 역방향의 바이어스가 인가되기 때문이다. 이에 따라, 제5 트랜지스터 105 및 제4 주사선 112를 삭제할 수 있다. 이 경우의 예를 도 54 및 도 55에 나타낸다.
도 54에서는, 도 1에 나타낸 화소 회로에 대하여, 제1 트랜지스터 101의 제2 전극이 발광소자 116의 제1 전극과 접속되어 있다. 또한, 도 55는, 신호선 108, 제1∼제3 주사선 109∼111, 및 제2 전원선 114에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다.
제1 및 제2 기간 T1, T2에서는, 제2 전원선 114의 전위를, 전원전위 VDD와 제1 트랜지스터 101의 임계값 전압 │Vth│과의 차, 즉 VDD-│Vth│보다도 높게 되도록 증가시킴으로써, 상기의 동작을 행할 수 있다는 점에 유념하자.
또한, 초기화 기간을 제공하는 경우에는, 초기화 기간이라도 제2 전원선 114의 전위를 VDD-│Vth│보다도 높게 되도록 증가시킴으로써, 발광소자 116을 통해서 전류가 흐리지 않도록 한다.
또한, 다른 예로서, 도 6에 나타낸 화소 회로에 있어서 제2 전원선의 전위를 변화시킬 경우의 예를 도 56 및 도 57에 나타낸다.
도 56에서는, 도 6에 나타낸 화소 회로에 대하여, 제1 트랜지스터 601의 제2 전극이 발광소자 616의 제2 전극에 접속되어 있다. 또한, 도 57은, 신호선 608, 제1∼제3 주사선 609∼611, 및 제2 전원선 114에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 제1 및 제2 기간 T1 및 T2에서 제2 전원선 614의 전위를 낮게 함으로써 발광소자 616에 역방향의 바이어스가 걸리기 때문에, 기간 T1 및 T2에서 발광소자 616을 통해서 전류가 흐르지 않게 된다.
제1 및 제2 기간 T1 및 T2에서는, 제2 전원선 614의 전위를 제1 트랜지스터 601의 임계값 전압 │Vth│보다도 낮게 함으로써, 상기의 동작을 행할 수 있다.
또한, 초기화 기간을 제공하는 경우에는, 초기화 기간이라도 제2 전원선 614의 전위를 제1 트랜지스터 601의 임계값 전압 │Vth│보다도 낮게 되도록 감소시킴으로써, 발광소자 616을 통해서 전류가 흐리지 않도록 한다.
도 54∼도 57에 나타나 있는 바와 같이, 제2 전원선의 전위를 기간에 의존해 서 변화시킴으로써, 제5 트랜지스터 및 제4 주사선을 설치할 필요가 없기 때문에, 화소의 개구률을 상승시킬 수 있다.
본 실시 예에서는 커패시터 라인이 개별적으로 제공되었지만, 커패시터 라인 대신에 다른 현존하는 배선이 사용되어도 된다는 점에 유념하자. 예를 들면, 커패시터 라인 대신에 이 행에서 화소의 주사선 중 어느 하나를 사용함으로써, 커패시터 라인을 삭제할 수 있다. 따라서, 배선의 수를 감소시켜, 화소의 개구률을 향상시킬 수 있다. 또한, 커패시터 라인에 인가된 새로운 전압을 생성할 필요가 없기 때문에, 새로운 전압을 생성하는 회로 이외에, 소비 전력을 줄일 수 있다. 커패시터 라인 대신에 사용되는 주사선은 이 행에서 화소를 갖는 것에 한정되지 않고, 이전 행에서의 화소의 주사선 또는 다음 행에서의 화소의 주사선을 사용해도 된다는 점에 유념하자.
(실시 예 2)
실시 예 1에서는, 제1 및 제2 저장 커패시터를 병렬로 접속했지만, 이들 저장 커패시터를 직렬로 접속해도 좋다. 이와 같이, 본 실시 예에서는 제1 및 제2 저장 커패시터를 직렬로 접속한 경우에 관하여 설명한다. 본 실시 예의 표시장치에 있어서의 화소 회로의 기본적 구성을, 도 17을 참조하여 설명한다. 또한, 발광소자로서, EL 소자를 예에 들어서 설명한다.
도 17은, 본 실시 예의 화소 회로의 회로도를 도시한 도면이다. 본 실시 예의 화소 회로는, 제1∼제5 트랜지스터 1701∼1705, 제1 및 제2 저장 커패시터 1706, 1707, 신호선 1708, 제1∼제4 주사선 1709∼1712, 제1 및 제2 전원선 1713, 1714, 커패시터 라인 1715, 발광소자 1716, 전류원 회로 1717을 포함한다. 전류원 회로 1717은, 각 신호선(각 열)에 배치되어 있다는 점에 유념하자.
도 17에 나타낸 화소 회로에서는, 제1∼제5 트랜지스터 1701∼1705은 모두 P채널형이라는 점에 유념하자.
제1 트랜지스터 1701의 게이트 전극은, 제2 트랜지스터 1702의 제1 전극, 제4 트랜지스터 1704의 제2 전극, 및 제1 저장 커패시터 1706의 제1 전극에 접속되고, 제1 트랜지스터의 제1 전극은, 제1 전원선 1713에 접속되며, 제1 트랜지스터의 제2 전극은, 제4 트랜지스터 1704의 제1 전극, 및 제5 트랜지스터 1705의 제1 전극에 접속되어 있다. 제2 트랜지스터 1702의 게이트 전극은, 제1 주사선 1709에 접속되고, 제2 트랜지스터의 제2 전극은, 신호선 1708에 접속되어 있다. 제3 트랜지스터 1703의 게이트 전극은, 제2 주사선 1710에 접속되고, 제3 트랜지스터의 제1 전극은, 제1 저장 커패시터 1706의 제2 전극, 및 제2 저장 커패시터 1707의 제1 전극에 접속되며, 제3 트랜지스터의 제2 전극이, 커패시터 라인 1715에 접속되어 있다. 제4 트랜지스터 1704의 게이트 전극은, 제3 주사선 1711에 접속되어 있다. 제5 트랜지스터 1705의 게이트 전극은, 제4 주사선 1712에 접속되고, 제5 트랜지스터의 제2 전극은, 발광소자 1716의 제1 전극에 접속되어 있다. 제2 저장 커패시터 1707의 제2 전극은, 커패시터 라인 1715에 접속되어 있다. 발광소자 1716의 제2 전극은, 제2 전원선 1714에 접속되어 있다.
다음에, 본 실시 예의 화소 회로의 동작에 대해서, 도 18∼도 21을 참조하여 설명한다.
도 18은, 신호선 1708 및 제1∼제4 주사선 1709∼1712에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 도 19∼도 21에 나타낸 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 제1∼제3 기간 T1∼T3의 3개의 기간으로 분할한다.
도 19∼도 21은, 각 기간에 있어서의 본 실시 예의 화소 회로의 접속 상태를 도시한 도면이다. 도 19∼도 21에 있어서, 실선으로 나타낸 장소는 도통하고 있고, 파선으로 나타낸 장소는 도통하지 있지 않다는 것을 나타낸다.
우선, 제1 기간 T1에 있어서의 화소 회로의 동작에 대해서, 도 19를 참조하여 설명한다. 도 19는, 제1 기간 T1에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제1 기간 T1에서는, 제2 및 제3 주사선 1710, 1711이 L레벨로 되어, 제3 및 제4 트랜지스터 1703, 1704가 온한다. 또한, 제1 및 제4 주사선 1709, 1712가 H레벨로 되어, 제2 및 제5 트랜지스터 1702, 1705가 오프한다. 이에 따라, 제1 저장 커패시터 1706의 제2 전극 및 제2 저장 커패시터 1707의 양쪽 전극이 커패시터 라인 1715에 접속된다. 또한, 제1 트랜지스터 1701은 다이오드 접속된 상태가 되고, 제1 저장 커패시터 1706을 통해서 전류가 흘러, 제1 저장 커패시터 1706이 충전된다. 또한, 제2 저장 커패시터 1707의 양쪽 전극이 커패시터 라인에 접속되기 때문에, 양쪽 전극 간의 전위가 같게 되어, 제2 저장 커패시터 1707은 충전되지 않는다. 제1 저장 커패시터 1706은, 제1 저장 커패시터 1706에 보유된 전압이 전원전압 VDD와 제1 트랜지스터 1701의 임계값 전압 │Vth│과의 차에 해당하는 전압, 즉, VDD-│Vth│가 될 때까지 충전된다. 제1 저장 커패시터 1706에 보유된 전압이 VDD-│Vth│가 되면, 제1 트랜지스터 1701은 오프하고, 제1 저장 커패시터 1706을 통해서 전류가 흐르지 않게 된다.
이상의 동작에 의해, 제1 기간 T1에서는, 제1 저장 커패시터 1706에 제1 트랜지스터 1701의 임계값 전압 │Vth│을 보유한다.
다음에, 제2 기간 T2에 있어서의 화소 회로의 동작에 대해서, 도 20을 참조하여 설명한다. 도 20은, 제2 기간 T2에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제2 기간 T2에서는, 제1 및 제3 주사선 1709, 1711이 L레벨로 되어, 제2 및 제4 트랜지스터 1702, 1704가 온한다. 또한, 제2 및 제4 주사선 1710, 1712가 H레벨로 되어, 제3 및 제5 트랜지스터 1703, 1705가 오프한다. 또한, 신호선 1708을 통해서 전류원 회로 1717로부터 비디오 신호 전류 Idata이 흐른다. 이에 따라, 제1 트랜지스터 1701은 다이오드 접속된 상태가 되고, 직렬 접속된 제1 및 제2 저장 커패시터 1706 및 1707을 통해서 전류가 흘러, 제1 및 제2 저장 커패시터 1706 및 1707이 충전된다. 이때, 신호선 1708을 통해서 비디오 신호 전류 Idata가 흐르기 때문에, 제1 트랜지스터 1701의 드레인과 소스를 통해서 Idata가 흐른다. 따라서, 제1 트랜지스터 1701의 게이트-소스 전압은, 제1 트랜지스터 1701이 Idata를 흐르게 하는데 필요한 전압이다. 이때의 제1 트랜지스터 1701의 게이트-소스 전압을 Vgs(T2)라 고 간주하면, 비디오 신호 전류 Idata는 전술의 식 (1)으로서 표현된다. 기간 T2에서의 제1 트랜지스터 1701의 게이트-소스 전압 Vgs(T2)은 전술의 식 (2)로서 표현된다.
제1 및 제2 저장 커패시터 1706, 1707은, 각각의 저장 커패시터에 보유된 전압의 합이 전원전압 VDD와 제1 트랜지스터 1701의 게이트-소스 전압│Vgs(T2)│과의 차에 해당하는 전압, 즉, VDD-│Vgs(T2)│이 될 때까지 충전된다. 각각의 저장 커패시터에 보유된 전압의 합이 VDD-│Vgs(T2)│이 되면, 제1 트랜지스터 1701은 오프하고, 각각의 저장 커패시터를 통해서 전류가 흐르지 않게 된다. 이때, 제1 및 제2 저장 커패시터 1706, 1707의 각각에 보유된 전압을 VC1(T2), VC2(T2)라고 간주하면, VC1(T2), VC2(T2)은 이하의 식 (6), 식 (7)와 같이 표현된다.
C1는 제1 저장 커패시터 1706의 용량을 의미하고, C2는 제2 저장 커패시터 1707의 용량을 의미한다는 점에 유념하자.
이상의 동작에 의해, 제2 기간 T2에서는, 제1 트랜지스터 1701이 비디오 신 호 전류 Idata를 흐르게 하는데 필요한 게이트-소스 전압 │VgA(T2)│을 제1 및 제2 저장 커패시터 1706, 1707에 보유한다.
다음에, 제3 기간 T3에 있어서의 화소 회로의 동작에 대해서, 도 21을 참조하여 설명한다. 도 21은, 제3 기간 T3에 있어서의 화소 회로의 접속 상태를 도시한 도면이다. 제3 기간 T3에서는, 제2 및 제4 주사선 1710, 1712가 L레벨로 있어, 제3 및 제5 트랜지스터 1703, 1705가 온한다. 또한 제1 및 제3 주사선 1709, 1711이 H레벨로 있어, 제2 및 제4 트랜지스터 1702, 1704가 오프한다. 이에 따라, 제1 저장 커패시터 1706의 제2 전극 및 제2 저장 커패시터 1707의 양쪽 전극이 커패시터 라인에 접속된다. 이때, 제1 저장 커패시터 1706의 제1 전극이 플로팅 게이트가 되기 때문에, 기간 T2에서 보유된 전압 VC1(T2)이 그대로 유지된다. 또한, 제2 저장 커패시터 1707의 양쪽 전극이 함께 커패시터 라인에 접속되기 때문에, 양쪽 전극 간의 전위가 같아져, 제2 저장 커패시터 1707에 보유된 전압은 0이 된다.
제1 트랜지스터 1701의 게이트 전극에는, 제1 저장 커패시터 1706에 보유된 전압VC1(T2)이 부가된다. 따라서, 기간 T3에서의 제1 트랜지스터 1701의 게이트-소스 전압을 Vgs(T3)라고 하면, Vgs(T3)은 이하의 식 (8)과 같이 표현된다. 기간 T3에서는, 제1 트랜지스터 1701의 게이트 전극에 제1 저장 커패시터 1706에 보유된 전압 VC1(T2)만이 부가되고, 기간 T3에서의 제1 트랜지스터 1701의 게이트-소스 전압 ｜Vgs(T3)｜은, 기간 T2에서의 제1 트랜지스터 1701의 게이트-소스 전압｜Vgs(T2)｜ 보다도 작다는 점에 유념하자.
따라서, 제1 트랜지스터 1701의 드레인-소스를 통해서 흐르는 전류 IOLED는 이하의 식 (9)와 같이 표현되고, 이 전류는 제5 트랜지스터 1705를 통과해서 발광소자 1716을 통해서 흘러, 발광소자 1716이 발광한다. 기간 T3에서의 제1 트랜지스터 1701의 게이트-소스 전압이 기간 T2에서의 것보다도 작기 때문에, 기간 T3에서 제1 트랜지스터 1701의 드레인과 소스를 통해서 흐르는 전류 IOLED는, 기간 T2에서 제1 트랜지스터 1701의 드레인과 소스를 통해서 흐르는 전류 Idata보다도 작다.
이상의 동작에 의해, 제3 기간 T3에서는, 발광소자 1716을 통해서 비디오 신호 전류 Idata보다도 작은 전류 IOLED가 흘러, 발광소자 1716이 발광한다.
식 (9)에 나타나 있는 바와 같이, 발광소자 1716을 통해서 흐르는 전류 IOLED는, 제1 트랜지스터 1701의 임계값 전압 Vth나 이동도(정수β에 포함됨)에 의존하지 않고 표현되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다.
또한, 발광소자 1716을 통해서 흐르는 전류 IOLED는, 비디오 신호 전류 Idata보 다 [C2/(C1+C2)]2배정도 작은 값이기 때문에, 전류 IOLED보다 [(C1+C2)/C2]2배만큼 큰 전류를 비디오 신호 전류 Idata로서 흐르게 하는 것이 가능해진다. 이에 따라, 1수평주사 기간 내에 신호선을 충분하게 충전시킬 수 있어, 저계조를 표시시키는 경우에도 정확하게 표시시키는 것이 가능해진다.
또한, 발광소자 1716을 통해서 흐르는 IOLED는, 제1 및 제2 저장 커패시터 106 및 107의 용량 비에 의존하고, 이 용량 비가 일정하면, IOLED도 일정하다. 여기서, 제1 및 제2 저장 커패시터는 일반적으로 동일한 공정으로 형성되기 때문에, 표시장치를 제조하는 중에 마스크 패턴의 오정렬이 야기되는 경우에도, 용량 오류는 제1 및 제2 저장 커패시터 106 및 107에서 거의 동일한 비율이다. 따라서, 제조 오류가 있는 경우라도, 값 [C1/(C1+C2)]의 실질적으로 일정한 값을 유지하고, IOLED의 실질적으로 일정한 값을 유지하는 것이 가능하다.
상기와 같이, 본 실시 예의 화소 구성에 의하면, 트랜지스터의 임계값의 편차를 보상하여, 휘도의 편차를 줄일 수 있기 때문에 화질을 향상시킬 수 있다.
또한, 도 17에서는, 제2 전원선 및 커패시터 라인의 전위는 접지전위(GND)이지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 전원전압 VDD와 제1 트랜지스터 1701의 임계값 전압│Vth│의 차인 VDD-│Vth│보다도 낮은 전위이면 어떠한 전위든 수용할 수 있다.
본 실시 예에서는, 저장 커패시터를 금속 또는 MOS 트랜지스터로 형성해도 된다는 점에 유념하자. 특히, 저장 커패시터를 MOS 트랜지스터로 형성하면, 저장 커패시터의 점유 영역을, 저장 커패시터를 금속으로 형성하는 경우보다 더 줄일 수 있어, 화소의 개구률(aperture ratio)을 증가시킬 수 있다.
예를 들면, 도 73 및 74는, 도 17에 나타낸 화소 회로에 있어서의 MOS 트랜지스터로 저장 커패시터를 형성하는 경우의 예를 각각 나타낸다.
도 73은 P채널 트랜지스터로 제1 및 제2 저장 커패시터 1706 및 1707을 형성하는 경우를 나타낸다. 제1 및 제2 저장 커패시터 1706 및 1707에서 도 17에 나타낸 화소 회로의 경우에는, 제1 전극의 전위가 제2 전극의 전위보다 높다. 따라서, P채널 트랜지스터가 저장 커패시터로서 기능을 하기 위해서는, P채널 트랜지스터의 제1 및 제2 전극이, 제1 및 제2 저장 커패시터 1706 및 1707의 제1 전극으로서 기능을 하게 되고, P채널 트랜지스터의 게이트 전극은 제1 및 제2 저장 커패시터 1706 및 1707의 제2 전극으로서 기능을 하게 된다.
도 74는 N채널 트랜지스터로 제1 및 제2 저장 커패시터 1706 및 1707을 형성하는 경우를 나타낸다. 따라서, 도 17에 나타낸 화소 회로의 경우에 N채널 트랜지스터가 저장 커패시터로서 기능을 하기 위해서는, N채널 트랜지스터의 게이트 전극이, 제1 및 제2 저장 커패시터 1706 및 1707의 제1 전극으로서 기능을 하게 되고, N채널 트랜지스터의 제1 및 제2 전극은 제1 및 제2 저장 커패시터 1706 및 1707의 제2 전극으로서 기능을 하게 된다.
본 실시 예에서와 같이, MOS 트랜지스터로 제1 및 제2 저장 커패시터 1706 및 1707을 형성하는 경우에, MOS 트랜지스터의 임계값 전압보다 큰 전압은, 언제나 제1 트랜지스터 1701의 게이트 전극과 커패시터 라인 1715 사이에 제1 및 제2 저장 커패시터를 접속함으로써 MOS 트랜지스터의 게이트와 소스 사이에 인가된다. 따라서, MOS 트랜지스터는 변함없이 저장 커패시터로서 기능을 할 수 있게 된다. 이와 같이, 화소 회로의 동작 과정 중에 원하는 전압을 적당히 저장 커패시터에 보유할 수 있다.
도 17에 나타낸 화소 회로에서는, 제1∼제5 트랜지스터 1701∼1705은 모두 P채널형이지만, 이들의 트랜지스터를 모두 N채널형으로도 할 수 있다는 점에 유념하자. 여기에서, 제1∼제5 트랜지스터를 모두 N채널형인 경우의 구성을, 도 22에 나타낸다.
도 22의 화소 회로는, 제1∼제5 트랜지스터 2201∼2205, 제1 및 제2 저장 커패시터 2206, 2207, 신호선 2208, 제1∼제4 주사선 2209∼2212, 제1 및 제2 전원선 2213, 2214, 커패시터 라인 2215, 발광소자 2216, 및 전류원 회로 2217을 포함한다. 전류원 회로 2217은, 각 신호선(각 열)에 배치되어 있다는 점에 유념하자.
제1 트랜지스터 2201의 게이트 전극은, 제2 트랜지스터 2202의 제1 전극, 제4 트랜지스터 2204의 제2 전극, 및 제1 저장 커패시터 2206의 제1 전극에 접속되고, 제1 트랜지스터의 제1 전극은, 제1 전원선 2213에 접속되며, 제1 트랜지스터의 제2 전극은, 제4 트랜지스터 2204의 제1 전극, 및 제5 트랜지스터 2205의 제1 전극에 접속되어 있다. 제2 트랜지스터 2202의 게이트 전극은, 제1 주사선 2209에 접속되고, 제2 트랜지스터의 제2 전극은, 신호선 2208에 접속되어 있다. 제3 트랜지스터 2203의 게이트 전극은, 제2 주사선 2210에 접속되고, 제3 트랜지스터의 제1 전 극은, 제1 저장 커패시터 2206의 제2 전극, 및 제2 저장 커패시터 2207의 제1 전극에 접속되며, 제3 트랜지스터의 제2 전극은, 커패시터 라인 2215에 접속되어 있다. 제4 트랜지스터 2204의 게이트 전극은, 제3 주사선 2211에 접속되어 있다. 제5 트랜지스터 2205의 게이트 전극은, 제4 주사선 2212에 접속되며, 제5 트랜지스터의 제2 전극은, 발광소자 2216의 제2 전극에 접속되어 있다. 제2 저장 커패시터 2207의 제2 전극은, 커패시터 라인 2215에 접속되어 있다. 발광소자 2216의 제1 전극은, 제2 전원선 2214에 접속되어 있다.
다음에, 본 실시 예의 화소 회로의 동작에 대해서, 도 23을 참조하여 설명한다.
도 23은, 신호선 2208 및 제1∼제4 주사선 2209∼2212에 입력된 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 제1∼제5 트랜지스터가 모두 N채널형이기 때문, 제1∼제4 주사선 2209∼2212에 입력된 펄스의 타이밍의 H 레벨 및 L 레벨이, 모든 트랜지스터가 P채널형인 경우(도 2)에 대하여 반전된다. 또한, 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 제1∼제3 기간 T1∼T3의 3개의 기간으로 분할한다.
제1∼제3 기간 T1∼T3에 있어서의 도 22의 화소 회로의 동작은, 도 17에 나타낸 화소 회로의 동작과 같다. 즉, 제1 기간 T1에서는, 제1 저장 커패시터 2206에 제1 트랜지스터 2201의 임계값 전압 ｜Vth｜을 보유한다. 다음에, 제2 기간 T2에서는, 제1 트랜지스터 2201이 비디오 신호 전류 Idata를 흐르게 하는데 필요한 게이트- 소스 전압 ｜Vga(T2)｜을, 제1 및 제2 저장 커패시터 2206, 2207에 보유한다. 그리고, 제3 기간 T3에서는, 발광소자 2216을 통해서 비디오 신호 전류 Idata보다도 작은 전류 OLED가 흘러, 발광소자 2216이 발광한다. 발광소자 2216을 통해서 흐르는 전류 IOLED는, 도 17에 나타낸 화소 회로와 마찬가지로 식 (9)으로서 표현된다.
도 22에 나타낸 화소 회로에 있어서도, 발광소자 2216을 통해서 흐르는 전류 IOLED는, 제1 트랜지스터 2201의 임계값 전압 Vth나 이동도(정수β에 포함)에 의존하지 않고 표현되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다.
또한, 발광소자 2216을 통해서 흐르는 전류 IOLED는, 비디오 신호 전류 Idata보다 [C2/(C1+C2)]2배 정도 작은 값이기 때문에, 전류 IOLED보다 [(C1+C2)/C2]2배만큼 큰 전류를 비디오 신호 전류 Idata로서 흐르게 하는 것이 가능해진다. 이에 따라, 1수평 주사 기간 내에 신호선을 충분하게 충전시킬 수 있고, 저계조를 표시시키는 경우에도 정확하게 표시시키는 것이 가능해진다.
또한, 발광소자 2216을 통해서 흐르는 IOLED는, 제1 및 제2 저장 커패시터 106 및 107의 용량 비에 의존하고, 이 용량 비가 일정하면, IOLED도 일정하다. 여기서, 제1 및 제2 저장 커패시터는 일반적으로 동일한 공정으로 형성되기 때문에, 표시장치를 제조하는 중에 마스크 패턴의 오정렬이 야기되는 경우에도, 용량 오류는 제1 및 제2 저장 커패시터 2206 및 2207에서 거의 동일한 비율이다. 따라서, 제조 오류가 있는 경우라도, 값 [C1/(C1+C2)]의 실질적으로 일정한 값을 유지하고, IOLED의 실질적으로 일정한 값을 유지하는 것이 가능하다.
또한, 도 22에 나타낸 화소 회로에 있어서, MOS 트랜지스터로 제1 및 제2 저장 커패시터 2206 및 2207을 형성하는 경우에, MOS 트랜지스터의 임계값 전압보다 큰 전압은, 언제나 제1 트랜지스터 2201의 게이트 전극과 커패시터 라인 2215 사이에 제1 및 제2 저장 커패시터를 접속함으로써 MOS 트랜지스터의 게이트와 소스 사이에 인가된다. 따라서, MOS 트랜지스터는 변함없이 저장 커패시터로서 기능할 수 있게 된다. 이와 같이, 화소 회로의 동작 과정 중에 원하는 전압을 적당히 저장 커패시터에 보유할 수 있다
상기와 같이, 본 실시 예의 화소 구성에 의하면, 트랜지스터의 임계값의 편차를 보상하여, 휘도의 편차를 줄일 수 있기 때문에 화질을 향상시킬 수 있다.
또한, 본 실시 예에서는 제1 전원선을 접지 전위(GND)라고 했지만, 본 발명은 이것에 한정되지 않는다. 전원전압 VDD와 제1 트랜지스터 2201의 임계값 전압 │Vth│와의 차인 VDD-│Vth│보다도 낮은 전위이면 어떤 전위든 수용할 수 있다. 또한, 커패시터 라인의 전위를 전원전압 VDD라고 했지만, 본 발명은 이것에 한정되지 않는다. 제1 트랜지스터 2201의 임계값 전압 │Vth│보다도 높은 전위이면 어떤 전위든 수용할 수 있다.
본 실시 예에서는 제1∼제5 트랜지스터를 모두 P채널형 또는 모두 N채널형으 로 형성할 수 있는 것과 마찬가지로 트랜지스터들은 같은 도전 형식을 갖지만, 본 발명은 이것에 한정되지 않는다. P채널형과 N채널형 양쪽을 모두 사용해서 회로를 구성해도 좋다.
예를 들면, 제2 및 제4 트랜지스터를 N채널형으로 형성하고, 제1, 제3, 제5 트랜지스터를 P채널형으로 형성해도 된다. 이 화소 회로를 도 24에 나타낸다. 또한, 신호선 및 제1∼제4 주사선에 입력된 비디오 신호 전류 및 펄스의 타이밍을 도 25에 나타낸다.
도 24의 화소 회로는, 제1∼제5 트랜지스터 2401∼2405, 제1 및 제2 저장 커패시터 2406, 2407, 신호선 2408, 제1∼제4 주사선 2409∼2412, 제1 및 제2 전원선 2413, 2414, 커패시터 라인 2415, 발광소자 2416, 및 전류원 회로 2417을 포함한다. 전류원 회로 2417은, 각 신호선(각 열)에 배치되어 있다는 점에 유념하자.
도 24에 나타낸 회로 구성에서, 도 25에 나타나 있는 바와 같이, 제1 주사선과 제2 주사선에 입력되는 펄스의 타이밍은 같기 때문에, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 마찬가지로, 제3 주사선과 제4 주사선에 입력되는 펄스의 타이밍은 같기 때문에, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 여기에서, 제2 트랜지스터와 제3 트랜지스터를 제1 주사선에 의해 제어하고, 제4 트랜지스터와 제5 트랜지스터를 제3 주사선에 의해 제어하는 경우의 예를 도 52에 나타낸다.
또한, 다른 예로서, 제2 및 제4 트랜지스터를 P채널형으로 형성하고 제1, 제3, 제5 트랜지스터를 N채널형으로 형성해도 된다. 이 화소 회로를 도 26에 나타낸 다. 또한, 신호선 및 제1∼제4 주사선에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 도 27에 나타낸다.
도 26의 화소 회로는, 제1∼제5 트랜지스터 2601∼2605, 제1 및 제2 저장 커패시터 2606, 2607, 신호선 2608, 제1∼제4 주사선 2609∼2612, 제1 및 제2 전원선 2613, 2614, 커패시터 라인 2615, 발광소자 2616, 전류원 회로 2617을 포함한다. 또한, 전류원 회로 2617은, 각 신호선(각 열)에 배치되어 있다는 점에 유념하자.
도 26에 나타낸 회로 구성에서는, 도 27에 나타나 있는 바와 같이, 제1 주사선과 제2 주사선에 입력되는 펄스의 타이밍이 같기 때문에, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 마찬가지로, 제3 주사선과 제4 주사선에 입력되는 펄스의 타이밍이 같기 때문에, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 여기에서, 제2 트랜지스터와 제3 트랜지스터를 제1 주사선에 의해 제어하고, 제4 트랜지스터와 제5 트랜지스터를 제3 주사선에 의해 제어하는 경우의 예를 도 53에 나타낸다.
도 24∼도 27, 도 52, 도 53에 나타나 있는 바와 같이, 제2 트랜지스터와 제3 트랜지스터를 서로 다른 도전 형식을 갖도록 형성하면, 제2 트랜지스터와 제3 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 마찬가지로, 제4 트랜지스터와 제5 트랜지스터를 서로 다른 도전 형식을 갖도록 형성하면, 제4 트랜지스터와 제5 트랜지스터를 동일한 주사선에 의해 제어할 수 있다. 이에 따라, 주사선의 개수를 줄일 수 있어, 화소의 개구률을 상승시킬 수 있다. 또한, 주사선 구동회로의 수도 줄일 수 있기 때문에, 소비 전력을 삭감할 수 있다.
제1 내지 제5 트랜지스터가 갖는 도전 형식 중 어느 것이든 상술한 내용에 한정되지 않는다는 점에 유념한다.
본 실시 예에 있어서, 제3 트랜지스터의 제2 전극과 제2 저장 커패시터의 제2 전극은 동일한 커패시터 라인에 접속되지만, 제3 트랜지스터의 제2 전극과 제2 저장 커패시터의 제2 전극은 서로 다른 배선에 접속되어도 된다는 점에 유념하자.
예를 들면, 도 75는 도 17에 나타낸 회로에서 제3 트랜지스터의 제2 전극과 제2 저장 커패시터의 제2 전극의 각각을 서로 다른 배선에 접속하는 경우의 화소 구성을 나타낸다. 도 75에 나타낸 화소 구성에서, 제3 트랜지스터 1703의 제2 전극은 제1 커패시터 라인 7515에 접속되고, 제2 저장 커패시터 1707의 제2 전극은 제2 커패시터 라인 7525에 접속된다.
도 75에 나타낸 바와 같이, 제1 및 제2 저장 커패시터에 보유된 전압은, 제3 트랜지스터의 제2 전극과 제2 저장 커패시터의 제2 전극의 각각을 서로 다른 배선에 접속함으로써 개별적으로 제어될 수 있다.
실시 예 1에서 기술한 화소 회로와 마찬가지로, 저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 전에, 저장 커패시터에 보유된 전압을 특정 초기 전압으로 설정하는 기간을 제공해도 된다. 초기화를 행하기 위한 하나의 방법으로서, 발광소자를 통해서 전류가 흐르도록 하게 함으로써 제1 트랜지스터의 제2 전극의 전위를 변경하는 방법을 사용해도 된다.
예를 들면, 도 76은, 도 17에 나타낸 화소 회로에서 초기화를 행하는 경우의 타이밍 차트를 나타낸다. 도 76은 주사선 1708과 제1 내지 제4 주사선 1909~1712에 입력된 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 T0~T3의 4개의 기간으로 분할한다.
초기화의 동작은 기간 TO에서 행해진다. 기간 TO에서, 제2 내지 제4 주사선 1710~1712는 L 레벨로 되어, 제3 내지 제5 트랜지스터 1703~1705가 온한다. 또한, 제1 주사선 1709가 H 레벨로 되어, 제2 트랜지스터 1702는 오프한다. 따라서, 제1 트랜지스터 1701)는 다이오드 접속된 상태가 되고, 전류는 발광소자 1716을 통해서 흐른다. 그 결과, 제1 트랜지스터 1701의 제2 전극과 제1 저장 커패시터 1706의 제1 전극의 전위가 감소하여, 특정 초기 전압이 제1 저장 커패시터 1706에 보유된다.
상기의 동작에 의해, 기간 TO에서, 특정 초기 전압이 제1 및 제2 저장 커패시터 106 및 107에 보유된다.
또한, 초기화를 행하는 다른 방법으로서, 지금까지 기술한 화소 회로에, 새롭게 초기화용 트랜지스터(제6 트랜지스터)와 초기화용 전원선(제3 전원선)을 설치하는 것이 바람직하다.
예를 들면, 도 17에 나타낸 화소 회로에 초기화용 트랜지스터를 설치한 경우의 예를 도 28에 나타낸다. 도 28에서는, 도 17에 나타낸 화소 회로에, 제6 트랜지스터 2818, 제5 주사선 2819, 제3 전원선 2820을 부가한다. 또한, 제6 트랜지스터 2818의 게이트 전극이, 제5 주사선 2819에 접속되고, 제6 트랜지스터의 제1 전극이, 제1 트랜지스터 1701의 제2 전극, 제4 트랜지스터 1704의 제1 전극, 및 제5 트랜지스터 1705의 제1 전극에 접속되며, 제6 트랜지스터의 제2 전극이, 제3 전원선 2820에 접속되어 있다.
도 12에 있어서, 제6 트랜지스터 2818은 P채널형이지만, 본 발명은 이것에 한정되지 않는다는 점에 유념한다. 제6 트랜지스터 2818은 N 채널형이어도 좋다.
다음에, 도 28에 나타낸 화소 회로의 동작에 대해서, 도 29 및 도 30을 사용하여 설명한다.
도 29는, 신호선 1708 및 제1∼제5 주사선 1709∼1712, 2819에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타내고, 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 TO∼T3의 4개의 기간으로 분할한다.
초기화의 동작은, 기간 TO에서 행해진다. 기간 TO에 있어서의 화소 회로의 동작에 대해서, 도 30을 참조하여 설명한다. 기간 TO에서는, 제2, 제3, 제5 주사선 1710, 1711, 2819가 L 레벨이 되어, 제3, 제4, 제6 트랜지스터 1703, 1704, 2818이 온한다. 또한, 제1 및 제4 주사선 1709, 1712가 H 레벨이 되어, 제2 및 제5 트랜지스터 1702, 1705가 오프한다. 이에 따라, 제1 트랜지스터 1701은 다이오드 접속된 상태가 되고, 제3 전원선 2818을 통해서 전류가 흐른다. 그 결과, 제1 트랜지스터 1701의 제2 전극과, 제1 저장 커패시터 1706의 제1 전극의 전위가 제3 전원선 2820의 전위와 같게 되어, 제1 저장 커패시터 1706에 제3 전원선 2820의 전위와 커패시터 라인 1715의 전위의 차에 해당하는 전압이 보유된다.
이상의 동작에 의해, 기간 TO에서는, 제1 저장 커패시터 1706에 초기 전압으로서, 제3 전원선 2820의 전위와 커패시터 라인 1715의 전위와의 차에 해당하는 전압을 보유한다.
또한, 기간 T1∼T3에 있어서는, 제5 주사선 2819를 H 레벨로 해서, 제6 트랜 지스터 2818을 오프한다. 그리고, 도 17에 나타낸 화소 회로와 같은 동작을 행한다. 즉, 기간 T1에서는, 제1 저장 커패시터 1706에 제1 트랜지스터 1701의 임계값 전압｜Vth｜을 보유한다. 다음에, 기간 T2에서는, 제1 및 제2 저장 커패시터 1706, 1707에, 제1 트랜지스터 1701가 비디오 신호 전류 Idata를 흐르게 하는데 필요한 게이트-소스 전압 ｜Vga(T2)｜을 보유한다. 그리고, 기간 T3에서는, 발광소자 1716을 통해서 비디오 신호 전류 Idata보다도 작은 전류 IOLED가 흘러, 발광소자 1716이 발광한다. 또한, 발광소자 1716에 흐르는 전류 IOLED는, 도 17에 나타낸 화소 회로와 마찬가지로 식 (9)으로 표현된다.
도 17에 나타낸 화소 회로의 경우, 저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 위해서는, 미리 제1 트랜지스터의 제2 전극의 전위를, 전원전압 VDD와 제1 트랜지스터의 임계값 전압 ｜Vth｜과의 차에 해당하는 전압, 즉 VDD-｜Vth｜보다도 낮게 해야 한다. 따라서, 초기화의 기간을 제공함으로써, 제1 트랜지스터의 제2 전극의 전위를, 확실하게 VDD-｜Vth｜보다도 낮게 할 수 있어, 임계값 전압을 확실하게 보상할 수 있게 된다.
도 28에서는, 제3 전원선 2820의 전위를 접지 전위(GND)라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 전원전압 VDD와 제1 트랜지스터의 임계값 전압｜Vth｜와의 차인 VDD-｜Vth｜보다도 낮은 전위이면 어떤 전위든 수용할 수 있다. 또한, 제3 전원선 2820의 전위는, 커패시터 라인 1715의 전위와 반드시 같지 않아도 된다.
본 실시 예에서는, 제6 트랜지스터 1218의 제1 전극은 제1 트랜지스터 101의 제2 전극, 제4 트랜지스터 104의 제1 전극 및 제5 트랜지스터 105의 제1 전극에 접속되지만, 제6 트랜지스터 1218의 제1 전극이 접속되는 트랜지스터는 그것에 한정되지 않는다는 점에 유념하자. 예를 들면, 도 71에 나타낸 바와 같이, 제6 트랜지스터 1218의 제1 전극은 제1 트랜지스터 101의 게이트 전극, 제2 트랜지스터 102의 제1 전극, 제3 트랜지스터 103의 제1 전극, 제4 트랜지스터 104의 제2 전극, 및 제2 저장 커패시터 107의 제1 전극에 접속되어도 된다
또한, 다른 예로서, 도 22에 나타낸 화소 회로에 초기화용 트랜지스터를 설치한 경우의 예를 도 31에 나타낸다. 도 31에서는, 도 22에 나타낸 화소 회로에, 제6 트랜지스터 3118, 제5 주사선 3119, 제3 전원선 3120을 부가한다. 또한, 제6 트랜지스터 3118의 게이트 전극이, 제5 주사선 3119에 접속되고, 제6 트랜지스터의 제1 전극이, 제1 트랜지스터 2201의 제2 전극, 제4 트랜지스터 2204의 제1 전극, 및 제5 트랜지스터 2205의 제1 전극에 접속되며, 제6 트랜지스터의 제2 전극이, 제3 전원선 3120에 접속되어 있다.
또한, 도 15에 있어서, 제6 트랜지스터 3118을 N채널형이라고 했지만, 본 발명은 이것에 한정되지 않는다. 제6 트랜지스터 3118은 P채널형이라도 좋다.
다음에, 도 31에 나타낸 화소 회로의 동작에 대해서, 도 32를 참조하여 설명한다.
도 32는, 신호선 2208 및 제1∼제5 주사선 2209∼2212, 3119에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 화소 회로의 각 동작에 따라, 화소 회로의 동작 사이클을 TO∼T3의 4개의 기간으로 분할한다. 또한, 제2 및 제3 트랜지스터, 제1, 제4, 제5, 제6 트랜지스터가 모두 N채널형이기 때문에, 제1∼제5 주사선 2209∼2212, 3119에 입력되는 펄스의 타이밍의 H 레벨 및 L 레벨이, 모든 트랜지스터가 P채널형인 경우(도 28)에 대하여 반전된다.
초기화의 동작은, 기간 TO에서 행해진다. 기간 TO에 있어서의 화소 회로의 동작은, 도 28에 나타낸 화소 회로와 같다. 즉, 기간 TO에서는, 제1 저장 커패시터 2206에 초기 전압으로서, 커패시터 라인 2215와 제3 전원선 3120과의 전위의 차에 해당하는 전압을 보유한다.
또한, 기간 T1 및 T3에 있어서는, 제5 주사선 3119를 L 레벨로 해서, 제6 트랜지스터 3118을 오프한다. 그리고, 도 22에 나타낸 화소 회로와 같은 동작을 행한다. 즉, 기간 T1에서는, 제1 저장 커패시터 2206에 제1 트랜지스터 2201의 임계값 전압｜Vth｜을 보유한다. 다음에, 기간 T2에서는, 제1 및 제2 저장 커패시터 2206 및 2207에, 제1 트랜지스터 2201이 비디오 신호 전류 Idata을 흐르게 하는데 필요한 게이트-소간 전압 ｜Vga(T2)｜를 보유한다. 그리고, 기간 T3에서는, 발광소자 2216을 통해서 비디오 신호 전류 Idata보다도 작은 전류 IOLED가 흘러, 발광소자 2216이 발광한다. 또한, 발광소자 2216을 통해서 흐르는 전류 IOLED는, 도 17에서 나타낸 화 소 회로와 마찬가지로 식 (9)으로 표현된다.
또한, 도 22에 나타낸 화소 회로의 경우, 저장 커패시터에 제1 트랜지스터의 임계값 전압을 보유하기 위해서는, 미리 제1 트랜지스터의 제2 전극의 전위를, 제1 트랜지스터의 임계값 전압｜Vth｜보다도 높게 해야 한다. 따라서, 초기화의 기간을 제공함으로써, 제1 트랜지스터의 제2 전극의 전위를, 확실하게 제1 트랜지스터의 임계값 전압｜Vth｜보다도 높게 할 수 있어, 임계값 전압을 확실하게 부상할 수 있게 된다.
또한, 도 15에서는, 제3 전원선 3120의 전위를 전원전위 VDD라고 했지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 제1 트랜지스터의 임계값 전압보다도 높은 전위이면 어떤 전위든 수용할 수 있다. 또한, 제3 전원선 3120의 전위는, 커패시터 라인 2215의 전위와 반드시 같지 않아도 된다.
본 실시 예에서는, 제6 트랜지스터 3118의 제1 전극은 제1 트랜지스터 2201의 제2 전극, 제4 트랜지스터 2204의 제1 전극 및 제5 트랜지스터 2205의 제1 전극에 접속되지만, 제6 트랜지스터 3118의 제1 전극이 접속되는 트랜지스터는 그것에 한정되지 않는다는 점에 유념하자. 예를 들면, 도 78에 나타낸 바와 같이, 제6 트랜지스터 3118의 제1 전극은 제1 트랜지스터 2201의 게이트 전극, 제2 트랜지스터 2202의 제1 전극, 제3 트랜지스터 2203의 제1 전극, 제4 트랜지스터 2204의 제2 전극, 및 제1 저장 커패시터 2206의 제1 전극에 접속되어도 된다
제2 전원선의 전위는 고정 전위이지만, 본 발명은 이것에 한정되지 않는다는 점에 유념하자. 실시 예 1에서 나타나 있는 바와 같이, 제1∼제3 기간에 의존해서, 제2 전원선의 전위를 바꾸어도 좋다.
예를 들면, 도 17에 나타낸 화소 회로에 있어서 제2 전원선의 전위를 변화시키는 경우의 예를 도 58 및 도 59에 나타낸다.
도 58에서는, 도 17에 나타낸 화소 회로에 대하여, 제1 트랜지스터 1701의 제2 전극이 발광소자 1716의 제1 전극과 접속되어 있다. 또한, 도 59는, 신호선 1708, 제1∼제3 주사선 1709∼1711, 및 제2 전원선 1714에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 제1 및 제2 기간 T1 및 T2에서 제2 전원선 1714의 전위를 증가시킴으로써 발광소자 1716에 역방향의 바이어스가 걸리기 때문에, 기간 T1 및 T2에서 발광소자 1716을 통해서 전류가 흐르지 않게 된다.
또한, 제1 및 제2 기간 T1, T2에서는, 제2 전원선 1714의 전위를 전원전위VDD와 제1 트랜지스터 1701의 임계값 전압 ｜Vth｜과의 차, 즉 VDD-｜Vth｜보다도 높게 되도록 증가시킴으로써, 상기의 동작을 행할 수 있다.
또한, 초기화 기간을 제공하는 경우에는, 초기화 기간이라도 제2 전원선 1714의 전위를 VDD-｜Vth｜보다도 높게 되도록 증가시킴으로써, 발광소자 1716을 통해서 전류가 흐리지 않도록 한다.
또한, 다른 예로서, 도 22에 나타낸 화소 회로에 있어서 제2 전원선의 전위를 변화시키는 경우의 예를 도 60 및 도 61에 나타낸다.
도 60에서는, 도 22에 나타낸 화소 회로에 대하여, 제1 트랜지스터 2201의 제2 전극이 발광소자 2216의 제2 전극과 접속되어 있다. 또한 도 61은, 신호선 2208, 제1∼제3 주사선 2209∼2211, 및 제2 전원선 2214에 입력되는 비디오 신호 전류 및 펄스의 타이밍을 나타낸다. 제1 및 제2 기간 T1, T2에서 제2 전원선 2214의 전위를 낮게 함으로써 발광소자 2216에 역방향의 바이어스가 걸리기 때문에, 기간 T1, T2에서 발광소자 2216을 통해서 전류가 흐르지 않게 된다.
제1 및 제2 기간 T1, T2에서는, 제2 전원선 2214의 전위를 제1 트랜지스터 2201의 임계값 전압｜Vth｜보다도 낮게 함으로써, 상기의 동작을 행할 수 있다는 점에 유념하자.
또한, 초기화 기간을 제공하는 경우에는, 초기화 기간이라도 제2 전원선 2214의 전위를 제1 트랜지스터 2201의 임계값 전압｜Vth｜보다도 낮게 함으로써, 발광소자 2216을 통해서 전류가 흐리지 않도록 한다.
도 58∼도 61에 나타나 있는 바와 같이, 제2 전원선의 전위를 기간에 의존해서 변화시킴으로써, 제5 트랜지스터 및 제4 주사선을 설치할 필요가 없기 때문에, 화소의 개구률을 상승시킬 수 있다.
본 실시 예에서 설명한 내용은 실시 예 1에서 설명한 내용과 자유롭게 조합함으로써 실시될 수 있다는 점에 유념하자.
(실시 예 3)
본 실시 예에서는 표시장치에 있어서의 신호선 구동회로, 주사선 구동회로 등의 구성에 관하여 설명한다.
예를 들면, 도 1에 나타나 있는 바와 같이, 신호선과 제1∼제4 주사선을 이용해서 동작을 제어하는 화소 회로를 갖는 표시장치는, 도 62에 나타낸 것과 같은 구성을 갖는다. 도 62에 나타낸 것과 같은 표시장치는, 화소부 6201, 제1∼제4 주사선 구동회로 6202∼6205, 및 신호선 구동회로 6206을 갖는다.
우선, 신호선 구동회로에 관하여 설명한다. 신호선 구동회로 6206은, 신호선 6211을 통해서 화소부 6201에 비디오 신호 전류를 순차 출력한다. 화소부 6201에서는, 비디오 신호 전류에 따라, 빛의 상태를 제어함으로써, 화상을 표시한다.
신호선 구동회로 6206의 구성의 일례를 도 63a 및 도 63b에 나타낸다. 신호선 구동회로 6206은, 주로, 시프트 레지스터 6301, 제1 래치회로 6302, 제2 래치회로 6303, 전류원 회로 6304를 포함한다.
여기에서, 신호선 구동회로 6206의 동작을 간단하게 설명한다. 시프트 레지스터 6301에는, 클록 신호(S-CLK), 스타트 펄스(S-SP), 반전된 클록 신호(S-CLKB)가 입력되고, 이들 신호의 타이밍에 따라, 순차 샘플링 펄스가 출력된다.
시프트 레지스터 6301로부터 출력된 샘플링 펄스는, 제1 래치회로 6302에 입력된다. 제1 래치회로 6302에는, 비디오 신호선으로부터 비디오 신호가 전압 Vdata로 입력되어 있다. 제1 래치회로 6302는 샘플링 펄스가 입력되는 타이밍에 따라, 각 열의 비디오 신호를 보유한다. 여기에서, 비디오 신호는 디지털 신호이다.
제1 래치회로 6302에서, 최종 열까지 비디오 신호의 보유가 완료하면, 수평 귀선(retrace) 시간 중에, 래치 제어선으로부터 래치 신호가 입력되고, 제1 래치회 로 6302에 보유된 비디오 신호는, 일제히 제2 래치회로 6303에 전송된다. 그 후에, 제2 래치회로 6303에 보유되는 1행의 비디오 신호는, 전류원 회로 6304에 입력된다. 그리고, 전류원 회로에서, 비디오 신호전압 Vdata는 동시에 비디오 신호 전류Idata로 변환되어, 각 신호선로부터 화소부 6201에 입력된다.
제2 래치회로 6303에 보유된 비디오 신호가 전류원 회로 6304에 입력되고, 그리고 화소부 6201에 입력되어 있는 동안, 시프트 레지스터 6301로부터 다시 샘플링 펄스가 출력된다. 즉, 동시에 2개의 동작이 행해진다. 이에 따라, 선 순차 구동이 가능해진다. 이후, 이들 동작을 반복한다.
도 63a 및 도 63b에 나타낸 신호선 구동회로의 차이는, 비디오 신호 전압을 비디오 신호 전류로 변환하는 방법이다.
도 63a에 나타낸 신호선 구동회로에서는, 제2 래치회로 6303에 보유된 디지털 비디오 신호가, 전류원 회로 6304A∼6304C에 입력된다. 여기에서, 전류원 회로 6304A∼6304C의 각각으로부터 출력된 전류값이 다르다. 예를 들면, 전류값의 비는 1:2:4이다. 즉, 병렬로 n개의 전류원 회로를 배치하고, 그 전류값의 비를 1:2:4:...2n-1로 설정하며, 각 전류원 회로로부터 출력되는 전류를 더함으로써, 출력되는 전류값 Idata를 선형적으로 변화시킬 수 있다.
도 63b에 나타낸 신호선 구동회로에서는, 제2 래치회로 6303에 보유된 디지털 비디오 신호가, 래치 신호의 입력에 의해 D/A 변환 회로 6305에 전송되어, 아날로그 비디오 신호로 변환되어서, 각 전류원 회로 6304에 입력됨으로써, 비디오 신 호 전류 Idata가 출력된다.
또한, 이러한 D/A 변환 회로 6305에, 예를 들면 감마 보정용의 기능을 주어도 된다.
다음에, 주사선 구동회로에 관하여 설명한다. 제1∼제4 주사선 구동회로 6202∼6205은, 화소부 6201에 선택 신호를 순차 출력한다. 제1, 제4 주사선 구동회로 6202∼6205의 구성의 일례를 도 64에 나타낸다. 주사선 구동회로의 각각은, 주로 시프트 레지스터 6401, 증폭 회로 6402등을 포함한다.
다음에, 제1 내지 제4 주사선 구동회로 6202~6205의 동작에 대해서 간략히 설명한다. 클럭신호(S-CLK), 스타트 펄스(G-SP), 및 반전된 클럭 신호(S-CLKB)는 시프트 레지스터 6401에 입력되고, 샘플링 펄스는, 이들 신호의 타이밍에 따라 순차 출력된다. 출력된 샘플링 펄스는 증폭회로 6402에서 증폭되어, 각 주사선으로부터 화소부 6201로 입력된다.
버퍼 회로 또는 레벨 시프터 회로가 증폭 회로 6402의 구성소자로서 포함되어도 된다는 점에 유념하자. 또한, 시프트 레지스터 6401 및 증폭 회로 6402 외에도, 주사선 구동회로의 각각에는, 펄스폭 제어회로 등이 배치되어 있는 경우도 있다.
여기에서, 제1∼제4 주사선 구동회로 6202∼6205은, 각각, 제1∼제4 주사선에 순차 선택신호를 출력하기 위한 구동회로다.
이상과 같은 신호선 구동회로 및 주사선 구동회로를 사용함으로써, 본 발명 의 화소 회로를 구동시킬 수 있다.
예를 들면 도 1에 나타낸 화소 회로에 있어서는, 제1 및 제2 주사선에는 서로 반전된 선택신호가 입력된다. 따라서, 제1 및 제2 주사선 구동회로 중 하나를 사용하여, 제1 및 제2 주사선 중 하나에 입력되는 선택신호를 제어하고, 다른 주사선에는, 선택 신호의 반전 신호를 입력해도 좋다는 점에 유념하자. 마찬가지로, 제3 및 제4 주사선에는 서로 반전한 선택신호가 입력되기 때문에, 제3 및 제4 주사선 구동회로 중 하나를 사용하여, 제3 및 제4 주사선 중 하나로 입력되는 선택신호를 제어하고, 다른 주사선에는, 그 선택 신호의 반전 신호를 입력해도 좋다. 이 경우의 표시장치의 구성 예를 도 65에 나타낸다. 도 65에서는, 제1 및 제3 주사선 구동회로 6202 및 6204를 사용해서 제1 및 제3 주사선 6207, 6209에 입력되는 선택신호를 제어한다. 또한, 인버터 6212 및 6213을 이용해서 제1 및 제3 주사선 6207, 6209에 입력된 선택신호의 반전 신호가 생성되어, 제2 및 제4 주사선 6208, 6210에 입력된다.
또한, 예를 들면 도 50에 나타낸 화소 회로와 같이, 제2 및 제3 트랜지스터, 또는 제4 및 제5 트랜지스터를 동일한 주사선을 사용해서 제어하는 경우의 표시장치의 구성 예를 도 66에 나타낸다. 도 66에서는, 제2 및 제3 트랜지스터를 제1 주사선을 사용해서 제어하고, 제4 및 제5 트랜지스터를 제3 주사선을 사용해서 제어하는 경우에, 제1 및 제3 주사선 6207, 6209를 제1 및 제3 주사선 구동회로 6202, 6204로 제어한다.
신호선 구동회로, 주사선 구동회로 등의 구성은, 도 62∼도 66에 나타낸 것 에 한정되지 않는다는 점에 유념하자.
본 발명에 있어서의 트랜지스터는, 어떤 타입의 트랜지스터여도 되고, 어떤 기판 위든 형성되어 있어도 된다는 점에 유념하자. 따라서, 도 62∼도 66에 나타낸 것과 같은 회로가, 모두 유리 기판, 플라스틱 기판, 단결정 기판, 및 SOI 기판을 포함하는 어떤 기판 위든 형성되어도 된다. 또는, 도 62∼도 66에 있어서의 회로의 일부가, 어떤 하나의 기판에 형성되어도 되고, 도 62∼도 66에 있어서의 회로의 다른 일부가, 다른 기판 위에 형성되어도 된다. 즉, 도 62∼도 66에 있어서의 회로의 모두가 같은 기판 위에 형성되어야 한다. 예를 들면, 도 62∼도 66의 각각에 있어서, 화소부와 주사선 구동회로는, 유리 기판 위에 트랜지스터를 사용해서 형성되고, 신호선 구동회로 (혹은 그 일부)가, 단결정 기판 위에 형성되는 IC 칩을 COG(Chip On Glass)로 접속해서 유리 기판 위에 배치함으로써 신호선 구동회로(혹은 그 일부)를 형성해도 된다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding)이나 프린트 배선 기판을 사용해서 유리 기판과 접속해도 된다.
본 실시 예에서 서술한 내용은, 실시 예 1 및 2에서 서술한 내용과 자유롭게 조합함으로써 실시될 수 있다는 점에 유념하자.
(실시 예 4)
본 실시 예에서는 본 발명의 표시장치에 사용되는 표시 패널을 도 79a 및 79b 등을 참조하여 설명한다. 도 79a는 표시 패널을 나타내는 상면도이고, 도 79b는 도 79a의 선 A-A'을 따른 단면도이다. 표시 패널은, 점선으로 표시되는 신호선 구동회로 7901, 화소부 7902, 제1 주사선 구동회로 7903, 및 제2 주사선 구동회로 7906을 포함한다. 또한, 밀봉 기판 7904 및 밀봉재 7905가 제공된다. 밀봉재 7905로 둘러싸인 부분은 스페이스 7907이다.
배선 7908은 제1 주사선 구동회로 7903, 제2 주사선 구동회로 7906, 및 신호선 구동회로 7901에 입력된 신호를 송신하는 배선으로서, 비디오 신호, 클럭 신호, 스타트 신호 등을, 외부 입력 단자로서 기능을 하는 FPC 7909로부터 수신한다는 점에 유념하자. IC 칩(메모리 회로, 버퍼 회로 등이 형성되어 있는 반도체 칩)은 COG(Chip On Glass)등에 의해 FPC 7909와 표시 패턴의 접속부 위에 탑재된다. 여기에서는 FPC만이 도시되어 있지만, 프린트 배선 기판(PWB)은 FPC에 부착되어도 된다.
다음에, 도 79b를 참조하여 단면 구조를 설명한다. 화소부 7902와 그것의 주변 구동회로(제1 주사선 구동 회로 7903, 제2 주사선 구동회로 7906, 및 신호선 구동회로 7901)는 기판 7910 위에 형성된다. 여기에서는, 신호선 구동회로 7901과 화소부 7902가 도시되어 있다.
신호선 구동 회로 7901은 트랜지스터 7920, 7921 등의 다수의 트랜지스터로 형성되어 있다는 점에 유념하자. 또, 본 실시 예에서는, 화소부와 주변 구동회로가 일체화되어 형성되어 있는 표시 패널이 도시되어 있지만, 본 발명은 반드시 이것에 한정되는 것은 아니다. 주변 구동 회로의 모두 또는 일부는 IC 칩 등 위에 형성되어도 되고, COG 등에 의해 장착되어도 된다.
또한, 화소부 7902는 스위칭 트랜지스터 7911과 구동 트랜지스터 7912를 포함하는 화소를 형성하는 복수의 회로를 갖는다. 구동 트랜지스터 7912의 소스 전극 이 제1 전극 7913에 접속되어 있다는 점에 유념한다. 절연막 7914는 제1 전극 7913의 단부를 덮도록 형성되어 있다. 여기에서, 포지티브 감광성 아크릴 수지막이 절연막 7914에 사용된다.
좋은 커버리지(coverage)를 얻기 위해서, 절연막 7914는, 만곡 부분을 갖는 만곡된 표면이 절연막 7914의 상부 단부 또는 하부 단부에 형성되도록 형성되어 있다. 예를 들면, 포지티브 감광성 아크릴을 절연막 7914의 재료로서 사용하는 경우에, 절연막 7914의 상부 단부만이 만곡 반경(0.2~3㎛)을 갖는 만곡된 표면을 갖는 것이 바람직하다. 또한, 빛에 의해 에천트에 녹지 않는 네가티브 감광성 아크릴이나 빛에 의해 에천트에 녹는 포지티브 감광성 아크릴이 절연막 7914로서 사용될 수 있다.
유기 화합물과 제2 전극 7917을 포함하는 층 7916은 제1 전극 7913 위에 형성되어 있다. 여기서, 애노드로서 기능을 하는 제1 전극 7913에 사용되는 재료로서, 높은 일함수를 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(indium tin oxide)막, 인듐 아연 산화(IZO)막, 티탄 질화막, 크롬막, 텅스텐막, Zn막, 또는 Pt막 등의 단층막; 티탄 질화막 및 주 구성요소로서 알루미늄을 포함하는 막의 적층; 티탄 질화막, 주 구성요소로서 알루미늄을 포함하는 막, 및 티탄 질화막의 3층 구조 등을 사용할 수 있다. 적층 구조에 의해, 제1 전극 7913은 배선 및 좋은 오믹 콘택(ohmic contact)으로서 낮은 저항을 갖고, 애노드로서 기능을 할 수 있게 되어 있다.
유기 화합물을 포함하는 층 7916은 증기 마스크 또는 잉크젯 방법을 이용하 는 증기 방법에 의해 형성된다. 주기율표의 4족에 속하는 금속 복합체는 유기 화합물을 포함하는 층 7916의 일부에 사용된다. 게다가, 낮은 분자계 물질 또는 높은 분자계 물질을 조합해서 이용해도 된다. 또한, 많은 경우에는 유기 화합물을 포함하는 층에 사용된 물질로서, 유기 화합물의 단층 또는 적층이 사용되지만, 본 실시 예에서는, 유기 화합물로 형성된 막의 일부에 무기 화합물이 사용되어도 된다. 또한, 공지의 트리플릿(triplet) 물질도 사용할 수 있다.
또, 캐소드로서 기능을 하고, 유기 화합물을 포함하는 층 7916 위에 형성되는 제2 전극 7917에 사용된 물질로서, 낮은 일함수를 갖는 물질(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi, CaF2 또는 질화 칼슘 등의 합금)을 사용하는 것이 바람직하다. 유기 화합물을 포함하는 층 7916에서 생성된 빛이 제2 전극 7917을 통해서 송신되는 경우에, 두께가 얇은 금속 박막과 투명 도전막(ITO(indium tin oxide), 산화인듐 및 산화아연(In2O3-ZnO), 산화아연(ZnO) 등)의 적층을, 제2 전극 7917로서 사용하는 것이 바람직하다.
또한, 밀봉 기판 7904를 밀봉재 7905로 기판 7910에 부착함으로써, 발광소자 7918이 기판 7910, 밀봉 기판 7904, 및 밀봉재 7905로 둘러싸인 스페이스 7907에 설치된다. 스페이스 7907은 밀봉재 7905뿐만 아니라 불활성 가스(질소, 아르곤 등)로 충전되어도 된다.
에폭시계 수지를 밀봉재 7905에 사용하는 것이 바람직하다는 점에 유념한다. 또한, 이들 물질은 가능한 한 많은 수분 또는 산소를 전달하지 않는 것이 바람직하 다. 밀봉 기판 7904의 재료로서는, 유리 기판, 석영 기판, FRP(Fiberglass-Reinforced Plastics)으로 형성된 플라스틱 기판, PVF(polyvinylfluoride), 마이러(myler), 폴리에스테르, 아크릴 등을 사용할 수 있다.
상술한 바와 같이, 본 발명의 화소 구조를 갖는 표시 패널을 취득할 수 있다.
도 79a 및 도 79b에 나타낸 바와 같이, 신호선 구동 회로 7901, 화소부 7902, 제1 주사선 구동 회로 7903, 및 제2 주사선 구동 회로 7906을 일체화해서 형성함으로써, 표시장치의 비용을 감소시킬 수 있다. 또한, 유니폴라 트랜지스터를, 신호선 구동회로 7901, 화소부 7902, 제1 주사선 구동회로 1703 및 제2 주사선 구동회로 1706에 사용하는 경우, 제조공정을 단순화할 수 있다. 그 결과, 비용을 더 줄일 수 있다. 또한, 신호선 구동회로 7901, 화소부 7902, 제1 주사선 구동회로 7903, 및 제2 주사선 구동회로 7906의 각각의 트랜지스터의 비정질 실리콘을 반도체 층에 사용함으로써, 비용을 더 줄일 수 있다.
표시 패널의 구조는 도 79a에 도시한 바와 같이, 신호선 구동회로 7901, 화소부 7902, 제1 주사선 구동회로 7903, 및 제2 주사선 구동회로 7906을 일체화하여 형성하고, 신호선 구동회로 7901에 해당하는 신호선 구동회로를 IC 칩 위에 형성하며, COG 등에 의해 표시 패널 위에 장착한 구조에 한정되지 않는다는 점에 유념한다.
즉, 구동회로의 고속 동작을 요구하는 신호선 구동회로만 CMOS 등을 이용한 IC 칩 위에 형성함으로써, 저전력소모를 달성할 수 있다. 또한, 실리콘 웨이퍼 등 으로 형성된 반도체 칩을 IC 칩으로서 사용함으로써, 고속 동작 및 저전력소모를 실현할 수 있다.
주사선 구동회로와 화소부를 일체로 형성함으로써, 비용 절감을 달성할 수 있다. 주사선 구동회로와 화소부에 유니폴라 트랜지스터를 사용하면, 비용을 더 감소할 수 있다. 화소부의 화소 구조로서는 실시 예 1 및 2에서 기술한 구조가 적용될 수 있다. 또, 트랜지스터의 반도체층에 대하여 비정질 실리콘을 사용함으로써, 제조비용을 단순화하여, 비용을 더 절감할 수 있다.
이렇게 함으로써, 고해상도 표시장치의 비용 절감을 실현할 수 있다. 또, FPC 7909와 기판 7910의 접속부에, 기능회로(메모리 또는 버퍼)가 형성되어 있는 IC 칩을 장착함으로써, 기판 영역을 효율적으로 이용할 수 있다.
또한, 도 79a에 나타낸 신호선 구동회로 7901, 제1 주사선 구동회로 7903, 및 제2 주사선 구동회로 7909에 각각 대응하는 신호선 구동회로, 제1 주사선 구동회로, 및 제2 주사선 구동회로를, IC 칩 위에 형성하고, COG 등에 의해 표시 패널 위에 탑재해도 된다. 이 경우, 고해상도 표시 장치의 저전력소모를 달성할 수 있다. 따라서, 전력소모가 적은 표시 장치를 얻기 위해서는, 화소부에 사용된 트랜지스터의 반도체층에 대하여 폴리실리콘을 사용하는 것이 바람직하다.
또, 화소부 7902의 트랜지스터의 반도체층에 대하여 비정질 실리콘을 사용함으로써, 비용절감을 달성할 수 있다. 또한, 대형 표시 패턴을 제조할 수 있다.
또, 주사선 구동회로와 신호선 구동회로를 반드시 화소의 행 방향과 열 방향으로 설치하지 않아도 된다.
다음에, 도 80은 발광소자 7918에 적용될 수 있는 발광소자의 예를 나타낸다.
발광소자는, 애노드 8002, 홀 주입 재료로 형성된 홀 주입층 8003, 홀 이송 재료로 형성된 홀 이송층 8004, 발광층 8005, 전자 이송 재료로 형성된 전자 이송층 8006, 전자 주입 재료로 형성된 전자 주입 층 8007, 및 캐소드 8008이 기판 8001에 적층되어 있는 소자 구조를 갖는다. 여기에서, 발광층 8005는 한 종류의 발광 재료로만 형성되어도 되지만, 발광층 8005는 2종류 이상의 재료로 형성되어도 된다. 본 발명의 소자 구조는 이 구조에 한정되는 것은 아니다.
개개의 기능층이 적층되어 있는 도 80에 나타낸 적층 구조 외에도, 발광층에서의 트리플릿 여기 상태로부터 발광하는 트리플릿 발광 재료를 이용하는 고효율 소자와 고분자 화합물을 이용한 소자 등 폭넓은 변화가 있다. 본 발명은 홀 차단층을 이용한 캐리어의 재결합 영역을 제어함으로써 그리고 발광영역을 2개의 영역으로 분할함으로써 취득될 수 있는 백색 발광소자에도 적용될 수 있다.
다음에, 도 80에 나타낸 본 발명의 소자의 제조방법에 대해서 설명한다. 먼저, 홀 주입 재료, 홀 이송 재료, 및 발광 재료는 개별적으로 애노드 8002(ITO(indium tin oxide))를 갖는 기판 8001 위에 증착되어 있다. 다음에, 전자 이송 재료 및 전자 주입 재료가 증착되고, 최종적으로 캐소드 8008이 증착에 의해 형성된다.
그리고, 홀 주입 재료, 홀 이송 재료, 전자 이송 재료, 전자 주입 재료, 및 발광 재료에 적합한 재료는 다음과 같다.
홀 주입 재료로서는, 포르피린계 화합물, 구리 프탈로시아닌(이하, "H2Pc"라고 칭함), 또는 프탈로시아닌(이하, "CuPc"라고 칭함) 등의 유기 화합물이 효과적이다. 또한, 이용되어야 하는 홀 이송 재료보다 작은 값의 이온화 전위를 가지며 홀 이송 기능을 갖는 재료도 홀 주입 재료로서 사용될 수 있다. 또한, 폴리스티렌 술폰산염(이하, "PSS"라고 칭함), 폴리아닐린(polyaniline) 등이 도핑된 폴리에틸렌 디옥시치오펜(이하 "PEDOT"라고 칭함)을 포함하는 도전성 고분자 화합물에 대하여 화학적 도핑을 행함으로써 취득된 재료도 있다. 또한, 절연체의 고분자 화합물은 애노드의 평탄화의 관점에서 보면 효과적이고, 폴리이미드(이하 "PI"라고 칭함)를 종종 사용한다. 또한, 금 또는 백금 등의 금속 박막 외에도, 산화 알루미늄(이하, "알루미나"라고 칭함)의 초박막을 포함하는 무기 화합물도 종종 사용한다.
방향족 아민계(즉, 벤젠 링-질소의 결합을 갖는 물체) 화합물은 대부분 홀 이송 재료로서 널리 사용된다. 널리 사용되는 재료는, 4,4'-bis(diphenylamino)-biphenyl(이하, "TAD"라고 칭함), 4,4'-bis[N-(3-methylphenyl)-N-phenyl-amino]-biphenyl(이하, "TPD"라고 칭함)과 4,4'-bis[N-(1-naphthyl)-N-phenyl-amino]-biphenyl(이하, "α-NPD"라고 칭함) 등의 유도체, 및 4,4',4"-tris(N,N-diphenyl-amino)-triphenylamine(이하, "TDATA"라고 칭함)과 4,4',4"-tris(N-(3-methylphenyl)-N-phenyl-amino]-triphenylamine(이하, "MTDATA"라고 칭함) 등의 스타 버스트(star burst) 방향족 아민 화합물을 포함한다.
전자 이송 재료로서는, 금속 복합체가 종종 사용되는데, 이 금속 복합체는 tris(8-quinolinolato)aluminum(이하, Alq3라고 칭함), BAlq, tris(4-methyl-8-quinolinolato)aluminum(이하 "Almq"라고 칭함), 및 bis(10-hydroxybenzo[h]-quinolinato)beryllium(이하 "BeBq"라고 칭함) 등의 퀴놀린 골격구조 또는 벤조퀴놀린 골격구조를 갖는 금속 복합체를 포함하고, 또한, bis[2-(2-hydroxyphenyl)-benzoxazolato]zinc(이하 "Zn(BOX)2"라고 칭함)와 bis[2-(2-hydroxyphenyl)-benzothiazolato]zinc(이하 "Zn(BTZ)2"라고 칭함) 등의 옥사졸계 또는 티아졸계 리간드를 갖는 금속 복합체도 포함한다. 또, 금속 복합체 이외도, 2-(4-biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole(이하, "PBD"라고 칭함) 및 OXD-7 등의 옥사디아졸 유도체와, TAZ 및 3-(4-tert-butylphenyl)-4-(4-ethylphenyl)-5-(4-biphenylyl)-1,2,4-triazole(이하, "p-EtTAZ"라고 칭함) 등의 트리아졸 유도체와, bathophenanthroline(이하 "BPhen"이라고 칭함) 및 BCP 등의 페난트로린 유도체가 전자 이송 특성을 갖는다.
전자 이송 재료로서, 상기 전자 이송 재료를 사용할 수 있다. 또한, 칼슘 불소, 리튬 불소, 또는 세슘 불소 등의 금속 할로겐 등의 절연체의 초박막; 또는 산화 리튬 등의 알칼리 금속 산화물이 종종 사용된다. 또한, lithium acetylacetonate(이하, "Li(acac)"라고 칭함) 또는 8-quinolinolato-lithium(이하 "Liq"라고 칭함) 등의 알칼리 금속 복합체도 효과적이다.
발광 물질로서, Alq3, Almq, BeBq, BAlq, Zn(BOX)2, 및 Zn(BTZ)2 등의 상기 금속 복합체 외에도, 다양한 형광성 도료가 효과적이다. 형광성 도료는, 청색인 4,4'-bis(2,2-diphenyl-vinyl)-biphenyl, 적색-오랜지색인 4-(dicyanomethylene)-2-methyl-6-(p-dimethylaminostyryl)-4H-pyran 등을 포함한다. 트리플릿 발광 재료도 이용가능한데, 이 트리플릿 발광 재료는 주로 중심 금속으로서 백금 또는 이리듐을 가진 복합체를 포함한다. 트리플릿 발광 재료로서는, tris(2-phenylpyridine)iridium, bis(2-(4'-tryl)pyridinato-N, C 2' )acetylacetonato iridium(이하, "acacIr(tpy)2"라고 칭함), 2,3,7,8,12,13,17,18-octaethyl-21H,23Hporphyrin-platinum 등이 알려져 있다.
상술한 바와 같은 기능을 각각 갖는 재료들을 조합해서 사용함으로써, 높은 신뢰성 발광소자를 제조할 수 있다.
층들이 도 80의 것과 반대의 순으로 형성되어 있는 발광소자도 사용할 수 있다. 즉, 캐소드 8008, 전자 주입 재료로 형성된 전자 주입층 8007, 전자 이송 재료로 형성된 전자 이송층 8006, 발광층 8005, 홀 이송 재료로 형성된 홀 이송층 8004, 홀 주입 재료로 형성된 홀 주입층 8003, 및 애노드 8002가 기판 8001 위에 적층되어 있다.
또한, 발광소자의 발광을 추출하기 위해서, 애노드와 캐소드 중 적어도 하나는 투명해도 된다. 트랜지스터와 발광소자는 기판 위에 형성되어 있고, 기판에 대향하는 표면을 통해서 발광을 추출하는 탑 방출 구조와, 기판측의 표면을 통해서 발광을 추출하는 바텀 방출 구조와, 기판측 상의 표면과 기판과 대향하는 표면을 통해서 발광을 추출하는 듀얼 방출 구조를 갖는 발광소자가 있다. 본 발명의 화소 구조는 방출 구조 중 어느 것인가를 갖는 발광소자에 적용될 수 있다.
우선, 탑 방출 구조를 갖는 발광소자에 대해서 도 81a를 참조하여 설명한다.
구동 트랜지스터 8101이 기판 8100 위에 형성되어 있고, 제1 전극 8102가 구동 트랜지스터 8101의 소스 전극과 접하도록 형성되어 있으며, 그 위에 유기 화합물을 포함하는 층 8103과 제2 전극 8104가 형성된다.
또한, 제1 전극 8102는 발광소자의 애노드이다. 제2 전극 8104는 발광소자의 캐소드이다. 즉, 유기 화합물을 포함하는 층 8103이 제1 전극 8102와 제2 전극 8104 사이에 삽입되어 있는 영역은 발광소자에 대응한다.
또, 애노드로서 기능을 하는 제1 전극 8102에 사용되는 재료로서는, 높은 일함수를 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, 티탄 질화막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막; 티탄 질화막 및 주 구성요소로서 알루미늄을 포함하는 막의 적층; 티탄 질화막, 주 구성요소로서 알루미늄을 포함하는 막, 및 티탄 질화막의 3층 구조 등을 사용할 수 있다. 적층 구조에서는, 제1 전극 8102가, 배선 및 선호하는 오믹 콘택으로서 낮은 저항을 갖고, 애노드로서 기능을 할 수 있다. 빛을 반사하는 금속막을 사용함으로써, 빛을 전송하지 않는 애노드를 형성할 수 있다.
캐소드로서 기능을 하는 제2 전극 8104에 사용되는 재료로서는, 낮은 일함수를 갖는 재료로 형성된 금속 박막(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘 등의 합금)과 투명 도전막(ITO(indium tin oxide), 인듐 아연 산화 물(IZO), 산화아연(ZnO) 등)의 스택 층을 사용하는 것이 바람직하다. 이와 같이 함으로써 금속 박막과 투명 도전막을 사용함으로써, 빛을 전송할 수 있는 캐소드를 형성할 수 있다.
이와 같이 함으로써, 발광소자로부터의 빛이 도 81a의 화살표로 표시된 바와 같이 상부 표면으로 추출될 수 있다. 즉, 탑 방출 구조를 갖는 발광소자를 도 79a 및 79b에 나타낸 표시 패널에 적용하는 경우에, 빛이 밀봉 기판 7904측에 방출된다. 따라서, 탑 방출 구조를 갖는 발광소자를 표시장치에 이용하는 경우에는, 빛 전송 특성을 갖는 기판을 밀봉 기판 7904로서 사용한다.
광학막을 제공하는 경우에는, 밀봉 기판 7904에 대해서 광학막이 설치되어도 된다.
MgAg, MgIn 또는 AlLi 등, 캐소드로서 기능을 하고, 낮을 일함수를 갖는 재료로 형성된 금속막이 제1 전극 8102에 대해서 사용될 수 있다. 이 경우에, 제2 전극 8104에 대해서는, ITO(indium tin oxide)막 또는 인듐 아연 산화(IZO)막 등의 투명 도전막을 사용할 수 있다. 따라서, 이 구조에서는, 탑 방출의 투과율을 향상시킬 수 있다.
다음에, 바텀 방출 구조를 갖는 발광소자에 대해서 도 81b를 참조하여 설명한다. 방출 구조를 제외하고, 구조가 같기 때문에, 도 81a와 같은 참조번호를 사용한다.
여기에서는, 애노드로서 기능을 하는 제1 전극 8102에 대하여 사용되는 재료로서, 높은 일함수를 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(indium tin oxide)막 또는 인듐 아연 산화(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명 도전막을 사용함으로써, 빛을 전송할 수 있는 애노드를 형성할 수 있다.
캐소드로서 기능을 하는 제2 전극 8104에 대해서 사용되는 재료로서는, 낮은 일함수를 갖는 재료로 형성된 금속막(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘 등의 합금)을 사용할 수 있다. 빛을 반사하는 금속막을 사용함으로써, 빛을 전송하지 않는 캐소드를 형성할 수 있다.
이와 같이 함으로써, 발광소자로부터의 빛이 도 81b의 화살표로 나타낸 바와 같이 바텀 표면으로 추출될 수 있다. 즉, 바텀 방출 구조를 갖는 발광소자를 도 79a 및 도 79b에 나타낸 표시 패턴에 적용하는 경우에, 빛이 기판 7910측으로 방출된다. 따라서, 바텀 구조를 갖는 발광소자를 표시장치에 사용하는 경우에, 빛 전송 특성을 갖는 기판을 기판 7910으로서 사용한다.
광학막을 제공하는 경우에는, 기판 7910에 대하여 광학막이 설치되어도 된다.
듀얼 방출 구조를 갖는 발광소자에 대하여 도 81c를 참조하여 설명한다. 방출 구조를 제외하고, 구조가 같기 때문에, 도 81a와 같은 참조번호를 사용한다.
여기에서는, 애노드로서 기능을 하는 제1 전극 8102에 대하여 사용되는 재료로서, 높은 일함수를 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(indium tin oxide)막 또는 인듐 아연 산화(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명 도전막을 사용함으로써, 빛을 전송할 수 있는 애노드를 형성할 수 있다.
캐소드로서 기능을 하는 제2 전극 8104에 대해서 사용되는 재료로서는, 낮은 일함수를 갖는 재료로 형성된 금속막(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘 등의 합금)과, 투명 도전막(ITO(indium tin oxide), 산화인듐과 산화아연의 합금(In2O3-ZnO), 산화아연(ZnO) 등)의 적층을 사용하는 것이 바람직하다. 상기와 같이 금속 막막과 투명 도전막을 사용함으로써, 빛을 전송할 수 있는 캐소드를 형성할 수 있다.
이와 같이 함으로써, 발광소자로부터의 빛이 도 81c의 화살표로 나타낸 바와 같이 양쪽으로 추출될 수 있다. 즉, 듀얼 방출 구조를 갖는 발광소자를 도 79a 및 도 79b에 나타낸 표시 패턴에 적용하는 경우에, 빛이 기판 7910측과 밀봉 기판 7904측으로 방출된다. 따라서, 듀얼 구조를 갖는 발광소자를 표시장치에 사용하는 경우에, 빛을 전송하는 기판을 기판 7910과 밀봉기판 7904로서 사용한다.
광학막을 제공하는 경우에는, 기판 7910과 밀봉기판 7904의 각각에 대하여 광학막이 설치되어도 된다.
본 발명은 백색 발광소자와 컬러 필터를 이용한 풀 컬러 표시를 실현하는 표시장치에도 적용가능하다.
도 82에 나타낸 바와 같이, 베이스막 8202는 기판 8200 위에 형성되어 있고, 구동 트랜지스터 8201은 베이스막 8202 위에 형성되어 있다. 제1 전극 8203이 구동 트랜지스터 8201의 소스 전극과 접하도록 형성되어 있고, 그 위에 유기 화합물을 포함하는 층 8204와 제2 전극 8205가 형성되어 있다.
제1 전극 8203은 발광소자의 애노드이다. 제2 전극 8205는 발광소자의 캐소드이다. 즉, 유기 화합물을 포함하는 층 8204가 제1 전극 8203과 제2 전극 8205 사이에 삽입되어 있는 영역은 발광소자에 대응한다. 도 82에 나타낸 구조에서는, 백색 빛을 방출한다. 적색 컬러 필터 8206R, 녹색 컬러 필터 8206G, 및 청색 컬러 필터 7206B를 발광소자 위에 설치함으로써, 풀 컬러 표시를 행할 수 있다. 또한, 이들 컬러 필터를 분리시키는 흑색 매트릭스(또는 BM이라고 칭함) 8207을 설치한다.
상술한 발광소자의 구조를 결합해서 사용할 수 있고, 또 본 발명의 표시 장치에 적절하게 사용할 수 있다. 또한, 상술한 표시 패널과 발광소자의 구조는 예로서, 상술한 구조와 다른 구조를 갖는 표시장치에도 적용가능하다.
다음에, 표시 패널의 화소부의 부분 단면도에 대해서 기술한다.
우선, 트랜지스터의 반도체 층으로서 폴리실리콘(p-Si)을 사용하는 경우에 대해서 도 83a, 도 83b, 도 84a, 도 84b, 도 85a 및 도 85b를 참조하여 설명한다.
여기에서는, 예를 들면, 공지의 막 증착 방법으로 기판 위에 비정질 실리콘(a-Si)막을 형성해서 반도체층을 얻는다. 반도체층은 비정질 실리콘막에 한정되는 것이 아니며, 비정질 구조를 갖는 어떤 반도체막(미세결정 반도체막 포함)이든 사용해도 된다. 또한, 비정질 실리콘 게르마늄막 등의 비정질 구조를 갖는 화합물 반도체막을 사용해도 된다.
그리고, 레이저 결정화법, RTA 또는 어닐 노를 이용한 열 결정화법, 결정화 를 조장하는 금속 원소를 이용한 열 결정화법 등으로 비정질 실리콘막을 결정화한다. 물론, 그러한 방법을 조합해서 사용해도 된다.
상술한 결정화의 결과로서, 결정화된 영역을, 비정질 반도체막의 일부에 형성한다.
또한, 결정성(crystallinity)을 부분적으로 증가시키는 결정 반도체막을 원하는 형상으로 패터닝하고, 결정화된 영역으로부터 섬 모양의 반도체막을 형성한다. 트랜지스터의 반도체층에 대하여 이 반도체막을 사용한다.
도 83a에 나타낸 바와 같이, 베이스막 8302가 기판 8301 위에 형성되어 있고, 그 위에 반도체층이 형성되어 있다.
반도체층은 구동 트랜지스터 8318에서, 채널 형성 영역 8303, LDD 영역 8304, 및 소스 또는 드레인 영역으로서 기능을 하는 불순물 영역 8305; 및 채널 형성 영역 8306, LDD 영역 8307, 및 커패시터 소자 8319의 하부 전극으로서 기능을 하는 불순물 영역 8308을 각각 갖는다. 채널 형성 영역 8303 및 8306에 대하여 채널 도핑을 수행해도 된다는 점에 유념한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 질화 알루미늄(AlN), 산화 실리콘(SiO2), 산화질화 실리콘(SiOxNy) 등 또는 그것의 적층을 이용해서 베이스막 8302를 형성할 수 있다.
커패시터 소자 8319의 게이트 전극 8310과 상부 전극 8311은 게이트 절연막 8309를 개재하여 반도체층 위에 형성되어 있다.
커패시터 소자 8319와 구동 트랜지스터 8318을 덮도록 층간 절연막 8312가 형성되어 있다. 배선 8313은, 콘택 홀을 통해서 불순물 영역 8305와 접하도록 층간 절연막 8312 위에 형성되어 있다. 화소 전극 8314는 배선 8313과 접하도록 형성되어 있고, 절연막 8315는 배선 8313과 화소 전극 8314의 단부를 덮도록 형성되어 있다. 여기에서, 절연막 8315는 포지티브 감광성 아크릴 수지막으로 형성되어 있다. 그리고, 유기 화합물을 포함하는 층 8316과 대향 전극 8317은 화소 전극 8314 위에 형성되어 있다. 따라서, 유기 화합물을 포함하는 층 8316이 화소 전극 8314와 대향 전극 8317 사이에 삽입되어 있는 영역에 발광소자 8320이 형성된다.
또한, 도 83b에 나타낸 바와 같이, 커패시터 소자 8319의 하부 전극의 일부를 형성하는 LDD영역이 커패시터 소자 8319의 상부 전극 8311과 중첩하는 영역 8321이 설치되어도 있다. 도 83a의 것과 공통 부분은 동일한 참조번호로 표시되고, 그 설명은 생략한다는 점에 유념한다.
또한, 도 84a에 나타낸 바와 같이, 커패시터 소자 8323에는 구동 트랜지스터 8318의 불순물 영역 8305과 접촉하여 배선 8313으로서 같은 층에 형성되어 있는 제2 상부 전극 8322가 설치되어도 된다. 도 83a의 것과 공통된 부분은 같은 참조번호로 표시되고, 그 설명은 생략한다는 점에 유념한다. 제2 상부 전극 8322는 불순물 영역 8308과 접촉하고 있기 때문에, 게이트 절연막 8309가 상부 전극 8311과 채널 형성 영역 8306 사이에 삽입되어 있는 구조를 갖는 제1 커패시터 소자와, 층간 절연막 8312가 상부전극 8311과 제2 상부전극 8322 사이에 삽입되어 있는 구조를 갖는 제2 커패시터가 병렬로 접속되어 있어, 제1 및 제2 커패시터 소자를 갖는 커패 시터 소자 8323을 취득한다. 커패시터 소자 8323은 제1 및 제2 커패시터 소자의 용량의 총 용량인 용량을 갖기 때문에, 면적이 작고 용량이 큰 커패시터 소자를 형성할 수 있다. 즉, 본 발명의 화소 구조를 갖는 커패시터 소자를 사용하면, 개구률을 더 향상시킬 수 있다.
또한, 도 84b에 나타낸 바와 같이 커패시터 소자의 구조를 사용해도 된다. 베이스막 8402는 기판 8401 위에 형성되고, 반도체층은 그 위에 형성된다. 반도체층은 채널 형성 영역 8403, LDD 영역 8404, 및 구동 트랜지스터 8418의 소스 또는 드레인 영역으로서 기능을 하는 불순물 영역 8405를 갖는다. 채널 형성 영역 8403에 대하여 채널 도핑을 행한다는 점에 유념한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 베이스막 8402는 질화 알루미늄(AlN), 산화 실리콘(SiO2), 산화질화 실리콘(SiOxNy) 등의 단층 또는 그것의 적층을 이용해서 형성된다.
게이트 전극 8407 및 제1 전극 8408은 게이트 절연막 8406을 개재하여 반도체층 위에 형성되어 있다.
제1 층간 절연막 8409는 구동 트랜지스터 8418과 제1 전극 8408을 덮도록 형성되어 있다. 배선 8410은 콘택 홀을 통해서 불순물 영역 8405와 접촉하도록 제1 층간 절연막 8409 위에 형성되어 있다. 또한, 제2 전극 8411은 배선 8410과 같은 층에 형성되고, 또 배선 8410과 같은 물질로 형성되어 있다.
또한, 제2 층간 절연막 8412는 배선 8410과 제2 전극 8411을 덮도록 형성되 어 있다. 그리고, 화소 전극 8413은 콘택 홀을 통해서 배선 8410과 접촉하도록 제2 층간 절연막 8412 위에 형성되어 있다. 제3 전극 8414는 화소 전극 8413과 같은 층의 같은 재료로 형성되어 있다. 여기에서, 커패시터 소자 8319는 제1 전극 8408, 제2 전극 8411, 및 제3 전극 8414로 구성되어 있다.
유기 화합물을 포함하는 층 8416과 대향 전극 8417은 화소 전극 8413 위에 형성되어 있다. 그리고, 발광소자 8420은, 유기 화합물을 포함하는 층 8416이 화소 전극 8413과 대향 전극 8417 사이에 삽입되어 있는 영역에 형성되어 있다.
상술한 바와 같이, 도 83a 및 도 83b와 도 84a와 도 84b에 나타낸 것과 같은 구조의 각각을, 그 반도체층의 결정 반도체막을 이용한 트랜지스터의 구조로서 줄 수 있다. 도 83a 및 도 83b와 도 84a와 도 84b에 나타낸 구조를 갖는 트랜지스터는 탑-게이트 구조를 갖는 트랜지스터의 예라는 점에 유념한다. 즉, LDD 영역은 게이트 전극과 중첩하거나 게이트 전극과 중첩하지 않아도 되며, 또는 LDD 영역의 일부가 게이트 전극과 중첩하도록 형성되어 있어도 된다. 또한, 게이트 전극은 테이퍼(tapered) 형상을 가져도 되고, LDD 영역은 자기 정렬 방식으로 게이트 전극의 테이퍼 부분 아래에 설치되어도 된다. 또한, 게이트 전극의 수는 2개로 한정되지 않으며, 3개 이상의 게이트 전극을 갖는 멀티 게이트 구조가 이용되거나 단일 게이트 구조가 사용되어도 된다.
본 발명의 화소에 포함된 트랜지스터의 반도체층에 대한 결정성 반도체막을 사용함으로써, 주사선 구동회로와, 신호선 구동회로와, 화소부를 일체화해서 형성하는 것이 더 용이해진다. 또한, 주사선 구동회로와 화소부의 일부를 일체화해서 형성해도 되고, 그것의 다른 일부를, 도 79a 및 도 79b의 표시 패널에 나타낸 것과 같이 IC 칩 위에 형성해도 되고, COG 등으로 장착해도 된다. 그러한 구조에 의해, 제조비용의 절감을 달성할 수 있다.
반도체층에 대하여 폴리실리콘(p-Si)을 사용한 트랜지스터의 구조로서는, 게이트 전극이 기판과 반도체층 사이에 삽입되어 있는 구조, 즉 게이트 전극이 반도체층 아래에 위치되어 있는 바텀-게이트 구조를 가진 트랜지스터를 적용해도 된다. 여기에서, 도 85a 및 도 85b는 각각 바텀-게이트 구조를 가진 트랜지스터가 적용된 표시 패널의 화소부의 부분 단면도를 나타낸다.
도 85a에 도시한 바와 같이, 베이스막 8502는 기판 8501 위에 형성되어 있다. 또한, 게이트 전극 8503은 베이스막 8502 위에 형성되어 있다. 제1 전극 8504는 게이트 전극 8503과 같은 층의 같은 재료로 형성되어 있다. 게이트 전극 8503에 대한 재료로서는, 인이 첨가되어 있는 실리콘을 사용할 수 있다. 다결정 실리콘 외에도, 금속과 실리콘으로 구성된 실리사이드를 사용해도 된다.
그리고, 게이트 절연막 8505는 게이트 전극 8503과 제1 전극 8504를 덮도록 형성되어 있다. 게이트 절연막 8505로서는, 산화 실리콘막, 질화 실리콘막 등을 사용한다.
반도체층은 게이트 절연막 8505 위에 형성되어 있다. 반도체층은 구동 트랜지스터 8522에서, 채널 형성 영역 8506, LDD 영역 8507, 및 소스 또는 드레인 영역으로서 기능을 하는 불순물 영역 8508과, 채널 형성 영역 8509, LDD 영역 8510, 및 커패시터 소자 8523의 제2 전극으로서 기능을 하는 불순물 영역 8511을 각각 갖는 다. 채널 형성 영역 8506 및 8509에 대해서 채널 도핑을 수행한다는 점에 유념한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 베이스막 8502는 질화 알루미늄(AlN), 산화 실리콘(SiO2), 산화질화 실리콘(SiOxNy) 등의 단층 또는 그것의 적층을 이용해서 형성될 수 있다.
제1 층간 절연막 8512는 반도체층을 덮도록 형성되어 있다. 배선 8513은 콘택 홀을 통해서 불순물 영역 8508과 접촉하도록 제1 층간 절연막 8512 위에 형성되어 있다. 또한, 제3 전극 8514는 배선 8513과 같은 층에 형성되고, 또 배선 8513과 같은 물질로 형성되어 있다. 커패시터 소자 8523은 제1 전극 8504, 제2 전극, 및 제3 전극 8514로 구성되어 있다.
또한, 개구부 8515는 제1 층간 절연막 8512에 형성되어 있다. 제2 층간 절연막 8516은 구동 트랜지스터 8522, 커패시터 소자 8523, 및 개구부 8515를 덮도록 형성되어 있다. 화소 전극 8517은 콘택 홀을 통해서 제2 층간 절연막 8516 위에 형성되어 있다. 그리고, 절연막 8518은 화소 전극 8417의 단부를 덮도록 형성되어 있다. 예를 들면, 포지티브 감광성 아크릴 수지막을 사용할 수 있다. 그 후에, 유기 화합물을 포함하는 층 8519와 대향 전극 8520은 화소 전극 8517 위에 형성되어 있다. 발광소자 8512는, 유기 화합물을 포함하는 층 8519가 화소 전극 8517과 대향 전극 8520 사이에 삽입되어 있는 영역에 형성되어 있다. 개구부 8515는 발광소자 8521 아래에 위치되어 있다. 즉, 발광소자 8521로부터 방출된 빛을 기판 측으로부 터 추출하는 경우에, 개구부 8515의 존재로 인해 투과율을 향상시킬 수 있다.
또한, 제4 전극 8524는 도 85a의 화소 전극 8517과 같은 층의 같은 재료로 형성되어, 도 85b에 나타낸 구조를 취득한다. 이 경우에, 커패시터 소자 8525는 제1 전극 8504, 제2 전극, 제3 전극 8514, 및 제4 전극 8524로 구성될 수 있다.
다음에, 도 33a 및 33b와, 도 34a 및 도 34b와, 도 35a 및 도 35b를 참조하여 트랜지스터의 반도체층으로서 비정질 실리콘(a-Si:H)막을 사용하는 경우에 관하여 설명한다.
도 33a 및 도 33b는 반도체 층에 대하여 비정질 실리콘을 사용한 탑-게이트 구조를 갖는 트랜지스터가 적용된 표시 패널의 화소부의 부분 단면도를 각각 나타낸다. 도 33a에 나타나 있는 바와 같이, 기판 3301 위에 베이스막 3302가 형성되어 있다. 한층 더, 베이스막 3302 위에 화소 전극 3303이 형성되어 있다. 또한, 제1 전극 3304가 화소전극 3303과 같은 층의 같은 재료로 형성되어 있다.
기판으로서는 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 베이스막 3302는, 질화 알루미늄(AlN), 산화 실리콘(SiO2), 산화질화 실리콘(SiOxNy)등의 단층 또는 이것들의 적층을 사용할 수 있다.
베이스막 3302 위에 배선 3305 및 3306이 형성되고, 화소 전극 3303의 단부가 배선 3305로 덮어져 있다. 배선 3305 및 3306 위에 N형의 도전형을 갖는 N형 반도체층 3307 및 3308이 형성되어 있다. 또한, 배선 3306과 3307 사이 및 베이스막 3309 위에 반도체층 3309가 형성되어 있고, 반도체층 3309의 일부가 N형 반도체층 3307 및 3308위까지 연장되어 있다. 이 반도체층은 비정질 실리콘(a-Si:H) 또는 미세결정 반도체(μ-Si:H) 등의 비결정성 반도체막으로 형성되어 있다는 점에 유념한다. 또한, 반도체층 3309 위에 게이트 절연막 3310이 형성되어 있고, 절연막 3311이 게이트 절연막 3310과 같은 층의 같은 재료로 형성되어 있으며, 또 제1 전극 3304를 덮는다. 게이트 절연막 3310으로서는, 산화 실리콘막, 질화 실리콘막 등을 사용할 수 있다는 점에 유념한다.
게이트 절연막 3310 위에, 게이트 전극 3312가 형성되어 있다. 또한, 제2 전극 3313이 게이트 전극과 같은 층의 같은 재료로 형성되어 있으며, 절연막 3311이 그들 사이에 삽입되어 있는 제1 전극 3304를 덮는다. 제1 전극 3304과 제2 전극 3313 사이에 절연막 3311을 삽입한 커패시터 소자 3319가 형성되어 있다. 화소전극 3303의 단부, 구동 트랜지스터 3318 및 커패시터 소자 3319를 덮도록, 층간 절연막 3314가 형성되어 있다.
층간 절연막 3314 및 층간 절연막 3314의 개구부에 위치된 화소 전극 3303 위에 유기 화합물을 포함하는 층 3315 및 대향 전극 3316이 형성되어 있다. 따라서, 화소 전극 3303과 대향 전극 3316 사이에 유기 화합물을 포함하는 층 3315가 삽입된 영역에서는 발광소자 3317이 형성되어 있다.
도 33a에 나타낸 제1 전극 3304를 도 33b에 나타나 있는 바와 같이 제1 전극 3320으로 형성해도 된다. 제1 전극 3320은 배선 3305 및 3306과 같은 층의 같은 재료로 형성되어 있다.
비정질 실리콘을 반도체층에 사용한 바텀-게이트 구조를 갖는 표시장치의 패 널의 부분 단면도를 도 34a 및 도 34b에 나타낸다.
기판 3401위에 베이스막 3402가 형성되어 있다. 베이스막 3402 위에 게이트 전극 3403이 형성되어 있다. 또한, 제1 전극 3404가 게이트 전극과 같은 층의 같은 재료로 형성되어 있다. 게이트 전극 3403의 재료로서는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘 이외에, 금속과 실리콘의 화합물인 실리사이드를 사용해도 된다.
또한, 게이트 전극 3403 및 제1 전극 3404를 덮도록 게이트 절연막 3405가 형성되어 있다. 게이트 절연막 3405로서는, 산화 실리콘막, 질화 실리콘막 등을 사용할 수 있다.
게이트 절연막 3405 위에, 반도체층 3406이 형성되어 있다. 또한, 반도체층 3407이 반도체층 3406과 같은 층의 같은 재료로 형성되어 있다.
기판으로서는 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 베이스막 3402로서는, 질화 알루미늄(AlN), 산화 실리콘(SiO2), 산화질화 실리콘(SiOxNy) 등의 단층 또는 이것들의 적층을 사용할 수 있다.
반도체층 3406 위에는 N형의 도전성을 갖는 N형 반도체층 3408, 3409가 형성되고, 반도체층 3407위에는 N형 반도체층 3410이 형성되어 있다.
N형 반도체층 3408, 3409, 3410 위에는, 각각 배선 3411, 3412가 형성되고, N형 반도체층 3410 위에는, 도전층 3413이 배선 3411 및 3412과 같은 층의 같은 재료로 형성되어 있다.
반도체층 3407, N형 반도체층 3410 및 도전층 3413으로 제2 전극이 구성된다. 또한, 이 제2 전극과 제1 전극 3404 사이에 게이트 절연막 3402를 삽입한 구조의 커패시터 소자 3420이 형성되어 있다.
배선 3411의 일 단부는 연장하고, 그 연장한 배선 3411 상부와 접하도록 화소 전극 3414가 형성되어 있다.
또한, 화소 전극 3414의 단부, 구동 트랜지스터 3419, 및 커패시터 소자 3420을 덮도록 절연막 3415가 형성되어 있다.
화소 전극 3414 및 절연막 3415 위에는 유기 화합물을 포함하는 층 3416 및 대향 전극 3417이 형성되어 있다. 화소 전극 3414과 대향 전극 3417 사이에 유기 화합물을 포함하는 층 3416이 삽입된 영역에는 발광소자 3418이 형성되어 있다.
커패시터 소자의 제2 전극의 일부가 되는 반도체층 3407 및 N형 반도체층 3410은 반드시 설치되지 않아도 된다. 즉, 제2 전극은, 도전층 3413으로서 해서 제1 전극 3404과 도전층 3413 사이에 게이트 절연막이 삽입된 구조의 커패시터 소자를 갖는다.
도 34a에 있어서, 배선 3411을 형성하기 전에 화소 전극 3414를 형성하는 경우에, 도 34b에 나타나 있는 바와 같이, 화소 전극 3414로 이루어진 제2 전극 3421과 제1 전극 3404 사이에 게이트 절연막 3405가 삽입된 구조의 커패시터 소자 3422를 취득할 수 있다.
도 34a 및 도 34b는, 역 스태거형의 채널 에치 트랜지스터를 나타내는데, 물론 채널 보호 트랜지스터를 사용해도 된다. 채널 보호 트랜지스터의 경우에 대해서 는 도 35a 및 도 35b를 참조하여 설명한다.
도 35a에 나타낸 채널 보호 트랜지스터는 반도체층 3406의 채널 형성 영역 위에 에칭 마스크로서 기능을 하는 절연막 3501이 설치되는 점이 도 34a에 나타낸 채널 에치 구동 트랜지스터 3419와 다르다. 그 점을 제외하고 공통 부분은 공통참조 번호로 표기되어 있다.
마찬가지로, 도 35b에 나타낸 채널 보호 트랜지스터는 반도체층 3406의 채널 형성 영역 위에 에칭의 마스크로서 기능을 하는 절연막 3501이 설치되는 점이 도 34b에 나타낸 채널 에치 구동 트랜지스터 3419와 다르다. 그 점을 제외하고 공통 부분은 같은 참조번호로 표시되어 있다.
본 발명의 화소에 포함된 트랜지스터의 반도체층(채널 형성 영역, 소스 영역, 드레인 영역 등)으로서 비정질 반도체막을 사용함으로써, 제조 비용을 삭감할 수 있다.
본 발명의 화소 구성에 적용할 수 있는 트랜지스터의 구조나, 커패시터 소자의 구조는 전술한 구성에 한정되지 않고, 여러 가지의 트랜지스터의 구조와 커패시터 소자의 구조를 이용할 수 있다.
본 실시 예에서 서술한 내용은, 실시 예1∼실시 예2에서 서술한 내용과 자유롭게 조합으로써 실시될 수 있다.
(실시 예 5)
본 실시 예는 트랜지스터를 포함하는 반도체장치를 제작하는 방법으로서, 플라즈마 처리를 사용해서 반도체 장치를 제작하는 방법에 관하여 설명한다.
도 36a 및 도 36c는, 각각 트랜지스터를 포함하는 반도체장치의 구조 예를 도시한 도면이다. 도 36a 내지 36c, 도 36b는 도 36a의 선 a-b의 단면도에 해당하고, 도 36c는 도 36a의 선 c-d의 단면도에 해당한다.
도 36a 내지 36c에 나타낸 반도체장치는, 기판 3601 위에 절연막 3602를 개재하여 설치된 도체막 3603a, 3603b과, 반도체막 3603a, 3603b 위에 게이트 절연막 3604를 개재하여 설치된 게이트 전극3605과, 게이트 전극을 덮도록 설치된 절연막 3606, 3607과, 반도체막 3603a, 3603b의 소스 영역 및 드레인 영역과 전기적으로 접속되고, 또한 절연막 3607 위에 설치된 도전막 3608을 포함한다. 도 36a 내지도 36c는 반도체막 3603a의 일부를 채널 영역으로서 사용한 N채널형 트랜지스터 3610a와 반도체막 3603b의 일부를 채널 영역으로서 사용한 P채널형 트랜지스터 3610b를 설치한 경우를 나타내지만, 본 발명은 이 구성에 한정되지 않는다는 점에 유념한다. 예를 들면, 도 36a 내지 36c에서는, N채널형 트랜지스터 3610a에 LDD영역을 설치하고, P채널형 트랜지스터 3610b에는 LDD 영역을 설치하지 않았지만, LDD 영역을 트랜지스터의 양쪽에 설치한 구성 또는 LDD 영역을 트랜지스터의 양쪽에 설치하지 않는 구성을 이용해도 된다.
본 실시 예에서는, 상기 기판 3601, 절연막 3602, 반도체막 3603a 및 3603b, 게이트 절연막 3604, 절연막 3606, 및 절연막 3607중 적어도 하나를 플라즈마 처리를 사용해서 산화 또는 질화함으로써, 반도체막 또는 절연막을 산화 또는 질화하도록 도 36a 내지 36c에 나타낸 반도체 장치를 제작한다는 점에 유념한다. 이렇게, 플라즈마 처리를 사용해서 반도체막 또는 절연막을 산화 또 질화한다. 따라서, 해 당 반도체막 또는 절연막의 표면을 변화시키고, CVD 법이나 스퍼터링 법에 의해 형성한 절연막과 비교해서 더 치밀한 절연막을 형성할 수 있다. 그 결과, 핀홀 등의 결함을 억제해 반도체장치의 특성 등을 향상시킬 수 있다.
실시 예에서는 상기의 도 36a 내지 36c에 있어서의 반도체막 3603a 및 3603b 또는 게이트 절연막 3604에 플라즈마 처리를 행하고, 해당 반도체막 3603a 및 3603b 또는 게이트 절연막 3604를 산화 또는 질화함으로써 반도체장치를 제작하는 방법에 대해서 도면을 참조해서 설명한다.
처음에, 기판 위에 설치된 섬 형상의 반도체막의 단부를 거의 직각에 가까운 형상으로 설치할 경우에 대해서 설명한다.
우선, 기판 3601 위에 섬 형상의 반도체막 3603a, 3603b을 형성한다(도 37a-1 및 도 37a-2). 섬 형상의 반도체막 3603a, 3603b은, 기판 3601 위에 미리 형성된 절연막 3602 위에 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해, 실리콘(Si)을 주성분으로서 포함하는 재료(예를 들면, SixGe1 -x 등) 등을 사용해서 비정질 반도체막을 형성한 후, 해당 비정질 반도체막을 결정화시켜, 반도체막을 선택적으로 에칭함으로써 설치될 수 있다. 레이저 결정화법, RTA 또는 아닐 노를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법 또는 이들 방법을 조합한 방법 등의 공지의 결정화법에 의해 비정질 반도체막을 결정화할 수 있다는 점에 유념한다. 또한, 도 37a-1 내지 37d-1 및 도 37a-2 내지 37d-2에서는, 섬 형상의 반도체막의 단부 3603a, 3603b을 거의 직각에 가까운 형상(θ =85∼100°)으로 형성한다.
다음에, 플라즈마 처리에 의해 반도체막 3603a, 3603b을 산화 또는 질화함으로써, 해당 반도체막 3603a, 3603b의 표면에 각각 절연막 3621a, 3621b을 형성한다(도 37b-1 및 도 37b-2). 절연막 3621a 및 3621b로서 산화막 또는 질화막을 사용해도 된다는 점에 유념한다. 반도체막 3603a, 3603b으로서 Si를 사용한 경우, 절연막 3621a 및 3621b으로서, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNy)이 형성된다. 또한, 플라즈마 처리에 의해 반도체막 3603a, 3603b을 산화시킨 후에, 다시 플라즈마 처리에 의해 반도체막 3603a, 3603b을 질화시켜도 된다. 이 경우, 반도체막 3603a, 3603b에 접하도록 산화 실리콘(SiOx)이 형성되고, 해당 산화 실리콘의 표면에 질화 산화 실리콘(SiNxOy)(x>y)이 형성된다. 플라즈마 처리에 의해 반도체막을 산화할 경우에는, 산소 분위기 하(예를 들면, 산소(02)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)를 포함하는 분기 하; 산소, 수소(H2), 및 희가스를 포함하는 분위기 하; 또는 1산화 2질소와 희가스를 포함하는 분위기 하)에서 플라즈마 처리를 행한다는 점에 유념한다. 한편, 플라즈마 처리에 의해 반도체막을 질화할 경우에는, 질소 분위기 하(예를 들면, 질소(N2)과 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)를 포함하는 분위기 하; 질소와 수소와 희가스를 포함하는 분위기 하; 또 NH3과 희가스를 포함하는 분위기 하)에서 플라즈마 처리를 행한다. 희가스로서는, 예를 들면 Ar를 사용할 수 있다. Ar와 Kr를 혼합한 가스를 사용해도 된다. 그 때문에, 절연막 3621a, 3621b에는, 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)이 포함되어 있다. Ar을 사용한 경우에는 절연막 3621a, 3621b에 Ar가 포함되어 있다.
또한, 플라즈마 처리는, 상기 가스를 포함하는 분위기 중에서, 1×1011cm-3~1×1113cm-3의 전자밀도와 0.5eV~1.5eV의 플라즈마의 전자온도에서 행해진다. 플라즈마의 전자밀도는 높고, 기판 3601 위에 형성된 피처리물(여기에서는, 반도체막 3603a, 3603b)부근에서의 전자온도는 낮다. 따라서, 피처리물에 대한 플라즈마 손상을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm- 3이상으로 고밀도이기 때문에, 플라즈마 처리에 의해, 피처리물을 산화 또는 질화함으로써 형성된 산화막 또는 질화막은, CVD법, 스퍼터링법 등에 의해 형성된 막과 비교해서 막 두께 등의 균일성이 뛰어나, 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1eV이하로 낮기 때문에, 종래의 플라즈마 처리나 열 산화법과 비교해서 저온도에서 산화 처리 또는 질화 처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점보다 100℃이상 낮은 온도에서 플라즈마 처리를 행해도 충분하게 산화 처리 또는 질화 처리를 행할 수 있다. 플라즈마를 생성하기 위한 주파수로서는, 마이크로파(2.45 GHz) 등의 고주파를 사용할 수 있다. 또한, 이하에 특히 언급되지 않는 경우에는, 플라즈마 처리를 상기 조건 하에서 행한다.
다음에, 절연막 3621a, 3621b을 덮도록 게이트 절연막 3604를 형성한다(도 37c-1 및 도 37c-2). 게이트 절연막 3604는, 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)을 사용하여, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x>y), 또는 질화 산화 실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 포함하는 절연막의 단층 구조 또는 다층 구조를 갖도록 형성될 수 있다. 예를 들면, 반도체막 3603a, 3603b으로서 Si를 사용하여, 플라즈마 처리에 의해 해당 Si를 산화시킴으로써 해당 반도체막 3603a, 3603b 표면에 절연막 3621a, 3621b으로서 산화 실리콘을 형성한 경우, 해당 절연막 3621a, 3621b 위에 게이트 절연막으로서 산화 실리콘(SiOx)을 형성한다. 또한, 상기 도 37b-1 및 도 37b-2에 있어서, 플라즈마 처리에 의해 반도체막 3603a, 3603b을 산화 또는 질화함으로써 형성되는 절연막 3621a, 3621b이 충분히 두꺼운 경우에는, 해당 절연막 3621a, 3621b을 게이트 절연막으로서 사용하는 것도 가능하다.
다음에, 게이트 절연막 3604 위에 게이트 전극 3605등을 형성함으로써, 섬 형상의 반도체막 3603a, 3603b을 채널 영역으로서 사용한 N채널형 트랜지스터 3610a 및 P채널형 트랜지스터 3610b을 갖는 반도체장치를 제작할 수 있다.(도 37d-1 및 도 37d-2).
이와 같이, 반도체막 3603a, 3603b 위에 게이트 절연막 3604를 형성하기 전에, 플라즈마 처리에 의해 반도체막 3603a, 3603b의 표면을 산화 또는 질화한다. 그 결과, 채널 영역의 단부 3651a, 3651b등에 있어서의 게이트 절연막 3604의 피복 불량에 기인하는 게이트 전극과 반도체막 간의 쇼트 등을 방지할 수 있다. 즉, 섬 형상의 반도체막의 단부가 거의 직각에 가까운 형상(θ=85∼100°)으로 형성된 경우에는, CVD법, 스퍼터링법 등에 의해 반도체막을 덮도록 게이트 절연막을 형성했을 때에, 반도체막의 단부에서 게이트 절연막의 단선 등에 의한 피복 불량의 문제 가 생기는 우려가 있다. 그러나, 미리 반도체막의 표면에 플라즈마 처리를 행해서 그 표면을 산화 또는 질화하는 경우, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량 등을 방지할 수 있다.
또한, 상기의 도 37a-1 내지 37d-1 및 도 37a-2 내지 37d-2에 있어서, 게이트 절연막 3604를 형성한 후에 플라즈마 처리에 의해 게이트 절연막 3604를 산화 또는 질화시켜도 된다. 이 경우, 반도체막 3603a, 3603b을 덮도록 게이트 절연막 3604를 형성하고(도 38a), 게이트 절연막 3604에 플라즈마 처리를 행하여 게이트 절연막 3604를 산화 또는 질화한다. 따라서, 게이트 절연막 3604의 표면에 절연막 3623을 형성한다(도 38b-1 및 도 38b-2). 게이트 절연막 3604로서 산화막 또는 질화막을 사용할 수 있다는 점에 유념한다. 플라즈마 처리의 조건은, 상술한 것과 같이 행해질 수 있다. 또한, 절연막 3723에는, 플라즈마 처리에 사용한 희가스가 포함되어 있고, 예를 들면, Ar를 사용한 경우에는, 절연막 3723에 Ar가 포함되어 있다.
도 38b-1 및 도 38b-2에 있어서, 일단 산소 분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막 3604를 산화시킨 후에, 다시 질소 분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막 3604를 질화시켜도 된다. 이 경우, 반도체막 3603a, 3603b의 표면에 산화 실리콘(SiOx) 또는 산화 질화 실리콘(SiOxNy)(x>y)이 형성되고, 게이트 전극 3605에 접해서 질화 산화 실리콘(SiNxOy)(x>y)이 형성된다. 그 후에, 절연막 123 위에 게이트 전극 3605등을 형성함으로써, 섬 형상의 반도체막 3603a, 3603b을 채널 영역으로서 사용한 N채널형 트랜지스터 3610a, P채널형 트 랜지스터 3610b을 갖는 반도체장치를 제작할 수 있다.(도 38c-1 및 도 38c-2). 이렇게, 게이트 절연막에 플라즈마 처리를 함으로써, 해당 게이트 절연막의 표면을 산화 또는 질화해서 변화시킨다. 그렇게 함으로써, 치밀한 막을 취득할 수 있다. 플라즈마 처리를 함으로써 취득한 절연막은, CVD법이나 스퍼터링법으로 형성된 절연막과 비교해서 치밀해서 핀홀 등의 결함도 적기 때문에, 트랜지스터의 특성을 향상시킬 수 있다.
도 38a-1 내지 38c-1 및 도 38a-2 내지 38c-2에 있어서, 미리 반도체막 3603a, 3603b에 플라즈마 처리를 행하여, 해당 반도체막 3603a, 3603b의 표면을 산화 또는 질화시킨 경우를 설명한다. 그러나, 반도체막 3603a, 3603b에 플라즈마 처리를 행하지 않고 게이트 절연막 3604를 형성한 후에 플라즈마 처리를 행하는 방법을 사용해도 된다. 이렇게, 게이트 전극을 형성하기 전에 플라즈마 처리를 함으로써, 반도체막의 단부에서 게이트 절연막의 단선 등에 의한 피복 불량이 생긴 경우에도, 피복 불량에 의해 노출한 반도체막을 산화 또는 질화할 수 있으므로, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
이와 같이, 섬 형상의 반도체막의 단부를 직각에 가까운 형상으로 형성한 경우에도, 반도체막 또는 게이트 절연막에 플라즈마 처리를 행하여, 해당 반도체막 또는 게이트 절연막을 산화 또는 질화한다. 따라서, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막 사이의 쇼트 등을 방지할 수 있다.
다음에, 기판 위에 설치된 섬 형상의 반도체막의 단부를 테이퍼(tapered)형상(θ=30∼85°)으로 형성한 경우에 대해서 설명한다.
우선, 기판 3601 위에 섬 형상의 반도체막 3603a, 3603b을 형성한다(도 39a-1 및 도 39a-2). 섬 형상의 반도체막 3603a, 3603b은, 기판 3601 위에 미리 형성된 절연막 3602 위에 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 실리콘(Si)을 주성분으로서 포함하는 재료(예를 들면, SixGe1 -x 등) 등을 사용해서 비정질 반도체막을 형성하고, 해당 비정질 반도체막을 결정화시켜, 선택적으로 반도체막을 에칭함으로써 설치될 수 있다. 비정질 반도체막은, 레이저 결정화법, RTA 또는 아닐 노를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법 등의 공지의 결정화법에 의해 결정화된다. 또한, 도 39a-1 내지 39d-1 및 도 39a-2 및 도 39d-2에서는, 섬 형상의 반도체막의 단부를 테이퍼 형상(θ=30∼85°)으로 형성한다.
다음에, 반도체막 3603a, 3603b을 덮도록 게이트 절연막 3604를 형성한다(도 39b-1 및 도 39b-2). 게이트 절연막 3604는, 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)을 사용하여, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화실리콘(SiOxNy)(x>y), 질화 산화 실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 포함하는 절연막의 단층 구조, 또는 다층을 갖도록 형성될 수 있다.
다음에, 플라즈마 처리에 의해 게이트 절연막 3604를 산화 또는 질화함으로써, 해당 게이트 절연막 3604의 표면에 각각 절연막 3624를 형성한다 (도 39c-1 및 도 39c-2). 절연막 3624로서 산화막 또는 질화막을 사용할 수 있다는 점에 유념하자. 또한, 플라즈마 처리의 조건은 상기와 같이 행할 수 있다. 예를 들면, 게이트 절연막 3604로서 산화 실리콘(SiOx) 또는 산화 질화 실리콘(SiOxNy)(x>y)을 사용한 경우, 산소 분위기 하에서 플라즈마 처리를 행하여 게이트 절연막 3604를 산화한다. 따라서, 플라즈마 처리에 의해 게이트 절연막의 표면에서 취득된 막은 CVD법, 스퍼터링법 등에 의해 형성된 게이트 절연막과 비교해서 핀홀 등의 결함이 적고 치밀하다. 한편, 질소 분위기 하에서 플라즈마 처리를 행하여 게이트 절연막 3604를 질화함으로써, 게이트 절연막 3604의 표면에 절연막 3624로서 질화 산화 실리콘(SiNxOy)(x>y)을 설치할 수 있다. 또한, 일단 산소 분위기 하에서 플라즈마 처리를 행하여 게이트 절연막 3604를 산화시킨 후에, 다시 질소 분위기 하에서 플라즈마 처리를 행하여 게이트 절연막 3604를 질화시켜도 된다. 또한, 절연막 3624에는, 플라즈마 처리에 사용한 희가스가 포함되어 있고, 예를 들면 Ar를 사용한 경우에는 절연막 3624에 Ar가 포함되어 있다.
다음에, 게이트 절연막 3604 위에 게이트 전극 3605등을 형성함으로써, 섬 형상의 반도체막 3603a, 3603b을 채널 영역으로서 사용한 N채널형 트랜지스터 3610a와, P채널형 트랜지스터 3610b을 갖는 반도체장치를 제작할 수 있다.(도 39d-1 및 도 39d-2).
이와 같이, 게이트 절연막에 플라즈마 처리를 함으로써, 게이트 절연막의 표면 위에 산화막 또는 질화막으로 형성된 절연막을 설치할 수 있고, 게이트 절연막의 표면을 변경시킬 수 있다. 플라즈마 처리에 의해 산화 또는 질화된 절연막은, CVD법이나 스퍼터링법에 의해 형성된 게이트 절연막과 비교해서 치밀해서 핀홀 등의 결함도 적기 때문에, 트랜지스터의 특성을 향상시킬 수 있다. 또한, 반도체막의 단부를 테이퍼 형상으로 형성함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막 간의 쇼트 등을 억제할 수 있다. 그러나, 게이트 절연막을 형성한 후에 플라즈마 처리를 행함으로써, 한층 더 게이트 전극과 반도체막 간의 쇼트 등을 방지할 수 있다.
다음에, 도 39a-1 내지 39d-1 및 도 39a-2 내지 39d-2와는 다른 반도체장치의 제작 방법에 관해서 도면을 참조해서 설명한다. 구체적으로는, 테이퍼 형상을 갖는 반도체막의 단부에 선택적으로 플라즈마 처리를 행할 경우에 관해서 기술한다.
우선, 기판 3601 위에 섬 형상의 반도체막 3603a, 3603b을 형성한다(도 40a-1 및 도 40a-2). 섬 형상의 반도체막 3603a, 3603에 대해서는, 기판 3601 위에 미리 형성된 절연막 3602 위에 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)으로 실리콘(Si)을 주성분으로서 포함하는 재료(예를 들면 SixGe1 -x 등)등을 사용해서 비정질 반도체막을 형성한다. 다음에, 해당 비정질 반도체막을 결정화시켜, 레지스트 3625a, 3625b을 마스크로서 사용하여 반도체막을 선택적으로 에칭한다. 비정질 반도체막은, 레이저 결정화법, RTA 또는 아닐 노를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법 또는 이들 방법을 조합한 방법 등의 공지의 결정화법에 의해 결정화될 수 있다.
다음에, 반도체막의 에칭하기 위해 사용한 레지스트 3625a, 3625b을 제거하기 전에, 플라즈마 처리를 행해 섬 형상의 반도체막 3603a, 3603b의 단부를 선택적으로 산화 또는 질화한다. 따라서, 해당 반도체막 3603a, 3603b의 단부에 각각 절연막 3626을 형성한다 (도 40b-1 및 도 40b-2). 게이트 절연막 3626으로서 산화막 또는 질화막을 사용할 수 있다. 플라즈마 처리는, 전술한 조건 하에서 행해진다. 또한, 절연막 3626에는, 플라즈마 처리에 사용한 희가스가 포함된다.
다음에, 반도체막 3603a, 3603b을 덮도록 게이트 절연막 3604를 형성한다(도 40c-1 및 도 40c-1). 게이트 절연막 3604는, 상기와 같이 형성될 수 있다.
다음에, 게이트 절연막 3604 위에 게이트 전극 3605등을 형성함으로써, 섬 형상의 반도체막 3603a, 3603b을 채널 영역으로서 사용한 N채널형 트랜지스터 3610a와, P채널형 트랜지스터 3610b을 갖는 반도체장치를 제작할 수 있다.(도 40d-1 및 도 40d-2).
반도체막 3603a, 3603b의 단부를 테이퍼 형상으로 형성한 경우, 반도체막 3603a, 3603b의 일부에 형성된 채널 영역의 단부 3652a, 3652b도 테이퍼 형상이 된다. 따라서, 반도체막의 두께나 게이트 절연막의 두께가 중앙부분과 비교해서 변화되기 때문에, 트랜지스터의 특성에 영향을 끼치는 경우가 있다. 그 때문에, 플라즈마 처리에 의해 채널 영역의 단부를 선택적으로 산화 또는 질화함으로써, 해당 채널 영역의 단부가 되는 반도체막 위에 절연막을 형성한다. 따라서, 채널 영역의 단부에 기인하는 트랜지스터에의 영향을 감소시킬 수 있다.
도 40a-1 내지 40d-1 및 도 40a-2 내지 40d-2에서는, 반도체막 3603a, 3603b 의 단부에만 플라즈마 처리를 행하여 산화 또는 질화를 행한 예를 나타낸다. 그러나, 물론 도 39a-1 내지 도 39d-1에 도시한 바와 같이, 게이트 절연막 3604에도 플라즈마 처리를 행해서 산화 또는 질화시키는 것도 가능하다(도 42a-1 및 도 42a-2).
다음에, 상기와는 다른 반도체장치의 제작 방법에 관해서 도면을 참조해서 설명한다. 구체적으로는, 테이퍼 형상을 갖는 반도체막에 플라즈마 처리를 행한다.
우선, 기판 3601 위에 상기와 같이 섬 형상의 반도체막 3603a, 3603b을 형성한다(도 41a-1 및 도 41a-2).
다음에, 반도체막 3603a, 3603b에 플라즈마 처리를 행해 반도체막 3603a, 3603b을 산화 또는 질화함으로써, 해당 반도체막 3603a, 3603b의 표면에 각각 절연막 3627a, 절연막 3627b을 형성한다.(도 41b-1 및 도 41b-2). 절연막 3627a, 절연막 3627b으로서 산화막 또는 질화막을 사용할 수 있다. 플라즈마 처리는 전술한 조건 하에서 같은 방식으로 행해질 수 있다. 예를 들면, 반도체막 3603a, 3603b으로서 Si를 사용한 경우, 절연막 3627a 및 절연막 3627b으로서, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)이 형성된다. 또한, 플라즈마 처리에 의해 반도체막 3603a, 3603b을 산화시킨 후에, 다시 플라즈마 처리를 행하여 반도체막 3603a, 3603b을 질화시켜도 된다. 이 경우, 반도체막 3603a, 3603b에 접해서 산화 실리콘(SiOx) 또는 산화 질화 실리콘(SiOxNy)(x>y)이 형성되고, 해당 산화 실리콘의 표면에 질화 산화 실리콘(SiNxOy)(x>y)이 형성된다. 그 때문에, 절연막 3627a, 3627b에는, 플라즈마 처리에 사용한 희가스가 포함되어 있다. 또한, 플라즈마 처리에 의해, 반도체막 3603a, 3603b의 단부도 동시에 산화 또는 질화된다.
다음에, 절연막 3627a, 3627b을 덮도록 게이트 절연막 3604를 형성한다 (도 41c-1 및 도 41c-2). 게이트 절연막 3604는, 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD 법 등)에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x>y), 질화 산화 실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 갖는 절연막의 단층 구조 또는 다층 구조를 갖도록 설치될 수 있다. 예를 들면, Si을 사용하는 반도체막 3603a, 3603b를 플라즈마 처리에 의해 산화시켜서 해당 반도체막 3603a, 3603b의 표면에 절연막 3627a, 3627b으로서 산화 실리콘을 형성한 경우, 해당 절연막 3627a, 3627b 위에 게이트 절연막으로서 산화 실리콘(SiOx)을 형성한다.
다음에, 게이트 절연막 3604 위에 게이트 전극 3605등을 형성함으로써, 섬 형상의 반도체막 3603a, 3603b을 채널 영역으로서 사용한 N채널형 트랜지스터 3610a와, P채널형 트랜지스터 3610b을 갖는 반도체장치를 제작할 수 있다.(도 41d-1 및 도 41d-2).
반도체막의 단부를 테이퍼 형상에 형성한 경우, 반도체막의 일부에 형성된 채널 영역의 단부 3653a, 3653b도 테이퍼 형상이 된다. 따라서, 반도체소자의 특성에 영향을 끼치는 경우가 있다. 그 때문에, 플라즈마 처리에 의해 반도체막을 산화 또는 질화함으로써, 결과적으로 채널 영역의 단부도 산화 또는 질화되기 때문에 반도체소자에의 영향을 줄일 수 있다.
도 41a-1 내지 41d-1 및 도 41a-2 내지 41d-2에서는, 반도체막 3603a, 3603b만 플라즈마 처리에 의해 산화 또는 질화되는 예를 나타냈지만, 물론 상기 도 39a-1 내지 도 39d-1 및 도 39a-2 내지 도 39d-2에 도시한 바와 같이, 게이트 절연막 3604에 플라즈마 처리를 행해서 산화 또는 질화시키는 것도 가능하다 (도 42b-1 및 도 42b-2). 이 경우, 일단 산소 분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막 3604를 산화시킨 후에, 다시 질소 분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막 3604를 질화시켜도 된다. 이 경우, 반도체막 3603a, 3603b의 표면에 산화 실리콘(SiOx) 또는 산화 질화 실리콘(SiOxNy)(x>y)이 형성되고, 게이트 전극 3605과 접해서 질화 산화 실리콘(SiNxOy)(x>y)이 형성된다.
이와 같이, 플라즈마 처리에 의해 반도체막 또는 게이트 절연막의 표면을 산화 또는 질화에 의해 변형시킴으로써, 막질이 좋은 치밀한 절연막을 형성할 수 있다. 그 결과, 절연막을 얇게 형성하는 경우에도 핀홀 등의 결함을 방지할 수 있고, 트랜지스터 등의 반도체 소자의 미세화 및 고성능화를 실현할 수 있다.
또한, 본 실시 예에서는 상기의 도 36a 내지 36c에 있어서의 반도체막 3603a 및 3603b 또는 게이트 절연막 3604에 플라즈마 처리를 행하여, 해당 반도체막 3603a 및 3603b 또는 게이트 절연막 3604를 산화 또는 질화했지만, 플라즈마 처리에 의해 산화 또는 질화되는 층은, 이것에 한정되지 않는다. 예를 들면 기판 3601 또는 3602에 플라즈마 처리를 행해도 되고, 절연막 3606 또는 3607에 플라즈마 처리를 행해도 된다.
본 실시 예에서 서술한 내용은, 실시 예 1∼실시 예 4에서 서술한 내용과 자유롭게 조합함으로써 실시될 수 있다.
(실시 예 6)
본 실시 예에서는 본 발명의 표시장치의 구동을 제어하는 하드웨어에 대해서 서술한다.
개략적인 구성도를 도 43에 나타낸다. 기판 4301 위에, 화소부 4304가 배치되어 있다. 신호선 구동회로 4306 및 주사선 구동회로 4305가 배치되어 있는 경우가 많다. 그 이외에도, 전원회로, 프리챠지 회로, 타이밍 생성 회로 등이 배치되어 있는 것도 있다. 또한, 신호선 구동회로 4306 및 주사선 구동회로 4305가 배치되지 있지 않은 경우도 있다. 그 경우에, 기판 4301에 배치되어 있지 않은 회로는, IC에 형성되는 경우가 많다. 그 IC는, 기판 4301 위에, COG(Chip On Glass)에 의해 배치되어 있는 경우도 많다. 또는, 주변 회로 기판 4302과 기판 4301을 접속하는 접속 기판 4307 위에, IC가 배치되는 경우도 있다.
주변 회로 기판 4302에는, 신호 4303이 입력된다. 컨트롤러 4308의 제어 하에, 메모리 4309, 4310 등에 신호가 보존된다. 신호 4303이 아날로그 신호인 경우에는, 그 신호가 디지털 신호로 변환되어, 메모리 4309, 4310 등에 보존되는 경우가 많다. 그리고, 메모리 4309, 4310 등에 보존된 신호를 사용하여 컨트롤러 4308에 의해 신호를 출력한다.
또한, 본 실시 예에서 서술한 내용은, 실시 예1∼실시 예 5에서 서술한 내용과 자유롭게 조합하여 실시될 수 있다.
(실시 예 7)
본 실시 예에서는 본 발명의 표시장치를 사용한 EL 모듈 및 EL 텔레비전 수상기의 구성 예에 관하여 설명한다.
도 44는 표시 패널 4401과, 회로기판 4402를 조합한 EL 모듈을 나타낸다. 표시 패널 4401은 화소부 4403, 주사선 구동회로 4404, 및 신호선 구동회로 4405를 포함한다. 회로기판 4402에는, 예를 들면, 컨트롤 회로 4406, 신호 분할 회로 4407등이 형성되어 있다. 표시 패널 4401과 회로기판 4402는 접속 배선 4408에 의해 서로 접속되어 있다. 접속 배선으로서는, FPC 등을 사용할 수 있다.
컨트롤 회로 4406은, 실시 예6에 있어서의 컨트롤러 4308, 메모리 4309, 4310 등에 해당한다.
표시 패널 4401에서, 화소부와 일부의 주변 구동회로(복수의 구동회로 중 동작 주파수가 낮은 구동회로)을 기판 위에 TFT를 사용해서 일체로 형성해도 되고, 일부의 주변 구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)을 IC 칩 위에 형성해도 된다. 그 IC 칩을 COG(Chip On Glass) 등으로 표시 패널 4401에 실장해도 된다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding) 또는 프린트 배선 기판을 사용해서 표시 패널 4401에 실장해도 된다.
또한, 주사선 또는 신호선에 설정된 신호의 임피던스를 버퍼를 사용해서 변환함으로써, 1행 마다의 화소의 기록 시간을 짧게 할 수 있다. 따라서, 고해상도 표시장치를 제공할 수 있다.
또한, 한층 더 소비 전력의 감소를 꾀하기 위해서, 유리 기판 위에 트랜지스터를 사용해서 화소부를 형성해도 되고, 모든 신호선 구동회로를 IC 칩 위에 형성해도 되며, 그 IC 칩을 COG(Chip On Glass)에 의해 표시 패널에 실장해도 된다.
예를 들면, 표시 패널의 화면 전체를 몇 개의 영역으로 분할해도 되고, 각각 의 영역에 일부 혹은 모든 주변 구동회로(신호선 구동회로, 주사선 구동회로 등)을 형성한 IC 칩을 배치하여, COG (Chip On Glass) 등으로 표시 패널에 실장해도 된다. 이 경우의 표시 패널의 구성을 도 45에 나타낸다.
도 45는, 화면 전체를 4개의 영역으로 분할하고, 8개의 IC 칩을 사용해서 구동시키는 예를 나타낸다. 표시 패널은 그 구성으로서, 기판 4510, 화소부 4511, FPC 4512a∼4512h, 및 IC 칩 4513a∼4513h를 포함한다. 8개의 IC 칩 중, IC 칩 4513a∼4513d의 각각에는 신호선 구동회로를 형성하고, IC 칩 4513e ∼4513h의 각각에는 주사선 구동회로를 형성한다. 그리고, 임의의 IC 칩을 구동시킴으로써, 4개의 화면 영역 중 임의의 화면 영역만을 구동시키는 것이 가능해진다. 예를 들면, IC 칩 4513a와 4513e만을 구동시키면, 4개의 화면영역 중, 좌측 상부의 영역만을 구동시킬 수 있다. 이렇게 함으로써, 소비 전력을 감소시키는 것이 가능해진다.
상술한 바와 같이 패널 구성을 구비한 EL 모듈에 의해, EL 텔레비전 수상기를 완성할 수 있다. 도 46은, EL 텔레비전 수상기의 주요한 구성을 나타내는 블럭도다. 튜너 4601은 영상신호와 음성신호를 수신한다. 영상신호는, 영상 신호 증폭회로 4602와, 영상신호 증폭회로로부터 출력된 신호를 적색, 녹색, 및 청색의 각 색에 대응한 색 신호로 변환하는 영상신호 처리 회로 4603과, 그 영상신호를 구동회로의 입력 사양으로 변환하기 위한 컨트롤 회로 4406에 의해 처리된다. 컨트롤 회로 4406은, 주사선측과 신호선측의 각각에 신호를 출력한다. 디지털 구동을 행할 경우에는, 신호선측에 신호 분할 회로 4407을 설치하여, 화소부에 공급되기 전에 입력 디지털 신호를 M개의 신호로 분할해도 된다.
튜너 4601에서 수신한 신호 중, 음성신호는 음성신호 증폭회로 4604에 전송되고, 그 출력은 음성신호 처리 회로 4605를 통해서 스피커 4606에 공급된다. 제어회로 4607은 수신국(수신 주파수) 또는 음량에 관한 제어 정보를 입력부 4608로부터 수신하여, 튜너 4601 및 음성신호 처리 회로 4605에 그 신호를 송신한다.
EL 모듈을 하우징 내에 내장함으로써, 텔레비전 수상기를 완성할 수 있다. 그러한 EL 모듈에 의해, 텔레비전 수상기의 표시부가 형성된다. 또한, 스피커, 비디오 입력 단자 등이 적당하게 구비되어 있다.
물론, 본 발명은 텔레비전 수상기에 한정되지 않고, 퍼스널 컴퓨터의 모니터; 철도의 역이나 공항 등에 있어서의 정보 표시판; 또는 가두에 있어서의 광고 표시판 등 특히 대면적의 표시 매체로서 여러 가지 용도에 적용될 수 있다.
이와 같이, 본 발명에 따른 표시장치, 및 그 구동법을 사용함으로써, 깨끗한 화상을 표시할 수 있다. 따라서, 인간의 피부와 같이, 계조가 미묘하게 변화되는 화상이라도 뚜렷하게 표시할 수 있다.
본 실시 예에서 서술한 내용은, 실시 예1∼실시 예 6에서 서술한 내용과 자유롭게 조합하여 실시될 수 있다.
(실시 예 8)
본 발명의 표시장치를 사용한 전자기기로서, 비디오 카메라 또는 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 시스템 등), 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기, 전자서적 등), 기억매체를 구비 한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기억매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등이 있다. 그들의 전자기기의 구체적인 예를 도 47에 나타낸다.
도 47a는 발광 장치로서, 하우징 4701, 지지대 4702, 표시부 4703, 스피커부 4704, 비디오 입력 단자 4705등을 포함한다. 본 발명은, 표시부 4703을 구성하는 표시장치에 사용될 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한, 깨끗한 화상을 표시할 있다. 발광 장치는 자발광형이기 때문에, 백라이트가 필요 없고, 액정 디스플레이보다도 얇은 표시부를 취득할 수 있다. 또한, 발광 장치는, 퍼스널 컴퓨터용, TV 방송 수신용, 또는 광고 표시용 등의 모든 정보표시용 표시장치를 포함한다.
도 47b는 디지털 스틸 카메라로서, 본체 4706, 표시부 4707, 화상 수신부 4708, 조작 키 4709, 외부 접속 포트 4710, 셔터 4711등을 포함한다. 본 발명은, 표시부 4707을 구성하는 표시장치에 사용될 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한, 깨끗한 화상을 표시할 수 있다.
도 47c는 퍼스널 컴퓨터로서, 본체 4712, 하우징 4713, 표시부 4714, 키보드 4715, 외부 접속 포트 4716, 포인팅 마우스 4717등을 포함한다. 본 발명은, 표시부 4714를 구성하는 표시장치에 사용될 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한, 깨끗한 화상을 표시할 수 있다.
도 47d는 모바일 컴퓨터로서, 본체 4718, 표시부 4719, 스위치 4720, 조작 키 4721, 적외선 포트 4722등을 포함한다. 본 발명은, 표시부 4719를 구성하는 표 시장치에 사용될 수 있고, 본 발명에 의하면, 휘도의 편차가 감소한 깨끗한 화상을 표시할 수 있다.
도 47e는 기억매체를 구비한 휴대형의 화상 재생장치(구체적으로는, DVD 재생장치)로서, 본체 4723, 하우징 4724, 표시부A 4725, 표시부B 4726, 기억매체(DVD등)판독부 4727, 조작 키 4728, 스피커부 4729등을 포함한다. 표시부A 4725는 주로 화상정보를 표시하고, 표시부B 4726은 주로 문자정보를 표시한다. 본 발명은, 표시부A 4725 및 표시부 B4726을 구성하는 표시장치에 사용할 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한 깨끗한 화상을 표시할 수 있다. 기록 매체를 구비한 화상 재생장치는 가정용 게임 기기 등도 포함한다는 점에 유념하자.
도 47f는 고글형 디스플레이(헤드 마운트 디스플레이)로서, 본체 4730, 표시부 4731, 암부 4732등을 포함한다. 본 발명은, 표시부 4731을 구성하는 표시장치에 사용할 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한 깨끗한 화상을 표시할 수 있다.
도 47g는 비디오 카메라로서, 본체 4733, 표시부 4734, 하우징 4735, 외부접속 포트 4736, 리모트 컨트롤 수신부 4737, 화상 수신부 4738, 배터리 4739, 음성 입력부 4740, 조작 키 4741등을 포함한다. 본 발명은, 표시부 4734를 구성하는 표시장치에 사용할 수 있다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한 깨끗한 화상을 표시할 수 있다.
도 47h는 휴대전화로서, 본체 4742, 하우징 4743, 표시부 4744, 음성 입력부 4745, 음성 출력부 4746, 조작 키 4747, 외부접속 포트 4748, 안테나 4749등을 포 함한다. 본 발명은, 표시부 4744를 구성하는 표시장치에 사용할 수 있다. 또한, 표시부 4744에 흑색의 배경으로 백색의 테스트를 표시하면, 휴대전화의 소비 전류를 감소시킬 수 있다는 점에 유념한다. 또한, 본 발명에 의하면, 휘도의 편차가 감소한 깨끗한 화상을 표시할 수 있다.
발광 휘도가 높은 발광 재료를 사용하면, 본 발명은 출력한 화상 데이터를 포함하는 빛을 렌즈 등으로 확대 투영하는 프론트형 혹은 리어(rear)형의 프로젝션에 사용하는 것도 가능하다.
또한, 상기 전자기기는 인터넷이나 CATV(케이블 TV) 등의 전자 통신 회선을 통해서 배포된 데이터를 표시하기 위해 종종 사용되었고, 특히, 동영상 데이터를 표시하는 기회가 증대되었다. 발광 재료의 응답 속도가 매우 높기 때문에, 발광 장치는 동영상 표시에 적합하다.
발광 장치는 발광 부분이 전력을 소비하기 때문에, 발광 부분을 가능한 작게 이용함으로써 데이터를 표시하는 것이 바람직하다. 따라서, 휴대전화나 음향 재생장치와 같은 텍스트 데이터를 주로 표시하는 휴대 정보 단말의 표시부에 발광 장치를 사용하는 경우에는, 비발광 부분을 배경으로서 사용하면서 테스트 데이터를 발광 부부분으로 표시하도록 발광소자를 구동하는 것이 바람직하다.
이상과 같이, 본 발명의 적용 범위는 매우 넓어, 본 발명은 모든 분야의 전자기기에 적용하는 것이 가능하다. 또한, 본 실시 예의 전자기기는, 실시 예1∼실시 예 7에 나타낸 구성 중 어느 것인가의 표시장치를 사용해도 된다.
(실시 예 9)
본 실시 예는 본 발명의 표시장치에 있어서의 화소의 레이아웃을 기술한다. 도 86은 도 1에 나타낸 화소 회로의 레이아웃을 나타낸다. 도 86에 나타낸 참조번호는 도 1에 표시된 것에 대응한다는 점에 유념한다. 이 레이아웃은 도 86에 한정되지 않는다.
도 1에 나타낸 화소 회로는 제1 내지 제5 트랜지스터 101~105와, 제2 저장 커패시터 106 및 107과, 신호선 108과, 제1 내지 제4 주사선 109~112와, 제1 및 제2 전원선 113 및 114와, 커패시터 라인 115와, 발광소자 116을 포함한다.
제1 내지 제4 주사선 109~112는 각각 제1 배선으로 구성되어 있고, 주사선 108과, 제1 및 제2 전원선 113 및 114과, 커패시터 라인 115는 각각 제2 배선으로 구성되어 있다.
또한, 예를 들면 도 87은 도 17에 나타낸 화소 회로의 레이아웃을 나타낸다. 도 87에 표시된 참조번호는 도 17에 표시된 참조번호에 대응한다는 점에 유념한다. 이 레이아웃은 도 87에 한정되지 않는다.
도 17에 나타낸 화소 회로는, 제1 내지 제5 트랜지스터 1701~1705와, 제1 및 제2 저장 커패시터 1706 및 1707과, 신호선 1708과, 제1 내지 제4 주사선 1709~1712와, 제1 및 제2 전원선 1713 및 1714와, 커패시터 라인 1715와, 발광소자 1716을 포함한다.
제1 내지 제4 주사선 1709~1712은 각각 제1 배선으로 구성되어 있고, 주사선 1708과, 제1 및 제2 전원선 1713 및 1714과, 커패시터 라인 1715는 각각 제2 배선으로 구성되어 있다.
탑-게이트 구조의 경우에, 기판, 반도체층, 게이트 절연막, 제1 배선, 층간 절연막, 및 제2 배선은 개별적으로 형성되어 있다. 바텀-게이트 구조의 경우에, 기판, 제1 배선, 게이트 절연막, 반도체층, 층간 절연막, 및 제2 배선은 순차적으로 형성되어 있다.
본 실시 예의 화소 구성에 있어서, 제1 내지 제5 트랜지스터의 각각에 포함된 게이트 길이 L과 채널 폭 W와의 비를 나타내는 W/L의 값 중, 제1 트랜지스터에 포함된 W/L의 값이 최대로 설정되면, 제1 트랜지스터의 드레인과 소스 사이에 흐르는 전류는 더 증가될 수 있다. 따라서, 제1 트랜지스터의 영상 신호 전압 Vdata와 임계값 전압 ｜Vth｜에 근거한 전압이 기간 T2에서 취득되는 경우에는, 더 많은 양의 전류로 동작을 수행할 수 있다. 따라서, 더 빠르게 동작을 수행할 수 있다. 또한, 발광소자를 통해서 흐르는 전류 IOLED는 기간 T3에서 증가할 수 있다. 따라서, 휘도가 더 증가할 수 있다. 그리고, 도 86에 있어서, 제1 트랜지스터에 포함된 W/L의 값을 최대화하기 위해서, 제1 내지 제5 트랜지스터 중에서 제1 트랜지스터 101에 포함된 채널 폭 W가 최대화된다. 도 87에서는, 제1 내지 제5 트랜지스터 중에서, 제1 트랜지스터 1701에 포함된 채널 폭 W가 최대화된다.
본 실시 예에서의 단일-게이트 구조를 갖는 제1 및 제5 트랜지스터에 대해서 기술하지만, 본 발명은 그것에 한정되지 않는다. 제1 내지 제5 트랜지스터의 구조를 다양한 형태를 가질 수 있다. 예를 들면, 2개 이상의 게이트 전극을 구비한 멀티-게이트 구조를 사용해도 된다. 멀티-게이트 구조에 따라 채널 영역들이 직렬로 접속된다. 그래서, 복수의 트랜지스터가 직렬로 접속된 구조를 취득한다. 멀티-게이트 구조를 이용함으로써, 오프 전류를 감소시킬 수 있고, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시킬 수 있으며, 트랜지스터가 포화 영역에서 동작하는 경우에 드레인-소스 전압이 변경되더라도 드레인-소스 전류가 너무 많이 변경되지 않는 플랫(flat) 특성을 취득할 수 있다. 또한, 게이트 전극이 채널 위 및 아래에 배치되어 있는 구조를 이용해도 된다. 게이트 전극 채널 위 및 아래에 배치되어 있는 구조를 이용함으로써, 채널 영역이 증가하고, 따라서, 공핍층이 용이하게 발생되기 때문에 전류 값을 증가시킬 수 있어, S값을 향상시킬 수 있다. 게이트 전극이 각각 채널 위 및 아래에 배치되어 있는 경우에는, 복수의 트랜지스터가 병렬로 접속되어 있는 구조를 취득한다. 또한, 이하의 구조, 즉 게이트 전극이 채널 위에 배치되어 있는 구조, 게이트 전극이 채널 아래에 배치되어 있는 구조, 스테거 구조 또는 역 스테거 구조를 이용해도 된다. 채널 영역은 복수의 영역으로 분할되어도 되고, 이 채널 영역은 병렬 또는 직렬로 서로 접속되어도 된다. 또, 소스 전극 또는 드레인 전극은 채널(또는 그것의 일부)과 중첩되어도 된다. 소스 전극 또는 드레인 전극이 채널(또는 그것의 일부)과 중첩되어 있는 구조를 이용함으로써, 채널의 일부에서의 전하의 보유로 인한 동작의 불안전성을 방지할 수 있다. 또한, LDD 영역을 제공해도 된다. LDD 영역을 제공함으로써, 오프 전류를 줄일 수 있고, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시킬 수 있으며, 트랜지스터가 포화 영역에서 동작하는 경우에 드레인-소스 전압이 변경되더라도 드레인-소스 전류가 너무 많이 변경되지 않는 플랫(flat) 특성을 취득할 수 있다.
배선 및 전극은 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 동(Cu), 마그네슘(Mg), 스칸듐(Sc), 코발트(Co), 아연(Zn), 니오브(Nb), 실리콘(Si), 인(P), 보론(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 및 산소(O) 중 하나 이상의 원소; 하나 이상의 원소를 포함하는 화합물 또는 합금 재료(예를 들면, 산화 인듐 주석(ITO), 산화 인듐 아연(IZO), 산화 실리콘이 첨가된 산화 인듐 주석(ITSO), 산화 아연(ZnO), 알루미늄-네오디뮴(Al-Nd), 마그네슘 은(Mg-Ag) 등); 이들 화합물이 결합한 물질 등을 갖도록 형성되어 있다. 또한, 배선 및 전극은 실리콘과 상기 재료(예를 들면, 알루미늄 실리콘, 몰리브덴 실리콘, 니켈 실리사이드 등)의 화합물(실리사이드) 또는 니트로겐과 상기 재료(예를 들면, 질화 티탄, 질화 탄탈, 질화 몰리브덴 등)의 화합물을 갖도록 형성되어 있다. 다수의 n형 불순물(인 등) 또는 p형 불순물(보론 등)은 실리콘(Si)에 포함되어도 된다는 점에 유념한다. 이들 불순물을 포함함으로써, 도전성을 향상시키고, 일반적인 도전체와 비슷한 작용이 나타나며, 따라서, 배선 및 전극으로서 상기 배선 및 전극을 용이하게 이용할 수 있다. 실리콘은 단결정 실리콘, 다결정 실리콘(폴리실리콘), 또는 비정질 실리콘이어도 된다는 점에 유념한다. 단결정 실리콘 또는 다결정 실리콘을 이용함으로써, 저항을 감소시킬 수 있다. 비정질 실리콘을 이용함으로써, 표시장치를 간단한 제조공정으로 형성할 수 있다. 알루미늄과 은은 높은 도전성을 가지므로, 신호 지연을 감소시킬 수 있다. 또한, 알루미늄과 은을 용이하게 에칭하여 패터닝할 수 있기 때문에, 미세한 처리를 수행할 수 있다. 동은 높은 도전성을 가지므로, 신호 지연을 줄일 수 있다. 몰리브덴이 ITO 또는 IZO 등의 반도체 산화물 또는 실리콘과 접해 있는 경우에도 재료의 부족의 문제 없이 표시장치를 제조할 수 있고, 또 열 저항기 높기 때문에 몰리브덴이 바람직하다. 티탄이 ITO 또는 IZO 등의 반도체 산화물 또는 실리콘과 접해 있는 경우에도 재료의 부족의 문제 없이 표시장치를 제조할 수 있고, 또 열 저항기 높기 때문에 티탄이 바람직하다. 텅스텐은, 열 저항이 높기 때문에 바람직하다. 네오디뮴은 열 저항이 높이 때문에 바람직하다. 특히, 네오디뮴과 알루미늄의 합금은 열 저항을 향상시키고, 또는 알루미늄에서 힐록(hillock)을 일으키지 않기 때문에 바람직하다. 실리콘은, 트랜지스터에 포함된 반도체층으로 동시에 실리콘을 형성할 수 있고, 또 열저항이 높기 때문에 바람직하다. 산화 인듐 주석(ITO), 산화 인듐 아연(IZO), 산화 실리콘이 첨가된 산화 인듐 주석(ITSO), 산화 아연(ZnO), 및 실리콘(Si)은, 광투과성으로 인해, 빛이 투과되는 부분에 대해서 이들 재료가 사용될 수 있기 때문에 바람직하다. 예를 들면, 이들 재료는 화소 전극 또는 공통 전극으로서 사용될 수 있다.
상기 배선 및 전극은 단층 구조 또는 다층 구조를 갖도록 상기의 재료로 형성되어도 된다. 단층 구조를 갖도록 상기 배선 및 전극을 형성함으로써, 제조공정을 단순화할 수 있고, 공정의 일수(number of days)를 줄일 수 있어, 비용을 낮출 수 있다. 또한, 다층 구조는 각 재료를 이용하여 그것의 단점을 감소시킴으로써 높은 성능의 배선 및 전극의 형성을 가능하게 한다. 예를 들면, 다층 구조에 저저항(알루미늄)의 재료를 포함시킴으로써, 배선의 저항을 낮출 수 있다. 고저항의 재료를 내부에 포함시킴으로써, 예를 들면, 열 저항은 낮지만, 열 저항 외의 이점을 가 진 재료가 열저항이 높은 재료들 사이에 삽입되어 있는 적층 구조를 이용함으로써, 배선 및 전극의 열 저항을 전체적으로 증가시킬 수 있다. 예를 들면, 알루미늄을 포함하는 층이 몰리브덴 또는 티탄을 각각 포함하는 층들 사이에 삽입되어 있는 적층 구조가 바람직하다. 더 나아가서, 다른 물질로 이루어진 배선 또는 전극과 직접 접하는 부분을 포함하는 경우에는 재료들이 서로 영향을 받는 경우도 있다. 예를 들면, 하나의 재료가 다른 재료에 들어가고, 그것의 특성이 변경되며, 따라서, 의도한 목적을 달성할 수 없거나 표시장치의 제조시에 문제가 발생하여, 표시장치를 통상적으로 제조할 수 없는 경우도 있다. 그러한 경우에, 다른 층들 사이에 하나의 층을 삽입하거나, 다른 층으로 하나의 층을 커버함으로써 상기 문제를 해결할 수 있다. 예를 들면, 산화 인듐 주석(ITO)과 알루미늄을 서로 접촉시키는 것이 바람직한 경우에는, 티탄 또는 몰리브덴을 그들 사이에 삽입하는 것이 바람직하다. 실리콘과 알루미늄을 서로 전기 접촉시키는 것이 바람직한 경우에는, 티탄 또는 몰리브덴을 그들 사이에 삽입하는 것이 바람직하다.
본 실시 예에서 설명한 내용은 실시 예 1 내지 실시 예 8에서 설명한 내용과 자유롭게 결합함으로써 실시될 수 있다.
본 출원은 전체 내용이 본 명세서에 참고로 통합되어 있는 2005년 10월 16일자로 출원된 일본 특허출원번호 제2005-269654호로부터 우선권을 주장한다.
본 발명의 표시장치는, 발광소자에 흐르는 전류를 제어할 수 있기 위해서, 1 수평 주사 기간 내에 신호선을 충분하게 충전시킬 수 있다. 이에 따라 저계조를 표시시키는 경우에도 정확하게 표시시킬 수 있게 된다. 또한, 발광소자에 흐르는 전류는, 트랜지스터의 임계값 전압이나 이동도에 의존하지 않고 결정되기 때문에, 트랜지스터의 임계값 전압이나 이동도의 편차를 보상할 수 있다. 이에 따라, 발광소자의 휘도의 편차를 감소시킬 수 있고, 화질을 향상시킬 수 있다.
Claims (21)
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제5 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제4 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 제5 트랜지스터의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며,상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제6 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제5 주사선, 제1 내지 제3 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극, 상기 제5 트랜지스터의 제1 전극, 및 상기 제6 트랜지스터의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며,상기 제6 트랜지스터의 게이트 전극은, 상기 제5 주사선과 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극은, 상기 제3 전원선과 전기적으로 접속되며,상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제5 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제4 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 제1 전극 및 상기 제5 트랜지스터의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제2 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제6 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제5 주사선, 제1 내지 제3 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 제1 전극, 상기 제5 트랜지스터의 제1 전극, 및 상기 제6 트랜지스터의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제2 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제5 트랜지스터의 게이트 전극은, 상기 제4 주사선과 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은, 상기 발광소자의 제1 전극과 전기적으로 접속되며,상기 제6 트랜지스터의 게이트 전극은 상기 제5 주사선과 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극은 상기 제3 전원선과 전기적으로 접속되며,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되고,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제2 트랜지스터와 상기 제3 트랜지스터 각각은 서로 다른 도전형식을 갖는 것을 특징으로 하는 표시장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제4 트랜지스터와 상기 제5 트랜지스터 각각은 서로 다른 도전형식을 갖는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제4 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제3 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은, 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되며,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제1 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소를 갖는 표시장치로서,상기 화소에, 제1 내지 제4 트랜지스터, 제1 및 제2 저장 커패시터, 신호선, 제1 내지 제3 주사선, 제1 및 제2 전원선, 및 커패시터 라인을 구비하고,상기 제1 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 제1 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제1 저장 커패시터의 제1 전극과 전기적으로 접속되고, 상기 제1 트랜지스터의 제1 전극은, 상기 제1 전원선과 전기적으로 접속되며, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 트랜지스터의 제1 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고,상기 제2 트랜지스터의 게이트 전극은, 상기 제1 주사선과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 신호선과 전기적으로 접속되며,상기 제3 트랜지스터의 게이트 전극은, 상기 제2 주사선과 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극은, 상기 제1 저장 커패시터의 제2 전극 및 상기 제2 저장 커패시터의 제1 전극과 전기적으로 접속되며, 상기 제3 트랜지스터의 제2 전극은 상기 커패시터 라인과 전기적으로 접속되고,상기 제4 트랜지스터의 게이트 전극은, 상기 제3 주사선과 전기적으로 접속되고,상기 제2 저장 커패시터의 제2 전극은, 상기 커패시터 라인과 전기적으로 접속되며,상기 발광소자의 제2 전극은, 상기 제2 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
- 제 7 항 또는 제 8 항에 있어서,상기 제2 트랜지스터와 상기 제3 트랜지스터 각각은 서로 다른 도전형식을 갖는 것을 특징으로 하는 표시장치.
- 제1 항, 제2 항, 제3 항, 제4 항, 제7 항 또는 제8 항 중 어느 한 항에 있어서,상기 화소에서의 복수의 트랜지스터 중 적어도 2개의 트랜지스터의 게이트 전극은 각각 주사선에 공통으로 접속되는 것을 특징으로 하는 표시장치.
- 발광소자를 구비한 화소와,상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 및 제2 전원선을 구비하고,상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며,상기 제1 및 제2 저장 커패시터가 서로 병렬로 접속되어 있는 표시장치의 구동 방법으로서,상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과,상기 제2 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 제1 트랜지스터에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제2 전압에 집속시키도록 상기 신호선에 공급된 전류를 상기 제1 트랜지스터에 공급하는 제2 스텝과,상기 제1 전압과 상기 제2 전압에 근거한 제3 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제3 스텝을 포함하고,상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 간을 도통시키기 위해 상기 제1 및 제2 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해 상기 제3 스텝에서 상기 제2 트랜지스터가 비도통 상태인 것을 특징으로 하는 표시장치의 구동방법.
- 발광소자를 구비한 화소와,상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 및 제2 전원선을 구비하고,상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며,상기 제1 및 제2 저장 커패시터가 서로 직렬로 접속되어 있는 표시장치의 구동방법으로서,상기 제1 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과,상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 전압의 합을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 제1 트랜지스터에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제2 전압에 집속시키도록 상기 신호선에 공급된 전류를 상기 제1 트랜지스터에 공급하는 제2 스텝과,상기 제1 저장 커패시터의 양쪽 전극 사이에 보유된 제3 전압을 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제3 스텝을 포함하고,상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해서 상기 제1 및 제2 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해서 상기 제3 스텝에서 상기 제2 트랜지스터가 비도통 상태인 것을 특징으로 하는 표시장치의 구동방법.
- 제 11 항 또는 제 12 항에 있어서,상기 제1 및 제2 스텝과, 상기 제3 스텝에서, 상기 제2 전원선에 인가되는 전압이 다른 것을 특징으로 하는 표시장치의 구동방법.
- 발광소자를 구비한 화소와,상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 내지 제3 전원선과, 커패시터 라인을 구비하고,상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며,상기 제1 및 제2 저장 커패시터가 서로 병렬로 접속되어 있는 표시장치의 구동 방법으로서,상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제3 전원선에 인가된 전압과 상기 커패시터 라인에 인가된 전압과의 차에 대응하는 제1 전압에 집속시키는 제1 스텝과,상기 제1 및 제2 저장 커패시터의 각각의 양쪽 전극 사이의 각 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제2 전압에 집속시키는 제2 스텝과,상기 제2 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 상기 제1 트랜지스터에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제3 전압에 집속시키도록 상기 신호선에 공급된 전류를 상기 제1 트랜지스터에 공급하는 제3 스텝과,상기 제2 전압 및 상기 제3 전압에 근거한 제4 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제4 스텝을 포함하고,상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해서 상기 제1 내지 제3 스텝에서 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해서 상기 제4 스텝에서 상기 제2 트랜지스터가 비도통 상태인 것을 특징으로 하는 표시장치의 구동방법.
- 발광소자를 구비한 화소와,상기 화소에, 적어도 제1 및 제2 트랜지스터와, 제1 및 제2 저장 커패시터와, 신호선과, 제1 내지 제3 전원선과, 커패시터 라인을 구비하고,상기 제2 트랜지스터의 제1 전극이, 상기 제1 트랜지스터의 제2 전극 및 상기 발광소자의 제1 전극과 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은, 상기 제1 트랜지스터의 게이트 전극 및 상기 신호선과 전기적으로 접속되며,상기 제1 및 제2 저장 커패시터가 서로 직렬로 접속되어 있는 표시장치의 구동 방법으로서,상기 제1 및 제2 저장 커패시터 각각의 양쪽 전극 사이의 각 전압을, 상기 제3 전원선에 인가된 전압과 상기 커패시터 라인에 인가된 전압과의 차에 대응하는 제1 전압으로 집속시키는 제1 스텝과,상기 제1 저장 커패시터의 양쪽 전극 사이의 전압을, 상기 제1 전원선에 인가된 전압과 상기 제1 트랜지스터의 임계값 전압과의 차에 대응하는 제2 전압으로 집속시키는 제2 스텝과,상기 제1 및 제2 저장 커패시터 각각의 양쪽 전극 사이의 전압의 합을, 상기 제1 전원선에 인가된 전압과 상기 신호선에 공급된 전류와 같은 전류를 발광소자에 공급하는데 필요한 상기 제1 트랜지스터의 게이트와 소스 사이의 전압과의 차에 대응하는 제3 전압에 집속시키는 제3 스텝과,상기 제1 저장 커패시터의 양쪽 전극 사이에 보유된 제4 전압을, 상기 제1 트랜지스터의 게이트 전극에 인가하고, 상기 제1 트랜지스터를 통해서 상기 발광소자에 전류를 공급하며, 발광하는 제4 스텝을 포함하고,상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 도통시키기 위해 상기 제1 내지 제3 스텝에서, 상기 제2 트랜지스터가 도통 상태이며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 전기적으로 비접속시키기 위해 상기 제4 스텝에서, 상기 제2 트랜지스터가 비도통 상태인 것을 특징으로 하는 표시장치의 구동방법.
- 제14 항 또는 제 15 항에 있어서,상기 제1 내지 제3 스텝과, 상기 제4 스텝에서, 상기 제2 전원선에 인가되는 전압이 다른 것을 특징으로 하는 표시장치의 구동방법.
- 제1 항, 제2 항, 제3 항, 제4 항, 제7 항 또는 제8 항 중 어느 한 항에 있어서,상기 표시장치는 전자기기에 포함되는 것을 특징으로 하는 표시장치.
- 제11 항, 제12 항, 제14 항 또는 제15 항 중 어느 한 항에 기재된 구동방법을 사용하는 표시장치로서,상기 표시장치가 전자기기에 포함되어 있는 것을 특징으로 하는 표시장치.
- 제1 항, 제2 항, 제3 항, 제4 항, 제7 항 또는 제8 항 중 어느 한 항에 있어서,상기 제1 트랜지스터는, 화합물 반도체를 포함하는 것을 특징으로 하는 표시장치.
- 제19 항에 있어서,상기 화합물 반도체는 InGaZnO를 포함하는 것을 특징으로 하는 표시장치.
- 제19 항에 있어서,상기 화합물 반도체는 In과 Zn을 포함하는 것을 특징으로 하는 표시장치.
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