CN111383600B - 像素驱动电路、驱动方法、显示面板及显示装置 - Google Patents

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Abstract

本发明实施例公开了一种像素驱动电路、驱动方法、显示面板及显示装置。该像素驱动电路包括：数据写入模块、稳压存储模块、驱动模块和发光元件；数据写入模块用于传送数据信号电压；驱动模块用于根据数据写入模块传送的数据信号电压，生成驱动电流；稳压存储模块用于存储传送到驱动模块的数据信号电压；发光元件用于发出相应于驱动模块生成的驱动电流的光；其中，稳压存储模块包括至少两个并联的稳压存储子模块，每个稳压存储子模块包括电容，至少一个稳压存储子模块包括开关单元，且开关单元连接于电容和驱动模块之间。本发明实施例提供的技术方案可以改善由于电容漏电造成的显示不均问题，提高显示效果。

Description

像素驱动电路、驱动方法、显示面板及显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及像素驱动电路、驱动方法、显示面板及显示装置。
背景技术
目前，有机发光显示面板(OrganicLight-Emitting Diode，OLED)和液晶显示面板(Liquid Crystal Display，LCD)是显示领域的两大主流显示面板。其中，OLED具有自发光、驱动电压低、发光效率高等优点，广泛受到人们的喜爱。
OLED的像素驱动电路通常包括驱动晶体管、开关晶体管和存储电容。由于晶体管本身的特性，使得晶体管在关断时驱动晶体管栅极的电压仍旧可以通过晶体管漏流，如此，会导致驱动晶体管栅极电压不稳定。由于存储电容的一个极板与驱动晶体管栅极电连接，因此，当驱动晶体管栅极电压不稳定时，会导致存储电容漏电，进一步导致驱动晶体管栅极电压不稳定，最终，影响发光元件的发光亮度，进而产生显示不均的问题。
发明内容
本发明提供一种像素驱动电路、驱动方法、显示面板及显示装置，以改善电容漏流导致的驱动晶体管栅极电压不稳定的问题，提高显示均匀性。
第一方面，本发明实施例提供了一种像素驱动电路，包括：数据写入模块、稳压存储模块、驱动模块和发光元件；
所述数据写入模块用于传送数据信号电压；
所述驱动模块用于根据所述数据写入模块传送的所述数据信号电压，生成驱动电流；
所述稳压存储模块用于存储传送到所述驱动模块的所述数据信号电压；
所述发光元件用于发出相应于所述驱动模块生成的驱动电流的光；
其中，所述稳压存储模块包括至少两个并联的稳压存储子模块，每个所述稳压存储子模块包括电容，至少一个所述稳压存储子模块包括开关单元，且所述开关单元连接于所述电容和所述驱动模块之间。
第二方面，本发明实施例还提供了一种像素驱动方法，应用于像素驱动电路，所述像素驱动电路包括数据写入模块、稳压存储模块、驱动模块和发光元件；
所述数据写入模块用于传送数据信号电压；
所述驱动模块用于根据所述数据写入模块传送的所述数据信号电压，生成驱动电流；
所述稳压存储模块用于存储传送到所述驱动模块的所述数据信号电压；
所述发光元件用于发出相应于所述驱动模块生成的驱动电流的光；
其中，所述稳压存储模块包括至少两个并联的稳压存储子模块，每个所述稳压存储子模块包括电容，至少一个所述稳压存储子模块包括开关单元，且所述开关单元连接于所述电容和所述驱动模块之间；
所述驱动方法包括：
在数据写入阶段，所述数据写入模块传送所述数据信号电压，所述稳压存储模块存储所述数据信号电压；
在发光阶段，存储有所述数据信号电压的稳压存储子模块包括有效稳压时段，至少两个稳压存储子模块的有效稳压时段至少部分不交叠；
其中，在所述有效稳压时段内，所述稳压存储子模块中的开关单元处于导通状态。
第三方面，本发明实施例还提供了一种显示面板，包括本发明任意实施例所述的像素驱动电路。
第四方面，本发明实施例还提供了一种显示装置，包括本发明任意实施例所述的显示面板。
本发明实施例提供的像素驱动电路，设置稳压存储模块包括至少两个并联的稳压存储子模块，每个稳压存储子模块包括电容，至少一个稳压存储子模块包括开关单元，且开关单元连接于电容和驱动模块之间。通过控制开关单元的导通或截止状态可以灵活设置电容用于稳定驱动模块的控制端电压的时段(称之为有效稳压时段)，相对于现有技术中，采用一个电容稳定驱动模块的控制端电压导致稳压存储模块的漏流量集中在一个电容上，本申请实施例中稳压存储模块的漏流量至少由两个电容来分担，每个电容上的漏流量减少，使得驱动模块的控制端电压变化量减小，如此，可改善现有技术中显示不均的问题，达到提高显示效果的目的。
附图说明
图1是本发明实施例提供的一种像素驱动电路的结构示意图；
图2是本发明实施例提供的一种像素驱动电路的电路元件图；
图3是本发明实施例提供的另一种像素驱动电路的电路元件图；
图4是本发明实施例提供的另一种像素驱动电路的结构示意图；
图5是本发明实施例提供的又一种像素驱动电路的电路元件图；
图6是本发明实施例提供的再一种像素驱动电路的电路元件图；
图7是本发明实施例提供的又一种像素驱动电路的结构示意图；
图8是本发明实施例提供的一种像素驱动电路的电路元件图；
图9是本发明实施例提供的另一种像素驱动电路的电路元件图；
图10是本发明实施例提供的又一种像素驱动电路的电路元件图；
图11是本发明实施例提供的一种像素驱动方法的流程图；
图12是本发明实施例提供的另一种像素驱动方法的流程图；
图13是本发明实施例提供的一种像素驱动电路的驱动时序图；
图14是本发明实施例提供的另一种像素驱动电路的驱动时序图；
图15是本发明实施例提供的又一种像素驱动电路的驱动时序图；
图16是本发明实施例提供的再一种像素驱动电路的驱动时序图；
图17是本发明实施例提供的一种像素驱动电路的驱动时序图；
图18是本发明实施例提供的另一种像素驱动电路的驱动时序图；
图19是本发明实施例提供的又一种像素驱动电路的驱动时序图；
图20是本发明实施例提供的一种驱动模块的控制端的电压变化图；
图21是本发明实施例提供的一种显示面板的结构示意图；
图22是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
有鉴于背景技术的问题，本发明实施例提供了一种像素驱动电路，该像素驱动电路包括：数据写入模块、稳压存储模块、驱动模块和发光元件；
数据写入模块用于传送数据信号电压；
驱动模块用于根据数据写入模块传送的数据信号电压，生成驱动电流；
稳压存储模块用于存储传送到驱动模块的数据信号电压；
发光元件用于发出相应于驱动模块生成的驱动电流的光；
其中，稳压存储模块包括至少两个并联的稳压存储子模块，每个稳压存储子模块包括电容，至少一个稳压存储子模块包括开关单元，且开关单元连接于电容和驱动模块之间。
采用以上技术方案，通过控制开关单元的导通或截止状态可以灵活设置电容用于稳定驱动模块的控制端电压的时段(称之为有效稳压时段)，相对于现有技术中采用一个电容稳定驱动模块的控制端电压，导致稳压存储模块的漏流量集中在一个电容上，本申请实施例中稳压存储模块的漏流量至少由两个电容来分担，每个电容上的漏流量减少，使得驱动模块的控制端电压变化量减小，如此，可改善现有技术中显示不均的问题，达到提高显示效果的目的。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其它实施例，都属于本发明实施例保护的范围。此外，应当理解，下述实施例中的任何一个或多个技术特征可与下述其它实施例中的任何一个或多个技术特征组合。
图1是本发明实施例提供的一种像素驱动电路的结构示意图。参见图1，该像素驱动电路包括：数据写入模块10、稳压存储模块20、驱动模块30和发光元件40，稳压存储模块20包括至少两个并联的稳压存储子模块21，每个稳压存储子模块21包括电容，至少一个稳压存储子模块21包括开关单元，且开关单元连接于电容和驱动模块30之间。可选的，数据写入模块10电连接扫描信号端Scan、数据信号端Vdata和驱动模块30的控制端N；稳压存储模块20电连接于第一电源信号端PVDD和驱动模块30的控制端N之间；每一开关单元电连接一开关控制信号端；驱动模块30电连接第一电源信号端PVDD和发光元件40的阳极，发光元件40的阴极与第二电源信号端PVEE电连接。
具体的，在数据写入阶段，数据写入模块10在扫描信号端Scan的信号的控制下将数据信号端Vdata的数据信号电压传输至驱动模块30的控制端N，稳压存储模块20存储该数据信号电压，具体的，若稳压存储子模块21中电容通过导线直接与驱动模块30的控制端N连接，则该电容能够存储数据信号电压；若稳压存储子模块21中包括开关单元，且开关单元在开关控制信号端的信号的控制下导通，则开关单元所属的稳压存储子模块21中的电容能够存储数据信号电压；若稳压存储子模块21中包括开关单元，且开关单元在开关控制信号端SK的信号的控制下截止，则开关单元所属的稳压存储子模块21中的电容不存储数据信号电压。可见，当稳压存储模块包括至少三个并联的稳压存储子模块时，通过控制各个稳压存储子模块21中开关单元的导通或截止状态，可灵活设置用于存储数据信号电压的电容的数量，即可灵活设置稳压存储模块20的容值，以使稳压存储模块20的容值与驱动频率相匹配。具体的，驱动频率越高，数据写入阶段的时长越短，用于存储数据信号电压的电容的数量应当越少，以免造成充电不足。
具体的，在发光阶段，驱动模块30根据数据写入模块10传送的数据信号电压，生成驱动电流，发光元件40响应于驱动电流而发光，稳压存储模块20用于稳定驱动模块30的控制端N的电压，以使流过发光元件40的电流稳定，进而使得发光元件40具有稳定发光亮度。其中，稳压存储模块20中存储有数据电压信号的稳压存储子模块21用来稳定驱动模块30的控制端N的电压，具体的，存储有数据电压信号的稳压存储子模块21中，若稳压存储子模块21中电容通过导线直接与驱动模块30的控制端N连接，则该电容在整个发光阶段稳定驱动模块30的控制端N的电压；若稳压存储子模块21中包括开关单元，则开关单元所属的稳压存储子模块21中的电容在开关单元导通时稳定驱动模块30的控制端N的电压。可见，通过控制各个稳压存储子模块21中开关单元的具体导通时间，可灵活设置各个稳压存储子模块21中电容用于稳定驱动模块30的控制端N的电压的具体时间(称之为稳压存储子模块21的有效稳压时段)。
可以理解的是，在数据写入阶段，用于存储数据电压信号的稳压存储子模块21的数量，本领域技术人员可根据实际情况设置。在发光阶段，各个存储有数据信号电压的稳压存储子模块21的有效稳压时段，本领域技术人员也可根据实际情况设置。
图2是本发明实施例提供的一种像素驱动电路的电路元件图。图3是本发明实施例提供的另一种像素驱动电路的电路元件图。参见图2和图3，可选的，驱动模块30的第一端与第一电源信号端PVDD电连接，发光元件40电连接于驱动模块30的第二端和第二电源信号端PVEE之间。
继续参见图2-图3，可选的，开关单元211包括第一晶体管M1。
具体的，第一晶体管M1的栅极与其对应的开关信号控制端SK电连接，例如，图3中，第一晶体管M1A的栅极与开关信号控制端SKA电连接，第一晶体管M1B的栅极与开关信号控制端SKB电连接，第一晶体管M1C的栅极与开关信号控制端SKC电连接；第一晶体管M1的第一电极与其对应的电容电连接，例如，图3中，第一晶体管M1A的第一电极与电容CA电连接，第一晶体管M1B的第一电极与电容CB电连接，第一晶体管M1C的第一电极与电容CC电连接；第一晶体管M1的第二电极与驱动模块30的控制端N电连接。
具体的，第一晶体管M1可以为P型晶体管；第一晶体管M1也可以为N型晶体管，如图2和图3所示。可选的，第一晶体管M1包括氧化物晶体管或者双栅结构。如此，可减少第一晶体管M1截止时的漏电流，在发光器件发光时，有利于减少第一晶体管M1的漏电流对驱动模块30的干扰，进而避免影响驱动模块30驱动发光器件的驱动电流。
继续参见图2和图3，可选的，数据写入单元包括第二晶体管M2。
具体的，第二晶体管M2的栅极与扫描信号端Scan电连接，第二晶体管M2的第一电极与数据信号端Vdata电连接，第二晶体管M2的第二电极与驱动模块30的控制端N电连接。
具体的，第二晶体管M2可以为P型晶体管；第二晶体管M2也可以为N型晶体管，如图2和图3所示。可选的，第二晶体管M2包括氧化物晶体管或者双栅结构。如此，可减少第二晶体管M2截止时的漏电流，在发光器件发光时，有利于减少第二晶体管M2的漏电流对驱动模块30的干扰，进而避免影响驱动模块30驱动发光器件的驱动电流。
继续参见图2和图3，可选的，驱动单元包括第三晶体管M3。
具体的，第三晶体管M3的栅极与数据写入模块10以及稳压存储模块20电连接，第三晶体管M3的第一电极与第一电源信号端PVDD电连接，第三晶体管M3的第二电极与发光元件40的阳极电连接，发光元件40的阴极与第二电源信号端PVEE电连接。
需要说明的是，图2和图3中仅示例性示出了第三晶体管M3为P型晶体管，但并非对本申请的限定，在其它实施方式中，还可以设置第三晶体管M3为N型晶体管。
继续参见图3，可选的，每个稳压存储子模块21中均包括开关单元211，且开关单元211连接于电容和驱动模块30之间。
对于每个稳压存储子模块21而言，其包含的电容是否与驱动模块30保持连接状态均可灵活设置，可以避免各个电容使用频率不均衡，例如，部分电容长期使用，部分电容使用频率很低，如此，有利于延长像素驱动电路的寿命。
可选的，各个稳压存储子模块21中的电容的容值相同。
在数据写入阶段，各个稳压存储子模块21中的电容可同时完成充电，避免由于部分电容充电完成而部分电容还未充电完成带来的充电时间较长的问题。
可选的，至少两个稳压存储子模块21中的电容的容值不同。
本领域技术人员可根据实际情况灵活设置各个稳压存储子模块21中电容的容值，以使在数据写入阶段用于存储数据信号电压的所有电容的总容值有多种选择，提高与驱动频率的适配度。示例性的，假设图3中电容CA、电容CB以及电容CC的容值各不相同，分别为cA、cB、cC，则在数据写入阶段用于存储数据信号电压的所有电容的总容值可以为CA+CB、CA+CC、cB+cC或者CA+CB+CC。
继续参见图2，可选的，稳压存储模块20包括第一稳压存储子模块21a和第二稳压存储子模块21b，第一稳压存储子模块21a包括第一电容Ca，第一电容Ca的第一极连接第一电源信号端PVDD，第一电容的第二极连接驱动模块30；第二稳压存储子模块21b包括第二电容Cb和开关单元211，开关单元211连接于第二电Cb容和驱动模块30之间。可选的，第一电容Ca的容值大于第二电容Cb的容值。
具体的，在数据写入阶段，数据写入模块10在扫描信号端Scan的信号的控制下将数据信号端Vdata的数据信号电压传输至驱动模块30的控制端N，第一电容Ca和第二电容Cb存储该数据信号电压。在发光阶段，驱动模块30根据数据信号电压生成驱动电流，发光元件40响应于驱动电流而发光，其中，发光阶段包括在时间上连续的第一发光阶段和第二发光阶段。
在第一发光阶段，第一电容Ca用于稳定驱动模块30控制端的电压，在第一发光阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000101
其中，在第一发光阶段，虽然驱动模块30的控制端N的电压发生变化，但是变化量较小，即第一晶体管M1的第一电极和第一晶体管M1的第二电极之间的电位差较小，因此，不考虑第一晶体管M1在截止状态下的漏流，即认为当第一开关晶体管M1截止时，其所属的稳压存储子模块21中的电容不漏电。
在第二发光阶段，第一电容Ca和第二电容Cb共同用于稳定驱动模块30控制端的电压。在第二发光阶段的起始时刻，驱动模块30的控制端N的电压被拉低为：
Figure BDA0002471956120000111
其中，VN0为发光阶段的起始时刻(即第一发光阶段的起始时刻)驱动模块30控制端的电压(即数据信号电压)，ΔQ为发光阶段稳压存储模块20的总漏电荷，t1为第一发光阶段的时长，t2为第二发光阶段的时长，c1为第一电容Ca的容值，c2为第二电容Cb的容值。
可见，在第二电容Cb与驱动模块30的控制端N由断开变为连通时，相比于第一电容Ca的容值小于第二电容Cb的容值的情况，设置第一电容Ca的容值大于第二电容Cb的容值时，可使驱动模块30的控制端N的电压跳变较小，驱动模块30产生的驱动电流的跳变较小，从而使得发光元件40的发光亮度改变较小，避免影响显示效果。
图4是本发明实施例提供的另一种像素驱动电路的结构示意图。参见图4，该像素驱动电路包括：数据写入模块10、稳压存储模块20、驱动模块30和发光元件40，稳压存储模块20包括至少两个并联的稳压存储子模块21，每个稳压存储子模块21包括电容，至少一个稳压存储子模块21包括开关单元211，且开关单元211连接于电容和驱动模块30之间。可选的，像素驱动电路还包括阈值补偿模块50和发光控制模块。阈值补偿模块50能够产生的有益效果此处先不作详述，后续将在示例性描述像素驱动电路的工作过程时再进行阐释。
其中，数据写入模块10用于传送数据信号电压；阈值补偿模块50用于将驱动模块30的阈值电压补偿至驱动模块30的控制端N；稳压存储模块20用于在数据写入阶段存储传送到驱动模块30的数据信号电压，在发光阶段稳定驱动模块30的控制端N的电压；发光控制模块用于控制驱动模块30生成驱动电流流入发光元件40；驱动模块30用于根据数据写入模块1020传送的数据信号电压，生成驱动电流；发光元件40用于发出相应于驱动模块30生成的驱动电流的光。
具体的，稳压存储模块20电连接于第一电源信号端PVDD和驱动模块30的控制端N之间；每一开关单元211电连接一开关控制信号端SK。
具体的，发光控制模块包括第一发光控制模块61和第二发光控制模块62，第一发光控制模块61电连接发光控制信号端Emit、第一电源信号端PVDD以及驱动模块30的第一端；第二发光控制模块62电连接发光控制信号端Emit、驱动模块30的第二端以及发光元件40的阳极；发光元件40的阴极与第二电源信号端PVEE电连接。
图5是本发明实施例提供的又一种像素驱动电路的电路元件图。图6是本发明实施例提供的再一种像素驱动电路的电路元件图。参见图5和图6，可选的，第一发光控制模块61包括第五晶体管M5，第五晶体管M5的第一电极与第一电源信号端PVDD电连接，第六晶体管M6的第二电极与驱动模块30的第一端电连接，第六晶体管M6的栅极与发光控制信号端Emit电连接。第二发光控制模块62包括第六晶体管M6，第六晶体管M6的第一电极与驱动模块30的第二端电连接，第六晶体管M6的第二电极与发光元件40的阳极电连接，第六晶体管M6的栅极与发光控制信号端Emit电连接，发光元件40的阴极与第二电源信号端PVEE电连接。
继续参见图5和图6，可选的，驱动单元包括第三晶体管M3。具体的，第三晶体管M3的栅极与稳压存储模块20以及阈值补偿模块50的一端电连接，第三晶体管M3的第一电极与数据写入模块10以及第一发光控制模块61电连接，第三晶体管M3的第二电极与第二发光控制模块62以及阈值补偿模块50的另一端电连接。
继续参见图5，可选的，数据写入模块10电连接第一扫描信号端S1、数据信号端Vdata和驱动模块30的第一端；阈值补偿模块50电连接第二扫描信号端S2、驱动模块30的第二端和驱动模块30的控制端N。可选的，数据写入模块10包括第二晶体管M2，第二晶体管M2可以为P型晶体管，如图5和图6所示；第二晶体管M2也可以为N型晶体管。阈值补偿模块50包括第四晶体管M4，第四晶体管M4可以为P型晶体管；第四晶体管M4也可以为N型晶体管，如图5和图6所示。具体的，第二晶体管M2的第一电极与数据信号端Vdata电连接，第二晶体管M2的第二电极与驱动模块30的第一端电连接，第二晶体管M2的栅极与第一扫描信号端S1电连接。第四晶体管M4的第一电极与驱动模块30的控制端N电连接，第四晶体管M4的第二电极与驱动模块30的第二端电连接，第四晶体管M4的栅极与第二扫描信号端S2电连接。
继续参见图6，可选的，数据写入模块10电连接第一扫描信号端S1、数据信号端Vdata和驱动模块30的第一端；像素驱动电路还包括第一反相器R1，第一反相器R1的输入端与第一扫描信号端S1电连接；阈值补偿模块50电连接第一反相器R1的输出端、驱动模块30的第二端和驱动模块30的控制端N。可选的，数据写入模块10包括第二晶体管M2，第二晶体管M2为P型晶体管，阈值补偿模块50包括第四晶体管M4，第四晶体管M4为氧化物型晶体管。具体的，第二晶体管M2的第一电极与数据信号端Vdata电连接；第二晶体管M2的第二电极与驱动模块30的第一端电连接，第二晶体管M2的栅极与第一扫描信号端S1电连接。第四晶体管M4的第一电极与驱动模块30的控制端N电连接，第四晶体管M4的第二电极与驱动模块30的第二端电连接，第四晶体管M4的栅极与第一反相器R1的输出端电连接，第一反相器R1的输入端与第一扫描信号端S1电连接。如此，第一扫描信号端S1的信号可以控制第二晶体管M2和第四晶体管M4的同时导通或者同时截止，有利于减少用于驱动像素驱动电路的芯片上控制端的数量，有利于节约芯片成本。可以理解的是，图6中示例性示出了将第一反相器R2设置在第一扫描信号端S1和阈值补偿模块50之间，本领域技术人员还应当理解的是，第一反相器R1还可设置在第一扫描信号端S1和数据写入模块10之间，此处不再赘述。
可以理解的是，第四晶体管M4包括氧化物晶体，可减少第四晶体管M4截止时的漏电流。为减少第四晶体管M4截止时的漏电流管，第四晶体管M4还可以为多栅结构，例如双栅结构。如此，在发光器件发光时，有利于减少第四晶体管M4的漏电流对驱动模块30的干扰，进而避免影响驱动模块30驱动发光器件的驱动电流。
继续参见图5-图6，可选的，像素驱动电路还包括第一稳压电容WC1，第一稳压电容WC1电连接于驱动模块30的控制端N和第二电源信号端PVEE之间。
可以理解的是，稳压存储子模块21中电容的漏电流方向为从第一电源信号端PVDD流向驱动模块30的控制端N，会抬高驱动模块30的控制端N的电压；当驱动模块30的控制端N的电压变化时，第一稳压电容WC1两个极板之间的电位差发生变化，第一稳压电容WC1上将有电流流过，由于第二电源信号端PVEE的信号的电压低于驱动模块30的控制端N的电压，因此，电流流向为从驱动模块30的控制端N流向第二电源信号端PVEE，如此，会产生降低驱动模块30的控制端N的电压的趋势，换句话说，第一稳压电容WC1的设置能够抑制驱动模块30的控制端N的电压被抬升，使得驱动模块30的控制端N的电压更稳定，驱动模块30产生的驱动电流更稳定，进而使得发光元件40的发光亮度更稳定，提高显示均一性。
图7是本发明实施例提供的又一种像素驱动电路的结构示意图。参见图7，可选的，像素驱动电路还包括第一初始化模块71和第二初始化模块72；第一初始化模块71用于向驱动模块30的控制端N提供初始化信号；第二初始化模块72用于向发光元件40的阳极提供初始化信号。第一初始化模块71和第二初始化模块72能够产生的有益效果此处先不作详述，后续将在示例性描述像素驱动电路的工作过程时再进行阐释。
图8是本发明实施例提供的一种像素驱动电路的电路元件图。图9是本发明实施例提供的另一种像素驱动电路的电路元件图。参见图8和图9，可选的，第一初始化模块71电连接第三扫描信号端、初始化信号端和驱动模块30的控制端N；第二初始化模块72电连接第四扫描信号端、初始化信号端和发光元件40的阳极。可选的，第一初始化模块71包括第七晶体管M7，第七晶体管M7可以为P型晶体管；第七晶体管M7也可以为N型晶体管，如图8和图9所示。第二初始化模块72包括第八晶体管M8，第八晶体管M8可以为P型晶体管，如图8和图9所示；第八晶体管M8也可以为N型晶体管。第七晶体管M7的第一电极与初始化信号端Vref电连接，第七晶体管M7的第二电极与驱动模块30的控制端N电连接，第七晶体管M7的栅极与第三扫描信号端S3电连接。第八晶体管M8的第一电极与初始化信号端Vref电连接，第八晶体管M8的第二电极与发光器件40的阳极电连接，第八晶体管M8的栅极与第四扫描信号端S4电连接。
图10是本发明实施例提供的第又一种像素驱动电路的电路元件图。参见图10，具体的，第一初始化模块71电连接第三扫描信号端、初始化信号端和驱动模块30的控制端N；像素驱动电路还包括第二反相器R2，第二反相器R2的输入与第三扫描信号端电连接，第二初始化模块72电连接第二反相器R2的输出端、初始化信号端和发光元件40的阳极。可选的，第一初始化模块71包括第七晶体管M7，第七晶体管M7为氧化物晶体管，第二初始化模块72包括第八晶体管M8，第八晶体管M8为P型晶体管。具体的，第七晶体管M7的第一电极与初始化信号端Vref电连接，第七晶体管M7的第二电极与驱动模块30的控制端N电连接，第七晶体管M7的栅极与第三扫描信号端S3电连接。第八晶体管M8的第一电极与初始化信号端Vref电连接，第八晶体管M8的第二电极与发光器件40的阳极电连接，第八晶体管M8的栅极与第二反相器R2的输出端电连接，第二反相器R2的输入端与第三扫描信号端S3电连接。如此，第三扫描信号端S3的信号可以控制第七晶体管M7和第八晶体管M8的同时导通或者同时截止，有利于减少用于驱动像素驱动电路的芯片上控制端的数量，有利于节约芯片成本。可以理解的是，图10中示例性示出了将第二反相器R2设置在第三扫描信号端S3和第二初始化模块72之间，本领域技术人员还应当理解的是，第二反相器R2还可设置在第三扫描信号端S3和第二初始化模块72之间，此处不再赘述。
继续参见图8-图10，可选的，像素驱动电路还包括第二稳压电容WC2，第二稳压电容WC2电连接于驱动模块30的控制端N和初始化信号端之间。
可以理解的是，稳压存储子模块21中电容的漏电流方向为从第一电源信号端PVDD流向驱动模块30的控制端N，会抬高驱动模块30的控制端N的电压；当驱动模块30的控制端N的电压变化时，第二稳压电容WC2两个极板之间的电位差发生变化，第二稳压电容WC2上将有电流流过，由于初始化信号端Vref的信号的电压低于驱动模块30的控制端N的电压，因此，电流流向为从驱动模块30的控制端N流向初始化信号端Vref，如此，会产生降低驱动模块30的控制端N的电压的趋势，换句话说，第二稳压电容WC2的设置能够抑制驱动模块30的控制端N的电压被抬升，使得驱动模块30的控制端N的电压更稳定，驱动模块30产生的驱动电流更稳定，进而使得发光元件40的发光亮度稳定，提高显示均一性。
需要说明的是，图2、图6和图10中示例性示出了稳压存储模块20包括两个稳压存储子模块21，其中一个稳压存储子模块21包括开关单元211；图5和图8中示出了稳压存储模块20包括两个稳压存储子模块21，每个稳压存储子模块21中均包括开关单元211；图3和图9中示出了稳压存储模块20包括三个稳压存储子模块21，每个稳压存储子模块21中均包括开关单元211，但并非对本申请的限定，本领域技术人员可根据实际情况设置稳压存储模块20中，稳压存储子模块21的数量、包含有开关单元211的稳压存储子模块21的数量。
基于同上的发明构思，本发明实施例还提供了一种像素驱动方法，该像素驱动方法应用于像素驱动电路，像素驱动电路包括数据写入模块10、稳压存储模块20、驱动模块30和发光元件40；
数据写入模块10用于传送数据信号电压；
驱动模块30用于根据数据写入模块10传送的数据信号电压，生成驱动电流；
稳压存储模块20用于存储传送到驱动模块30的数据信号电压；
发光元件40用于发出相应于驱动模块30生成的驱动电流的光；
其中，稳压存储模块20包括至少两个并联的稳压存储子模块21，每个稳压存储子模块21包括电容，至少一个稳压存储子模块21包括开关单元211，且开关单元211连接于电容和驱动模块30之间。
图11是本发明实施例提供的一种像素驱动方法的流程图。参见图11，该像素驱动方法包括：
S110、在数据写入阶段，数据写入模块10传送数据信号电压，稳压存储模块20存储数据信号电压。
S120、在发光阶段，存储有数据信号电压的稳压存储子模块21包括有效稳压时段，至少两个稳压存储子模块21的有效稳压时段至少部分不交叠。
其中，在有效稳压时段内，稳压存储子模块21中的开关单元211处于导通状态。
图12是本发明实施例提供的另一种像素驱动方法的流程图。当像素驱动电路中包括第一初始化模块71和第二初始化模块72时，例如图7-图10所示的像素驱动电路，像素驱动方法还包括初始化阶段，具体的，此时，像素驱动方法包括：
S210、在初始化阶段，第一初始化模块71向驱动模块30的控制端N提供初始化信号，第二初始化模块72向发光元件40的阳极提供初始化信号。
S220、在数据写入阶段，数据写入模块10传送数据信号电压，稳压存储模块20存储数据信号电压。
S230、在发光阶段，存储有数据信号电压的稳压存储子模块21包括有效稳压时段，至少两个稳压存储子模块21的有效稳压时段至少部分不交叠。
其中，在有效稳压时段内，稳压存储子模块21中的开关单元211处于导通状态。
在上述技术方案的基础上，可选的，所有有效稳压时段所覆盖的时间段的并集与发光阶段重合。确保在发光阶段的任意时刻，均存在至少一个电容用于稳定驱动模块30的控制端N的电压，进而确保驱动模块30在整个发光阶段都能够产生驱动电流，驱动发光元件40发光。
可选的，稳压存储模块20存储数据信号电压包括：在以第一驱动频率驱动像素驱动电路时，存储数据信号电压的稳压存储模块20具有第一电容，在以第二驱动频率驱动像素驱动电路时，存储数据信号电压的稳压存储模块20具有第二电容，第一驱动频率大于第二驱动频率，第一电容小于第二电容。
可选的，若第一驱动频率大于第二驱动频率，且第一驱动频率和第二驱动频率分属于不同的频率阈值范围，第一电容小于第二电容；若第二驱动频率大于第二驱动频率，且第一驱动频率和第二驱动频率属于相同频率阈值范围，第一电容等于第二电容。其中，频率阈值的划分，本领域技术人员可根据实际情况设置。
可以理解的是，相对于每一个驱动频率，存储数据信号电压的稳压存储模块20对应具有一个容值的情况，通过设置属于相同频率阈值范围的驱动频率，存储数据信号电压的稳压存储模块20对应同一容值，可减少稳压存储模块20中稳压存储子模块21的数量，还可以使得稳压存储模块20的结构简洁。
可以理解的是，驱动频率越高，像素驱动电路在数据写入阶段的时长越短，即可用来给稳压存储模块20中的电容充电的时间越短，那么，为避免充电不足，用于存储数据信号电压的电容的数量应当越少，即用于存储数据信号电压的所有电容的总容值应当尽量小。
为方便理解“当第一驱动频率大于第二驱动频率时，第一电容小于第二电容”，下文将结合图9所示的像素驱动电路示例性示出，以第一驱动频率驱动像素驱动电路时像素驱动电路的工作过程以及以第二驱动频率驱动像素驱动电路时像素驱动电路的工作过程，但并非对本申请的限定。
图13是本发明实施例提供的一种像素驱动电路的驱动时序图。图14是本发明实施例提供的另一种像素驱动电路的驱动时序图。示例性，图13所示的驱动时序对应的第一驱动频率大于图14所示的驱动时序对应的第二驱动频率，即图13中T1阶段、T2阶段以及T3阶段的总时长小于图14中T1阶段、T2阶段以及T3阶段的总时长。示例性的，图9所示的像素驱动电路中，第一晶体管M1A、第一晶体管M1B、第一晶体管M1C、第四晶体管M4、第七晶体管M7为N型晶体管，第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体为P型晶体管。
参见图13，当以第一驱动频率驱动该像素驱动电路时，该像素驱动电路的工作过程包括如下阶段：
T1阶段，即为初始化阶段，第三扫描信号端S3提供的第三扫描信号为高电平信号，第四扫描信号端S4提供的第四扫描信号为低电平信号，使得第七晶体管M7和第八晶体管M8导通；开关信号端SKA提供的第一开关信号以及开关信号端SKB提供的第二开关信号均为高电平信号，使得第一开关晶体管M1A以及第一开关晶体管M1B导通。而第一扫描信号端S1提供的第一扫描信号为高电平信号、第二扫描信号端S2提供的第二扫描信号为低电平信号、发光控制信号端Emit提供的发光控制信号为高电平信号，使得第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6均截止；开关信号端SKC提供的第三开关信号为低电平信号，开关晶体管M1C截止。初始化信号端Vref的初始化信号通过导通的第七晶体管M7写入第三晶体管M3的栅极(即驱动模块30的控制端N)，以对电容CA、电容CB以及第三晶体管M3的栅极进行初始化，其中，初始化信号端Vref提供的初始化信号为低电平信号，保证下一阶段第三晶体管M3能够导通。初始化信号端Vref的初始化信号还通过导通的第八晶体管M8写入发光元件40的阳极，对发光元件40的阳极电位进行初始化，降低上一帧发光元件40的阳极的电压对后一帧发光元件40的阳极的电压的影响，提高显示的均一性。
T2阶段，即为数据写入阶段，第一扫描信号端S1提供的第一扫描信号为低电平信号，第二扫描信号端S2提供的第二扫描信号为高电平信号，使得第二晶体管M2、第三晶体管M3以及第四晶体管M4均导通；开关信号端SKA提供的第一开关信号以及开关信号端SKB提供的第二开关信号均为高电平信号，使得第一开关晶体管M1A以及第一开关晶体管M1B导通。第三扫描信号端S3提供的第三扫描信号为低电平信号、第四扫描信号端S4提供的第四扫描信号为高电平信号、发光控制信号端Emit提供的发光控制信号为高电平信号，使得第七晶体管M7、第八晶体管M8、第五晶体管M5和第六晶体管M6均截止；开关信号端SKC提供的第三开关信号为低电平信号，开关晶体管M1C截止。数据信号端Vdata的数据信号电压依次通过导通的第二晶体管M2、第三晶体管M3以及第四晶体管M4写入第三晶体管M3的栅极(即驱动模块30的控制端N)、电容CA的第二极(即电容CA与驱动模块30电连接的极板)以及电容CB的第二极(即电容CB与驱动模块30电连接的极板)，使得第三晶体管M3的栅极电压逐渐升高，直至第三晶体管M3的栅极电压和该第三晶体管M3的第一电极的电压差等于该第三晶体管M3的阈值电压Vth，即第三晶体管M3的栅极电压VN0＝Vd-|Vth|，其中，Vd为数据信号端Vdata提供的数据信号电压；第三晶体管M3的栅极电压会存储于电容CA以及电容CB中。
T3阶段，即为发光阶段，发光控制信号端Emit提供的发光控制信号为低电平信号，使得第五晶体管M5和第六晶体管M6均导通。第一扫描信号端S1提供的第一扫描信号为高电平信号、第二扫描信号端S2提供的第二扫描信号为低电平信号、第三扫描信号端S3提供的第三扫描信号为低电平信号、第四扫描信号端S4提供的第四扫描信号为高电平信号，使得第二晶体管M2、第四晶体管M4、第七晶体管M7、第八晶体管M8均截止。第一电源信号端PVDD的电源信号电压Vpvdd通过导通的第五晶体管M5写入第三晶体管M3的第一电极，此时第三的第一电极T1和驱动晶体管T的栅极的电压差Vsg＝Vpvdd-Vd+|Vth|，第三晶体管M3产生驱动电流，驱动电流通过第六晶体管M6流入发光元件40，驱动发光元件40发光，该驱动电流Id为：
Figure BDA0002471956120000231
其中，μ为载流子迁移率，Cox为第三晶体管M3单位面积的沟道电容，
Figure BDA0002471956120000232
为第三晶体管M3的宽长比。如此可知，第三晶体管M3产生的驱动电流Id与第三晶体管M3的阈值电压Vth无关。实现了对第三晶体管M3的阈值电压补偿，解决了第三晶体管M3阈值电压漂移引起的显示异常问题。
具体的，T3阶段包括T31阶段和T32阶段，在T31阶段，即第一发光阶段，开关控制信号端SKA提供的第一开关信号为高电平信号，使得第一晶体管M1A导通，电容CA与第三晶体管M3的栅极处于连通状态，电容CA用于稳定第三晶体管M3的栅极电压，而开关信号端SKB提供的第二开关信号以及开关信号端SKC提供的第三开关信号均为低电平信号，使得第一晶体管M1B和第一晶体管M1C均截止，电容CB和电容CC均与第三晶体管M3的栅极处于断开状态，电容CB两个极板上的电位均无变化，电容CB不产生漏电。在T32阶段，即第二发光阶段，开关控制信号端SKA提供的第一开关信号以及开关信号端SKB提供的第二开关信号均为高电平信号，使得第一晶体管M1A以及第一晶体管M1B均导通，电容CA以及电容CB均与第三晶体管M3的栅极处于连通状态，电容CA以及电容CB均用于稳定第三晶体管M3的栅极电压。而开关信号端SKC提供的第三开关信号为低电平信号，使得第一晶体管M1C均截止，电容CC均与第三晶体管M3的栅极处于断开状态。
如此可见，当以第一驱动频率驱动该像素驱动电路时，稳压存储子模块21A的有效稳压时段包括T31阶段和T32阶段，稳压存储子模块21B的有效稳压时段包括T32阶段。而在像素驱动电路的整个工程过程中，电容CC一直处于闲置状态，稳压存储子模块21C不包括有效稳压时段。
参见图14，当以第二驱动频率驱动该像素驱动电路时，该像素驱动电路的工作过程包括如下阶段：
T1阶段，即为初始化阶段，第三扫描信号端S3提供的第三扫描信号为高电平信号，第四扫描信号端S4提供的第四扫描信号为低电平信号，使得第七晶体管M7和第八晶体管M8导通；开关信号端SKA提供的第一开关信号、开关信号端SKB提供的第二开关信号以及开关信号端SKC提供的第三开关信号均为高电平信号，使得第一开关晶体管M1A、第一开关晶体管M1B以及开关晶体管M1C导通。而第一扫描信号端S1提供的第一扫描信号为高电平信号、第二扫描信号端S2提供的第二扫描信号为低电平信号、发光控制信号端Emit提供的发光控制信号为高电平信号，使得第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6均截止；初始化信号端Vref的初始化信号通过导通的第七晶体管M7写入第三晶体管M3的栅极(即驱动模块30的控制端N)，以对电容CA、电容CB、电容CC、以及第三晶体管M3的栅极进行初始化。其中，初始化信号端Vref提供的初始化信号为低电平信号，保证下一阶段第三晶体管M3能够导通。
T2阶段，即为数据写入阶段，第一扫描信号端S1提供的第一扫描信号为低电平信号，第二扫描信号端S2提供的第二扫描信号为高电平信号，使得第二晶体管M2、第三晶体管M3以及第四晶体管M4均导通；开关信号端SKA提供的第一开关信号、开关信号端SKB提供的第二开关信号以及开关信号端SKC提供的第三开关信号均为高电平均为高电平信号，使得第一开关晶体管M1A、第一开关晶体管M1B以及开关晶体管M1C导通。第三扫描信号端S3提供的第三扫描信号为低电平信号、第四扫描信号端S4提供的第四扫描信号为高电平信号、发光控制信号端Emit提供的发光控制信号为高电平信号，使得第七晶体管M7、第八晶体管M8、第五晶体管M5和第六晶体管M6均截止。数据信号端Vdata的数据信号电压依次通过导通的第二晶体管M2、第三晶体管M3以及第四晶体管M4写入第三晶体管M3的栅极(即驱动模块30的控制端N)、电容CA的第二极(即电容CA与驱动模块30电连接的极板)、电容CB的第二极(即电容CB与驱动模块30电连接的极板)、电容CC的第二极(即电容CC与驱动模块30电连接的极板)，使得第三晶体管M3的栅极电压逐渐升高，直至第三晶体管M3的栅极电压和该第三晶体管M3的第一电极的电压差等于该第三晶体管M3的阈值电压Vth，即第三晶体管M3的栅极电压VN0＝Vd-|Vth|，其中，Vd为数据信号端Vdata提供的数据信号电压；第三晶体管M3的栅极电压会存储于电容CA、电容CB以及电容CC中。
T3阶段，即为发光阶段，发光控制信号端Emit提供的发光控制信号为低电平信号，使得第五晶体管M5和第六晶体管M6均导通。第一扫描信号端S1提供的第一扫描信号为高电平信号、第二扫描信号端S2提供的第二扫描信号为低电平信号、第三扫描信号端S3提供的第三扫描信号为低电平信号、第四扫描信号端S4提供的第四扫描信号为高电平信号，使得第二晶体管M2、第四晶体管M4、第七晶体管M7、第八晶体管M8均截止。第一电源信号端PVDD的电源信号电压Vpvdd通过导通的第五晶体管M5写入第三晶体管M3的第一电极，此时第三的第一电极T1和驱动晶体管T的栅极的电压差Vsg＝Vpvdd-Vd+|Vth|，第三晶体管M3产生驱动电流，驱动电流通过第六晶体管M6流入发光元件40，驱动发光元件40发光，该驱动电流Id为：
Figure BDA0002471956120000261
具体的，T3阶段包括T31阶段和T32阶段，在T31阶段，即第一发光阶段，开关控制信号端SKA提供的第一开关信号为高电平信号，使得第一晶体管M1A导通，电容CA与第三晶体管M3的栅极处于连通状态，电容CA用于稳定第三晶体管M3的栅极电压，而开关信号端SKB提供的第二开关信号以及开关信号端SKC提供的第三开关信号均为低电平信号，使得第一晶体管M1B和第一晶体管M1C均截止，电容CB和电容CC均与第三晶体管M3的栅极处于断开状态，电容CB两个极板上的电位均无变化，电容CB不产生漏电，同理，电容CC不产生漏电。在T32阶段，即第二发光阶段，开关控制信号端SKA提供的第一开关信号、开关信号端SKB提供的第二开关信号以及开关信号端SKC提供的第三开关信号均为高电平信号，使得第一晶体管M1A、第一晶体管M1B以及第一晶体管M1C均导通，电容CA、电容CB以及电容CC均与第三晶体管M3的栅极处于连通状态，电容CA、电容CB以及电容CC均用于稳定第三晶体管M3的栅极电压。
如此可见，当以第二驱动频率驱动该像素驱动电路时，稳压存储子模块21A的有效稳压时段包括T31阶段和T32阶段，稳压存储子模块21B的有效稳压时段包括T32阶段，稳压存储子模块21C的有效稳压时段包括T32阶段。
可以理解的是，针对于稳压存储模块20结构不同的像素驱动电路，“至少两个稳压存储子模块21的有效稳压时段至少部分不交叠的具体实现形式”通常不同，针对同一像素驱动电路，“至少两个稳压存储子模块21的有效稳压时段至少部分不交叠”的具体实现形式通常有多种，鉴于篇幅有限，难以穷举，因此，下文将结合图9所示的像素驱动电路，以图9所示的像素驱动电路中，第一晶体管M1A、第一晶体管M1B、第一晶体管M1C、第四晶体管M4、第七晶体管M7为N型晶体管，第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体为P型晶体管，且以第二驱动频率驱动该像素驱动电路为例，示例性示出几种“至少两个稳压存储子模块21的有效稳压时段至少部分不交叠”的具体形式，但并非对本申请的限定。
图15是本发明实施例提供的又一种像素驱动电路的驱动时序图。参见图15，可选的，至少两个稳压存储子模块21的有效稳压时段的起始时刻不同。有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量ΔVN。其中，ΔVN＝VNmax-VN0，VN0为发光阶段的初始时刻驱动模块30的控制端N的电压，VNmax为发光阶段，驱动模块30的控制端N的电压的最大值。
为详细说明该有益效果，下面通过与对比例进行对比来说明。图16是本发明实施例提供的再一种像素驱动电路的驱动时序图。在图15和图16中，T31阶段的时长等于T32阶段的时长，图15所示的驱动时序图和图16所示的驱动时序图的区别在于，在图15中，稳压存储子模块21B以及稳压存储子模块21C的有效稳压时段的起始时刻均与稳压存储子模块21A的有效稳压时段的起始时刻不同，在图16中，稳压存储子模块21A、稳压存储子模块21B以及稳压存储子模块21C的有效稳压时段的起始时刻相同。
对于图15所示的驱动时序，在T31阶段，电容CA用于稳定驱动模块30控制端的电压，在T31阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000281
在T32阶段，电容CA、电容CB以及电容CC共同用于稳定驱动模块30控制端的电压，在T32阶段的起始时刻，驱动模块30的控制端N的电压被拉低为：
Figure BDA0002471956120000282
在T32阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000283
则电压变化量为：
Figure BDA0002471956120000284
其中，VN0为发光阶段的起始时刻(即第一发光阶段的起始时刻)驱动模块30控制端的电压(即数据信号电压)，ΔQ为发光阶段稳压存储模块20的总漏电荷，t1为T31阶段的时长，t2为T32的时长，cA为电容CA的容值，CB为电容CB的容值，CC为电容CC的容值。
而对于图16所示的驱动时序，在T31阶段，电容CA、电容CB以及电容CC共同用于稳定驱动模块30控制端的电压，在T31阶段的结束时刻以及T32阶段的起始时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000291
在T32阶段，电容CA用于稳定驱动模块30控制端的电压，在T32阶段的结束时刻，驱动模块30的控制端N的电压被再次抬升为：
Figure BDA0002471956120000292
则电压变化量为：
Figure BDA0002471956120000293
如此可见，通过设置至少两个稳压存储子模块21的有效稳压时段的起始时刻不同，可使后接入的电容(例如图15对应的电容CB和电容CC)在与驱动模块30的控制端N连通瞬间，将被抬升的驱动模块30的控制端N电压先拉低，且每新接入一个电容驱动模块30便可对控制端电压被拉低一次，因此，有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量。
继续参见图15，可选的，各个稳压存储子模块21的有效稳压时段的结束时刻与发光阶段的结束时刻相同。可进一步于减小驱动模块30的控制端N的电压在发光阶段的电压变化量ΔVN，提高显示的均一性。
为详细说明该有益效果，下面通过与对比例进行对比来说明。图17是本发明实施例提供的一种像素驱动电路的驱动时序图。在图15和图17中，T31阶段的时长等于T32阶段的时长，图15所示的驱动时序图和图17所示的驱动时序图的区别在于，在图15中，稳压存储子模块21A、稳压存储子模块21B以及稳压存储子模块21C的有效稳压时段的结束时刻与发光阶段的结束时刻相同，在图17中，稳压存储子模块21B以及稳压存储子模块21C的有效稳压时段的结束时刻早于与发光阶段的结束时刻。
对于图17所示的驱动时序，在T31阶段，电容CA用于稳定驱动模块30控制端的电压，在T31阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000301
在T321阶段，电容CA、电容CB以及电容CC共同用于稳定驱动模块30控制端的电压，在T321阶段的起始时刻，驱动模块30的控制端N的电压被拉低为：
Figure BDA0002471956120000302
在T321阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000303
在T322阶段，电容CA用于稳定驱动模块30控制端的电压，在T322阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000304
则电压变化量为：
Figure BDA0002471956120000311
其中，t1为第一发光阶段的时长，t21为T321阶段的时长，t22为T322阶段的时长。
如此可见，通过设置各个稳压存储子模块21的有效稳压时段的结束时刻与发光阶段的结束时刻相同，可使各个稳压存储子模块21中电容分担的漏电荷量相近，避免整个稳压存储模块20的总漏电荷量集中在某一个稳压存储子模块21的电容上，如此，有利于将整个稳压存储模块20的总漏电荷量均衡地分配在每个稳压存储子模块21中电容上，进而有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量，提高显示的均一性。
图18是本发明实施例提供的另一种像素驱动电路的驱动时序图。可选的，各个稳压存储子模块21的有效稳压时段的起始时刻不同，且任意两个起始时刻相邻的有效稳压时段不交叠部分的时长相同。示例性的，T31阶段的时长等于T32阶段的时长。
具体的，任意两个起始时刻相邻的有效稳压时段不交叠部分的时长本领域技术人员可根据实际情况设置，此处不作限定。
如此，可避免某些稳压存储子模块21有效稳压阶段的时长较短导致其分担的漏电荷量过少的问题，以进一步确保能够将整个稳压存储模块20的总漏电荷量均衡地分配在每个稳压存储子模块21中的电容上，进而有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量，提高显示的均一性。
图19是本发明实施例提供的又一种像素驱动电路的驱动时序图。可选的，任意两个稳压存储子模块21的有效稳压阶段不交叠。
对于图19所示的驱动时序，在T31阶段，电容CA用于稳定驱动模块30控制端的电压，在T31阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000321
在T32阶段，电容CB用于稳定驱动模块30控制端的电压，在T32阶段的起始时刻，驱动模块30的控制端N的电压被拉低为VN0。
在T32阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000322
在T33阶段，电容CC用于稳定驱动模块30控制端的电压，在T33阶段的起始时刻，驱动模块30的控制端N的电压被拉低为VN0。
在T33阶段的结束时刻，驱动模块30的控制端N的电压被抬升为：
Figure BDA0002471956120000323
则电压变化量为：
Figure BDA0002471956120000324
以及
Figure BDA0002471956120000325
中的最大值。
可见，通过设置任意两个稳压存储子模块21的有效稳压阶段不交叠，可使每次切换稳压存储子模块21时，都可将驱动模块30的控制端N的电压拉至与发光阶段的初始时刻，如此，有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量，提高显示的均一性。
继续参见图19，可选的，各个稳压存储子模块21的有效稳压阶段的时长相等。
可以理解的是，当各个稳压存储子模块21的电容相同时，通过设置各个稳压存储子模块21的有效稳压阶段的时长相等，可使将整个稳压存储模块20的总漏电荷量平均分配到每个稳压存储子模块21中电容上，有利于减小驱动模块30的控制端N的电压在发光阶段的电压变化量，提高显示的均一性。
鉴于篇幅有限，无法将本申请中的驱动方法与现有驱动方法一一对比。因此，下文将示例性地把图19所示的驱动方法与现有驱动方法作对比，以说明本申请中的驱动方法能够改善由于电容漏电造成的显示不均问题。为了剔除像素驱动电路其它模块对稳压存储模块漏电的影响，仅考虑驱动方法对稳压存储模块漏电的影响，我们假设图19所示的驱动方法驱动的像素驱动电路与现有驱动方法驱动的像素驱动电路与的区别仅在于，现有驱动方法驱动的像素驱动电路的稳压存储模块仅包括一个电容，该电容的一个极板与第一电源信号端直接通过导线连接，该电容的另一个极板与驱动模块的控制端的电压直接通过导线连接，该电容的容值为cA。
现有驱动方法，在整个发光阶段采用一个电容稳定控制模块的控制端的电压，因此，在发光阶段结束时刻，驱动模块的控制端的电压被抬升为：
Figure BDA0002471956120000331
则电压变化量为：
Figure BDA0002471956120000332
示例性的，图20是本发明实施例提供的一种驱动模块的控制端的电压变化图。其中，实线表示cA＝cB＝CC时，在图19所示的驱动方法下驱动模块的控制端的电压变化曲线，虚线表示现有驱动方法下驱动模块的控制端的电压变化曲线，横坐标为时间，0表示发光阶段的起始时刻，t表示T31阶段的结束时刻，2t表示T32阶段的结束时刻，3t表示T33阶段的结束时刻。可见，相对于现有驱动方法，图19所示的驱动方法可使驱动模块的控制端的电压更稳定，变化量更小，即能够改善由于电容漏电造成的显示不均问题。
需要说明的是，图13-图19仅是以像素驱动电路中的第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体为P型晶体管时的驱动时序图，一般P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在一些可选实施例中，像素驱动电路中的第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体M8为P型晶体管也可均为N型晶体管，一般N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。本发明实施例对像素驱动电路中第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体M8为P型晶体管的类型不做具体限定。
基于同上的发明构思，本发明实施例还提供了一种显示面板。该显示面板包括本发明任意实施例所述的像素驱动电路。因此该显示面板具备本发明实施例提供的像素驱动电路的有益效果，相同之处可参照上文理解，下文中不再赘述。
示例性的，图21是本发明实施例提供的一种显示面板的结构示意图。如图21所示，显示面板100包括多个阵列排布的像素101，每一像素101包括本发明实施提供的像素驱动电路，该像素驱动电路能够驱发光元件进行发光，以使显示面板100能够显示相应画面。
基于同上的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括本发明任意实施例所述的显示面板。
示例性的，图21是本发明实施例提供的一种显示装置的结构示意图。如图21所示，本发明实施例提供的显示装置200包括本发明实施例提供的显示面板100。显示装置200例如可以为触摸显示屏、手机、平板计算机、笔记本电脑或电视机等任何具有显示功能的电子设备。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互组合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (21)

1.一种像素驱动电路，其特征在于，包括：数据写入模块、稳压存储模块、驱动模块和发光元件；
所述数据写入模块用于传送数据信号电压；
所述驱动模块用于根据所述数据写入模块传送的所述数据信号电压，生成驱动电流；
所述稳压存储模块用于存储传送到所述驱动模块的所述数据信号电压；
所述发光元件用于发出相应于所述驱动模块生成的驱动电流的光；
其中，所述稳压存储模块包括三个并联的稳压存储子模块，分别为第一稳压存储子模块、第二稳压存储子模块和第三稳压存储子模块，每个所述稳压存储子模块包括电容和开关单元，且所述开关单元连接于所述电容和所述驱动模块之间；
所述像素驱动电路包括发光阶段，在所述发光阶段，存储有所述数据信号电压的稳压存储子模块包括有效稳压时段；
在所述发光阶段，在用第一驱动频率或第二驱动频率驱动所述像素驱动电路时，其中所述第一稳压存储子模块和所述第二稳压存储子模块的所述开关单元处于导通状态，所述第三稳压存储子模块的有效稳压时段与所述第一稳压存储子模块和所述第二稳压存储子模块的有效稳压时段不交叠，用于稳定所述驱动模块的控制端的电压；所述第一驱动频率小于所述第二驱动频率。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述开关单元包括第一晶体管。
3.根据权利要求1所述的像素驱动电路，其特征在于，各个所述稳压存储子模块中的所述电容的容值相同。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述稳压存储模块包括第一稳压存储子模块和第二稳压存储子模块，所述第一稳压存储子模块包括第一电容，所述第一电容的第一极连接第一电源信号端，所述第一电容的第二极连接所述驱动模块；所述第二稳压存储子模块包括第二电容和开关单元，所述开关单元连接于所述第二电容和所述驱动模块之间。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述第一电容的容值大于所述第二电容的容值。
6.根据权利要求1所述的像素驱动电路，其特征在于，至少两个所述稳压存储子模块中的所述电容的容值不同。
7.根据权利要求1所述的像素驱动电路，其特征在于，所述数据写入模块电连接扫描信号端、数据信号端和所述驱动模块的控制端；
所述稳压存储模块电连接于第一电源信号端和所述驱动模块的控制端之间；每一所述开关单元电连接一开关控制信号端；
所述驱动模块电连接第一电源信号端和所述发光元件的阳极；所述发光元件的阴极与第二电源信号端电连接。
8.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括阈值补偿模块和发光控制模块，所述阈值补偿模块用于将所述驱动模块的阈值电压补偿至所述驱动模块的控制端；所述发光控制模块用于控制所述驱动模块生成驱动电流流入所述发光元件；
所述数据写入模块电连接第一扫描信号端、数据信号端和所述驱动模块的第一端；所述阈值补偿模块电连接第二扫描信号端、所述驱动模块的第二端和所述驱动模块的控制端；
所述稳压存储模块电连接于第一电源信号端和所述驱动模块的控制端之间；每一所述开关单元电连接一开关控制信号端；
所述发光控制模块包括第一发光控制模块和第二发光控制模块，所述第一发光控制模块电连接发光控制信号端、第一电源信号端以及所述驱动模块的第一端；所述第二发光控制模块电连接所述发光控制信号端、所述驱动模块的第二端以及所述发光元件的阳极；
所述发光元件的阴极与第二电源信号端电连接。
9.根据权利要求7或8所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第一稳压电容，所述第一稳压电容电连接于所述驱动模块的控制端和所述第二电源信号端之间。
10.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第一初始化模块和第二初始化模块；所述第一初始化模块用于向所述驱动模块的控制端提供初始化信号；所述第二初始化模块用于向所述发光元件的阳极提供初始化信号；
所述第一初始化模块电连接第三扫描信号端、初始化信号端和所述驱动模块的控制端；
所述第二初始化模块电连接第四扫描信号端、初始化信号端和所述发光元件的阳极。
11.根据权利要求10所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第二稳压电容，所述第二稳压电容电连接于所述驱动模块的控制端和所述初始化信号端之间。
12.一种像素驱动电路的驱动方法，其特征在于，应用于像素驱动电路，所述像素驱动电路包括数据写入模块、稳压存储模块、驱动模块和发光元件；
所述数据写入模块用于传送数据信号电压；
所述驱动模块用于根据所述数据写入模块传送的所述数据信号电压，生成驱动电流；
所述稳压存储模块用于存储传送到所述驱动模块的所述数据信号电压；
所述发光元件用于发出相应于所述驱动模块生成的驱动电流的光；
其中，所述稳压存储模块包括三个并联的稳压存储子模块，分别为第一稳压存储子模块、第二稳压存储子模块和第三稳压存储子模块，每个所述稳压存储子模块包括电容和开关单元，且所述开关单元连接于所述电容和所述驱动模块之间；
所述驱动方法包括：
在数据写入阶段，所述数据写入模块传送所述数据信号电压，所述稳压存储模块存储所述数据信号电压；
在发光阶段，存储有所述数据信号电压的稳压存储子模块包括有效稳压时段；
其中，在所述发光阶段，在用第一驱动频率或第二驱动频率驱动所述像素驱动电路时，所述第一稳压存储子模块和所述第二稳压存储子模块的所述开关单元处于导通状态，所述第三稳压存储子模块的有效稳压时段与所述第一稳压存储子模块和所述第二稳压存储子模块的有效稳压时段不交叠，用于稳定所述驱动模块的控制端的电压；所述第一驱动频率小于所述第二驱动频率。
13.根据权利要求12所述的像素驱动电路的驱动方法，其特征在于，所有有效稳压时段所覆盖的时间段的并集与所述发光阶段重合。
14.根据权利要求13所述的像素驱动电路的驱动方法，其特征在于，至少两个稳压存储子模块的有效稳压时段的起始时刻不同。
15.根据权利要求14所述的像素驱动电路的驱动方法，其特征在于，各个所述稳压存储子模块的有效稳压时段的结束时刻与所述发光阶段的结束时刻相同。
16.根据权利要求15所述的像素驱动电路的驱动方法，其特征在于，各个所述稳压存储子模块的有效稳压时段的起始时刻不同，且任意两个起始时刻相邻的有效稳压时段不交叠部分的时长相同。
17.根据权利要求13所述的像素驱动电路的驱动方法，其特征在于，任意两个稳压存储子模块的有效稳压时段不交叠。
18.根据权利要求17所述的驱动方法，其特征在于，各个所述稳压存储子模块的有效稳压时段的时长相等。
19.根据权利要求12所述的像素驱动电路的驱动方法，其特征在于，所述稳压存储模块存储所述数据信号电压包括：
在以第一驱动频率驱动所述像素驱动电路时，存储所述数据信号电压的所述稳压存储模块具有第一电容，在以第二驱动频率驱动所述像素驱动电路时，存储所述数据信号电压的所述稳压存储模块具有第二电容，所述第一驱动频率大于所述第二驱动频率，所述第一电容小于所述第二电容。
20.一种显示面板，其特征在于，包括权利要求1-11任一项所述的像素驱动电路。
21.一种显示装置，其特征在于，包括权利要求20所述的显示面板。
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