CN111968573A - 像素电路及显示装置 - Google Patents

Abstract

本发明实施例公开了一种像素电路及显示装置，该像素电路包括驱动模块、数据写入模块、发光模块、存储模块和存储控制模块；存储模块包括存储电容，存储电容连接于驱动模块的控制端和第一电源线之间，存储电容包括至少两个第一电极块和一个第二电极块，存储控制模块连接至存储电容的至少一个第一电极块，存储控制模块用于根据扫描频率选通至少一个第一电极块构成存储电容的第一电极，第二电极块作为存储电容的第二电极，对于不同的扫描频率，第一电极和第二电极所构成的存储电容的电容值不同。本发明的技术方案保证了存储电容上存储的数据电压的准确性，从而保证了像素电路显示的灰阶亮度，避免显示装置出现闪烁或显示画面留有残影的现象。

Description

像素电路及显示装置

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路及显示装置。

背景技术

随着人们对显示产品多功能化的要求越来越高，为了达到更好的视觉体验，显示终端对屏幕的刷新频率要求越来越严格。

现有显示装置通常包括像素电路，其中像素电路包括用于存储驱动晶体管栅极电压的存储电容，而现有技术在进行频率切换时存在着闪屏或残影的现象，只能优选满足其中一种频率的优质画质，影响了需同时满足多种频率显示的要求，降低了显示效果。

发明内容

本发明实施例提供一种像素电路及显示装置，以实现多频率显示，并在频率切换时，改善显示效果。

第一方面，本发明实施例提供了一种像素电路，包括驱动模块、数据写入模块、发光模块、存储模块和存储控制模块；

所述数据写入模块连接于数据线与所述驱动模块之间，用于向所述驱动模块的控制端写入数据电压；

所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述驱动模块用于根据控制端的电压向所述发光模块提供驱动信号，驱动所述发光模块发光；

所述存储模块包括存储电容，所述存储电容连接于所述驱动模块的控制端和所述第一电源线之间，所述存储电容包括至少两个第一电极块和一个第二电极块，所述第一电极块的正投影和所述第二电极块的正投影存在交叠，所述存储控制模块连接至所述存储电容的至少一个所述第一电极块，所述存储控制模块用于根据扫描频率导通或关断至少一个所述第一电极块构成所述存储电容的第一电极，所述第二电极块作为所述存储电容的第二电极；其中，对于不同的扫描频率，第一电极和第二电极所构成的存储电容的电容值不同。

可选地，至少一个所述第一电极块与所述第一电源线同层设置。

可选地，至少两个所述第一电极块设置于所述第二电极块的两侧，所述第一电极块的正投影均落在所述第二电极块上。

可选地，每一所述第一电极块对应一所述存储控制模块，并通过对应的所述存储控制模块连接所述第一电源线，所述第二电极块连接所述驱动模块的控制端；所述存储控制模块包括第一晶体管，所述第一晶体管的栅极与控制信号线连接，所述第一晶体管的第一极与所述第一电源线连接，所述第一晶体管的第二极与所述第一电极块连接。

可选地，一所述第一电极块连接所述第一电源线，其他所述第一电极块通过对应的所述存储控制模块连接所述第一电源线；所述第二电极块连接所述驱动模块的控制端。

可选地，所述存储控制模块包括第一晶体管，至少两个相邻所述第一电极块之间通过所述第一晶体管连接，所述第一晶体管的栅极与控制信号线连接，所述第一晶体管的第一极与一所述第一电极块连接，所述第一晶体管的第二极与另一相邻所述第一电极块连接。

可选地，各所述第一电极块的正投影均落在所述第二电极块上，所有所述第一电极块的面积之和小于或等于所述第二电极块的面积。

可选地，所述至少两个第一电极块的面积相等。

可选地，所述存储控制模块包括第一晶体管，所述数据写入模块包括第二晶体管，所述发光模块包括发光二极管，所述驱动模块包括第三晶体管；

所述第二晶体管的栅极与第一扫描信号线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第三晶体管的第一极连接；所述第一晶体管连接至所述存储电容的至少一个所述第一电极块；

所述像素电路还包括第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第四晶体管的栅极与所述第一扫描信号线连接，所述第四晶体管的第一极与所述第三晶体管的第二极连接，所述第四晶体管的第二极与所述第三晶体管的栅极连接；

所述第五晶体管的栅极与第二扫描信号线连接，所述第五晶体管的第一极输入参考电压，所述第五晶体管的第二极与所述第三晶体管的栅极连接；所述第六晶体管的栅极与所述第二扫描信号线连接，所述第六晶体管的第一极输入所述参考电压，所述第六晶体管的第二端与所述发光二极管的阳极连接；

所述第七晶体管和所述第八晶体管的栅极均与发光控制信号线连接，所述第七晶体管的第一极与所述第一电源线连接，所述第七晶体管的第二极与所述第三晶体管的第一极连接，所述第八晶体管的第一极与所述第三晶体管的第二极连接，所述第八晶体管的第二极与所述发光二极管的阳极连接。

第二方面，本发明实施例还提供了一种显示装置，该显示装置包括第一方面所述的像素电路。

本发明实施例提供的技术方案，通过将存储电容拆分为至少两个第一电极块和一个第二电极块，并采用存储控制模块根据扫描频率选通至少一个第一电极块构成存储电容的第一电极，第二电极块作为存储电容的第二电极，实现了多频率显示，在进行不同的扫描频率切换时，能够自动匹配相应的电容值，以保证存储电容上存储的数据电压的准确性，从而保证了像素电路显示的灰阶亮度，避免显示装置出现闪烁或显示画面留有残影的现象。同时，本发明实施例提供的技术方案通过根据扫描频率来选择不同的存储电容的电容值，使得存储电容的充放电速率改变，进而维持驱动模块的控制端的电位稳定，实现了像素电路可以满足不同的扫描频率，提高了显示装置的显示效果。且通过将存储电容的电极拆分为多个第一电极块，使得在有限的膜层空间中，能够布局多个电容值大小不同的存储电容，相对于现有技术，本发明实施例提供的技术方案不会增加整个存储电容的面积，有利于节省膜层空间，便于版图布局。

附图说明

图1为现有技术提供的一种像素电路的结构示意图；

图2为本发明实施例提供的一种像素电路的结构示意图；

图3为本发明实施例提供的一种像素电路的版图；

图4为本发明实施例提供的一种存储电容的结构示意图；

图5为本发明实施例提供的一种显示面板的结构示意图；

图6为本发明实施例提供的另一种显示面板的结构示意图；

图7为本发明实施例提供的另一种像素电路的结构示意图；

图8为本发明实施例提供的另一种像素电路的结构示意图；

图9为本发明实施例提供的另一种像素电路的结构示意图；

图10为本发明实施例提供的一种像素电路的驱动时序图；

图11为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术所述，在现有的显示装置中，像素电路只能优选满足一种频率进行优质画质显示，当像素电路以多种不同的扫描频率驱动时，显示装置会出现闪烁或残影的现象，出现这一现象的主要原因在于，现有技术的像素电路中的存储电容的电容值是固定的，导致存储电容的充放电速率也是固定的，因此以不同的扫描频率驱动发光模块发光时，固定存储电容就不能响应不同的扫描频率，导致显示画面的显示效果降低。图1为现有技术提供的一种像素电路的结构示意图。如图1所示，像素电路包括驱动晶体管Tdrv、开关管T0、存储电容Cs和发光器件OLED，开关管T0的栅极连接扫描信号线以接收第一扫描信号Scan1，开关管T0的第一极连接至数据线以接收数据电压Vdata，开关管T0的第二极与驱动晶体管Tdrv的栅极连接，存储电容Cs连接于驱动晶体管Tdrv的栅极与第一极之间，驱动晶体管Tdrv用于根据其栅极的电压生成驱动信号来驱动发光器件OLED发光。开关管T0接收第一扫描信号Scan1导通时，数据线上的数据电压Vdata通过开关管T0写入至驱动晶体管Tdrv的栅极，并对存储电容Cs进行充电，进而数据电压Vdata存储在存储电容Cs中，驱动晶体管Tdrv在数据电压Vdata的作用下生成驱动电流，以驱动发光器件OLED发光。在上述过程中，存储电容Cs的容值是固定的，因此存储电容Cs的充放电速率固定，该像素电路能够在对应的扫描频率下显示优质的画面。当切换扫描频率时，由于存储电容Cs的充放电速率不变，在相同的数据写入时间内，固定的存储电容Cs不能完全响应不同的扫描频率，进而影响显示效果。示例性地，当像素电路以低频进行驱动时，需要采用较大电容值的存储电容Cs来长时间维持驱动晶体管Tdrv栅极的电压；当切换到高频时，由于存储电容Cs的电容值较大，因此存储电容Cs的充放电速率较慢，在高频驱动下，存储电容Cs充电不完全，造成显示不均。相反的，如果像素电路以高频进行驱动时，存储电容Cs的电容值通常设计的较小，当将扫描频率切换至低频时，存储电容Cs的充放电速率较慢，则会出现闪烁的现象。

因此，针对上述问题，本发明实施例提出一种像素电路及显示装置，本发明实施例提供的像素电路包括驱动模块、数据写入模块、发光模块、存储模块和存储控制模块；数据写入模块连接于数据线与驱动模块之间，用于向驱动模块的栅极写入数据电压；驱动模块和发光模块连接于第一电源线和第二电源线之间，驱动模块用于根据控制端的电压向发光模块提供驱动信号，驱动发光模块发光；存储模块包括存储电容，存储电容连接于驱动模块的控制端和第一电源线之间，第一电极块的正投影和第二电极块的正投影存在交叠，存储电容包括至少两个第一电极块和一个第二电极块，存储控制模块连接至存储电容的至少一个第一电极块，存储控制模块用于根据扫描频率导通或关断至少一个第一电极块构成存储电容的第一电极，第二电极块作为存储电容的第二电极；其中，对于不同的扫描频率，第一电极和第二电极所构成的存储电容的电容值不同。本发明实施例提供的技术方案，通过将存储电容拆分为至少两个第一电极块和一个第二电极块，并采用存储控制模块根据扫描频率选通至少一个第一电极块构成存储电容的第一电极，第二电极块作为存储电容的第二电极，实现了多频率显示，在进行不同的扫描频率切换时，能够自动匹配相应的电容值，以保证存储电容上存储的数据电压的准确性，从而保证了像素电路显示的灰阶亮度，避免显示装置出现闪烁或显示画面留有残影的现象。同时，本发明实施例提供的技术方案通过根据扫描频率来选择不同的存储电容的电容值，使得存储电容的充放电速率改变，进而维持驱动模块的控制端的电位稳定，实现了像素电路可以满足不同的扫描频率，提高了显示装置的显示效果。且通过将存储电容的电极拆分为多个第一电极块，使得在有限的膜层空间中，能够布局多个电容值大小不同的存储电容，相对于现有技术，本发明实施例提供的技术方案不会增加整个存储电容的面积，有利于节省膜层空间，便于版图布局。

以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图2为本发明实施例提供的一种像素电路的结构示意图。如图2所示，像素电路包括驱动模块110、数据写入模块120、发光模块140、存储模块130和存储控制模块150；数据写入模块120连接于数据线与驱动模块110之间，用于向驱动模块110的控制端g写入数据电压Vdata；驱动模块110和发光模块140连接于第一电源线和第二电源线之间，驱动模块110用于根据控制端g的电压向发光模块140提供驱动信号，驱动发光模块140发光；存储模块130包括存储电容Cs，存储电容Cs连接于驱动模块110的控制端g和第一电源线之间，第一电极块131的正投影和第二电极块132的正投影存在交叠，存储电容Cs包括至少两个第一电极块131和一个第二电极块132，存储控制模块150连接至存储电容Cs的至少一个第一电极块131，存储控制模块150用于根据扫描频率导通或关断至少一个第一电极块131构成存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极；其中，对于不同的扫描频率，第一电极和第二电极所构成的存储电容Cs的电容值不同。

具体地，控制数据写入模块120导通，数据写入模块120将数据线上的数据电压Vdata写入到驱动模块110的控制端g，以及存储模块130的一端，该过程也即对存储模块130进行充电的过程，充电完成后，数据电压Vdata存储在存储模块130上。存储模块130维持驱动模块110控制端g的电位为数据电压Vdata，在数据电压Vdata和第一电源线上的电压VDD的作用下，驱动模块110生成驱动信号以驱动发光模块140发光。其中，驱动信号可以为电流信号，也可以为电压信号。存储模块130包括存储电容Cs，存储电容Cs包括至少两个第一电极块131(如，第一个第一电极块1311、第二个第一电极块1312……以此类推)和一个第二电极块132，第一电极块131和第二电极块132共同构成存储电容Cs。存储电容Cs的计算公式为C_s＝εS/4πkd，其中，ε为介电常数，S为电容上下极板的针对面积，k为静电力常量，d为上下极板之间的距离；根据上述公式可知，当上下极板之间的距离固定时，存储电容Cs的电容值由上下极板的正对面积决定，且与该面积成正比。本发明实施例中的存储电容Cs包括至少两个第一电极块131和一个第二电极块132，第一电极块131的正投影和第二电极块132的正投影存在交叠，第一电极块131与第二电极块132的正对面积即为存储电容Cs的有效面积，针对不同的扫描频率，第一电极和第二电极所构成的存储电容Cs的电容值不同，也就是说，通过选通不同的第一电极块131即可以与第二电极块132构成不同电容值的存储电容Cs，至少两个第一电极块131的面积可以相等，也可以不相等，进而可以通过第一电极块131来控制实际存储电容Cs的电容值大小。扫描频率与存储电容Cs的电容值一一对应，即扫描频率与第一电极块131的面积相关，例如，扫描频率为30Hz，则存储电容Cs的需求面积为S1；扫描频率为60Hz，则存储电容Cs的需求面积为S2；扫描频率为90Hz，则存储电容Cs的需求面积为S3；扫描频率为120Hz，则存储电容Cs的需求面积为S4。当然在其他实施例中，还可以对第一电极块131的面积进行任意组合，以满足不同扫描频率的需求。示例性地，显示装置在阅读模式下需要的扫描频率为30Hz，在观影模式下需要的扫描频率为120Hz，则当进入阅读模式时，在像素电路驱动发光模块140发光之前，存储控制模块150根据扫描频率选通面积为S1的第一电极块131，如第一个第一电极块1311，当像素电路驱动发光模块140发光时，存储电容Cs的电容值被设定为第一电容值。为了满足低频驱动下，存储电容Cs能够长时间存储数据电压Vdata，避免在显示过程中由于驱动模块110的控制端g的电位不稳定而出现闪屏的现象，选择的第一个第一电极块1311的面积S1较大，从而使得第一个第一电极块1311和第二电极块132构成的存储电容Cs具有较大的电容值。当从阅读模式切换至观影模式时，扫描频率为120Hz，在像素电路驱动发光模块140发光之前，存储控制模块150根据扫描频率选通面积为S4的第一电极块131，如第二个第一电极块1312，当像素电路驱动发光模块140发光时，存储电容Cs的电容值被设定为第二电容值。为了满足高频驱动下，存储电容Cs能够快速的对驱动模块110进行充放电，以保证向驱动模块110的控制端g写入的数据电压的准确性，选择的第二个第一电极块1312的面积S4较小，从而使得第二个第一电极块1312和第二电极块132构成的存储电容Cs具有较小的电容值。

本发明实施例提供的像素电路通过将存储电容Cs的电极进行拆分，使得存储电容Cs包括至少两个第一电极块131和一个第二电极块132。存储控制模块与至少一个第一电极块131连接，并根据扫描频率选通至少一个第一电极块131构成存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极。本发明实施例提供的技术方案能够根据不同的扫描频率来选通第一电极块131的面积，并以此来设定存储电容Cs的电容值，能够满足多种扫描频率的需求。且可以选通至少一个第一电极块131来构成存储电容Cs的第一电极，将第二电极块132作为存储电容Cs的第二电极，通过调整第一电极块131的面积来控制存储电容Cs的实际输出电容值，能够保证在进行扫描频率切换时，驱动模块110的控制端的电位也存储电容Cs的电容值的变化而变化，进而可以避免由于存储电容Cs的充放电速率不同造成显示画面留有残影或闪屏等现象，有利于提高显示效果。且通过将存储电容Cs的电极拆分为多个第一电极块131，使得在有限的膜层空间中，能够布局多个电容值大小不同的存储电容Cs，相对于现有技术，本发明实施例提供的技术方案不会增加整个存储电容Cs的面积，有利于节省膜层空间，便于版图布局。

需要说明的是，本发明实施例所提到的存储电容Cs的需求面积指的是存储电容Cs的第一电极与第二电极的正对面积(有效面积)，即第一电极块131与第二电极块132之间的有效重叠面积。

图3为本发明实施例提供的一种像素电路的版图。在上述技术方案的基础上，参考图3，示例性的示出了第一电极块131和第二电极块132的位置关系。需要说明的是，图3所示的第一电极块131和第二电极块132的面积为实际有效面积，由于版图布局的原因，使得第一电极块131的面积看起来要比第二电极块132的面积大。图4为本发明实施例提供的一种存储电容的结构示意图，在图3的基础上，参考图4，在实际设计过程中，根据版图排布的需求，各第一电极块131可以均与第二电极块132完全交叠，换句话说，也就是各第一电极块131在显示面板上的正交投影位于第二电极块132在显示面板上的正交投影内。也可以各第一电极块131仅有部分与第二电极块132存在交叠，本发明实施例对第一电极块131和第二电极块132的交叠情况不作限制。优选地，各第一电极块131在显示面板上的正交投影位于第二电极块132在显示面板上的正交投影内，所有第一电极块131的面积之和小于或等于第二电极块132的面积。其中，每一个第一电极块131均与第二电极块132存在交叠的面积，每一交叠面积对应一实际电容值，所有第一电极块131的面积之和小于或等于第二电极块132的面积。这样设置的好处是，便于版图的排布以及能够使得存储电容Cs的实际电容值由第一电极块131的面积决定，可以得到满足不同扫描频率的电容值。

示例性地，扫描频率为30Hz，则存储电容Cs的需求面积为S1；扫描频率为60Hz，则存储电容Cs的需求面积为S2；扫描频率为90Hz，则存储电容Cs的需求面积为S3；扫描频率为120Hz，则存储电容Cs的需求面积为S4……设定多种频率中存储电容Cs的最大电容值所对应的面积为Sm，最小电容值所对应的面积为Sn(Sm＞Sn)，则存储电容Cs的第一电极的面积Sm＝S1+S2……+Sn，存储电容Cs的第二电极的面积为S，且S≥Sm。当通过存储控制模块150选通一个面积为S1的第一个第一电极块1311构成存储电容Cs的第一电极时，该选通的第一个第一电极块1311与第二电极块132之间的交叠面积即为存储电容Cs的第一电极和第二电极之间的有效面积，为S1。通过有效面积S1可以确定选通第一个第一电极块1311的存储电容Cs的电容值。也就是说，通过调整对应的第一电极块131能够控制存储电容Cs的实际输出的电容值。当通过存储控制模块150选通一个面积为S1的第一个第一电极块1311和一个面积为S4的第二个第一电极块1312共同构成131构成存储电容Cs的第一电极时，该选通的第一电极块131与第二电极块132之间的交叠面积即为存储电容Cs的第一电极和第二电极之间的有效面积，为S1+S4，通过有效面积S1+S4可以确定选通第一个第一电极块1311和第二个第一电极块1312的存储电容Cs的电容值。即通过选通不同的第一电极块131来匹配多种扫描频率所需求的存储电容Cs的电容值，从而使得像素电路能够兼容多种扫描频率。

本发明实施例提供的技术方案中，各个第一电极块131的面积均不相等，每一第一电极块131对应一种扫描频率。当然在其他实施例中，在不考虑驱动的情况下，各个第一电极块131的面积可优选为相等面积，根据不同的扫描频率对第一电极块131进行任意组合，以满足全频率段(如，30Hz-120Hz)内任意扫描频率所需求的电容值。

图5为本发明实施例提供的一种显示面板的结构示意图。该显示面板中包括本发明实施例所提供的像素电路。在上述技术方案的基础上，参考图5，在衬底20的一侧设置缓冲层21，缓冲层21能够起到缓冲和隔绝水氧的作用，防止衬底20上的杂质对阵列基板造成影响，缓冲层21的材料可以为硅氧化物。在缓冲层21远离衬底20的一侧依次形成多晶硅层111、栅极绝缘层22和第一金属层，多晶硅层111可以依次包括沟道区、源极区和漏极区；在像素电路的制作过程中，第一金属层包括栅极112，栅极绝缘层22用于栅极112与多晶硅层111之间的电气绝缘。第一金属层还包括像素电路中存储电容Cs的第二电极块132。在第一金属层远离衬底20的一侧还包括电容绝缘层23，在电容绝缘层23远离衬底20的一侧形成有第二金属层，其中第二金属层包括存储电容Cs的第一电极块131。在第二金属层远离衬底20的一层还包括层间绝缘层24，在层间绝缘层24远离衬底20的一侧包括第三金属层，第三金属层包括薄膜晶体管110的第一极113和第二极114，其中第一极113为源极，第二极114为漏极；第一极113和第二极114分别通过过孔与多晶硅层111连接。在层间绝缘层24远离衬底20的一侧还包括绝缘层25和第四金属层，第四金属层包括第一电源线160。在第四金属层160远离衬底20的一层还包括平坦化层26，在平坦化层26远离衬底20一侧包括发光器件层，发光器件层包括阳极141、发光层142和阴极143，在发光层142之间可以设置像素定义层27，用于限定多个发光器件。

可选地，继续参考图5，至少一个第一电极块131与第一电源线160同层设置，并且至少一个第一电极块131独立于第一电源线160设置，如第二个第一电极块1312与第一电源线160同层设置。这样设置的好处是，无需新增掩膜版来单独之所第一电极块131，能够简化生产工艺，降低生产成本，以及能够减小显示面板的厚度。

作为本发明实施例的一种可选的实施方式，图6为本发明实施例提供的另一种显示面板的结构示意图，在上述技术方案的基础上，参考图6，至少两个第一电极块131设置于第二电极块132的两侧，第一电极块131的正投影均落在第二电极块132上。图6示例性地示出了两个第一电极块131分别设置于第二电极块132的两侧的情况，示例性地，存储电容Cs的第一个第一电极块1311设置在电容绝缘层23远离衬底20的一侧，多晶硅层111可以与存储电容Cs的第二个第一电极块1312设置在同一层。这样能够有效利用显示面板已有的膜层空间，在节省膜层空间的基础上有利于简化生产工艺。

图7为本发明实施例提供的另一种像素电路的结构示意图。在上述技术方案的基础上，参考图7，每一第一电极块131对应一存储控制模块150，并通过对应的存储控制模块150连接第一电源线，第二电极块132连接驱动模块110的控制端g；存储控制模块150包括第一晶体管T1，第一晶体管T1的栅极与控制信号线连接，第一晶体管T1的第一极与第一电源线连接，第一晶体管T1的第二极与第一电极块131连接。

具体地，驱动模块110包括第三晶体管T3，数据写入模块120包括第二晶体管T2，发光模块140包括发光二极管D1，存储控制模块150包括第一晶体管T1。第二晶体管T2的栅极连接第一扫描信号线，第一扫描信号线输出第一扫描信号Scan1导通第二晶体管T2，第二晶体管T2将数据线上的数据电压Vdata写入至第三晶体管T3的栅极，并向存储电容Cs充电。存储电容Cs包括至少两个第一电极块131和一第二电极块132，每一第一电极块131通过对应的第一晶体管T3连接至第一电源线，每一第一晶体管T1的栅极均输入对应的控制信号以导通第一晶体管T3。该控制信号与扫描频率相关联，第一晶体管T1用于根据扫描频率选通至少一个第一电极块131构成存储电容Cs的第一电极，将第二电极块132作为存储电容Cs的第二电极。示例性地，第一个第一电极块1311通过第一个第一晶体管T11连接至第一电源线，第二个第一电极块1312通过第二个第一晶体管T12连接至第一电源线……像素电路工作在阅读模式时，对应的扫描频率为30Hz；在30Hz的扫描频率下，存储电容Cs的电容值为第一电容值才能保证长时间维持第三晶体管T3的电位，避免在显示过程中由于第三晶体管T3的栅极的电位不稳定而出现闪屏的现象。由于第一电极块131控制实际输出的电容值，因此，根据电容值与电极的面积之间的关系可知，30Hz的扫描频率对应面积为S1的第一个第一电极块1311，控制信号A11控制第一晶体管T1导通，面积为S1的第一个第一电极块1311作为存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极，第一电极和第二电极构成存储电容Cs，其中存储电容Cs的电容值由面积为S1的第一个第一电极块1311决定。当像素电路的扫描频率切换至120Hz，工作在观影模式时，由于在高频驱动下，为了满足存储电容Cs能够快速充放电，需要将存储电容Cs设定为较小的电容值。由于第一电极块131的面积正比于存储电容Cs的电容值，因此，在高频下需要选通面积为S4的第二个第一电极块1312构成存储电容Cs的第一电极，以获得较小的电容值。控制信号A11控制与面积为S1的第一个第一电极块1311相连接的第一个第一晶体管T11关断，控制信号A12控制与面积为S4的第二个第一电极块1312相连接的第二个第一晶体管T12导通，此时存储电容Cs的电容值为第二电容值。

图8为本发明实施例提供的另一种像素电路的结构示意图。参考图8，一第一电极块131连接第一电源线，其他第一电极块131通过对应的存储控制模块150连接第一电源线；第二电极块132连接驱动模块110的控制端g。

具体地，扫描频率为30Hz，则存储电容Cs的需求面积为S1；扫描频率为60Hz，则存储电容Cs的需求面积为S2；扫描频率为90Hz，则存储电容Cs的需求面积为S3；扫描频率为120Hz，则存储电容Cs的需求面积为S4……设定多种频率中存储电容Cs的最大电容值所对应的面积为Sm，最小电容值所对应的面积为Sn(Sm＞Sn)，则存储电容Cs的第一电极的面积Sm＝S1+S2……+Sn，存储电容Cs的第二电极的面积为S，且S≥Sm。当通过存储控制模块150选通一个面积为S1的第一个第一电极块1311构成存储电容Cs的第一电极时，该选通的第一个第一电极块1311与第二电极块132之间的交叠面积即为存储电容Cs的第一电极和第二电极之间的有效面积，为S1。通过有效面积S1可以确定选通第一个第一电极块1311的存储电容Cs的电容值。示例性地，至少两个相邻第一电极块131之间通过存储控制模块150连接。在实际制作过程中，可以将面积最小的第一电极块131直接与第一电源线连接，其他面积的第一电极块131通过对应的第一晶体管T1与第一电源线连接，面积最小的第一电极块131与其他第一电极块131之间通过一个第一晶体T1连接。当其他所有第一晶体管T1均不导通时，面积最小的第一电极块131直接构成存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极，此时，存储电容Cs的电容值由面积最小的第一电极块131决定。当切换扫描频率时，控制相应的第一晶体管T1导通，使得面积最小的第一电极块131和至少另一个第一电极块131的面积总和满足切换后的扫描频率，即，通过至少两个第一电极块131的组合能够得到满足相应扫描频率的电容值。

图9为本发明实施例提供的另一种像素电路的结构示意图。参考图9，驱动模块110包括第三晶体管T3，数据写入模块120包括第二晶体管T2，发光模块140包括发光二极管D1，存储控制模块130包括第一晶体管T1；第二晶体管T2的栅极与第一扫描信号线连接，第二晶体管T2的第一极与数据线连接，第二晶体管T2的第二极与第三晶体管T3的第一极连接；第一晶体管T1连接至存储电容Cs的至少一个第一电极块131；像素电路还包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8；第四晶体管T4的栅极与第一扫描信号线连接，第四晶体管T4的第一极与第三晶体管T3的第二极连接，第四晶体管T4的第二极与第三晶体管T1的栅极连接；第五晶体管T5的栅极与第二扫描信号线连接，第五晶体管T5的第一极输入参考电压Vref，第五晶体管T5的第二极与第三晶体管T3的栅极连接；第六晶体管T6的栅极与第二扫描信号线连接，第六晶体管T6的第一极输入参考电压Vref，第六晶体管T6的第二端与发光二极管D1的阳极连接；第七晶体管T7和第八晶体管D8的栅极均与发光控制信号线连接，第七晶体管T7的第一极与第一电源线连接，第七晶体管T7的第二极与第三晶体管T3的第一极连接，第八晶体管T8的第一极与第三晶体管T3的第二极连接，第八晶体管T8的第二极与发光二极管D1的阳极连接。

其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8的沟道类型可以同为P沟道或N沟道。图9示例性地示出了所有晶体管同为P沟道的情况。图10为本发明实施例提供的一种像素电路的驱动时序图，该驱动时序可应用于图9所示的像素电路。以图9所示的像素电路为例，结合图10具体说明本发明实施例提供的像素电路的工作原理。

本发明实施例所提供的像素电路包括初始化阶段t1、数据写入阶段t2和发光阶段t3。

初始化阶段t1，发光控制信号线输出的发光控制信号EM为高电平，第七晶体管T7和第八晶体管T8关断，第一扫描信号线输出的第一扫描信号Scan1为高电平，第二晶体管T2和第四晶体管T4关断。第二扫描信号线输出的第二扫描信号Scan2为低电平，第五晶体管T5和第六晶体管T6导通，参考电压Vref通过第五晶体管T5写入到第三晶体管T3的栅极，第三晶体管T3的栅极的电位被初始化为参考电压Vref的电位。参考电压Vref还通过第六晶体管T6写入至发光器件D1的阳极，发光器件D1的阳极的电位被初始化为参考电压Vref的电位。

数据写入阶段t2，发光控制信号EM为高电平，第七晶体管T7和第八晶体管T8关断，第二扫描信号线输出的第二扫描信号Scan2为高电平，第五晶体管T5和第六晶体管T6关断，第一扫描信号线输出的第一扫描信号Scan1为低电平，第二晶体管T2和第四晶体管T4导通。数据线上的数据电压Vdata通过第二晶体管T2、第三晶体管T3和第四晶体管T4写入第三晶体管T3的栅极和存储电容Cs，同时，通过第四晶体管T4实现第三晶体管T3阈值电压补偿。此时，存储电容Cs将第三晶体管T3的栅极电位保持在Vdata-|Vth|，其中Vth为第三晶体管T3的阈值电压。根据扫描频率的不同，第一晶体管T2导通或关断至少一个第一电极块131构成存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极。选通至少一个第一电极块131的具体过程与上述技术方案相同，不再赘述。

发光阶段t3，第二扫描信号线输出的第二扫描信号Scan2为高电平，第五晶体管T5和第六晶体管T6关断，第一扫描信号线输出的第一扫描信号Scan1为高电平，第二晶体管T2和第四晶体管T4关断，发光控制信号EM为低电平，第七晶体管T7和第八晶体管T8导通，第一电源线上的电压VDD通过第七晶体管T7、第三晶体管T3和第八晶体管T8写入至发光二极管D1的阳极；第二电源线上的电压VSS写入至发光二极管D1的阴极。存储电容Cs将第三晶体管T3栅极的电位保持在Vdata-|Vth|，第三晶体管T3生成驱动信号驱动发光二极管D1发光。

本发明实施例提供的像素电路通过将存储电容Cs的电极进行拆分，使得存储电容Cs包括至少两个第一电极块131和一个第二电极块132。存储控制模块与至少一个第一电极块131连接，并根据扫描频率选通至少一个第一电极块131构成存储电容Cs的第一电极，第二电极块132作为存储电容Cs的第二电极。本发明实施例提供的技术方案能够根据不同的扫描频率来选通第一电极块131的面积，并以此来设定存储电容Cs的电容值，能够满足多种扫描频率的需求。且可以选通至少一个第一电极块131来构成存储电容Cs的第一电极，将第二电极块132作为存储电容Cs的第二电极，通过调整第一电极块131的面积来控制存储电容Cs的实际输出电容值，能够保证在进行扫描频率切换时，驱动模块110的控制端的电位也存储电容Cs的电容值的变化而变化，进而可以避免由于存储电容Cs的充放电速率不同造成显示画面无法关断或闪屏等现象，有利于提高显示效果。且通过将存储电容Cs的电极拆分为多个第一电极块131，使得在有限的膜层空间中，能够布局多个电容值大小不同的存储电容Cs，相对于现有技术，本发明实施例提供的技术方案不会增加整个存储电容Cs的面积，有利于节省膜层空间，便于版图布局。

本发明实施例还提供了一种显示装置，包括本发明实施例提供的像素电路。图11为本发明实施例提供的一种显示装置的结构示意图。参考图11，本发明实施例所提供的显示装置200包括：显示面板100，显示面板100包括本发明实施例所提供的像素电路。显示装置200还包括扫描驱动电路210和显示驱动芯片220以及多条数据线(D1，D2，D3……)、多条扫描线(S1，S2，S3……)；扫描驱动电路210的端口与扫描线电连接，显示驱动芯片220的端口与数据线电连接。图11示例性地给出了一个像素对应的像素电路的数据电压输入端Vdata、第一扫描信号输入端Scan1和第二扫描信号输入端Scan2。本发明实施例提供的显示装置，包括本发明任意实施例提供的像素电路，因此具备上述有益效果，在此不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括驱动模块、数据写入模块、发光模块、存储模块和存储控制模块；

所述数据写入模块连接于数据线与所述驱动模块之间，用于向所述驱动模块的控制端写入数据电压；

所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述驱动模块用于根据控制端的电压向所述发光模块提供驱动信号，驱动所述发光模块发光；

所述存储模块包括存储电容，所述存储电容连接于所述驱动模块的控制端和所述第一电源线之间，所述存储电容包括至少两个第一电极块和一个第二电极块，所述第一电极块的正投影和所述第二电极块的正投影存在交叠，所述存储控制模块连接至所述存储电容的至少一个所述第一电极块，所述存储控制模块用于根据扫描频率导通或关断至少一个所述第一电极块构成所述存储电容的第一电极，所述第二电极块作为所述存储电容的第二电极；其中，对于不同的扫描频率，第一电极和第二电极所构成的存储电容的电容值不同。

2.根据权利要求1所述的像素电路，其特征在于，至少一个所述第一电极块与所述第一电源线同层设置。

3.根据权利要求1所述的像素电路，其特征在于，至少两个所述第一电极块设置于所述第二电极块的两侧，所述第一电极块的正投影均落在所述第二电极块上。

4.根据权利要求1所述的像素电路，其特征在于，每一所述第一电极块对应一所述存储控制模块，并通过对应的所述存储控制模块连接所述第一电源线，所述第二电极块连接所述驱动模块的控制端；

所述存储控制模块包括第一晶体管，所述第一晶体管的栅极与控制信号线连接，所述第一晶体管的第一极与所述第一电源线连接，所述第一晶体管的第二极与所述第一电极块连接。

5.根据权利要求1所述的像素电路，其特征在于，一所述第一电极块连接所述第一电源线，其他所述第一电极块通过对应的所述存储控制模块连接所述第一电源线；所述第二电极块连接所述驱动模块的控制端。

6.根据权利要求1所述的像素电路，其特征在于，所述存储控制模块包括第一晶体管，至少两个相邻所述第一电极块之间通过所述第一晶体管连接，所述第一晶体管的栅极与控制信号线连接，所述第一晶体管的第一极与一所述第一电极块连接，所述第一晶体管的第二极与另一相邻所述第一电极块连接。

7.根据权利要求1所述的像素电路，其特征在于，各所述第一电极块的正投影均落在所述第二电极块上，所有所述第一电极块的面积之和小于或等于所述第二电极块的面积。

8.根据权利要求1所述的像素电路，其特征在于，所述至少两个第一电极块的面积相等。

9.根据权利要求1所述的像素电路，其特征在于，所述存储控制模块包括第一晶体管，所述数据写入模块包括第二晶体管，所述发光模块包括发光二极管，所述驱动模块包括第三晶体管；

所述第二晶体管的栅极与第一扫描信号线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第三晶体管的第一极连接；所述第一晶体管连接至所述存储电容的至少一个所述第一电极块；

所述像素电路还包括第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第四晶体管的栅极与所述第一扫描信号线连接，所述第四晶体管的第一极与所述第三晶体管的第二极连接，所述第四晶体管的第二极与所述第三晶体管的栅极连接；

所述第五晶体管的栅极与第二扫描信号线连接，所述第五晶体管的第一极输入参考电压，所述第五晶体管的第二极与所述第三晶体管的栅极连接；所述第六晶体管的栅极与所述第二扫描信号线连接，所述第六晶体管的第一极输入所述参考电压，所述第六晶体管的第二端与所述发光二极管的阳极连接；

所述第七晶体管和所述第八晶体管的栅极均与发光控制信号线连接，所述第七晶体管的第一极与所述第一电源线连接，所述第七晶体管的第二极与所述第三晶体管的第一极连接，所述第八晶体管的第一极与所述第三晶体管的第二极连接，所述第八晶体管的第二极与所述发光二极管的阳极连接。

10.一种显示装置，其特征在于，包括如权利要求1-9任一项所述的像素电路。

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