CN107195659A - 阵列基板的制作方法、阵列基板及显示装置 - Google Patents

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Abstract

一种阵列基板的制作方法、阵列基板及显示装置。该阵列基板的制作方法包括：提供衬底基板；在衬底基板上形成半导体层；在半导体层上沉积刻蚀阻挡层材料；在刻蚀阻挡层材料上形成掩模图案；以掩模图案为掩模对刻蚀阻挡层材料采用湿法刻蚀以形成刻蚀阻挡层；以掩模图案为掩模对半导体层采用干法刻蚀以形成有源层，其中，有源层包括第一区域以及围绕第一区域的第二区域，刻蚀阻挡层在衬底基板上的正投影与有源层的第一区域在衬底基板上的正投影完全重合。采用该制作方法，既可以增大开态电流和电子迁移率，也可以避免数据线与栅线或者公共电极线之间发生短路，从而提升产品的良率。

Description

阵列基板的制作方法、阵列基板及显示装置
技术领域
本发明至少一个实施例涉及一种阵列基板的制作方法、阵列基板及显示装置。
背景技术
低温多晶硅(Low Temperature Poly-Silicon，LTPS)相比于非晶硅具有较高的电子迁移率及稳定性，其电子迁移率可达非晶硅的几十甚至几百倍。因此，采用低温多晶硅材料形成薄膜晶体管的技术得到了迅速发展。由低温多晶硅衍生的新一代液晶显示装置(Liquid Crystal Display，LCD)或有机电致发光显示装置(Organic Light-EmittingDiode，OLED)成为重要的显示技术，其中的有机电致发光显示装置具有超薄、低功耗、自身发光等特点，备受用户的青睐。在LTPS技术中采用的顶栅结构具有工艺复杂以及成本不易控制的缺点，因此，只需4-6步掩模工艺即可完成的底栅型低温多晶硅薄膜晶体管具有很大的成本优势。为了控制漏电流的大小，底栅型的低温多晶硅薄膜晶体管一般采用具有刻蚀阻挡层(Etch Stop Layer，ESL)的结构。ESL型薄膜晶体管采用刻蚀阻挡层既可以避免背沟道的损伤，也可以降低沟道的漏电流。
发明内容
本发明的至少一实施例提供一种阵列基板的制作方法、阵列基板及显示装置。采用本发明实施例提供的阵列基板的制作方法，一方面可以增加薄膜晶体管中源漏极与有源层的接触面积，进而增大开态电流和电子迁移率，另一方面可以减少对栅极绝缘层的过刻，避免数据线与栅线或者公共电极线之间发生短路，从而提升产品的良率。
本发明的至少一实施例提供一种阵列基板的制作方法，包括：提供衬底基板；在衬底基板上形成半导体层；在半导体层上沉积刻蚀阻挡层材料；在刻蚀阻挡层材料上形成掩模图案；以掩模图案为掩模对刻蚀阻挡层材料采用湿法刻蚀以形成刻蚀阻挡层；以掩模图案为掩模对半导体层采用干法刻蚀以形成有源层，其中，有源层包括第一区域以及围绕第一区域的第二区域，刻蚀阻挡层在衬底基板上的正投影与有源层的第一区域在衬底基板上的正投影完全重合。
例如，在本发明的一个实施例中，形成刻蚀阻挡层包括：刻蚀未被掩模图案覆盖的以及位于有源层的第二区域上的刻蚀阻挡层材料以形成位于有源层的第一区域上的刻蚀阻挡层。
例如，在本发明的一个实施例中，刻蚀阻挡层的边缘与有源层的边缘沿平行于衬底基板的方向的最小距离为0.5-1.5μm。
例如，在本发明的一个实施例中，阵列基板的制作方法还包括：在刻蚀阻挡层上形成源极和漏极，其中，源极和漏极分别与部分第二区域相接触。
例如，在本发明的一个实施例中，湿法刻蚀过程中采用的刻蚀液对刻蚀阻挡层材料与半导体层的刻蚀选择比大于1000:1。
例如，在本发明的一个实施例中，刻蚀阻挡层的材料包括硅的氧化物和硅的氮化物中的一种或组合。
例如，在本发明的一个实施例中，半导体层为多晶硅层，在衬底基板上形成半导体层包括：在衬底基板上沉积非晶硅层，利用激光退火的方式将非晶硅层晶化形成多晶硅层。
本发明的至少一实施例提供一种阵列基板，包括衬底基板、设置在衬底基板上的有源层以及设置在有源层远离衬底基板的一侧的刻蚀阻挡层，有源层包括第一区域以及围绕第一区域的第二区域，刻蚀阻挡层在衬底基板上的正投影与有源层的第一区域在衬底基板上的正投影完全重合。
例如，在本发明的一个实施例中，刻蚀阻挡层的边缘与有源层的边缘沿平行于衬底基板的方向的最小距离为0.5-1.5μm。
例如，在本发明的一个实施例中，阵列基板还包括：源极和漏极，其中，源极和漏极分别与部分刻蚀阻挡层以及部分第二区域相接触。
例如，在本发明的一个实施例中，刻蚀阻挡层的材料包括硅的氧化物和硅的氮化物中的一种或组合。
例如，在本发明的一个实施例中，有源层的材料包括多晶硅。
本发明的至少一实施例提供一种显示装置，包括本发明实施例提供的任一种阵列基板。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为一般采用低温多晶硅薄膜晶体管的阵列基板的局部示意图；
图2为本发明一实施例提供的阵列基板的制作方法的具体步骤示意图；
图3a-图3g为本发明一实施例提供的阵列基板的制作过程示意图；
图4为图3g示出的阵列基板的平面视图。
附图标记：10-衬底基板；11-有源层；12-刻蚀阻挡层；13-栅极；14-栅极绝缘层；15-源极；16-漏极；200-衬底基板；210-有源层；211-第一区域；212-第二区域；213-半导体层；220-刻蚀阻挡层；221-刻蚀阻挡层材料；231-源极；232-漏极；233-栅极；234-栅极绝缘层；240-掩模图案。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在研究中，本申请的发明人发现：目前，采用刻蚀阻挡层型底栅低温多晶硅薄膜晶体管的阵列基板中，刻蚀阻挡层和有源层采用相同的掩模板，并同步进行干法刻蚀，二者刻蚀选择比相当，因此图形大小基本相同。刻蚀选择比是对于不同材料或层的刻蚀速率之比。这里的刻蚀阻挡层和有源层的刻蚀选择比相当，因此，刻蚀后形成的图形大小基本相同。
图1为一般采用低温多晶硅薄膜晶体管的阵列基板的局部示意图。如图1所示，该阵列基板包括衬底基板10、设置在衬底基板10上的栅极13、覆盖栅极13的栅极绝缘层14、设置在栅极绝缘层14上的有源层11以及刻蚀阻挡层12。
一方面，由于刻蚀阻挡层12和有源层11同步进行干法刻蚀，有源层11在衬底基板10上的正投影与刻蚀阻挡层12在衬底基板10上的正投影完全重合，因此刻蚀阻挡层12几乎完全覆盖有源层11，导致源极15和漏极16仅与有源层11的侧壁相接触，因而电子只能通过有源层11的侧壁进行传输，即，源极15的电流只能通过有源层11的侧壁向漏极16传输。一般有源层的膜厚只有50nm，其侧壁与源漏极的接触面积很小，因此对开态电流(Ion)的提升是一种很大的限制，进而难以发挥多晶硅的高电子迁移率的优势。
另一方面，有源层11和刻蚀阻挡层12进行同步刻蚀，刻蚀厚度较大而导致刻蚀总量较大，容易造成对栅极绝缘层14的过刻，因此，容易造成位于栅极绝缘层两侧的数据线与栅线或者公共电极线之间发生短路等不良。
本发明的实施例提供一种阵列基板的制作方法、阵列基板及显示装置。该阵列基板的制作方法包括：提供衬底基板；在衬底基板上形成半导体层；在半导体层上沉积刻蚀阻挡层材料；在刻蚀阻挡层材料上形成掩模图案；以掩模图案为掩模对刻蚀阻挡层材料采用湿法刻蚀以形成刻蚀阻挡层；以掩模图案为掩模对半导体层采用干法刻蚀以形成有源层，其中，有源层包括第一区域以及围绕第一区域的第二区域，刻蚀阻挡层在衬底基板上的正投影与有源层的第一区域在衬底基板上的正投影完全重合。采用本发明实施例提供的阵列基板的制作方法，一方面可以增加薄膜晶体管中源漏极与有源层的接触面积，进而增大开态电流和电子迁移率，另一方面可以减少对栅极绝缘层的过刻，避免位于栅极绝缘层两侧的数据线与栅线或者公共电极线之间发生短路，从而提升产品的良率。
下面结合附图对本发明实施例提供的阵列基板的制作方法、阵列基板及显示装置进行描述。
实施例一
本实施例提供一种阵列基板的制作方法，图2为本实施例提供的阵列基板的制作方法的具体步骤示意图，图3a-图3g为本实施例提供的阵列基板的制作过程示意图。如图2和图3a-图3g所示，该制作方法可以包括下列步骤。
S101：提供衬底基板。
例如，衬底基板200的材料可以由玻璃、聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺、聚醚砜中的一种或多种材料制成，本实施例包括但不限于此。
例如，本实施例提供的阵列基板包括底栅型薄膜晶体管，如图3a所示，在衬底基板200上沉积用于形成栅极的材料，并对其进行图案化以形成栅极233。
例如，栅极233可以采用铝、铜、铬、钼、钛等金属材料中的任一种或者几种组合的合金，本实施例包括但不限于此。
例如，在栅极233的同层还可以形成栅线和公共电极线(图3a中没有示出)，本实施例包括但不限于此。
例如，如图3a所示，在栅极233上覆盖栅极绝缘层234。例如，栅绝缘层234可以选用氧化物、氮化物或氮氧化合物等材料，本实施例包括但不限于此。
S102：在衬底基板上形成半导体层。
例如，如图3a所示，在衬底基板200上形成半导体层213，即为在栅极绝缘层234上形成半导体层213。本实施例中形成的半导体层213为多晶硅层，例如，在衬底基板200上形成半导体层213包括：在衬底基板200上沉积非晶硅层，利用准分子激光退火的方式将非晶硅层晶化形成多晶硅层，即，利用准分子激光退火的方式将栅极绝缘层234上沉积的非晶硅层晶化形成多晶硅层。例如，用不同能量密度的激光束照射非晶硅的表面，使非晶硅加热融化，液态的非晶硅冷却时发生晶化。
例如，将非晶硅层晶化形成多晶硅层的方法还可以是金属诱发结晶工艺，例如，利用金属的催化作用来降低非晶硅成核温度，以达到低温下成核的目的。
例如，还可以采用选择性激光烧结、连续横向固化工艺等方法将非晶硅层晶化形成多晶硅层，本实施例对此不作限制。
S103：在半导体层上沉积刻蚀阻挡层材料。
例如，如图3b所示，在半导体层213上沉积刻蚀阻挡层材料221。例如，刻蚀阻挡层材料221可以包括硅的氧化物和硅的氮化物中的一种或组合，例如可以包括二氧化硅或者氮化硅等，本实施例包括但不限于此。
例如，本实施例中的栅极绝缘层234选用的材料可以与刻蚀阻挡层材料221相同，本实施例包括但不限于此。
S104：在刻蚀阻挡层材料上形成掩模图案。
例如，在刻蚀阻挡层材料221上形成的掩模图案240可以为光刻胶图案。如图3c所示，在刻蚀阻挡层材料221上可以采用旋转涂胶法涂敷一层薄而均匀，并且没有缺陷的光刻胶层，本实施例不限于此，还可以采用其他涂敷方法。
例如，光刻胶可以由树脂、感光剂、溶剂以及添加剂组成，在曝光之前需对光刻胶层进行前烘，使光刻胶层中的溶剂蒸发，提高曝光后线条分辨率。例如，正性光刻胶可以在空气中进行前烘，而负性光刻胶需在氮气环境中进行前烘。
例如，可以采用电子束、离子束、X射线和紫外线等照射光刻胶层以对光刻胶层进行曝光，本实施例不限于此。
例如，光刻胶层可以采用碱性显影液进行显影，例如碳酸氢钠(1％)等，本实施例不限于此。光刻胶层显影后形成掩模图案240。
S105：以掩模图案为掩模对刻蚀阻挡层材料采用湿法刻蚀以形成刻蚀阻挡层。
例如，如图3d所示，以掩模图案240为掩模对刻蚀阻挡层材料221采用湿法刻蚀以形成刻蚀阻挡层220。在湿刻过程中，在刻蚀对象表面，刻蚀液与刻蚀对象进行化学反应，刻蚀液不断被消耗，反应生成物不断生成，刻蚀对象周围形成浓度梯度，促使新的刻蚀液不断向刻蚀对象输送，并将反应生成物从其表面除去，从而使新的刻蚀液与刻蚀对象接触。这里的“刻蚀对象”指刻蚀阻挡层材料221。
例如，湿法刻蚀过程中采用的刻蚀液对刻蚀阻挡层材料与半导体层的刻蚀选择比大于1000:1，本实施例包括但不限于此。例如，在湿法刻蚀过程中采用的刻蚀液可以包括氟化氢系列，例如包括氟化氢的溶液，本实施例包括但不限于此。本实施例中采用氟化氢系列刻蚀液对刻蚀阻挡层材料221进行刻蚀的过程中由于刻蚀液对刻蚀阻挡层材料与半导体层的刻蚀选择比大于1000:1，因此刻蚀液极少刻蚀到半导体层213，即，采用氟化氢系列刻蚀液对刻蚀阻挡层材料221进行刻蚀时，对刻蚀阻挡层材料221下层的半导体层213产生的影响极小。
例如，可以采用刻蚀速率较低的Puddle方式或Dip方式对刻蚀阻挡层材料221进行刻蚀，在湿法刻蚀过程中通过测量设备可以有效控制刻蚀阻挡层220边缘底边与掩模图案240边缘沿平行于衬底基板200的方向的距离，本实施例包括但不限于此。
例如，在湿法刻蚀的过程中，会在掩模图案240边缘的下方处形成底切。也就是说，刻蚀形成的刻蚀阻挡层220的边缘会凹入掩模图案240边缘的内侧。例如，图案化形成的刻蚀阻挡层220的边缘底边相对于掩模图案240边缘缩进0.5-1.5μm，即，如图3d所示的刻蚀阻挡层220的边缘与掩模图案240的边缘沿平行于衬底基板200的方向的最小距离d为0.5-1.5μm。
S106：以掩模图案为掩模对半导体层采用干法刻蚀以形成有源层。
例如，如图3e所示，以掩模图案240为掩模再对半导体层213采用干法刻蚀以形成有源层210。干刻工艺是通过对象材料与等离子体中的离子基或离子之间的化学反应、物理反应，使对象材料腐蚀去除的过程，这里的“对象材料”指半导体层213。
例如，本实施例采用的干刻方式可以为等离子体刻蚀(Plasma Etching，PE)方式、反应离子刻蚀(Reactive Ion Etching，RIE)方式、电感耦合等离子体(InductivelyCoupled Plasma，ICP)方式，本实施例对此不作限制。
例如，采用干法刻蚀的刻蚀气体可以包括四氟化碳/氧气(CF4/O2)等，本实施例不限于此。采用干法刻蚀不容易形成底切，因此，形成的有源层210的图案与掩模图案240相同，即，有源层210在衬底基板200上的正投影与掩模图案240在衬底基板200上的正投影完全重合。
例如，如图3e所示，图案化形成的有源层210包括第一区域211以及围绕第一区域211的第二区域212，刻蚀阻挡层220位于第一区域211，即，刻蚀阻挡层220在衬底基板200上的正投影与第一区域211在衬底基板200上的正投影完全重合，因此，形成刻蚀阻挡层220即为：刻蚀未被掩模图案240覆盖的以及位于有源层210的第二区域212上的刻蚀阻挡层材料221，以形成位于有源层210的第一区域211上的刻蚀阻挡层220。本实施例中，在有源层上形成的刻蚀阻挡层既可以避免背沟道的损伤，也可以降低沟道的漏电流。
例如，如图3f所示，剥离刻蚀阻挡层220上的掩模图案240。刻蚀阻挡层220与有源层210都是通过同一个掩模图案240图案化形成，但因刻蚀阻挡层220采用湿法刻蚀，而有源层210采用干法刻蚀，因此可以使刻蚀阻挡层220没有完全覆盖有源层210。例如，刻蚀阻挡层220的边缘与有源层210的边缘沿平行于衬底基板200的方向的最小距离d为0.5-1.5μm。本实施例中，在对刻蚀阻挡层220与有源层210进行图案化的过程中采用相同的掩模图案240作为掩模，可以不增加掩模构图工艺。
例如，如图3g所示，在刻蚀阻挡层220上利用构图工艺形成源极231和漏极232，源极231和漏极232分别与部分刻蚀阻挡层220以及部分有源层210的第二区域212相接触。因此，电子不仅能通过有源层210的侧壁进行传输，还可以通过与源极231和漏极232接触的有源层210的第二区域212进行传输，即，源极231的电流能通过有源层210的侧壁以及有源层210的第二区域212向漏极232传输，进而增大了开态电流和电子迁移率。
例如，源极231和漏极232可以采用铝、铜、铬、钼、钛等金属材料中的任一种或者几种组合的合金，本实施例不限于此。
例如，在源极231(漏极232)与有源层210之间还可以包括掺杂离子的非晶硅层(n+α-Si)等以提高源极231(漏极232)与有源层210之间的欧姆接触。本实施例不限于此。薄膜晶体管在开启的情况下，源极231的电流会通过漏极232传到有机发光二极管的阳极或者液晶显示器的像素电极。
例如，还可以在源极231和漏极232的同层形成数据线(图中没有示出)，即，可以在栅极绝缘层234上形成数据线，因此，栅极绝缘层234可以使位于栅极绝缘层234两侧的数据线与栅线或者公共电极线绝缘，本实施例包括但不限于此。
本实施例提供的阵列基板的制作方法，利用同一个掩模图案为掩模，通过采用湿法刻蚀形成刻蚀阻挡层，并采用干法刻蚀形成有源层，可以增加有源层与源漏极的接触面积，进而增大开态电流和电子迁移率。另一方面，由于只需采用干法刻蚀形成有源层，整体的刻蚀量减少，因此可以减少对栅极绝缘层的刻蚀，避免位于栅极绝缘层两侧的数据线与栅线或者公共电极线之间发生短路，从而提升产品的良率。
实施例二
本实施例提供一种阵列基板，图3g为本实施例提供的阵列基板的局部剖视图，图4为图3g示出的阵列基板的平面视图。如图3g所示，该阵列基板包括衬底基板200、设置在衬底基板200上的有源层210以及设置在有源层210远离衬底基板200的一侧的刻蚀阻挡层220。如图4所示，有源层210包括第一区域211(图中虚线圈出的区域)以及围绕第一区域211的第二区域212，刻蚀阻挡层220位于第一区域211，即，刻蚀阻挡层220在衬底基板200上的正投影与第一区域211在衬底基板200上的正投影完全重合。本实施例中，在有源层上形成的刻蚀阻挡层既可以避免背沟道的损伤，也可以降低沟道的漏电流。
例如，如图4所示，该阵列基板还包括设置在刻蚀阻挡层220上的源极231和漏极232，源极231和漏极232分别与部分刻蚀阻挡层220以及部分第二区域212相接触。相对于一般的阵列基板中的刻蚀阻挡层在衬底基板上的正投影与有源层在衬底基板上的正投影完全重合，导致源漏极仅与有源层的侧壁相接触，电子只能通过有源层的侧壁进行传输的情况，本实施例中增大了源漏极与有源层的接触面积，因此，电子不仅能通过有源层的侧壁进行传输，还可以通过与源漏极接触的有源层的第二区域进行传输，即，源极的电流能通过有源层的侧壁以及有源层的第二区域向漏极传输，进而增大了开态电流和电子迁移率。
例如，如图3g所示，该阵列基板还包括设置在衬底基板200上的栅极233以及栅极233上覆盖的栅极绝缘层234。
例如，在栅极233同层可以设置栅线以及公共电极线(图中未示出)，在源极231和漏极232同层可以设置数据线(图中未示出)，栅极绝缘层234用于使位于栅极绝缘层234两侧的栅线以及公共电极线与数据线彼此绝缘，本实施例包括但不限于此。
例如，衬底基板200的材料可以由玻璃、聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺、聚醚砜中的一种或多种材料制成，本实施例包括但不限于此。
例如，栅极233可以采用铝、铜、铬、钼、钛等金属材料中的任一种或者几种组合的合金，本实施例包括但不限于此。
例如，栅绝缘层234可以选用氧化物、氮化物或氮氧化合物等材料，本实施例包括但不限于此。
例如，刻蚀阻挡层220的材料包括硅的氧化物和硅的氮化物中的一种或组合，本实施例包括但不限于此。
例如，栅绝缘层234选用的材料可以与刻蚀阻挡层220的材料相同，本实施例包括但不限于此。
例如，有源层210的材料包括多晶硅，本实施例包括但不限于此。例如，本实施例中的多晶硅有源层210可由非晶硅晶化形成。
例如，如图3g和图4所示，刻蚀阻挡层220的边缘与有源层210的边缘沿平行于衬底基板200的方向的最小距离d为0.5-1.5μm，即，刻蚀阻挡层220的边缘与有源层210的边缘沿X方向的最小距离d为0.5-1.5μm，也就是，第二区域212沿Z方向延伸的边缘沿X方向的尺寸d在0.5-1.5μm的范围，本实施例包括但不限于此。例如，第二区域212沿X方向延伸的边缘沿Z方向的尺寸在0.5-1.5μm的范围，本实施例包括但不限于此。
本实施例提供的阵列基板，通过减少刻蚀阻挡层在有源层上的覆盖面积，可以增加有源层与源漏极的接触面积，进而增大开态电流和电子迁移率。另外，本实施例提供的阵列基板由于在制作过程中减少了对栅极绝缘层的过刻，因此，避免了位于栅极绝缘层两侧的数据线与栅线或者公共电极线之间发生短路，从而提升了产品的良率。
实施例三
本实施例提供一种显示装置，该显示装置包括实施例二提供的任一种阵列基板，该显示装置通过减少刻蚀阻挡层在有源层上的覆盖面积，可以增加有源层与源漏极的接触面积，进而增大开态电流和电子迁移率。另外，该显示装置还可以避免位于栅极绝缘层两侧的数据线与栅线或者公共电极线之间发生短路，从而提升产品的良率。
例如，该显示装置可以为液晶显示装置、有机电致发光显示装置等显示器件以及包括该显示装置的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。
有以下几点需要说明：
(1)除非另作定义，本发明实施例以及附图中，同一标号代表同一含义。
(2)本发明实施例附图中，只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。
(3)为了清晰起见，在用于描述本发明的实施例的附图中，层或区域被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种阵列基板的制作方法，包括：
提供衬底基板；
在所述衬底基板上形成半导体层；
在所述半导体层上沉积刻蚀阻挡层材料；
在所述刻蚀阻挡层材料上形成掩模图案；
以所述掩模图案为掩模对所述刻蚀阻挡层材料采用湿法刻蚀以形成刻蚀阻挡层；
以所述掩模图案为掩模对所述半导体层采用干法刻蚀以形成有源层，
其中，所述有源层包括第一区域以及围绕所述第一区域的第二区域，所述刻蚀阻挡层在所述衬底基板上的正投影与所述有源层的第一区域在所述衬底基板上的正投影完全重合。
2.根据权利要求1所述的阵列基板的制作方法，其中，所述形成刻蚀阻挡层包括：
刻蚀未被所述掩模图案覆盖的以及位于所述有源层的第二区域上的所述刻蚀阻挡层材料以形成位于所述有源层的第一区域上的所述刻蚀阻挡层。
3.根据权利要求1所述的阵列基板的制作方法，其中，所述刻蚀阻挡层的边缘与所述有源层的边缘沿平行于所述衬底基板的方向的最小距离为0.5-1.5μm。
4.根据权利要求1所述的阵列基板的制作方法，还包括：
在所述刻蚀阻挡层上形成源极和漏极，
其中，所述源极和所述漏极分别与部分所述第二区域相接触。
5.根据权利要求1-4任一项所述的阵列基板的制作方法，其中，所述湿法刻蚀过程中采用的刻蚀液对所述刻蚀阻挡层材料与所述半导体层的刻蚀选择比大于1000:1。
6.根据权利要求1-4任一项所述的阵列基板的制作方法，其中，所述刻蚀阻挡层的材料包括硅的氧化物和硅的氮化物中的一种或组合。
7.根据权利要求1所述的阵列基板的制作方法，其中，所述半导体层为多晶硅层，在所述衬底基板上形成所述半导体层包括：
在所述衬底基板上沉积非晶硅层，利用激光退火的方式将所述非晶硅层晶化形成所述多晶硅层。
8.一种阵列基板，包括：
衬底基板；
有源层，设置在所述衬底基板上；
刻蚀阻挡层，设置在所述有源层远离所述衬底基板的一侧，
其中，所述有源层包括第一区域以及围绕所述第一区域的第二区域，所述刻蚀阻挡层在所述衬底基板上的正投影与所述有源层的第一区域在所述衬底基板上的正投影完全重合。
9.根据权利要求8所述的阵列基板，其中，所述刻蚀阻挡层的边缘与所述有源层的边缘沿平行于所述衬底基板的方向的最小距离为0.5-1.5μm。
10.根据权利要求8所述的阵列基板，还包括：
源极和漏极，其中，所述源极和所述漏极分别与部分刻蚀阻挡层以及部分所述第二区域相接触。
11.根据权利要求8-10任一项所述的阵列基板，其中，所述刻蚀阻挡层的材料包括硅的氧化物和硅的氮化物中的一种或组合。
12.根据权利要求8-10任一项所述的阵列基板，其中，所述有源层的材料包括多晶硅。
13.一种显示装置，包括权利要求8-12任一项所述的阵列基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018218880A1 (zh) * 2017-05-27 2018-12-06 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
CN109300957A (zh) * 2018-09-30 2019-02-01 京东方科技集团股份有限公司 一种oled基板及透明显示器
CN112967998A (zh) * 2021-02-03 2021-06-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646633A (zh) * 2011-11-28 2012-08-22 友达光电股份有限公司 阵列基板及其制作方法
US20130075731A1 (en) * 2011-09-27 2013-03-28 Snu R&Db Foundation Manufacturing method for thin film transistor and thin film transistor manufactured by them
CN101908489B (zh) * 2009-06-02 2013-06-05 乐金显示有限公司 氧化物薄膜晶体管的制造方法
CN104157613A (zh) * 2014-07-31 2014-11-19 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105118864A (zh) * 2015-08-14 2015-12-02 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示器件
CN105679707A (zh) * 2016-04-20 2016-06-15 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN105845737A (zh) * 2016-05-17 2016-08-10 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JPWO2010047077A1 (ja) * 2008-10-23 2012-03-22 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP5507159B2 (ja) * 2009-08-27 2014-05-28 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US9318614B2 (en) * 2012-08-02 2016-04-19 Cbrite Inc. Self-aligned metal oxide TFT with reduced number of masks and with reduced power consumption
CN102651401B (zh) * 2011-12-31 2015-03-18 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
KR102086545B1 (ko) * 2012-07-19 2020-03-10 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 그의 제조 방법
CN103578984B (zh) * 2012-07-26 2016-10-26 瀚宇彩晶股份有限公司 半导体元件及其制造方法
CN103760721A (zh) * 2014-01-08 2014-04-30 北京京东方光电科技有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN104037126A (zh) * 2014-05-16 2014-09-10 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN105047607A (zh) * 2015-08-11 2015-11-11 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
CN107195659B (zh) * 2017-05-27 2020-07-24 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908489B (zh) * 2009-06-02 2013-06-05 乐金显示有限公司 氧化物薄膜晶体管的制造方法
US20130075731A1 (en) * 2011-09-27 2013-03-28 Snu R&Db Foundation Manufacturing method for thin film transistor and thin film transistor manufactured by them
CN102646633A (zh) * 2011-11-28 2012-08-22 友达光电股份有限公司 阵列基板及其制作方法
CN104157613A (zh) * 2014-07-31 2014-11-19 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105118864A (zh) * 2015-08-14 2015-12-02 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示器件
CN105679707A (zh) * 2016-04-20 2016-06-15 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN105845737A (zh) * 2016-05-17 2016-08-10 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018218880A1 (zh) * 2017-05-27 2018-12-06 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
US11469253B2 (en) 2017-05-27 2022-10-11 Beijing Boe Technology Development Co., Ltd. Manufacturing method of array substrate using dry etching processing and wet etching processing, array substrate and display device
CN109300957A (zh) * 2018-09-30 2019-02-01 京东方科技集团股份有限公司 一种oled基板及透明显示器
US11812640B2 (en) 2018-09-30 2023-11-07 Boe Technology Group Co., Ltd. Display substrate having a projection of the display layer located within a projection of a light shielding layer, display device and transparent display including the same
CN112967998A (zh) * 2021-02-03 2021-06-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板及显示装置
CN112967998B (zh) * 2021-02-03 2024-03-08 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板及显示装置

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