CN105679707A - 阵列基板及其制造方法、显示装置 - Google Patents
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Abstract
本发明公开一种阵列基板及其制造方法、显示装置，属于显示技术领域。该方法包括：在衬底基板上依次形成栅极和栅绝缘层；在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜；通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。本发明通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。本发明用于阵列基板的制造。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制造方法、显示装置。
背景技术
随着显示技术的不断发展，诸如液晶显示器(英文：LiquidCrystalDisplay；简称：LCD)等显示装置广泛应用于显示领域。
LCD通常包括阵列基板，阵列基板包括衬底基板以及依次形成在衬底基板上的栅极、栅绝缘层、有源层、源漏极金属层、钝化层和像素电极。其中，有源层通过一次构图工艺形成，在形成源漏极金属层时，可以先在形成有有源层的衬底基板上形成金属材质层，然后通过一次构图工艺对该金属材质层进行处理形成源漏极金属层，在通过一次构图工艺对金属材质层进行处理的过程中，需要对该金属材质层进行刻蚀。相关技术中，为了避免刻蚀过程损伤有源层，在形成源漏极金属层之前，可以通过一次构图工艺在有源层上形成阻挡层对有源层进行保护，然后在形成阻挡层的衬底基板上形成源漏极金属层。
但是，由于相关技术通过一次构图工艺形成阻挡层(也即是，有源层和阻挡层分别通过一次构图工艺形成)，因此阵列基板的制造过程额外增加了一次构图工艺(额外增加了阻挡层的形成工艺)，影响了生产效率，导致阵列基板的产能较低。
发明内容
为了解决相关技术中存在的问题，本发明提供一种阵列基板及其制造方法、显示装置。所述技术方案如下：
第一方面，提供一种阵列基板的制造方法，所述方法包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜；
通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层。
可选地，所述通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层，包括：
在形成有所述阻挡层薄膜的衬底基板上形成光刻胶层；
对形成有所述光刻胶层的衬底基板依次进行曝光、显影、刻蚀，形成依次叠加的有源层、阻挡层图形和光刻胶图形，所述有源层、所述阻挡层图形和所述光刻胶图形的形状相同；
对所述光刻胶图形进行灰化处理，露出所述阻挡层图形的待刻蚀区域；
对所述待刻蚀区域进行刻蚀，形成所述阻挡层，露出所述有源层上用于与待形成的源极和漏极搭接的台阶结构的台阶面；
剥离所述光刻胶层上剩余的光刻胶。
可选地，所述对所述光刻胶图形进行灰化处理，露出所述阻挡层图形的待刻蚀区域，包括：
采用至少两种气体，在预设灰化功率、预设气体压力、预设灰化速率下，对所述光刻胶图形灰化预设时长，露出所述阻挡层图形的待刻蚀区域。
可选地，所述至少两种气体包括：氧气和六氟化硫气体。
可选地，所述预设灰化功率的取值范围为：4500瓦特～5500瓦特。
可选地，所述预设气体压力的取值范围为：150毫托～200毫托。
可选地，所述预设灰化速率为：140埃每秒。
可选地，所述预设时长的取值范围为：51秒～74秒。
可选地，所述台阶结构的台阶面的宽度的取值范围为：1.0微米～1.2微米。
可选地，在所述通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层之后，所述方法还包括：
在形成有所述阻挡层的衬底基板上依次形成源漏极金属层、钝化层和像素电极；
其中，所述有源层包括用于与待形成的源极和漏极搭接的台阶结构，所述源漏极金属层包括源极和漏极，所述源极和所述漏极分别搭接在所述台阶结构上，且所述源极和所述漏极不接触，所述钝化层上形成有过孔，所述像素电极通过所述过孔与所述漏极接触。
可选地，所述源漏极金属层的厚度的取值范围为：2000埃～3500埃；
所述钝化层的厚度的取值范围为：2500埃～6000埃。
第二方面，提供一种阵列基板，所述阵列基板包括：衬底基板，
所述衬底基板上依次形成有栅极、栅绝缘层、有源层、阻挡层、源漏极金属层、钝化层和像素电极；
其中，所述有源层包括台阶结构，所述源漏极金属层包括源极和漏极，所述源极和所述漏极分别搭接在所述台阶结构上，且所述源极和所述漏极不接触，所述钝化层上形成有过孔，所述像素电极通过所述过孔与所述漏极接触；
所述台阶结构的台阶面的宽度的取值范围为：1.0微米～1.2微米；
所述源漏极金属层的厚度的取值范围为：2000埃～3500埃；
所述钝化层的厚度的取值范围为：2500埃～6000埃。
第三方面，提供一种显示装置，所述显示装置包括：第二方面所述的阵列基板。
本发明提供的技术方案带来的有益效果是：
本发明提供的阵列基板及其制造方法、显示装置，该方法包括：在衬底基板上依次形成栅极和栅绝缘层；在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜；通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。本发明通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列基板的结构示意图；
图2是本发明实施例提供的一种阵列基板的制造方法的方法流程图；
图3-1是本发明实施例提供的另一种阵列基板的制造方法的方法流程图；
图3-2是图3-1所示实施例提供的一种在衬底基板上形成栅极后的结构示意图；
图3-3是图3-1所示实施例提供的一种在形成有栅极的衬底基板上形成栅绝缘层后的结构示意图；
图3-4是图3-1所示实施例提供的一种在形成有栅绝缘层的衬底基板上形成有源层薄膜后的结构示意图；
图3-5是图3-1所示实施例提供的一种在形成有有源层薄膜的衬底基板上形成阻挡层薄膜后的结构示意图；
图3-6是图3-1所示实施例提供的一种通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理形成有源层和阻挡层后的结构示意图；
图3-7是图3-1所示实施例提供的一种通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理形成有源层和阻挡层的方法流程图；
图3-71是图3-1所示实施例提供的一种在形成有阻挡层薄膜的衬底基板上形成光刻胶层后的结构示意图；
图3-72是图3-1所示实施例提供的一种对形成有光刻胶层的衬底基板依次进行曝光、显影、刻蚀，形成依次叠加的有源层、阻挡层图形和光刻胶图形后的结构示意图；
图3-72a是图3-72所示实施例提供的一种对形成有光刻胶层的衬底基板依次进行曝光、显影后的结构示意图；
图3-72b是图3-72所示实施例提供的一种对阻挡层薄膜进行刻蚀后的结构示意图；
图3-73是图3-1所示实施例提供的一种对光刻胶图形进行灰化处理后的结构示意图；
图3-74是图3-1所示实施例提供的一种对光刻胶图形进行灰化处理前后的对照图；
图3-75是图3-1所示实施例提供的一种对待刻蚀区域进行刻蚀后的结构示意图；
图3-76是图3-1所示实施例提供的一种剥离光刻胶层上剩余的光刻胶后的结构示意图；
图3-8是图3-1所示实施例提供的一种在形成有阻挡层的衬底基板上依次形成源漏极金属层、钝化层和像素电极后的结构示意图；
图3-81是图3-1所示实施例提供的一种在形成有阻挡层的衬底基板上形成源漏极金属层后的结构示意图；
图3-82是图3-1所示实施例提供的一种在形成有源漏极金属层的衬底基板上形成钝化层后的结构示意图；
图3-83是图3-1所示实施例提供的一种在形成钝化层上形成过孔后的结构示意图。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参考图1，其示出了本发明实施例提供的一种阵列基板00的结构示意图，参见图1，该阵列基板00包括：衬底基板001。衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。
衬底基板001上依次形成有栅极002、栅绝缘层003、有源层004、阻挡层005、源漏极金属层006、钝化层007和像素电极008。
其中，有源层004包括台阶结构0041，源漏极金属层006包括源极0061和漏极0062，源极0061和漏极0062分别搭接在台阶结构0041上，且源极0061和漏极0062不接触，具体地，有源层004可以包括两个台阶结构0041，该两个台阶结构0041可以位于有源层004的两侧，源极0061和漏极0062搭接在不同的台阶结构0041上，每个台阶结构0041的台阶面的宽度都为d，该d的取值范围可以为：1.0um～1.2um(中文：微米)，该台阶结构0041的台阶面指的是有源层004的上表面中未被阻挡层005遮挡的区域。在本发明实施例中，有源层004可以采用铟镓锌氧化物(英文：indiumgalliumzincoxide；简称：IGZO)制造而成，源漏极金属层006的厚度的取值范围为：(中文：埃)，阻挡层005也即是刻蚀阻挡层(英文：EtchStopLayer；简称：ESL)，其作用是避免在形成源漏极金属层006时，由于刻蚀对有源层004的损伤。
钝化层007上形成有过孔K，像素电极008通过过孔K与漏极0062接触，在本发明实施例中，钝化层007的厚度的取值范围可以为：本发明实施例对此不作限定。
综上所述，本发明实施例提供的阵列基板，包括衬底基板，衬底基板上依次形成有栅极、栅绝缘层、有源层、阻挡层、源漏极金属层、钝化层和像素电极，有源层和阻挡层可以采用一次构图工艺形成，本发明实施例通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
本发明实施例提供的阵列基板可以应用于下文的方法，本发明实施例中阵列基板的制造方法和制造原理可以参见下文各实施例中的描述。
请参考图2，其示出了本发明实施例提供的一种阵列基板的制造方法的方法流程图，该阵列基板的制造方法可以用于制造图1所示的阵列基板，参见图2，该方法包括：
步骤201、在衬底基板上依次形成栅极和栅绝缘层。
步骤202、在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜。
步骤203、通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。
综上所述，本发明实施例提供的阵列基板的制造方法，通过在衬底基板上依次形成栅极和栅绝缘层，在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜，通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。由于有源层和阻挡层通过一次构图工艺形成，因此，不需要额外增加构图工艺，本发明实施例通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
可选地，步骤203包括：
在形成有阻挡层薄膜的衬底基板上形成光刻胶层；
对形成有光刻胶层的衬底基板依次进行曝光、显影、刻蚀，形成依次叠加的有源层、阻挡层图形和光刻胶图形，有源层、阻挡层图形和光刻胶图形的形状相同；
对光刻胶图形进行灰化处理，露出阻挡层图形的待刻蚀区域；
对待刻蚀区域进行刻蚀，形成阻挡层，露出有源层上用于与待形成的源极和漏极搭接的台阶结构的台阶面；
剥离光刻胶层上剩余的光刻胶。
可选地，对光刻胶图形进行灰化处理，露出阻挡层图形的待刻蚀区域，包括：
采用至少两种气体，在预设灰化功率、预设气体压力、预设灰化速率下，对光刻胶图形灰化预设时长，露出阻挡层图形的待刻蚀区域。
可选地，至少两种气体包括：氧气和六氟化硫气体。
可选地，预设灰化功率的取值范围为：4500瓦特～5500瓦特。
可选地，预设气体压力的取值范围为：150毫托～200毫托。
可选地，预设灰化速率为：140埃每秒。
可选地，预设时长的取值范围为：51秒～74秒。
可选地，台阶结构的台阶面的宽度的取值范围为：1.0微米～1.2微米。
可选地，在步骤203之后，该方法还包括：
在形成有阻挡层的衬底基板上依次形成源漏极金属层、钝化层和像素电极；
其中，有源层包括用于与待形成的源极和漏极搭接的台阶结构，源漏极金属层包括源极和漏极，源极和漏极分别搭接在台阶结构上，且源极和漏极不接触，钝化层上形成有过孔，像素电极通过过孔与漏极接触。
可选地，源漏极金属层的厚度的取值范围为：2000埃～3500埃；
钝化层的厚度的取值范围为：2500埃～6000埃。
上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再一一赘述。
综上所述，本发明实施例提供的阵列基板的制造方法，通过在衬底基板上依次形成栅极和栅绝缘层，在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜，通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。由于有源层和阻挡层通过一次构图工艺形成，因此，不需要额外增加构图工艺，本发明实施例通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
请参考图3-1，其示出了本发明实施例提供的另一种阵列基板的制造方法的方法流程图，该阵列基板的制造方法可以用于制造图1所示的阵列基板，参见图3-1，该方法包括：
步骤301、在衬底基板上依次形成栅极和栅绝缘层。
在本发明实施例中，在衬底基板上依次形成栅极和栅绝缘层可以包括：在衬底基板上形成栅极，在形成有栅极的衬底基板上形成栅绝缘层。
示例地，请参考图3-2，其示出的是图3-1所示实施例提供的一种在衬底基板001上形成栅极002后的结构示意图。其中，衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。栅极002可以采用金属Mo(中文：钼)、金属Cu(中文：铜)、金属Al(中文：铝)及其合金材料制造而成，栅极002的厚度的取值范围可以为：本发明实施例对此不作限定。
示例地，可以采用磁控溅射、热蒸发或者等离子体增强化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition；简称：PECVD)等方法在衬底基板001上沉积一层厚度在之间的金属Mo，得到金属Mo材质层，然后通过一次构图工艺对金属Mo材质层进行处理得到栅极002。其中，一次构图工艺包括：光刻胶(英文：Photoresist；简称：PR)涂覆、曝光、显影、刻蚀和光刻胶剥离，因此，通过一次构图工艺对金属Mo材质层进行处理得到栅极002可以包括：在金属Mo材质层上涂覆一层具有一定厚度的光刻胶形成光刻胶层，采用掩膜版对光刻胶层进行曝光，使得光刻胶层形成完全曝光区和非曝光区，之后采用显影工艺处理，使完全曝光区的光刻胶被完全去除，非曝光区的光刻胶全部保留，采用刻蚀工艺对金属Mo材质层上完全曝光区对应的区域进行刻蚀，之后剥离非曝光区的光刻胶，金属Mo材质层上非曝光区对应的区域形成栅极002。
需要说明的是，本发明实施例是以采用正性光刻胶形成栅极002为例进行说明的，实际应用中，还可以采用负性光刻胶形成栅极002，本发明实施例对此不做限定。
还需要说明的是，本发明实施例中，在对金属Mo材质层上完全曝光区对应的区域进行刻蚀时，可以采用湿法刻蚀，湿法刻蚀的具体实现过程可以参考相关技术，本发明实施例在此不再赘述。
请参考图3-3，其示出的是图3-1所示实施例提供的一种在形成有栅极002的衬底基板001上形成栅绝缘层003后的结构示意图。其中，栅绝缘层003可以采用SiO2(中文：二氧化硅)材料、SiNx(中文：氮化硅)材料、SiO2和SiNx的混合材料或者树脂等绝缘性材料形成，且栅绝缘层003的厚度可以根据实际需要进行设置，本发明实施例对此不做限定。
示例地，可以采用涂覆、磁控溅射、热蒸发或者PECVD等方法在形成有栅极002的衬底基板010上沉积一层具有一定厚度的SiO2材料，形成SiO2材质层，并进行烘烤处理形成栅绝缘层003。实际应用中，当栅绝缘层003包括图形时，还可以通过一次构图工艺对形成SiO2材质层进行处理后形成栅绝缘层003，本发明实施例对此不做限定。
步骤302、在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜。
本发明实施例中，在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜可以包括：在形成有栅绝缘层的衬底基板上形成有源层薄膜，在形成有有源层薄膜的衬底基板上形成阻挡层薄膜。
示例地，请参考图3-4，其示出的是图3-1所示实施例提供的一种在形成有栅绝缘层003的衬底基板001上形成有源层薄膜Y后的结构示意图。其中，有源层薄膜Y可以采用IGZO材料形成，有源层薄膜Y的厚度可以根据实际需要进行设置，示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在形成有栅绝缘层003的衬底基板001上沉积一层具有一定厚度的IGZO材料形成有源层薄膜Y，本发明实施例对此不做限定。
示例地，请参考图3-5，其示出的是图3-1所示实施例提供的一种在形成有有源层薄膜Y的衬底基板001上形成阻挡层薄膜D后的结构示意图。其中，阻挡层薄膜D可以采用SiO2材料形成，阻挡层薄膜D的厚度可以根据实际需要进行设置。示例地，可以采用涂覆、磁控溅射、热蒸发或者PECVD等方法在形成有有源层薄膜Y的衬底基板010上沉积一层具有一定厚度的SiO2材料，形成阻挡层薄膜D，本发明实施例对此不做限定。
步骤303、通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。
请参考图3-6，其示出的是图3-1所示实施例提供的一种通过一次构图工艺对有源层薄膜Y和阻挡层薄膜D进行处理，形成有源层004和阻挡层005后的结构示意图。参见图3-6，有源层004包括台阶结构0041，台阶结构0041的台阶面T的宽度为d，该台阶结构0041的台阶面T的宽度d的取值范围可以为：1.0um～1.2um，这样可以便于后续形成的源极和漏极与有源层004进行搭接。
请参考图3-7，其示出的是图3-1所示实施例提供的一种通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层的方法流程图，参见图3-7，该方法可以包括：
步骤3031、在形成有阻挡层薄膜的衬底基板上形成光刻胶层。
请参考图3-71，其示出的是图3-1所示实施例提供的一种在形成有阻挡层薄膜D的衬底基板001上形成光刻胶层G后的结构示意图。其中，该光刻胶层G的厚度的取值范围可以为1.8um～2.1um，且该光刻胶层G可以为正性光刻胶层或者负性光刻胶层，本发明实施例对此不做限定，本发明实施例以该光刻胶层G为正性光刻胶层为例进行说明，示例地，可以在形成有阻挡层薄膜D的衬底基板001上涂覆一层厚度在1.8um～2.1um之间的正性光刻胶形成光刻胶层G。
步骤3032、对形成有光刻胶层的衬底基板依次进行曝光、显影、刻蚀，形成依次叠加的有源层、阻挡层图形和光刻胶图形，有源层、阻挡层图形和光刻胶图形的形状相同。
请参考图3-72，其示出的是图3-1所示对形成有光刻胶层G的衬底基板001依次进行曝光、显影、刻蚀，形成依次叠加的有源层004、阻挡层图形D1和光刻胶图形G1后的结构示意图，参见图3-72，有源层004、阻挡层图形D1和光刻胶图形G1的形状相同，其中，在对形成有光刻胶层G的衬底基板001依次进行曝光、显影后，可以形成光刻胶图形G1，然后可以采用干法刻蚀阻挡层薄膜D，形成阻挡层图形D1，最后采用湿法刻蚀有源层薄膜Y形成有源层004。具体地，请参考下图3-72a和图3-72b。
请参考图3-72a，其示出的是图3-72所示实施例提供的对形成有光刻胶层G的衬底基板001依次进行曝光、显影后的结构示意图，参见图3-72a，对形成有光刻胶层G的衬底基板001依次进行曝光、显影后，形成光刻胶图形G1。示例地，可以采用具有相应图形的掩膜版对形成有光刻胶层G的衬底基板001进行曝光，使得光刻胶层G形成完全曝光区和非曝光区，之后采用显影工艺对曝光后的基板进行显影处理，去除完全曝光区的光刻胶，保留非曝光区的光刻胶，得到如图3-72a所示的光刻胶图形G1。
请参考图3-72b，其示出的是图3-72所示实施例提供的对阻挡层薄膜D进行刻蚀后的结构示意图，参见图3-72b，对阻挡层薄膜D上完全曝光区对应的区域进行刻蚀后，形成如图3-72b所示的阻挡层图形D1，在本发明实施例中，可以采用干法刻蚀对阻挡层薄膜D进行刻蚀形成阻挡层图形D1，本发明实施例对此不作限定。
在本发明实施例中，对有源层薄膜Y进行刻蚀形成有源层004后的结构示意图可以参考图3-72，本发明实施例在此不再赘述，但是需要说明的是，在对有源层薄膜Y进行刻蚀时，可以采用湿法刻蚀，湿法刻蚀的具体实现过程可以参考相关技术，本发明实施例在此不再赘述。
步骤3033、对光刻胶图形进行灰化处理，露出阻挡层图形的待刻蚀区域。
请参考图3-73，其示出的是图3-1所示实施例提供的一种对光刻胶图形G1进行灰化处理，露出阻挡层图形D1的待刻蚀区域Q后的结构示意图。其中，灰化(英文：Ashing)是指利用O2以及SF6等气体在合适的压强以及功率条件下，对光刻胶表面进行轰击，利用O2等和光刻胶反应，将光刻胶较薄的区域去除。参见图3-73，对光刻胶图形G1进行灰化处理后形成光刻胶图形G2，该待刻蚀区域Q的宽度的取值范围为：1.0um～1.2um。可选地，可以采用至少两种气体，在预设灰化功率、预设气体压力、预设灰化速率下，对光刻胶图形G1灰化预设时长，露出阻挡层图形D1的待刻蚀区域Q。其中，该至少两种气体可以包括：O2(中文：氧气)和SF6(中文：六氟化硫气体)，O2的流量的取值范围可以为1500sccm～2500sccm(中文：标况毫升每分；英文：standard-statecubiccentimeterperminute)，SF6的流量的取值范围可以为30sccm～50sccm，预设灰化功率的取值范围可以为4500W～5500W(中文：瓦特)，预设气体压力的取值范围可以为：150mT～200mT(中文：毫托)，预设灰化速率可以为(中文：埃每秒)，预设时长的取值范围可以为51s～74s(中文：秒)，其中，O2的流量、SF6的流量、预设灰化功率的具体数值、预设气体压力的具体数值以及预设时长的具体数值均可以根据实际需要进行设置，本发明实施例对此不作限定。
示例地，请参考图3-74，其示出的是图3-1所示实施例提供的一种对光刻胶图形G1进行灰化处理前后，光刻胶图形的变化对照图，参见图3-74，灰化处理前，光刻胶图形G1与衬底形成的坡度为i(也即是光刻胶图形G1的侧面与阻挡层图形D1的上表面之间的夹角为i)，该坡度i的取值范围通常为45°～60°(中文：度)，灰化处理一定时间之后，光刻胶图形G1的侧面的缩进距离为h3，垂直以及倾斜方向的缩进距离分别为h1和h2，形成光刻胶图形G2，根据灰化各向同性的特性可知，h1＝h2，根据图3-74中的三角函数关系可知，h3＝h2/sin(i)≈1.15h2～1.41h2，在本发明实施例中，h3缩进的距离为1.0um～1.2um，则由计算公式h3＝h2/sin(i)≈1.15h2～1.41h2可计算得到h2的取值范围，进而根据h2以及预设灰化速率计算得到灰化时长的取值范围可以为51s～74s，本发明实施例在此不再赘述。
步骤3034、对待刻蚀区域进行刻蚀，形成阻挡层，露出有源层上用于与待形成的源极和漏极搭接的台阶结构的台阶面。
请参考图3-75，其示出的是图3-1所示实施例提供的一种对待刻蚀区域Q进行刻蚀后的结构示意图。参见图3-75，对阻挡层图形的待刻蚀区域进行刻蚀后，形成阻挡层005，且露出了有源层004上用于与待形成的源极和漏极搭接的台阶结构0041的台阶面T，参见图3-75，由于待刻蚀区域Q的宽度的取值范围为1.0um～1.2um，因此，该台阶结构0041的台阶面T的宽度的取值范围为1.0um～1.2um，本发明实施例对此不做限定。
步骤3035、剥离光刻胶层上剩余的光刻胶。
请参考图3-76，其示出的是图3-1所示实施例提供的一种剥离光刻胶层G上剩余的光刻胶后的结构示意图，根据图3-75和图3-76可知，剥离光刻胶层G上剩余的光刻胶后也即是剥离光刻胶层G的光刻胶G2，本发明实施例对此不作限定。
步骤304、在形成有阻挡层的衬底基板上依次形成源漏极金属层、钝化层和像素电极。
请参考图3-8，其示出的是图3-1所示实施例提供的一种在形成有阻挡层005的衬底基板001上依次形成源漏极金属层006、钝化层007和像素电极008后的结构示意图，参见图3-8，有源层004包括台阶结构(图3-8中未标出)，源漏极金属层006包括源极0061和漏极0062，源极0061和漏极0062分别搭接在台阶结构上，且源极0061和漏极0062不接触，示例地，有源层004包括两个台阶结构，源极0061和漏极0062搭接在不同的台阶结构上，钝化层007上形成有过孔K，像素电极008通过过孔K与漏极0062接触。
在本发明实施例中，在形成有阻挡层005的衬底基板001上依次形成源漏极金属层006、钝化层007和像素电极008可以包括：在形成有阻挡层005的衬底基板001上形成源漏极金属层006，在形成有源漏极金属层006的衬底基板001上形成钝化层007，在钝化层007上形成过孔K，在形成有钝化层007的衬底基板001上形成像素电极008，使像素电极008通过过孔K与源漏极金属层006的漏极0062接触。
示例地，请参考图3-81，其示出的是图3-1所示实施例提供的一种在形成有阻挡层005的衬底基板001上形成源漏极金属层006后的结构示意图，其中，源漏极金属层006包括源极0061和漏极0062，该源漏极金属层006可以采用金属Mo、金属Cu、金属Al及其合金材料制造而成，源漏极金属层006的厚度的取值范围可以为本发明实施例对此不作限定。
示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在形成有阻挡层005的衬底基板001上沉积一层厚度在之间的金属Cu，得到金属Cu材质层，然后通过一次构图工艺对金属Cu材质层进行处理得到源漏极金属层006。其中，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离，因此，通过一次构图工艺对金属Cu材质层进行处理得到源漏极金属层006可以包括：在金属Cu材质层上涂覆一层具有一定厚度的光刻胶形成光刻胶层，采用掩膜版对光刻胶层进行曝光，使得光刻胶层形成完全曝光区和非曝光区，之后采用显影工艺处理，使完全曝光区的光刻胶被完全去除，非曝光区的光刻胶全部保留，采用刻蚀工艺对金属Cu材质层上完全曝光区对应的区域进行刻蚀，之后剥离非曝光区的光刻胶，金属Cu材质层上非曝光区对应的区域形成源漏极金属层006。
需要说明的是，本发明实施例是以采用正性光刻胶形成源漏极金属层006为例进行说明的，实际应用中，还可以采用负性光刻胶形成源漏极金属层006，且在对金属Cu材质层上完全曝光区对应的区域进行刻蚀时，可以采用湿法刻蚀，湿法刻蚀的具体实现过程可以参考相关技术，本发明实施例在此不再赘述。
示例地，请参考图3-82，其示出的是图3-1所示实施例提供的一种在形成有源漏极金属层006的衬底基板001上形成钝化层007后的结构示意图，其中，该钝化层007可以采用SiO2材料、SiN3(中文：三氮化硅)材料、氮化硅材料或者树脂材料制造而成，钝化层007的厚度的取值范围可以为本发明实施例对此不作限定。在本发明实施例中，可以采用磁控溅射、热蒸发或者PECVD等方法在形成有源漏极金属层006的衬底基板001上沉积一层厚度在之间的SiO2材料得到钝化层007。
示例地，请参考图3-83，其示出的是图3-1所示实施例提供的一种在形成钝化层007上形成过孔K后的结构示意图，其中，可以通过一次构图工艺在钝化层007上形成过孔K，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离，因此，通过一次构图工艺在钝化层007上形成过孔K可以包括：在钝化层007上涂覆一层具有一定厚度的光刻胶形成光刻胶层，采用掩膜版对光刻胶层进行曝光，使得光刻胶层形成完全曝光区和非曝光区，之后采用显影工艺处理，使完全曝光区的光刻胶被完全去除，非曝光区的光刻胶全部保留，采用刻蚀工艺对钝化层007上完全曝光区对应的区域进行刻蚀，之后剥离非曝光区的光刻胶，钝化层007上完全曝光区对应的区域形成过孔K。
需要说明的是，本发明实施例是以采用正性光刻胶形成过孔K为例进行说明的，实际应用中，还可以采用负性光刻胶形成过孔K，本发明实施例对此不作赘述。
还需要说明的是，在形成有钝化层007的衬底基板001上形成像素电极008后的结构示意图可以参考图3-8，参见图3-8，像素电极008通过过孔K与漏极0062接触，其中，像素电极008可以采用氧化铟锡(英文：Indiumtinoxide；简称：ITO)材料或者氧化铟锌(英文：Indiumzincoxide；简称：IZO)材料制造而成，示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在形成有钝化层007的衬底基板001上沉积一层具有一定厚度的ITO材料，得到ITO材质层，然后通过一次构图工艺对ITO材质层进行处理得到像素电极008，本发明实施例在此不再赘述。
需要说明的是，相关技术中，随着薄膜晶体管液晶显示器(英文：ThinFilmTransistorLiquidCrystalDisplay；简称：TFT-LCD)行业的发展，对产品的分辨率也要求不断提高，尽管现有的a-SiTFT(中文：非晶硅TFT)薄膜晶体管技术比较成熟，但是受自身局限性的限制，其充放电性能已经满足不了人们对高端产品的期望，特别是随着有源矩阵有机发光二极管技术的开发、适用，对半导体层的载流子迁移率提出了更高的要求。然而，低温多晶硅技术(英文：LowTemperaturePoly-silicon；简称：LTPS)虽然有着较高的载流子迁移率等诸多优势，但是LTPS存在漏电流较大、良率低、成本高以及大尺寸化较难等缺点，因而也未大规模的采用，而金属氧化物作为新的半导体材料，其载流子迁移率介于a-Si和低温多晶硅之间，同样具有较高的迁移率，且在大尺寸和中小尺寸上通用，TFT特性稳定等优势，因而被业内人士广泛看好。因此，相关技术通常采用金属氧化物(比如，IGZO)作为新的半导体材料形成有源层。
综上所述，本发明实施例提供的阵列基板的制造方法，通过在衬底基板上依次形成栅极和栅绝缘层，在形成有栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜，通过一次构图工艺对有源层薄膜和阻挡层薄膜进行处理，形成有源层和阻挡层。由于有源层和阻挡层通过一次构图工艺形成，因此，不需要额外增加构图工艺，本发明实施例通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
本发明实施例提供的阵列基板的制造方法，减少了mask的使用次数，提高了产能。且实际应用中，由于mask的购买费用通常较为昂贵，因此，本发明实施例提供的阵列基板的制造方法还可以节省mask的购买费用，降低阵列基板的生产成本。
需要说明的是，本发明实施例提供的阵列基板的制造方法，可以用于制造扭曲向列(英文：TwistedNematic；简称：TN)型阵列基板、光学补偿弯曲排列(英文：OpticallyCompensatedBirefringence；简称：OCB)型阵列基板、多象限垂直配向(英文：Multi-domainVerticalAlignment；简称：MVA)型阵列基板、图像垂直调整(英文：pattern；简称：PVA)型阵列基板、平面转换(英文：In-PlaneSwitching；简称：IPS)型阵列基板和边缘场切换(英文：FringeFieldSwitching；简称：FFS)型阵列基板，在此不再赘述。
本发明实施例还提供了一种显示装置，该显示装置包括图1所示的阵列基板，该显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上所述，本发明实施例提供的显示装置包括阵列基板，阵列基板的衬底基板上依次形成有栅极、栅绝缘层、有源层、阻挡层、源漏极金属层、钝化层和像素电极，有源层和阻挡层可以采用一次构图工艺形成，因此，不需要额外增加构图工艺，本发明实施例通过将有源层与阻挡层采用一次构图工艺形成，减少了mask的使用次数，提升了产能，且通过灰化工艺形成有源层的台阶形状，使得有源层与源极和漏极通过台阶结构紧密搭接，减少了有源层与源极和漏极搭接的不良。
本发明实施例减少了mask的使用次数，提高了产能。且实际应用中，由于mask的购买费用通常较为昂贵，因此，本发明实施例还可以节省mask的购买费用，降低阵列基板的生产成本。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种阵列基板的制造方法，其特征在于，所述方法包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅绝缘层的衬底基板上依次形成有源层薄膜和阻挡层薄膜；
通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层。
2.根据权利要求1所述的方法，其特征在于，所述通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层，包括：
在形成有所述阻挡层薄膜的衬底基板上形成光刻胶层；
对形成有所述光刻胶层的衬底基板依次进行曝光、显影、刻蚀，形成依次叠加的有源层、阻挡层图形和光刻胶图形，所述有源层、所述阻挡层图形和所述光刻胶图形的形状相同；
对所述光刻胶图形进行灰化处理，露出所述阻挡层图形的待刻蚀区域；
对所述待刻蚀区域进行刻蚀，形成所述阻挡层，露出所述有源层上用于与待形成的源极和漏极搭接的台阶结构的台阶面；
剥离所述光刻胶层上剩余的光刻胶。
3.根据权利要求2所述的方法，其特征在于，
所述对所述光刻胶图形进行灰化处理，露出所述阻挡层图形的待刻蚀区域，包括：
采用至少两种气体，在预设灰化功率、预设气体压力、预设灰化速率下，对所述光刻胶图形灰化预设时长，露出所述阻挡层图形的待刻蚀区域。
4.根据权利要求3所述的方法，其特征在于，
所述至少两种气体包括：氧气和六氟化硫气体。
5.根据权利要求3所述的方法，其特征在于，
所述预设灰化功率的取值范围为：4500瓦特～5500瓦特。
6.根据权利要求3所述的方法，其特征在于，
所述预设气体压力的取值范围为：150毫托～200毫托。
7.根据权利要求3所述的方法，其特征在于，
所述预设灰化速率为：140埃每秒。
8.根据权利要求3所述的方法，其特征在于，
所述预设时长的取值范围为：51秒～74秒。
9.根据权利要求3所述的方法，其特征在于，
所述台阶结构的台阶面的宽度的取值范围为：1.0微米～1.2微米。
10.根据权利要求1至9任一所述的方法，其特征在于，在所述通过一次构图工艺对所述有源层薄膜和所述阻挡层薄膜进行处理，形成有源层和阻挡层之后，所述方法还包括：
在形成有所述阻挡层的衬底基板上依次形成源漏极金属层、钝化层和像素电极；
其中，所述有源层包括用于与待形成的源极和漏极搭接的台阶结构，所述源漏极金属层包括源极和漏极，所述源极和所述漏极分别搭接在所述台阶结构上，且所述源极和所述漏极不接触，所述钝化层上形成有过孔，所述像素电极通过所述过孔与所述漏极接触。
11.根据权利要求10所述的方法，其特征在于，
所述源漏极金属层的厚度的取值范围为：2000埃～3500埃；
所述钝化层的厚度的取值范围为：2500埃～6000埃。
12.一种阵列基板，其特征在于，所述阵列基板包括：衬底基板，
所述衬底基板上依次形成有栅极、栅绝缘层、有源层、阻挡层、源漏极金属层、钝化层和像素电极；
其中，所述有源层包括台阶结构，所述源漏极金属层包括源极和漏极，所述源极和所述漏极分别搭接在所述台阶结构上，且所述源极和所述漏极不接触，所述钝化层上形成有过孔，所述像素电极通过所述过孔与所述漏极接触；
所述台阶结构的台阶面的宽度的取值范围为：1.0微米～1.2微米；
所述源漏极金属层的厚度的取值范围为：2000埃～3500埃；
所述钝化层的厚度的取值范围为：2500埃～6000埃。
13.一种显示装置，其特征在于，所述显示装置包括：权利要求12所述的阵列基板。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107195659A (zh) * | 2017-05-27 | 2017-09-22 | 京东方科技集团股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| CN109300840A (zh) * | 2018-09-30 | 2019-02-01 | 京东方科技集团股份有限公司 | 显示基板及其制造方法、显示装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101013709A (zh) * | 2007-02-07 | 2007-08-08 | 京东方科技集团股份有限公司 | 一种tft阵列结构及其制作方法 |
| US20080258140A1 (en) * | 2007-04-20 | 2008-10-23 | Samsung Electronics Co., Ltd. | Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor |
| CN102651340A (zh) * | 2011-12-31 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种tft阵列基板的制造方法 |
| CN103165530A (zh) * | 2013-02-22 | 2013-06-19 | 京东方科技集团股份有限公司 | Tft阵列基板及其制造方法、显示装置 |
| CN103489873A (zh) * | 2013-09-18 | 2014-01-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN105118864A (zh) * | 2015-08-14 | 2015-12-02 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示器件 |
-
2016
- 2016-04-20 CN CN201610249027.3A patent/CN105679707A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101013709A (zh) * | 2007-02-07 | 2007-08-08 | 京东方科技集团股份有限公司 | 一种tft阵列结构及其制作方法 |
| US20080258140A1 (en) * | 2007-04-20 | 2008-10-23 | Samsung Electronics Co., Ltd. | Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor |
| CN102651340A (zh) * | 2011-12-31 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种tft阵列基板的制造方法 |
| CN103165530A (zh) * | 2013-02-22 | 2013-06-19 | 京东方科技集团股份有限公司 | Tft阵列基板及其制造方法、显示装置 |
| CN103489873A (zh) * | 2013-09-18 | 2014-01-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN105118864A (zh) * | 2015-08-14 | 2015-12-02 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示器件 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107195659A (zh) * | 2017-05-27 | 2017-09-22 | 京东方科技集团股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| WO2018218880A1 (zh) * | 2017-05-27 | 2018-12-06 | 京东方科技集团股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| US11469253B2 (en) | 2017-05-27 | 2022-10-11 | Beijing Boe Technology Development Co., Ltd. | Manufacturing method of array substrate using dry etching processing and wet etching processing, array substrate and display device |
| CN109300840A (zh) * | 2018-09-30 | 2019-02-01 | 京东方科技集团股份有限公司 | 显示基板及其制造方法、显示装置 |
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