CN109920856A - 薄膜晶体管及其制造方法、阵列基板和显示装置 - Google Patents

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Abstract

提供一种薄膜晶体管及其制造方法、阵列基板和显示装置。所述薄膜晶体管形成在基板上，它包括：设置在基板上的有源层，所述有源层具有源极区、漏极区以及位于源极区和漏极区之间的沟道区；设置在所述有源层的远离所述基板一侧的第一栅极；和设置在所述第一栅极的远离所述基板一侧的第二栅极，其中，所述第一栅极的厚度小于所述第二栅极的厚度。

Description

薄膜晶体管及其制造方法、阵列基板和显示装置
技术领域
本发明涉及半导体技术领域，尤其涉及一种薄膜晶体管及其制造方法、包括该薄膜晶体管的阵列基板和显示装置。
背景技术
薄膜晶体管(TFT)用作诸如液晶显示装置(LCD)和有机发光显示装置(OLED)的显示装置中的开关器件和驱动器件。薄膜晶体管的性能受电荷载流子行进所穿过的沟道的材料和状态的影响。
顶栅型薄膜晶体管(Top Gate TFT)比底栅型薄膜晶体管(Bottom Gate TFT)有更优异的性能，包括更小的寄生电容、更大的开态电流、更小的亚阀值摆幅及其更高的稳定性等优点，所以，顶栅型薄膜晶体管得到了越来越广泛的应用。然而，现有的顶栅型薄膜晶体管的制造方法中，会导致晶体管的沟道的长度被显著地缩短，产生短沟道效应。该短沟道效应会引起薄膜晶体管的阈值电压负向漂移，影响薄膜晶体管的稳定性，进而影响显示品质。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种薄膜晶体管及其制造方法、阵列基板和显示装置。
在一个方面，提供一种薄膜晶体管，形成在基板上，所述薄膜晶体管包括：
设置在基板上的有源层，所述有源层具有源极区、漏极区以及位于源极区和漏极区之间的沟道区；
设置在所述有源层的远离所述基板一侧的第一栅极；和
设置在所述第一栅极的远离所述基板一侧的第二栅极，
其中，所述第一栅极的厚度小于所述第二栅极的厚度。
可选地，所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的正投影。
可选地，所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投影完全重合。
可选地，所述第一栅极和所述第二栅极中的任一个在所述基板上的正投影与所述源极区和所述漏极区中的任一个在所述基板上的正投影不重叠。
可选地，所述第一栅极包括适用第一刻蚀液进行刻蚀的第一材料，所述第二栅极包括适用第二刻蚀液进行刻蚀的第二材料，所述第一刻蚀液与所述第二刻蚀液不同。
可选地，所述第一栅极包括适用第三刻蚀液进行刻蚀的第一材料，所述第二栅极包括适用所述第三刻蚀液进行刻蚀的第二材料，所述第三刻蚀液对所述第一材料的刻蚀速率不同于所述第三刻蚀液对所述第二材料的刻蚀速率。
可选地，所述第一栅极包括金属氧化物导电材料，所述第二栅极包括金属导电材料。
可选地，所述第一栅极包括第一金属材料，所述第二栅极包括不同于所述第一金属材料的第二金属材料。
可选地，所述第一栅极的厚度与所述第二栅极的厚度的比值在1/60～1/8范围内。
可选地，所述第一栅极的厚度为
可选地，所述源极区和所述漏极区中的任一个的导电率大于所述沟道区的导电率。
可选地，所述有源层的材料包括氧化物半导体材料、多晶硅半导体材料和非晶硅半导体材料中选择的一种。
可选地，所述薄膜晶体管还可以包括：设置在所述基板与所述有源层之间的遮光层，所述遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影。
在另一方面，还提供一种阵列基板，包括上述任一项所述的薄膜晶体管。
在又一方面，还提供一种显示装置，包括如上所述的阵列基板。
在再一方面，还提供一种制造薄膜晶体管的方法，包括：
在基板上形成有源层；
在所述基板上依次形成第一栅极材料层和第二栅极材料层，所述第一栅极材料层的厚度小于所述第二栅极材料层的厚度；
对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极；和
以所述第一栅极为掩模，对所述有源层执行导体化处理工艺，以使得所述有源层包括源极区、漏极区以及位于所述源极区和所述漏极区之间的沟道区。
可选地，对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺，形成光刻胶图案；
使用第二刻蚀液刻蚀所述第二栅极材料层，以形成第二栅极；和
使用不同于第二刻蚀液的第一刻蚀液刻蚀所述第一栅极材料层，以形成第一栅极。
可选地，对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺，形成光刻胶图案；和
使用第三刻蚀液同时刻蚀所述第二栅极材料层和所述第一栅极材料层，以形成第一栅极和第二栅极，所述第三刻蚀液对所述第一栅极材料层的刻蚀速率不同于所述第三刻蚀液对所述第二栅极材料层的刻蚀速率。
可选地，所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的正投影。
可选地，以所述第一栅极为掩模，对所述有源层执行导体化处理工艺，以使得所述有源层包括源极区、漏极区以及位于所述源极区和所述漏极区之间的沟道区包括：
对所述有源层未被所述第一栅极覆盖的部分执行导体化处理工艺，以使得所述有源层未被所述第一栅极覆盖的部分分别形成源极区和漏极区，所述有源层被所述第一栅极覆盖的部分形成沟道区。
可选地，所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投影完全重合。
可选地，所述第一栅极材料层的厚度与所述第二栅极材料层的厚度的比值在1/60～1/8范围内。
可选地，所述第一栅极材料层的厚度为
通过上述制造方法，制造出的薄膜晶体管的沟道区的实际长度会得到显著增大，避免了沟道长度变短的问题，从而可以避免阈值电压负向漂移、薄膜晶体管的阈值电压的均匀性降低的问题，提升了显示面板的显示质量。
附图说明
通过下文中参照附图对本发明所作的描述，本发明的其它目的和优点将显而易见，并可帮助对本发明有全面的理解。
图1A至图1H示意性示出了根据本公开的一个示例性实施例的薄膜晶体管的制造方法的主要步骤被执行后形成的结构的截面图；
图2是根据本公开的另一示例性实施例的薄膜晶体管的制造方法的流程图；
图3A至图3J示意性示出了根据本公开的另一示例性实施例的薄膜晶体管的制造方法的主要步骤被执行后形成的结构的截面图；
图4是根据本公开实施例的薄膜晶体管的示意截面图；
图5是根据本公开另一实施例的薄膜晶体管的示意截面图；
图6是根据本公开实施例的阵列基板的结构示意图；和
图7是根据本公开实施例的显示装置的结构示意图。
需要注意的是，为了清晰起见，在用于描述本发明的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
这里使用的术语仅是为了描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在此使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
在本文中，如无特别说明，表述“厚度”指的是层或部件在垂直于基板的上表面(在使用状态下，基板的上表面为面对使用者的表面)的方向上的尺寸。
在本文中，表述“以栅极为掩模”或“以第一栅极为掩模”表达的意思是：在进行导体化处理时，栅极或第一栅极起到掩模的作用，使得有源层的未被栅极或第一栅极覆盖的部分被导体化，并且，由于栅极或第一栅极的遮挡，有源层的被栅极或第一栅极覆盖的部分未被导体化。
图1A至图1H示意性示出了根据本公开的一个示例性实施例的薄膜晶体管的制造方法的主要步骤被执行后形成的结构的截面图。下面，结合图1A至图1H来具体描述根据本公开的一个示例性实施例的薄膜晶体管的制造方法。
在步骤S101中，参照图1A，在基板01上形成有源层02。具体地，可以在基板01上沉积半导体材料层，然后通过构图工艺处理该半导体材料层，以形成半导体材料层的图案，即图1A所示的有源层02。
例如，有源层02的材料可以包括氧化物半导体材料、多晶硅半导体材料(例如低温多晶硅)或非晶硅半导体材料。
在步骤S102中，参照图1B，在基板01上形成第一绝缘材料层03’和栅极材料层04’。
例如，第一绝缘材料层03’可以包括氮化硅或氧化硅等绝缘材料。
例如，栅极材料层04’可以包括ITO、IZO等导电材料。
在步骤S103中，参照图1C，在栅极材料层04’上执行构图工艺，以形成栅极04。
具体地，可以在栅极材料层04’上形成光刻胶层，然后通过曝光、显影工艺，形成光刻胶图案06’。接下来，刻蚀栅极材料层04’，例如，可以采用湿法刻蚀工艺刻蚀栅极材料层04’，以形成栅极04。
本领域技术人员应该理解，湿法刻蚀具有各向同性，即，在湿法刻蚀的过程中，在垂直刻蚀材料层的同时，还会对该材料层进行横向刻蚀，并且，横向刻蚀的宽度与垂直刻蚀的深度成一定的比例，通常，横向刻蚀的宽度与垂直刻蚀的深度成正比。具体地，参照图1C，在采用湿法刻蚀工艺刻蚀栅极材料层04’的过程中，不仅沿图1C的垂直方向(即垂直于基板1的上表面的方向)刻蚀栅极材料层04’，还沿图1C的水平方向(即平行于基板1的上表面的方向)刻蚀栅极材料层04’。这样，如图1C所示，形成的栅极04相对于光刻胶图案06’会向内凹，即，栅极04的长度LG0小于光刻胶图案06’的长度LCH0，栅极04在基板01上的正投影落入光刻胶图案06’在基板01上的正投影内。如图1C所示，栅极04在其两侧相对于光刻胶图案06’均向内凹，为了描述方便，将栅极04在其中一侧相对于光刻胶图案06’内凹的尺寸标记为ΔL，该ΔL可以称为刻蚀偏差，栅极04的长度LG0与光刻胶图案06’的长度LCH0存在这样的关系：
LCH0＝LG0+2*ΔL，在上述关系式中，2*ΔL为光刻胶图案06’的长度与栅极04的长度之间的偏差(CD bias)。
为了使得形成的栅极具有良好的导电性，栅极材料层04’需要形成得较厚，这样，在刻蚀栅极材料层04’时，由于刻蚀的各向同性，导致光刻胶图案06’的长度与栅极04的长度之间的偏差(CD bias)会比较大。在一个示例中，栅极材料层04’的厚度可以设置为例如此时，发明人经多次试验发现，光刻胶图案06’的长度与栅极04的长度之间的偏差(CD bias)会高达1.5μm～2.5μm。
在步骤S104中，参照图1D，在第一绝缘材料层03’上执行构图工艺，以形成第一绝缘材料层03’的图案，即形成栅极绝缘层03。例如，可以使用干法刻蚀工艺形成栅极绝缘层03。
在步骤S105中，参照图1E，可以对有源层02的位于栅极04两侧的部分进行导体化处理，以形成源极区022和漏极区023。例如，可以使用包含He的等离子体对有源层02的位于栅极04两侧的部分进行导体化处理，使得有源层02包括源极区022、沟道区021和漏极区023，并且经过导体化处理的源极区022和漏极区023的导电率大于沟道区021的导电率。
如图1E所示，沟道区021为有源层02被栅极04覆盖的部分，即，栅极04在基板01上的正投影覆盖沟道区021在基板01上的正投影。可选地，栅极04在基板01上的正投影与沟道区021在基板01上的正投影完全重合。
在该步骤中，以栅极04为掩模执行导体化处理工艺，被栅极04覆盖的有源层02的部分未被导体化，即仍为半导体；未被栅极04覆盖的有源层02的部分被导体化，形成具有较高导电率的源极区和漏极区。
发明人经研究发现，如上文所述，在刻蚀栅极材料层04’时，由于刻蚀的各向同性，导致光刻胶图案06’的长度与栅极04的长度之间的偏差(CD bias)会比较大，即形成的栅极04的长度比栅极的设计长度短。这样，在以栅极04为掩模执行导体化处理工艺时，被栅极04覆盖的有源层02的部分的长度也较短，所以，形成的沟道区021的长度比沟道区的设计长度短。由于形成的沟道区的长度较短，导致阈值电压负向漂移，最终会影响薄膜晶体管的阈值电压Vth的均匀性，进而降低显示面板的显示质量。
需要说明的是，此处的“设计长度”指的是在设计薄膜晶体管时计算出的沟道区的理论长度。本领域技术人员应该理解，在实际制造薄膜晶体管的过程中，受限于实际的制造工艺，实际制造出的沟道区的长度可能与沟道区的设计长度存在偏差。
根据本公开的一个示例，栅极材料层04’的材料为ITO，栅极材料层04’的厚度为湿法刻蚀栅极材料层04’后，光刻胶图案06’的长度与栅极04的长度之间的偏差(CD bias)会高达1.5μm～2.5μm，相应地，形成的沟道区021的长度比沟道区的设计长度会短1.5μm～2.5μm。所以，形成的沟道区的长度显著减小，导致阈值电压负向漂移，最终会影响薄膜晶体管的阈值电压Vth的均匀性，进而降低显示面板的显示质量。并且，对于高分辨率的显示产品，需要的薄膜晶体管的沟道区的长度一般比较短，例如，沟道区的长度可能要求为2～3μm，如果形成的沟道区的长度的偏差高达1.5μm～2.5μm，那么会对薄膜晶体管的性能产生极大的不利影响，从而不利于高分辨率显示产品的实现。
可选地，根据本公开的示例性实施例的薄膜晶体管的制造方法还可以包括下面的步骤。
在步骤S106中，参照图1F，可以在基板01上沉积覆盖有源层02、栅极绝缘层03、栅极04的层间绝缘层07，并在层间绝缘层07中形成过孔071、072。
在步骤S107中，参照图1G，可以在基板01上沉积源漏极金属层，以在层间绝缘层07的过孔071、072中分别形成导电塞081、091并且在层间绝缘层07上分别形成源极08和漏极09。如图1G所示，源极08通过导电塞081与源极区022电连接，漏极09通过导电塞091与漏极区023电连接。
在步骤S108中，参照图1H所示，可以在基板01上形成覆盖层间绝缘层07、源极08和漏极09的钝化层010。
图2是根据本公开的另一示例性实施例的薄膜晶体管的制造方法的流程图；图3A至图3J示意性示出了根据本公开的另一示例性实施例的薄膜晶体管的制造方法的主要步骤被执行后形成的结构的截面图。下面，结合图2、图3A至图3J来具体描述根据本公开的另一示例性实施例的薄膜晶体管的制造方法。
在步骤S201中，参照图3A，在基板1上形成有源层2。具体地，可以在基板1上沉积半导体材料层，然后通过构图工艺处理该半导体材料层，以形成半导体材料层的图案，即图3A所示的有源层2。为了描述方便，将图3A中所示的有源层2的长度标记为LACT。
例如，基板1可以为刚性基板或柔性基板，诸如玻璃基板或塑料基板。
例如，有源层2的材料可以包括氧化物半导体材料、多晶硅半导体材料(例如低温多晶硅)或非晶硅半导体材料。
可选地，有源层2可以由氧化物半导体形成。例如，有源层2可以包括ZnO基氧化物层。在这种情况下，有源层2还可以包含诸如In或Ga的第III族元素、诸如Sn的第IV族元素、它们的组合或者其它元素。再例如，有源层2可以包括Cu氧化物层(CuBO2层、CuAlO2层、CuGaO2层、CuInO2层等)、Ni氧化物层、掺杂有Ti的Ni氧化物层、掺杂有第I族、第II族和第V族元素中的至少一种的ZnO基氧化物层、掺杂有Ag的ZnO基氧化物层、PbS层、LaCuOS层或者LaCuOSe层。作为一个示例，有源层2可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide，缩写为IGZO)或铟锡锌氧化物(Indium Tin Zinc Oxide，缩写为ITZO)。
在步骤S202中，参照图3B，在基板1上形成覆盖有源层2的第一绝缘材料层3’，然后在第一绝缘材料层3’上形成第一栅极材料层4’和第二栅极材料层5’。
如图3B所示，可以在基板1上依次沉积第一绝缘材料层3’、第一栅极材料层4’和第二栅极材料层5’，并且，第一栅极材料层4’的厚度小于第二栅极材料层5’的厚度。在本文中，层或部件的“厚度”指的是该层或该部件在垂直于基板的上表面的方向上的尺寸，例如，第一栅极材料层4’的厚度和第二栅极材料层5’的厚度分别指的是第一栅极材料层4’和第二栅极材料层5’在图3B所示的垂直方向的尺寸，为了方便描述，将第一栅极材料层4’的厚度和第二栅极材料层5’的厚度分别标记为D1和D2。
在一个示例中，第一栅极材料层4’的厚度可以远小于第二栅极材料层5’的厚度，即，D1＜＜D2，例如，第一栅极材料层4’的厚度与第二栅极材料层5’的厚度的比值可以在1/60～1/8范围内。可选地，第一栅极材料层4’的厚度可以为例如第二栅极材料层5’的厚度可以为例如
需要说明的是，发明人经研究发现，当第一栅极材料层4’的厚度小于时，那么在基板1上形成第一栅极材料层4’时，可能出现第一栅极材料层4’的膜层不均匀的情况，所以第一栅极材料层4’的厚度需要大于等于当第一栅极材料层4’的厚度大于时，那么在刻蚀第一栅极材料层4’时，由于刻蚀的各向同性，导致第一栅极材料层4’的横向刻蚀量会显著增加。
例如，第一绝缘材料层3’可以包括氮化硅或氧化硅等绝缘材料。
例如，第一栅极材料层4’和第二栅极材料层5’可以由导电材料形成。在一个示例中，第一栅极材料层4’可以包括适用第一刻蚀液进行刻蚀的第一材料，第二栅极材料层5’可以包括适用第二刻蚀液进行刻蚀的第二材料，第一刻蚀液与第二刻蚀液不同。例如，第一栅极材料层4’可以包括金属氧化物导电材料，第二栅极材料层5’可以包括金属导电材料。具体地，第一栅极材料层4’可以包括ITO、IZO等材料，第一刻蚀液的成分可以包括HNO3、H2SO4和CH3COOH，第二栅极材料层5’可以包括Cu等材料，第二刻蚀液的成分可以包括H2O2。
可选地，第一栅极材料层4’可以包括适用第三刻蚀液进行刻蚀的第一材料，第二栅极材料层5’可以包括适用第三刻蚀液进行刻蚀的第二材料，第三刻蚀液对第一材料的刻蚀速率不同于第三刻蚀液对第二材料的刻蚀速率。例如，第一栅极材料层4’可以包括第一金属材料，第二栅极材料层5’可以包括不同于第一金属材料的第二金属材料。具体地，第一栅极材料层4’可以包括Al，第二栅极材料层5’可以包括Cu，第三刻蚀液的成分可以包括H2O2，并且包括H2O2的第三刻蚀液对Al和Cu具有不同的刻蚀速率。
在本公开的实施例中，在基板1上形成第一绝缘材料层3’、第一栅极材料层4’和第二栅极材料层5’之后，可以通过构图工艺，来形成薄膜晶体管的叠层结构，该叠层结构包括堆叠设置在基板1上的栅极绝缘层3、第一栅极4和第二栅极5。
具体地，在步骤S203中，参照图3C，在第二栅极材料层5’上形成光刻胶图案6’。例如，可以在第二栅极材料层5’上形成光刻胶，然后通过曝光、显影工艺，来形成光刻胶图案6’。
光刻胶图案6’的位置与有源层2中待形成的沟道区(下文中将详细描述)的位置对应，具体地，光刻胶图案6’在基板1上的正投影覆盖待形成的沟道区在基板1上的正投影。如图3C所示，将光刻胶图案6’的长度标记为LCH，该长度LCH与待形成的沟道区的设计长度相等。需要说明的是，此处的“设计长度”指的是在设计薄膜晶体管时计算出的沟道区的理论长度。本领域技术人员应该理解，在实际制造薄膜晶体管的过程中，受限于实际的制造工艺，实际制造出的沟道区的长度可能与沟道区的设计长度存在偏差。
在步骤S204中，参照图3D，刻蚀第二栅极材料层5’，以形成第二栅极5。
在步骤S205中，参照图3E，刻蚀第一栅极材料层4’，以形成第一栅极4。
例如，可以通过湿法刻蚀工艺，分别刻蚀第二栅极材料层5’和第一栅极材料层4’，以分别形成第二栅极5和第一栅极4。
例如，可以使用第二刻蚀液刻蚀第二栅极材料层5’，使用第一刻蚀液刻蚀第一栅极材料层4’，并且第二刻蚀液不能刻蚀第一栅极材料层4’。
再例如，可以使用第三刻蚀液同时刻蚀第二栅极材料层5’和第一栅极材料层4’，但是，第三刻蚀液对第二栅极材料层5’和第一栅极材料层4’具有不同的刻蚀速率。
在本实施例中，如上文所述，由于刻蚀的各向同性，形成的第一栅极4和第二栅极5相对于光刻胶图案6’均会向内凹，即，第一栅极4和第二栅极5均会具有刻蚀偏差。为了描述方便，将第一栅极4的长度标记为L1，第一栅极4的刻蚀偏差记为ΔL1，将第二栅极5的长度标记为L2，第二栅极5的刻蚀偏差记为ΔL2，如图3D和图3E所示。由于第一栅极材料层4’的厚度小于第二栅极材料层5’的厚度，所以，第一栅极4的刻蚀偏差ΔL1会小于第二栅极5的刻蚀偏差ΔL2，即ΔL1＜ΔL2。相应地，第一栅极4的长度大于第二栅极5的长度，即L1＞L2。
在步骤S206中，参照图3F，在第一绝缘材料层3’上执行构图工艺，以形成第一绝缘材料层3’的图案，即形成栅极绝缘层3。例如，可以采用干法刻蚀工艺刻蚀第一绝缘材料层3’，以形成栅极绝缘层3。
在步骤S207中，参照图3G，可以对有源层2的位于栅极两侧的部分进行导体化处理，以形成源极区22和漏极区23。
可选地，所述导体化处理可以包括等离子处理、退火处理、光照处理或离子掺杂等导体化处理工艺。
例如，可以使用单一气体等离子体(例如，氦(He)等离子体、氩(Ar)等离子体、氙(Xe)等离子体、氢(H)等离子体)或混合气体等离子体(例如，含有SF6和O2的混合气体等离子体)对有源层2的位于栅极两侧的部分进行导体化处理，即，对有源层2未被栅极覆盖的部分进行导体化处理，以提高有源层2未被栅极覆盖的部分的导电率。
再例如，可以采用真空退火处理对有源层2未被栅极覆盖的部分进行导体化处理，以提高有源层2未被栅极覆盖的部分的导电率。
又例如，可以使用预定光源(例如紫外光)照射例如由氧化物半导体形成的有源层2，此时，有源层2未被栅极覆盖的部分被进行导体化处理，具体地，价带顶的电子吸收预定光源的能量可以被激发到导带，使得价带顶形成空穴层，导带底形成电子层，这样，有源层2未被栅极覆盖的部分的导电率得以提高。
再例如，可以对有源层2未被栅极覆盖的部分进行离子掺杂，以提高有源层2未被栅极覆盖的部分的导电率。
在本实施例中，可以使用导体化处理工艺对有源层2的位于栅极4两侧的部分(即未被栅极覆盖的部分)进行导体化处理，使得有源层2包括源极区22、沟道区21和漏极区23，如图3G所示，并且经过导体化处理的源极区22和漏极区23的导电率大于沟道区21的导电率。
由于第一栅极4的长度大于第二栅极5的长度，所以，在该步骤中，实际上是以第一栅极4为掩模执行导体化处理工艺，被第一栅极4覆盖的有源层2的部分未被导体化，即仍为半导体，该部分形成沟道区21；未被第一栅极4覆盖的有源层2的部分被导体化，分别形成具有较高导电率的源极区22和漏极区23。
第一栅极4的刻蚀偏差ΔL1小于第二栅极5的刻蚀偏差ΔL2，例如，第一栅极4的刻蚀偏差ΔL1远小于第二栅极5的刻蚀偏差ΔL2。由于实际上是以第一栅极4为掩模形成沟道区21，所以，形成的沟道区21的实际长度LCH’与光刻胶图案6’的长度LCH(即沟道区的设计长度)存在如下关系：
LCH’＝LCH-2*ΔL1，
由于第一栅极材料层4’的厚度可以形成得较小，所以第一栅极4的刻蚀偏差ΔL1可以形成得较小。这样，形成的沟道区21的实际长度LCH’可以接近于光刻胶图案6’的长度LCH(即沟道区的设计长度)。
根据本公开的另一个示例，第一栅极材料层04’的厚度为第一栅极材料层04’的材料为ITO，用于刻蚀第一栅极材料层04’的第一刻蚀液的主要成分包括HNO3、H2SO4和CH3COOH；第二栅极材料层05’的厚度为第二栅极材料层5’的材料包括Cu，用于刻蚀第二栅极材料层5’的第二刻蚀液的主要成分包括H2O2。此时，湿法刻蚀后形成的第一栅极4的刻蚀偏差ΔL1小于0.5μm，湿法刻蚀后形成的第二栅极5的刻蚀偏差ΔL2小于2.5μm，由此可见，第一栅极4的刻蚀偏差ΔL1远小于第二栅极5的刻蚀偏差ΔL2。
所以，与根据图1所示的实施例的制造方法相比，在图2、图3A～3G所示的实施例的制造方法中，形成的沟道区21的实际长度会得到显著增大，避免了沟道长度变短的问题，从而可以避免阈值电压负向漂移、薄膜晶体管的阈值电压Vth的均匀性降低的问题，提升了显示面板的显示质量。特别有利地，在本实施例中，形成的薄膜晶体管的沟道长度不会显著减小，从而易于实现高分辨率的显示产品。
并且，在根据本公开实施例的制造方法中，利用栅极或第一栅极作为掩模进行导体化处理，以形成沟道区，即利用栅极自对准工艺形成沟道区。如图3G所示，源极区22和漏极区23中的任一个在基板1上的正投影与第一栅极4和第二栅极5中的任一个在基板1上的正投影不重叠。这样，避免了寄生电容的增大，从而提高了薄膜晶体管的性能。
可选地，根据本公开的另一示例性实施例的薄膜晶体管的制造方法还可以包括下面的步骤。
在步骤S208中，参照图3H，可以在基板1上沉积覆盖有源层2、栅极绝缘层3、栅极4、5的层间绝缘层7，并在层间绝缘层7中形成过孔71、72。
在步骤S209中，参照图3I，可以在基板1上沉积源漏极金属层，以在层间绝缘层7的过孔71、72中分别形成导电塞81、91并且在层间绝缘层7上分别形成源极8和漏极9。如图3I所示，源极8通过导电塞81与源极区22电连接，漏极9通过导电塞91与漏极区23电连接。
在步骤S210中，参照图3J所示，可以在基板1上形成覆盖层间绝缘层7、源极8和漏极9的钝化层10。
图4是图3所示的制造方法制造出的薄膜晶体管的截面示意图。如图4所示，薄膜晶体管40具有顶栅型薄膜晶体管的结构，它形成在基板1上，具体包括：设置在基板1上的有源层2，有源层2具有源极区22、漏极区23以及位于源极区22和漏极区23之间的沟道区21；设置在有源层2的远离基板1一侧的栅极绝缘层3；设置在栅极绝缘层3的远离基板1一侧的第一栅极4；和设置在第一栅极4的远离基板1一侧的第二栅极5。
如图4所示，第一栅极4的厚度小于第二栅极5的厚度。可选地，第一栅极4的厚度可以远小于第二栅极5的厚度，例如，第一栅极4的厚度与第二栅极5的厚度的比值可以在1/60～1/8范围内。可选地，第一栅极4的厚度可以为例如第二栅极5的厚度可以为例如在本公开的实施例中，第一栅极4主要用于在导体化处理中起遮挡作用，例如，可以防止在导体化处理中的等离子体扩散到沟道区中，所以，第一栅极4的厚度可以较小，甚至可以小至
需要说明的是，发明人经研究发现，当第一栅极4的厚度小于时，那么在基板1上形成第一栅极材料层4’时，可能出现第一栅极材料层4’的膜层不均匀的情况，所以第一栅极4的厚度需要大于等于
第一栅极4和第二栅极5可以由导电材料形成。在一个示例中，第一栅极4可以包括适用第一刻蚀液进行刻蚀的第一材料，第二栅极5可以包括适用第二刻蚀液进行刻蚀的第二材料，第一刻蚀液与第二刻蚀液不同。例如，第一栅极4可以包括金属氧化物导电材料，第二栅极5可以包括金属导电材料。具体地，第一栅极4可以包括ITO、IZO等材料，第一刻蚀液的成分可以包括HNO3、H2SO4和CH3COOH，第二栅极5可以包括Cu等材料，第二刻蚀液的成分可以包括H2O2。
可选地，第一栅极4可以包括适用第三刻蚀液进行刻蚀的第一材料，第二栅极5可以包括适用第三刻蚀液进行刻蚀的第二材料，第三刻蚀液对第一材料的刻蚀速率不同于第三刻蚀液对第二材料的刻蚀速率。例如，第一栅极4可以包括第一金属材料，第二栅极5可以包括不同于第一金属材料的第二金属材料。具体地，第一栅极4可以包括Al，第二栅极5可以包括Cu，第三刻蚀液的成分可以包括H2O2，并且包括H2O2的第三刻蚀液对Al和Cu具有不同的刻蚀速率。
进一步参照图4，第一栅极4的长度L1大于第二栅极5的长度L2，即，第一栅极4在基板1上的正投影覆盖第二栅极5在基板1上的正投影。在本公开的实施例中，形成第一栅极4时的刻蚀偏差小于形成第二栅极5时的刻蚀偏差，所以，第一栅极4的长度L1大于第二栅极5的长度L2。这样，在以栅极为掩模进行导体化处理时，可以使得形成的沟道区的长度不会显著减小，从而可以避免短沟道效应导致的薄膜晶体管的阈值电压Vth不均匀等问题。
进一步地，第一栅极4在基板1上的正投影可以覆盖沟道区21在基板1上的正投影，例如，第一栅极4在基板1上的正投影与沟道区21在基板1上的正投影重合。沟道区21在基板1上的正投影覆盖第二栅极5在基板1上的正投影。在本公开的实施例中，以第一栅极4为掩模对有源层2进行导体化处理以形成沟道区21，可以使得形成的沟道区的长度不会显著减小，从而可以避免短沟道效应导致的各种问题，并且有利于实现高分辨率的显示产品。
如图4所示，源极区22和漏极区23均不与第一栅极4或第二栅极5叠置，即，第一栅极4和第二栅极5中的任一个在基板1上的正投影与源极区22和漏极区23中的任一个在基板1上的正投影不重叠。这样，避免了寄生电容的增大，从而提高了薄膜晶体管的性能。
有源层2的材料可以包括氧化物半导体材料、多晶硅半导体材料(例如低温多晶硅)或非晶硅半导体材料。
例如，所述氧化物半导体材料可以包括ZnO基氧化物层。在这种情况下，有源层2还可以包含诸如In或Ga的第III族元素、诸如Sn的第IV族元素、它们的组合或者其它元素。再例如，有源层2可以包括Cu氧化物层(CuBO2层、CuAlO2层、CuGaO2层、CuInO2层等)、Ni氧化物层、掺杂有Ti的Ni氧化物层、掺杂有第I族、第II族和第V族元素中的至少一种的ZnO基氧化物层、掺杂有Ag的ZnO基氧化物层、PbS层、LaCuOS层或者LaCuOSe层。作为一个示例，有源层2可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide，缩写为IGZO)或铟锡锌氧化物(Indium Tin Zinc Oxide，缩写为ITZO)。
如图4所示，栅极绝缘层3位于有源层2与第一栅极4之间，并且栅极绝缘层3在基板1上的正投影覆盖沟道区21在基板1上的正投影。栅极绝缘层3用于隔离有源层2(特别是沟道区21)与第一栅极4。
例如，如图4所示，源极区22和漏极区23均与沟道区21共面，但不与沟道区21叠置。再例如，源极区22和漏极区23中的任一个的导电率可以大于沟道区21的导电率。
参照图4，薄膜晶体管40还可以包括覆盖有源层2、栅极绝缘层3、栅极4、5的层间绝缘层7；位于层间绝缘层7中的导电塞81、91；位于层间绝缘层7上的源极8和漏极9；和覆盖层间绝缘层7、源极8和漏极9的钝化层10。
源极8和漏极9分别连接至源极区22和漏极区23，通过将源极区22和漏极区23中的任一个的导电率设置为大于沟道区21的导电率，可以提高源极、漏极的欧姆接触能力。
图5是根据本公开的另一示例性实施例的薄膜晶体管的截面示意图。图5示出的薄膜晶体管具有与图4示出的薄膜晶体管大致相同的结构，下面将重点描述二者的不同之处。
如图5所示，薄膜晶体管50形成在基板1上，具体包括：设置在基板1上的遮光层11；设置在基板1上且覆盖遮光层11的第三绝缘层12；设置在第三绝缘层12的远离基板1一侧的有源层2，有源层2具有源极区22、漏极区23以及位于源极区22和漏极区23之间的沟道区21；设置在有源层2的远离基板1一侧的栅极绝缘层3；设置在栅极绝缘层3的远离基板1一侧的第一栅极4；和设置在第一栅极4的远离基板1一侧的第二栅极5。
例如，遮光层11可以由金属材料制成，诸如Mo、Al等金属，也可以由无机材料制成。
如图5所示，遮光层11在基板1上的正投影可以完全覆盖沟道区21在基板1上的正投影。通过设置该遮光层，可以保护沟道区不受背光或其他环境光的影响，提高薄膜晶体管的稳定性。
可选地，本公开的实施例还提供一种阵列基板。例如，如图6所示，阵列基板60包括基板1和设置在基板1上的多个薄膜晶体管61。所述多个薄膜晶体管61中的至少一个可以为上述任一实施例中描述的薄膜晶体管。
可选地，本公开的实施例还提供一种显示装置，该显示装置可以包括上述阵列基板，上述阵列基板又包括上述任一种薄膜晶体管。所述显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的薄膜晶体管相同的有益效果。如图7所示，示意性示出了显示装置为智能手机的示例。
虽然本发明总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本发明的范围以权利要求和它们的等同物限定。

Claims (21)

1.一种薄膜晶体管，形成在基板上，所述薄膜晶体管包括：
设置在基板上的有源层，所述有源层具有源极区、漏极区以及位于源极区和漏极区之间的沟道区；
设置在所述有源层的远离所述基板一侧的第一栅极；和
设置在所述第一栅极的远离所述基板一侧的第二栅极，
其中，所述第一栅极的厚度小于所述第二栅极的厚度。
2.根据权利要求1所述的薄膜晶体管，其中，所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的正投影。
3.根据权利要求1或2所述的薄膜晶体管，其中，所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投影完全重合。
4.根据权利要求3所述的薄膜晶体管，其中，所述第一栅极和所述第二栅极中的任一个在所述基板上的正投影与所述源极区和所述漏极区中的任一个在所述基板上的正投影不重叠。
5.根据权利要求1、2或4所述的薄膜晶体管，其中，所述第一栅极包括适用第一刻蚀液进行刻蚀的第一材料，所述第二栅极包括适用第二刻蚀液进行刻蚀的第二材料，所述第一刻蚀液与所述第二刻蚀液不同；或者，
其中，所述第一栅极包括适用第三刻蚀液进行刻蚀的第一材料，所述第二栅极包括适用所述第三刻蚀液进行刻蚀的第二材料，所述第三刻蚀液对所述第一材料的刻蚀速率不同于所述第三刻蚀液对所述第二材料的刻蚀速率。
6.根据权利要求5所述的薄膜晶体管，其中，所述第一栅极包括金属氧化物导电材料，所述第二栅极包括金属导电材料；或者，
其中，所述第一栅极包括第一金属材料，所述第二栅极包括不同于所述第一金属材料的第二金属材料。
7.根据权利要求1、2、4或6所述的薄膜晶体管，其中，所述第一栅极的厚度与所述第二栅极的厚度的比值在1/60～1/8范围内。
8.根据权利要求7所述的薄膜晶体管，其中，所述第一栅极的厚度为
9.根据权利要求1、2、4、6或8所述的薄膜晶体管，其中，所述源极区和所述漏极区中的任一个的导电率大于所述沟道区的导电率。
10.根据权利要求1、2、4、6或8所述的薄膜晶体管，其中，所述有源层的材料包括氧化物半导体材料、多晶硅半导体材料和非晶硅半导体材料中选择的一种。
11.根据权利要求1、2、4、6或8所述的薄膜晶体管，还包括：设置在所述基板与所述有源层之间的遮光层，所述遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影。
12.一种阵列基板，包括上述任一项权利要求所述的薄膜晶体管。
13.一种显示装置，包括权利要求12所述的阵列基板。
14.一种制造薄膜晶体管的方法，包括：
在基板上形成有源层；
在所述基板上依次形成第一栅极材料层和第二栅极材料层，所述第一栅极材料层的厚度小于所述第二栅极材料层的厚度；
对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极；和
以所述第一栅极为掩模，对所述有源层执行导体化处理工艺，以使得所述有源层包括源极区、漏极区以及位于所述源极区和所述漏极区之间的沟道区。
15.根据权利要求14所述的方法，其中，对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺，形成光刻胶图案；
使用第二刻蚀液刻蚀所述第二栅极材料层，以形成第二栅极；和
使用不同于第二刻蚀液的第一刻蚀液刻蚀所述第一栅极材料层，以形成第一栅极。
16.根据权利要求14所述的方法，其中，对所述第一栅极材料层和所述第二栅极材料层执行构图工艺，以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺，形成光刻胶图案；和
使用第三刻蚀液同时刻蚀所述第二栅极材料层和所述第一栅极材料层，以形成第一栅极和第二栅极，所述第三刻蚀液对所述第一栅极材料层的刻蚀速率不同于所述第三刻蚀液对所述第二栅极材料层的刻蚀速率。
17.根据权利要求14-16中任一项所述的方法，其中，所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的正投影。
18.根据权利要求17所述的方法，其中，以所述第一栅极为掩模，对所述有源层执行导体化处理工艺，以使得所述有源层包括源极区、漏极区以及位于所述源极区和所述漏极区之间的沟道区包括：
对所述有源层未被所述第一栅极覆盖的部分执行导体化处理工艺，以使得所述有源层未被所述第一栅极覆盖的部分分别形成源极区和漏极区，所述有源层被所述第一栅极覆盖的部分形成沟道区。
19.根据权利要求18所述的方法，其中，所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投影完全重合。
20.根据权利要求17所述的方法，其中，所述第一栅极材料层的厚度与所述第二栅极材料层的厚度的比值在1/60～1/8范围内。
21.根据权利要求20所述的方法，其中，所述第一栅极材料层的厚度为
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244109A (zh) * 2020-01-17 2020-06-05 深圳市华星光电半导体显示技术有限公司 像素驱动电路及其制作方法
WO2020173187A1 (zh) * 2019-02-27 2020-09-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
CN113707725A (zh) * 2021-08-27 2021-11-26 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1598677A (zh) * 2000-03-27 2005-03-23 株式会社半导体能源研究所 半导体显示器件及其制作方法
US9653487B2 (en) * 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
CN106898551A (zh) * 2015-12-21 2017-06-27 三星显示有限公司 制造薄膜晶体管的方法、薄膜晶体管基板和平板显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW418539B (en) * 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
JP4372943B2 (ja) * 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100485531B1 (ko) 2002-04-15 2005-04-27 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터와 그 제조방법
TW201338102A (zh) * 2012-03-14 2013-09-16 Wintek Corp 主動元件及主動元件陣列基板
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
KR102465381B1 (ko) * 2015-12-14 2022-11-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105789117B (zh) 2016-03-23 2019-02-01 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN105702687A (zh) * 2016-04-13 2016-06-22 武汉华星光电技术有限公司 Tft基板及其制作方法
CN106684155B (zh) 2017-01-05 2021-03-30 京东方科技集团股份有限公司 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
TWI653747B (zh) * 2017-07-25 2019-03-11 友達光電股份有限公司 陣列基板及其製造方法
CN107818988A (zh) 2017-09-27 2018-03-20 武汉华星光电半导体显示技术有限公司 柔性显示面板及其制作方法
CN109920856B (zh) 2019-02-27 2021-03-19 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1598677A (zh) * 2000-03-27 2005-03-23 株式会社半导体能源研究所 半导体显示器件及其制作方法
US9653487B2 (en) * 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
CN106898551A (zh) * 2015-12-21 2017-06-27 三星显示有限公司 制造薄膜晶体管的方法、薄膜晶体管基板和平板显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020173187A1 (zh) * 2019-02-27 2020-09-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
US11342431B2 (en) 2019-02-27 2022-05-24 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate and display device
CN111244109A (zh) * 2020-01-17 2020-06-05 深圳市华星光电半导体显示技术有限公司 像素驱动电路及其制作方法
CN111244109B (zh) * 2020-01-17 2022-12-23 深圳市华星光电半导体显示技术有限公司 像素驱动电路及其制作方法
CN113707725A (zh) * 2021-08-27 2021-11-26 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN113707725B (zh) * 2021-08-27 2023-09-22 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置

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