KR19990056811A - 다결정실리콘 박막트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 에지 영향(edge effect)을 제거하여 우수한 특성을 갖는 다결정실리콘 박막트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 이와같은 목적을 달성하기 위한 본 발명 다결정실리콘 박막트랜지스터 제조방법은 절연성 기판의 일부를 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝하는 공정과, 다결정실리콘의 활성층을 형성한 다음 평탄화막을 도포하여 평탄화하는 공정과, 상기 다결정실리콘을 완전한 섬모양으로 패터닝하는 공정과, 게이트 절연막을 형성한 다음 게이트 전극 물질을 증착 및 패터닝하여 게이트 전극을 형성하는 공정과, 상기 다결정실리콘 내에 소스 및 드레인의 불순물 영역을 형성하는 공정과, 상기 절연성 기판의 전면에 층간절연막을 형성한 다음, 상기 소스 및 드레인의 불순물 영역 상부의 층간절연막과 게이트 절연막의 일부분을 제거하여 메탈 컨택홀을 형성하는 공정과, 메탈을 증착 및 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

다결정실리콘 박막트랜지스터 및 그 제조방법

본 발명은 다결정실리콘 박막트랜지스터에 관한 것으로, 특히 에지 영향(edge effect)을 제거하여 우수한 디바이스 특성을 갖는 다결정실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.

첨부도면을 참조로 하여 종래 다결정실리콘 박막트랜지스터의 제조기술에 대해 설명하면 다음과 같다.

도 1은 일반적인 다결정실리콘 박막트랜지스터의 평면도이고, 도 2(a) 내지 도 2(e)는 도 1의 Ⅰ-Ⅰ 선상을 따라 종래 다결정실리콘 박막트랜지스터의 제조방법을 나타낸 공정단면도이며, 도 3은 종래 기술에 따른 도 1의 Ⅱ-Ⅱ 선상의 구조단면도이다.

먼저, 도 2(a)에 도시한 바와 같이 유리나 수정(quartz)과 같은 절연성 기판(1) 위에 활성층으로 사용할 다결정실리콘(2)을 형성한 후 섬(island)모양으로 패터닝한다.

그런 다음, 도 2(b)에 도시한 바와 같이 게이트 절연막(3)을 형성한 다음 게이트 전극 물질(4)을 증착 및 패터닝하여 게이트 전극(4)을 형성한다.

이후, 도 2(c)에 도시한 바와 같이 다결정실리콘(2) 내에 불순물(B 또는 P)을 이온주입하고 열처리로 활성화하여 다결정실리콘(2) 내에 소스(5) 및 드레인(6)의 불순물 영역을 형성한다.

이어서, 도 2(d)에 도시한 바와 같이 절연성 기판(1) 전면에 층간절연막(7)을 형성한 후, 소스(5) 및 드레인(6) 영역 상부의 층간절연막(7)과 게이트 절연막(3)의 일부분을 제거하여 메탈 컨택홀(8)을 형성한다.

마지막으로, 메탈(9)을 증착 및 패터닝함으로써 다결정실리콘 박막트랜지스터 제조공정을 완료한다.

그러나, 도 3에서 알 수 있는 바와 같이 다결정실리콘 에지 부분의 게이트 절연막(3)이 다른 부분보다 얇기 때문에 게이트 절연막(3)의 절연특성이 나빠진다. 그리고 에지 부분의 게이트 절연막(3)이 얇기 때문에 게이트 전압이 가해졌을 때 에지 부분이 먼저 턴온되어 디바이스의 특성이 왜곡되는 악영향이 생긴다. 특히, 이러한 에지 영향으로 인하여 0V의 게이트 전압에서 흐르는 드레인 전류의 양이 증가되어 회로 구성에도 문제가 된다.

본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 다결정실리콘 에지 부분의 절연막의 두께를 에지 부분이 아닌 부분과 동일하게 또는 그 이상으로 형성하여 디바이스의 특성왜곡 현상을 방지하도록 한 다결정실리콘 박막트랜지스터 및 그 제조방법을 제공하는 데에 그 목적이 있다.

도 1은 일반적인 다결정실리콘 박막트랜지스터의 평면도.

도 2(a) 내지 도 2(e)는 종래 다결정실리콘 박막트랜지스터의 제조방법을 나타낸 공정단면도.

도 3은 종래 기술에 따른 도 1의 Ⅱ-Ⅱ 선상의 구조단면도.

도 4(a) 내지 도 4(g)는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제 1 제조방법을 나타낸 공정단면도.

도 5(a) 내지 도 5(g)는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제 2 제조방법을 나타낸 공정단면도.

도 6은 본 발명에 의한 도 1의 Ⅱ-Ⅱ선상의 구조단면도.

도 7은 에지 영향의 유무에 따른 다결정실리콘 박막트랜지스터의 특성을 비교하여 나타낸 도.

*도면의 주요부분에 대한 부호의 설명*

11 : 절연성 기판 12 : 다결정실리콘

13 : 게이트 절연막 14 : 게이트 전극

15 : 소스 16 : 드레인

17 : 층간절연막 18 : 메탈 컨택홀

19 : 메탈 20 : 평탄화막

상기와 같은 목적을 달성하기 위한 본 발명 다결정실리콘 박막트랜지스터는, 섬모양으로 식각된 절연성 기판의 내부에 형성되며 소스 및 드레인의 불순물 영역을 포함하는 다결정실리콘의 활성층과, 상기 활성층 위에 게이트 절연막을 형성한 다음 패터닝되어 형성되는 게이트 전극과, 상기 절연성 기판의 전면에 형성된 층간절연막 사이의 컨택홀에 형성되는 메탈을 포함하여 구성된다.

상기와 같은 구조를 이루기 위한 본 발명 다결정실리콘 박막트랜지스터의 제 1 제조방법은, 절연성 기판의 일부를 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝하는 공정과, 다결정실리콘의 활성층을 형성한 다음 평탄화막을 도포하여 평탄화하는 공정과, 상기 다결정실리콘을 완전한 섬모양으로 패터닝하는 공정과, 게이트 절연막을 형성한 다음 게이트 전극 물질을 증착 및 패터닝하여 게이트 전극을 형성하는 공정과, 상기 다결정실리콘 내에 소스 및 드레인의 불순물 영역을 형성하는 공정과, 상기 절연성 기판의 전면에 층간절연막을 형성한 다음, 상기 소스 및 드레인의 불순물 영역 상부의 층간절연막과 게이트 절연막의 일부분을 제거하여 메탈 컨택홀을 형성하는 공정과, 메탈을 증착 및 패터닝하는 공정을 포함하여 이루어진다.

또한, 상기와 같은 구조를 이루기 위한 본 발명 다결정실리콘 박막트랜지스터의 제 2 제조방법은, 절연성 기판의 일부를 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝하는 공정과, 다결정실리콘의 활성층을 형성한 다음 평탄화막을 도포하여 평탄화하는 공정과, 상기 다결정실리콘을 패터닝하는 공정과, 남아있는 상기 평탄화막을 제거한 다음 게이트 절연막을 형성하고 게이트 전극 물질을 증착 및 패터닝하여 게이트 전극을 형성하는 공정과, 상기 다결정실리콘 내에 소스 및 드레인의 불순물 영역을 형성하는 공정과, 상기 절연성 기판의 전면에 층간절연막을 형성한 다음, 상기 소스 및 드레인의 불순물 영역 상부의 층간절연막과 게이트 절연막의 일부분을 제거하여 메탈 컨택홀을 형성하는 공정과, 메탈을 증착 및 패터닝하는 공정을 포함하여 이루어진다.

이와같은 본 발명을 첨부도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.

도 4(a) 내지 도 4(g)는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제 1 제조방법을 나타낸 공정단면도이고, 도 5(a) 내지 도 5(g)는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제 2 제조방법을 나타낸 공정단면도이며, 도 6은 본 발명에 의한 도 1의 Ⅱ-Ⅱ 선상의 구조단면도이고, 도 7은 에지 영향의 유무에 따른 다결정실리콘 박막트랜지스터의 특성을 비교하여 나타낸 도이다.

먼저, 도 4를 참조로 하여 본 발명에 의한 다결정실리콘 박막트랜지스터의 제 1 제조방법에 대해 설명하면 다음과 같다.

처음으로, 도 4(a)에 도시한 바와 같이 유리나 수정과 같은 절연성 기판(11)을 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝 한다. 이때, 식각되는 두께는 이후에 형성될 활성층의 두께와 같게 한다.

이후, 도 4(b)에 도시한 바와 같이 활성층으로 사용되는 다결정실리콘(12)과 같은 반도체물질을 형성하고, 그 위에 SOG(Silicon On Glass)와 같은 평탄화막(20)을 도포하여 평탄화시킨다.

그런 다음, 도 4(c)에 도시한 바와 같이 식각공정으로 다결정실리콘(12)을 완전한 섬모양으로 패터닝한다. 이때, 평탄화막(20)으로 절연성 기판(11)이 평탕화되어 있기 때문에 식각공정이 진행될 때 절연성 기판(11)의 단차로 인해 높은 부분에 형성된 다결정실리콘(12)이 낮은 부분에 형성된 다결정실리콘(12) 보다 먼저 식각되기 때문에 다결정실리콘(12)을 섬모양으로 패터닝할 수 있다.

이어서, 도 4(d)에 도시한 바와 같이 게이트 절연막(13)을 형성한 다음 게이트 전극 물질(14)을 증착 및 패터닝하여 게이트 전극(14)을 형성한다. 이때, 게이트 절연막(13)은 저압화학기상증착(LPCVD) 또는 플라즈막화학기상증착(PECVD)과 같은 화학기상증착법으로 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN_x)을 증착하여 형성한다.

그런 다음, 디바이스의 소스 및 드레인 영역을 정의하기 위하여, 도 4(e)에 도시한 바와 같이 다결정실리콘(12) 내에 불순물(B 또는 P)을 이온주입하고 열처리로 활성화하여 다결정실리콘(12) 내에 소스(15) 및 드레인(16)의 불순물 영역을 형성한다.

이후, 도 4(f)에 도시한 바와 같이 절연성 기판(11)의 전면에 층간절연막(17)을 형성한 후, 소스(15) 및 드레인(16) 영역 상부의 층간절연막(17)과 게이트 절연막(13)의 일부분을 제거하여 메탈 컨택홀(18)을 형성한다.

마지막으로, 도 4(g)에 도시한 바와 같이 메탈(19)을 증착 및 패터닝함으로써 다결정실리콘 박막트랜지스터 제조공정을 완료한다.

한편, 도 5를 참조하여 본 발명에 의한 다결정실리콘 박막트랜지스터의 제 2 제조방법을 설명하면 다음과 같다.

먼저, 도 5(a)에 도시한 바와 같이 유리나 수정과 같은 절연성 기판(11)을 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝 한다. 이때, 식각되는 두께는 이후에 형성될 활성층의 두께보다 조금 더 크게한다.

이후, 도 5(b)에 도시한 바와 같이 활성층으로 사용되는 다결정실리콘(12)과 같은 반도체물질을 형성하고, 그 위에 SOG(Silicon On Glass)와 같은 평탄화막(20)을 도포하여 평탄화시킨다.

그런 다음, 도 5(c)에 도시한 바와 같이 식각공정으로 다결정실리콘(12)을 패터닝한다. 이때, 다결정실리콘(12)은 완전한 섬모양으로 패터닝되지 않고 단차가 높은 부분에 형성된 다결정실리콘(12)의 일부분이 약 20 내지 40nm 정도 남아있게 한다.

이어서, 도 5(d)에 도시한 바와 같이 불산 등을 사용하여 남아있는 평탄화막(20)을 제거하고 다결정실리콘(12)의 일부를 산화시켜 게이트 절연막(13)을 형성한다. 이때, 단차가 높은 부분에 남아있던 다결정실리콘(12)이 완전히 산화될 수 있도록 해야 한다. 그리고, 게이트 전극 물질(14)을 증착 및 패터닝하여 게이트 전극(14)을 형성한다.

다음으로, 디바이스의 소스 및 드레인 영역을 정의하기 위하여, 도 5(e)에 도시한 바와 같이 다결정실리콘(12) 내에 불순물(B 또는 P)을 이온주입하고 열처리로 활성화하여 다결정실리콘(12) 내에 소스(15) 및 드레인(16)의 불순물 영역을 형성한다.

이후, 도 5(f)에 도시한 바와 같이 절연성 기판(11)의 전면에 층간절연막(17)을 형성한 후, 소스(15) 및 드레인(16) 영역 상부의 층간절연막(17)과 게이트 절연막(13)의 일부분을 제거하여 메탈 컨택홀(18)을 형성한다.

마지막으로, 도 5(g)에 도시한 바와 같이 메탈(19)을 증착 및 패터닝함으로써 다결정실리콘 박막트랜지스터 제조공정을 완료한다.

도 6의 구조단면도에서 알 수 있듯이, 다결정실리콘(12)의 에지 부분에 형성되는 게이트 절연막(13)의 두께를 종래에 비해 훨씬 두껍게 형성할 수 있기 때문에 에지 부분에 대한 영향을 완전히 제거할 수 있다.

또한, 도 7의 에지 영향의 유무에 따른 다결정실리콘 박막트랜지스터의 특성을 비교도에서 알 수 있듯이, 본 발명에 의해 제조된 다결정실리콘 박막트랜지스터는 우수한 디바이스 특성을 나타내며 이에 따라 디바이스 특성 파라메타 조절이 매우 용이하게 되어 회로 설계에 큰 도움을 줄 수 있게 된다.

상술한 바와 같이, 본 발명은 다결정실리콘 박막트랜지스터에서 발생하는 에지 영향을 제거하여 우수한 디바이스 특성을 갖는 다결정실리콘 박막트랜지스터를 제조할 수 있는 효과가 있다.

Claims (5)

1. 절연성 기판의 일부를 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝하는 공정과,

   다결정실리콘의 활성층을 형성한 다음 평탄화막을 도포하여 평탄화하는 공정과,

   상기 다결정실리콘을 완전한 섬모양으로 패터닝하는 공정과,

   게이트 절연막을 형성한 다음 게이트 전극 물질을 증착 및 패터닝하여 게이트 전극을 형성하는 공정과,

   상기 다결정실리콘 내에 소스 및 드레인의 불순물 영역을 형성하는 공정과,

   상기 절연성 기판의 전면에 층간절연막을 형성한 다음, 상기 소스 및 드레인의 불순물 영역 상부의 층간절연막과 게이트 절연막의 일부분을 제거하여 메탈 컨택홀을 형성하는 공정과,

   메탈을 증착 및 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
2. 제 1 항에 있어서, 상기 절연성 기판의 식각되는 두께는 상기 다결정실리콘의 두께와 같게 하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
3. 절연성 기판의 일부를 식각하여 활성층이 형성될 영역만큼 제거하여 패터닝하는 공정과,

   다결정실리콘의 활성층을 형성한 다음 평탄화막을 도포하여 평탄화하는 공정과,

   상기 다결정실리콘을 패터닝하는 공정과,

   남아있는 상기 평탄화막을 제거한 다음 게이트 절연막을 형성하고 게이트 전극 물질을 증착 및 패터닝하여 게이트 전극을 형성하는 공정과,

   상기 다결정실리콘 내에 소스 및 드레인의 불순물 영역을 형성하는 공정과,

   상기 절연성 기판의 전면에 층간절연막을 형성한 다음, 상기 소스 및 드레인의 불순물 영역 상부의 층간절연막과 게이트 절연막의 일부분을 제거하여 메탈 컨택홀을 형성하는 공정과,

   메탈을 증착 및 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
4. 제 3 항에 있어서, 상기 절연성 기판의 식각되는 두께는 상기 다결정실리콘의 두께보다 조금 크게 하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
5. 섬모양으로 식각된 절연성 기판의 내부에 형성되며 소스 및 드레인의 불순물 영역을 포함하는 다결정실리콘의 활성층과,

   상기 활성층 위에 게이트 절연막을 형성한 다음 패터닝되어 형성되는 게이트 전극과,

   상기 절연성 기판의 전면에 형성된 층간절연막 사이의 컨택홀에 형성되는 메탈을 포함하여 구성되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터.