JP2003243417A - 半導体装置およびその作製方法 - Google Patents
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
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Abstract
(57)【要約】 （修正有）
【課題】 非晶質半導体膜に触媒元素を添加して加熱処
理することにより良質な結晶質半導体膜を作製し、この
結晶質半導体膜を用いて良好な特性を有するＴＦＴ（半
導体装置）を実現することを課題とする。 【解決手段】 半導体層に、１×１０19〜１×１０21/c
m3の濃度の周期表１５族に属する不純物元素および１．
５×１０19〜３×１０21/cm3の濃度の周期表１３族に属
する不純物元素を含む領域１２０３，１２０４を有し、
この領域は、半導体膜中（特に、チャネル形成領域）に
残留している触媒元素を移動させるための領域であるこ
とを特徴としている。
理することにより良質な結晶質半導体膜を作製し、この
結晶質半導体膜を用いて良好な特性を有するＴＦＴ（半
導体装置）を実現することを課題とする。 【解決手段】 半導体層に、１×１０19〜１×１０21/c
m3の濃度の周期表１５族に属する不純物元素および１．
５×１０19〜３×１０21/cm3の濃度の周期表１３族に属
する不純物元素を含む領域１２０３，１２０４を有し、
この領域は、半導体膜中（特に、チャネル形成領域）に
残留している触媒元素を移動させるための領域であるこ
とを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、非晶質半導体膜に
結晶化を促進する作用を有する金属元素を添加して加熱
処理を施すことにより、結晶質半導体膜を形成し、該結
晶質半導体膜を用いて薄膜トランジスタ（Thin Film Tr
ansistor:ＴＦＴ）を作製する方法に関する。
結晶化を促進する作用を有する金属元素を添加して加熱
処理を施すことにより、結晶質半導体膜を形成し、該結
晶質半導体膜を用いて薄膜トランジスタ（Thin Film Tr
ansistor:ＴＦＴ）を作製する方法に関する。
【０００２】
【従来技術】同一基板上に画素部と駆動回路が設けられ
た液晶表示装置がパーソナルコンピュータ（ＰＣ）向け
のモニターとしてだけでなく、一般家庭の中に進出し始
めている。例えば、ＣＲＴ（Cathode-ray Tube）のかわ
りにテレビジョンとして液晶ディスプレイが、また、娯
楽として映画を観たりゲームをしたりするためのフロン
トプロジェクターが、一般家庭に導入されるようにな
り、液晶表示装置の市場規模はかなりの勢いで大きくな
ってきている。さらに、ガラス基板上にメモリ回路やク
ロック発生回路等のロジック回路を内蔵したシステムオ
ンパネルの開発もさかんに進められている。
た液晶表示装置がパーソナルコンピュータ（ＰＣ）向け
のモニターとしてだけでなく、一般家庭の中に進出し始
めている。例えば、ＣＲＴ（Cathode-ray Tube）のかわ
りにテレビジョンとして液晶ディスプレイが、また、娯
楽として映画を観たりゲームをしたりするためのフロン
トプロジェクターが、一般家庭に導入されるようにな
り、液晶表示装置の市場規模はかなりの勢いで大きくな
ってきている。さらに、ガラス基板上にメモリ回路やク
ロック発生回路等のロジック回路を内蔵したシステムオ
ンパネルの開発もさかんに進められている。
【０００３】高解像度な画像表示を行うために画素に書
き込む情報量が増え、さらにその情報は短時間で書き込
まれなければ、高精細な表示のための膨大な情報量を有
する画像を動画表示したりすることは不可能である。そ
こで、駆動回路に用いられるＴＦＴには、高速動作が求
められている。高速動作を可能にするためには、高い電
界効果移動度を得られる良質な結晶性を有する結晶質半
導体膜を用いてＴＦＴを実現することが求められてい
る。
き込む情報量が増え、さらにその情報は短時間で書き込
まれなければ、高精細な表示のための膨大な情報量を有
する画像を動画表示したりすることは不可能である。そ
こで、駆動回路に用いられるＴＦＴには、高速動作が求
められている。高速動作を可能にするためには、高い電
界効果移動度を得られる良質な結晶性を有する結晶質半
導体膜を用いてＴＦＴを実現することが求められてい
る。
【０００４】ガラス基板上に良好な結晶質半導体膜を得
る方法として、本出願人らは、非晶質半導体膜に結晶化
を促進する作用を有する金属元素を添加した後加熱処理
を施すことにより、結晶の配向性が揃った良好な半導体
膜が得られる技術を開発している。
る方法として、本出願人らは、非晶質半導体膜に結晶化
を促進する作用を有する金属元素を添加した後加熱処理
を施すことにより、結晶の配向性が揃った良好な半導体
膜が得られる技術を開発している。
【０００５】しかし、触媒元素を用いて得られた結晶質
シリコン膜をそのまま半導体層として用いて作製された
ＴＦＴには、オフ電流が突発的に増加してしまうという
問題がある。触媒元素が半導体膜中で不規則に偏析する
こと、特に結晶粒界においてこの偏析が顕著に確認さ
れ、この触媒元素の偏析が、電流の逃げ道（リークパ
ス）となり、これが原因でオフ電流の突発的な増加を引
き起こしているのではないかと考えられる。そこで、結
晶質シリコン膜の作製工程の後、触媒元素を半導体膜中
から移動させて、半導体膜中の触媒元素濃度を低減させ
る必要がある。
シリコン膜をそのまま半導体層として用いて作製された
ＴＦＴには、オフ電流が突発的に増加してしまうという
問題がある。触媒元素が半導体膜中で不規則に偏析する
こと、特に結晶粒界においてこの偏析が顕著に確認さ
れ、この触媒元素の偏析が、電流の逃げ道（リークパ
ス）となり、これが原因でオフ電流の突発的な増加を引
き起こしているのではないかと考えられる。そこで、結
晶質シリコン膜の作製工程の後、触媒元素を半導体膜中
から移動させて、半導体膜中の触媒元素濃度を低減させ
る必要がある。
【０００６】
【発明が解決しようとする課題】半導体膜中の残留触媒
元素濃度を低減させるために、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの半導体層のソース領域またはド
レイン領域となる領域、または触媒元素を移動させるた
めの領域（以下、ゲッタリング領域と言う）に触媒元素
を移動させる作用を有する周期表第１５族に属する元素
（代表的には、リン、ヒ素等：ｎ型を付与する不純物元
素でもある）と周期表１３族に属する不純物元素（代表
的には、ボロン、アルミニウム等：ｐ型を付与する不純
物元素でもある）を高濃度に添加して、加熱処理を施す
ことにより触媒元素を移動させて、特にチャネル形成領
域に含まれる触媒元素濃度を低減させる方法が考えられ
た。
元素濃度を低減させるために、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの半導体層のソース領域またはド
レイン領域となる領域、または触媒元素を移動させるた
めの領域（以下、ゲッタリング領域と言う）に触媒元素
を移動させる作用を有する周期表第１５族に属する元素
（代表的には、リン、ヒ素等：ｎ型を付与する不純物元
素でもある）と周期表１３族に属する不純物元素（代表
的には、ボロン、アルミニウム等：ｐ型を付与する不純
物元素でもある）を高濃度に添加して、加熱処理を施す
ことにより触媒元素を移動させて、特にチャネル形成領
域に含まれる触媒元素濃度を低減させる方法が考えられ
た。
【０００７】しかし、ソース領域またはドレイン領域を
ゲッタリング領域とする方法において、後にｎチャネル
型ＴＦＴとなる領域においては、ｎ型を付与する周期表
第１５族に属する元素（代表的には、リン、ヒ素等）を
ｐ型を付与する周期表１３族に属する不純物元素（代表
的には、ボロン、アルミニウム等）より高い濃度で添加
しなければならない。一方、ｐチャネル型ＴＦＴにおい
ては、逆にｐ型を付与する周期表第１３族に属する元素
（代表的には、ボロン、アルミニウム等）をｎ型を付与
する周期表１５族に属する不純物元素（代表的には、リ
ン、ヒ素等）より高い濃度で添加しなければならなかっ
た。言い換えれば、導電型の異なる半導体層におけるゲ
ッタリング領域で添加される不純物の濃度が異なるた
め、半導体膜中にまんべんなく含まれている触媒元素が
ゲッタリング領域に移動する効率がｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとで差が出てしまうという問題が
あった。
ゲッタリング領域とする方法において、後にｎチャネル
型ＴＦＴとなる領域においては、ｎ型を付与する周期表
第１５族に属する元素（代表的には、リン、ヒ素等）を
ｐ型を付与する周期表１３族に属する不純物元素（代表
的には、ボロン、アルミニウム等）より高い濃度で添加
しなければならない。一方、ｐチャネル型ＴＦＴにおい
ては、逆にｐ型を付与する周期表第１３族に属する元素
（代表的には、ボロン、アルミニウム等）をｎ型を付与
する周期表１５族に属する不純物元素（代表的には、リ
ン、ヒ素等）より高い濃度で添加しなければならなかっ
た。言い換えれば、導電型の異なる半導体層におけるゲ
ッタリング領域で添加される不純物の濃度が異なるた
め、半導体膜中にまんべんなく含まれている触媒元素が
ゲッタリング領域に移動する効率がｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとで差が出てしまうという問題が
あった。
【０００８】なお、本出願人らは、触媒元素がゲッタリ
ング領域に移動する効率を次のような方法で観察してい
る。
ング領域に移動する効率を次のような方法で観察してい
る。
【０００９】例えばゲッタリング領域に添加された元素
の影響により触媒元素（ニッケル）がゲッタリング領域
に移動するとき、触媒元素（Ｎｉ）は、チャネル形成領
域からゲッタリング領域に移動する過程で、Ｓｉと結合
してＮｉＳｉx（ニッケルシリサイド）化すると考えら
れている。このニッケルシリサイドは、酸化シリコン膜
をフッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％
とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混
合溶液（ステラケミファ社製、商品名ＬＡＬ５００）に
て除去し、体積比がＨＦ（濃度５０％）：Ｈ2Ｏ2（濃度
３３％）：Ｈ2Ｏ＝４５：７２：４５００で混合された
薬液（以下、ＦＰＭ液という）に４０分間試料基板を浸
しておくことによりＮｉＳｉxを選択的に除去すること
ができる。
の影響により触媒元素（ニッケル）がゲッタリング領域
に移動するとき、触媒元素（Ｎｉ）は、チャネル形成領
域からゲッタリング領域に移動する過程で、Ｓｉと結合
してＮｉＳｉx（ニッケルシリサイド）化すると考えら
れている。このニッケルシリサイドは、酸化シリコン膜
をフッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％
とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混
合溶液（ステラケミファ社製、商品名ＬＡＬ５００）に
て除去し、体積比がＨＦ（濃度５０％）：Ｈ2Ｏ2（濃度
３３％）：Ｈ2Ｏ＝４５：７２：４５００で混合された
薬液（以下、ＦＰＭ液という）に４０分間試料基板を浸
しておくことによりＮｉＳｉxを選択的に除去すること
ができる。
【００１０】ＮｉＳｉxが除去された後が孔となり、Ｎ
ｉＳｉxが除去された後の孔を光学顕微鏡の透過モード
で黒点として観察して、その黒点の数が多ければ、触媒
元素（ニッケル）をゲッタリング領域にたくさん移動さ
せることができた、すなわち、ゲッタリング効率がよい
という評価をしている。
ｉＳｉxが除去された後の孔を光学顕微鏡の透過モード
で黒点として観察して、その黒点の数が多ければ、触媒
元素（ニッケル）をゲッタリング領域にたくさん移動さ
せることができた、すなわち、ゲッタリング効率がよい
という評価をしている。
【００１１】工程数を増やさずにｎチャネル型ＴＦＴの
ソース領域またはドレイン領域にｐ型を付与する不純物
元素を十分に添加することは難しいため、ｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に添加され
る不純物元素の濃度の差が、触媒元素をゲッタリング領
域に移動させる効率に差につながり、素子特性にバラツ
キが生じてしまうという問題の原因となってしまってい
る。
ソース領域またはドレイン領域にｐ型を付与する不純物
元素を十分に添加することは難しいため、ｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に添加され
る不純物元素の濃度の差が、触媒元素をゲッタリング領
域に移動させる効率に差につながり、素子特性にバラツ
キが生じてしまうという問題の原因となってしまってい
る。
【００１２】また、その他の問題として、ｐチャネル型
ＴＦＴにおいては、触媒元素に対するゲッタリング処理
のために高濃度にｎ型を付与する不純物元素が添加され
た領域をｐ型に反転させる（カウンタードープという）
必要があった。ｐチャネル型ＴＦＴの半導体層におい
て、ｎ型をｐ型に反転させるためには、ｎ型不純物元素
の１．５〜３倍のｐ型不純物元素を添加しなければなら
ず、このカウンタードープによりｐチャネル型ＴＦＴの
ソース領域またはドレイン領域は結晶性が破壊され、抵
抗率が上がってしまい、オン電流値が下がってしまう
等、ＴＦＴの素子として不都合が生じる可能性があると
いう問題があった。
ＴＦＴにおいては、触媒元素に対するゲッタリング処理
のために高濃度にｎ型を付与する不純物元素が添加され
た領域をｐ型に反転させる（カウンタードープという）
必要があった。ｐチャネル型ＴＦＴの半導体層におい
て、ｎ型をｐ型に反転させるためには、ｎ型不純物元素
の１．５〜３倍のｐ型不純物元素を添加しなければなら
ず、このカウンタードープによりｐチャネル型ＴＦＴの
ソース領域またはドレイン領域は結晶性が破壊され、抵
抗率が上がってしまい、オン電流値が下がってしまう
等、ＴＦＴの素子として不都合が生じる可能性があると
いう問題があった。
【００１３】そこで、本発明は上記の問題を鑑み、これ
らの問題を解決して、良質な結晶質半導体膜を作製し、
この結晶質半導体膜を用いて良好な特性を有するＴＦＴ
（半導体装置）を実現することを課題とする。また、こ
のような半導体装置を作製工程を増やさずに実現する方
法を提供することを課題とする。
らの問題を解決して、良質な結晶質半導体膜を作製し、
この結晶質半導体膜を用いて良好な特性を有するＴＦＴ
（半導体装置）を実現することを課題とする。また、こ
のような半導体装置を作製工程を増やさずに実現する方
法を提供することを課題とする。
【００１４】
【課題を解決するための手段】本発明は、半導体層に、
１×１０19〜１×１０21/cm3の濃度の周期表１５族に属
する不純物元素および１．５×１０19〜３×１０21/cm3
の濃度の周期表１３族に属する不純物元素を含む領域を
有し、この領域は、半導体膜中（特に、チャネル形成領
域）に残留している触媒元素を移動させるための領域で
あることを特徴としている。
１×１０19〜１×１０21/cm3の濃度の周期表１５族に属
する不純物元素および１．５×１０19〜３×１０21/cm3
の濃度の周期表１３族に属する不純物元素を含む領域を
有し、この領域は、半導体膜中（特に、チャネル形成領
域）に残留している触媒元素を移動させるための領域で
あることを特徴としている。
【００１５】また、半導体層中の１×１０19〜１×１０
21/cm3の濃度の周期表１５族に属する不純物元素および
１．５×１０19〜３×１０21/cm3の濃度の周期表１３族
に属する不純物元素を含む領域は、半導体膜中に残留し
ている触媒元素を加熱処理して移動させるためのゲッタ
リング領域であって、チャネル形成領域とは隣接しない
ように形成されていることを特徴としている。これによ
り、チャネル領域とソース・ドレイン領域との接合部を
ゲッタリング可能であり、その位置での触媒元素の偏析
残留によるＴＦＴオフ動作時のリーク電流の増大を抑え
ることができる。
21/cm3の濃度の周期表１５族に属する不純物元素および
１．５×１０19〜３×１０21/cm3の濃度の周期表１３族
に属する不純物元素を含む領域は、半導体膜中に残留し
ている触媒元素を加熱処理して移動させるためのゲッタ
リング領域であって、チャネル形成領域とは隣接しない
ように形成されていることを特徴としている。これによ
り、チャネル領域とソース・ドレイン領域との接合部を
ゲッタリング可能であり、その位置での触媒元素の偏析
残留によるＴＦＴオフ動作時のリーク電流の増大を抑え
ることができる。
【００１６】さらに、本発明では、ゲッタリング領域が
半導体層の外縁部に形成されており、各ＴＦＴを電気的
に接続する配線との接続が、ゲッタリング領域の一部を
含んだ領域および前記ゲッタリング領域以外の領域で行
われていることを特徴とする。このように、少なくと
も、ゲッタリング領域以外の領域（ソース・ドレイン領
域）を一部介して配線との接続が行われていれば、ゲッ
タリング領域を介さずＴＦＴキャリア（電子あるいは正
孔）のパスを確保することができ、ＴＦＴで十分なオン
電流を達成することができる。
半導体層の外縁部に形成されており、各ＴＦＴを電気的
に接続する配線との接続が、ゲッタリング領域の一部を
含んだ領域および前記ゲッタリング領域以外の領域で行
われていることを特徴とする。このように、少なくと
も、ゲッタリング領域以外の領域（ソース・ドレイン領
域）を一部介して配線との接続が行われていれば、ゲッ
タリング領域を介さずＴＦＴキャリア（電子あるいは正
孔）のパスを確保することができ、ＴＦＴで十分なオン
電流を達成することができる。
【００１７】また、本発明では、ＴＦＴの半導体層が複
数連結された構成に対しても、その連結された領域にお
いてゲッタリング領域を設け、ＴＦＴのキャリア（電子
または正孔）が移動する領域以外に配置することで、単
独構成のＴＦＴと同等のゲッタリング効果を得ることが
できる。
数連結された構成に対しても、その連結された領域にお
いてゲッタリング領域を設け、ＴＦＴのキャリア（電子
または正孔）が移動する領域以外に配置することで、単
独構成のＴＦＴと同等のゲッタリング効果を得ることが
できる。
【００１８】ＴＦＴチャネル領域の触媒元素に対するゲ
ッタリング効果は、ゲッタリング領域のゲッタリング効
率が最も支配的であり、本発明を適用することで、ｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴとが同濃度のゲッ
タリング元素を含有することになる。よって、ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとでゲッタリング領域
が同等のゲッタリング能力をもつことになり、ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング
効率をそろえることができる。したがって、ｎチャネル
型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃
度がほぼ同等となり、触媒元素の残留濃度に起因する素
子特性のバラツキを低減することができる。さらに、チ
ャネル形成領域やチャネル形成領域とソース領域または
ドレイン領域との接合部において偏析しないように十分
にゲッタリング領域に移動させることができる。
ッタリング効果は、ゲッタリング領域のゲッタリング効
率が最も支配的であり、本発明を適用することで、ｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴとが同濃度のゲッ
タリング元素を含有することになる。よって、ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとでゲッタリング領域
が同等のゲッタリング能力をもつことになり、ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング
効率をそろえることができる。したがって、ｎチャネル
型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃
度がほぼ同等となり、触媒元素の残留濃度に起因する素
子特性のバラツキを低減することができる。さらに、チ
ャネル形成領域やチャネル形成領域とソース領域または
ドレイン領域との接合部において偏析しないように十分
にゲッタリング領域に移動させることができる。
【００１９】さらに、本発明では、ｎチャネル型ＴＦＴ
およびｐチャネル型ＴＦＴにおいて、対を成すそれぞれ
のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけ
る、半導体層の幅Ｗに対するゲッタリング領域の面積Ｓ
の比Ｓ／Ｗが、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとで概略等しいことを特徴とする。加えて、それぞれ
のソース領域あるいはドレイン領域とチャネル部との接
合部からゲッタリング領域までの距離が、前記ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとで概略同一であるこ
とを特徴としている。
およびｐチャネル型ＴＦＴにおいて、対を成すそれぞれ
のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけ
る、半導体層の幅Ｗに対するゲッタリング領域の面積Ｓ
の比Ｓ／Ｗが、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとで概略等しいことを特徴とする。加えて、それぞれ
のソース領域あるいはドレイン領域とチャネル部との接
合部からゲッタリング領域までの距離が、前記ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとで概略同一であるこ
とを特徴としている。
【００２０】ＴＦＴチャネル領域の触媒元素に対するゲ
ッタリング効果は、ゲッタリング領域のゲッタリング効
率が最も支配的であるが、その他の要因として、非ゲッ
タリング領域のＴＦＴチャネル領域に対するゲッタリン
グ領域の面積Ｓと、ＴＦＴチャネル領域からゲッタリン
グ領域までの距離とが重要なパラメータである。ゲッタ
リング領域の面積Ｓが大きくなるほどゲッタリング能力
は増し、チャネル領域の幅Ｗに対しての比Ｓ／Ｗで、チ
ャネル領域のゲッタリング効率は決定される。また、チ
ャネル領域（ソース・ドレイン領域とチャネル部との接
合部）からゲッタリング領域までの距離Lが、触媒元素
をゲッタリング移動させるのに必要なゲッタリング距離
となるため、チャネル部のゲッタリング効率に大きく影
響する。それぞれのパラメータとしては、ゲッタリング
領域の面積Ｓとチャネル領域の幅Ｗに対しての比Ｓ／Ｗ
は小さいほどゲッタリング効果が高まり、チャネル領域
（ソース・ドレイン領域とチャネル部との接合部）から
ゲッタリング領域までの距離Lは短いほどゲッタリング
効果が高まるのであるが、本発明では、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとで、これらのパラメータを
概略同一となるようにし、ｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴにおいてゲッタリング効率をよりそろえる
ことが目的である。これにより、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同
等となることで、触媒元素の残留濃度に起因する素子特
性のバラツキを低減することができる。
ッタリング効果は、ゲッタリング領域のゲッタリング効
率が最も支配的であるが、その他の要因として、非ゲッ
タリング領域のＴＦＴチャネル領域に対するゲッタリン
グ領域の面積Ｓと、ＴＦＴチャネル領域からゲッタリン
グ領域までの距離とが重要なパラメータである。ゲッタ
リング領域の面積Ｓが大きくなるほどゲッタリング能力
は増し、チャネル領域の幅Ｗに対しての比Ｓ／Ｗで、チ
ャネル領域のゲッタリング効率は決定される。また、チ
ャネル領域（ソース・ドレイン領域とチャネル部との接
合部）からゲッタリング領域までの距離Lが、触媒元素
をゲッタリング移動させるのに必要なゲッタリング距離
となるため、チャネル部のゲッタリング効率に大きく影
響する。それぞれのパラメータとしては、ゲッタリング
領域の面積Ｓとチャネル領域の幅Ｗに対しての比Ｓ／Ｗ
は小さいほどゲッタリング効果が高まり、チャネル領域
（ソース・ドレイン領域とチャネル部との接合部）から
ゲッタリング領域までの距離Lは短いほどゲッタリング
効果が高まるのであるが、本発明では、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとで、これらのパラメータを
概略同一となるようにし、ｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴにおいてゲッタリング効率をよりそろえる
ことが目的である。これにより、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同
等となることで、触媒元素の残留濃度に起因する素子特
性のバラツキを低減することができる。
【００２１】また、本発明は、絶縁体上に非晶質半導体
膜を形成する第１の工程と、前記非晶質半導体膜に触媒
元素を添加する第２の工程と、前記非晶質半導体膜に第
１の加熱処理を行うことにより、結晶質半導体膜を形成
する第３の工程と、前記結晶質半導体膜をエッチングし
て、半導体層を形成する第４の工程と、前記半導体層上
にゲート絶縁膜を形成する第５の工程と、後のｎチャネ
ル型ＴＦＴ及び後のｐチャネル型ＴＦＴとなる領域のゲ
ート絶縁膜上にゲート電極を形成する第６の工程と、後
のｎチャネル型ＴＦＴの半導体層のソース領域、ドレイ
ン領域、ゲッタリング領域および後のｐチャネル型ＴＦ
Ｔの半導体層のゲッタリング領域にｎ型を付与する不純
物元素を添加する第７の工程と、後のｎチャネル型ＴＦ
Ｔの半導体層のゲッタリング領域、後のｐチャネル型Ｔ
ＦＴの半導体層のソース領域、ドレイン領域およびゲッ
タリング領域にｐ型を付与する不純物元素を添加する第
８の工程と、 前記第８の工程の後、第２の加熱処理を
行うことにより、半導体層中の触媒元素を前記ｎ型を付
与する不純物元素および前記ｐ型を付与する不純物元素
が添加されたゲッタリング領域に移動させる第１０の工
程と、を含むことを特徴としている。
膜を形成する第１の工程と、前記非晶質半導体膜に触媒
元素を添加する第２の工程と、前記非晶質半導体膜に第
１の加熱処理を行うことにより、結晶質半導体膜を形成
する第３の工程と、前記結晶質半導体膜をエッチングし
て、半導体層を形成する第４の工程と、前記半導体層上
にゲート絶縁膜を形成する第５の工程と、後のｎチャネ
ル型ＴＦＴ及び後のｐチャネル型ＴＦＴとなる領域のゲ
ート絶縁膜上にゲート電極を形成する第６の工程と、後
のｎチャネル型ＴＦＴの半導体層のソース領域、ドレイ
ン領域、ゲッタリング領域および後のｐチャネル型ＴＦ
Ｔの半導体層のゲッタリング領域にｎ型を付与する不純
物元素を添加する第７の工程と、後のｎチャネル型ＴＦ
Ｔの半導体層のゲッタリング領域、後のｐチャネル型Ｔ
ＦＴの半導体層のソース領域、ドレイン領域およびゲッ
タリング領域にｐ型を付与する不純物元素を添加する第
８の工程と、 前記第８の工程の後、第２の加熱処理を
行うことにより、半導体層中の触媒元素を前記ｎ型を付
与する不純物元素および前記ｐ型を付与する不純物元素
が添加されたゲッタリング領域に移動させる第１０の工
程と、を含むことを特徴としている。
【００２２】また、上記発明において、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴの半導体層に形成される
ゲッタリング領域に添加される不純物元素は、ｎ型を付
与する不純物元素およびｐ型を付与する不純物元素であ
って、それぞれの不純物元素の濃度は、１×１０19〜１
×１０21/cm3、１．５×１０19〜３×１０21/cm3である
ことを特徴としている。
ＦＴおよびｐチャネル型ＴＦＴの半導体層に形成される
ゲッタリング領域に添加される不純物元素は、ｎ型を付
与する不純物元素およびｐ型を付与する不純物元素であ
って、それぞれの不純物元素の濃度は、１×１０19〜１
×１０21/cm3、１．５×１０19〜３×１０21/cm3である
ことを特徴としている。
【００２３】作製工程を複雑化させないために、ｐチャ
ネル型ＴＦＴの半導体層にｎ型不純物元素が添加されな
いようにするためのマスクとして、作製工程中のゲート
電極を用いることを特徴としている。
ネル型ＴＦＴの半導体層にｎ型不純物元素が添加されな
いようにするためのマスクとして、作製工程中のゲート
電極を用いることを特徴としている。
【００２４】本発明を適応することにより、ｎチャネル
型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成さ
れるゲッタリング領域を、それぞれのｎ型を付与する不
純物元素およびｐ型を付与する不純物元素の添加工程を
もって形成しているため、ゲッタリングに伴う追加工程
が全くなく、ＴＦＴの作製工程を簡略化でき、製造コス
トを低減できる。さらに、半導体膜の結晶化工程におい
て用いた触媒元素に対するゲッタリング工程について、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおい
て、ゲッタリング効率をそろえることができ、またさら
に、チャネル形成領域やチャネル形成領域とソース領域
またはドレイン領域との接合部において偏析しないよう
に十分にゲッタリング領域に移動させることができる。
型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成さ
れるゲッタリング領域を、それぞれのｎ型を付与する不
純物元素およびｐ型を付与する不純物元素の添加工程を
もって形成しているため、ゲッタリングに伴う追加工程
が全くなく、ＴＦＴの作製工程を簡略化でき、製造コス
トを低減できる。さらに、半導体膜の結晶化工程におい
て用いた触媒元素に対するゲッタリング工程について、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおい
て、ゲッタリング効率をそろえることができ、またさら
に、チャネル形成領域やチャネル形成領域とソース領域
またはドレイン領域との接合部において偏析しないよう
に十分にゲッタリング領域に移動させることができる。
【００２５】これにより、触媒元素の偏析によるリーク
電流の発生を抑制することができ、特に画素部のスイッ
チング素子として用いる場合に良好な特性を有するＴＦ
Ｔを実現することができる。
電流の発生を抑制することができ、特に画素部のスイッ
チング素子として用いる場合に良好な特性を有するＴＦ
Ｔを実現することができる。
【００２６】また、触媒元素を用いて結晶化を行った半
導体膜は良好な結晶性を示すため、本発明を用いて作製
されたＴＦＴは、高い電界効果移動度を必要とする駆動
回路の素子として用いる場合にも良好な特性を得ること
ができる。
導体膜は良好な結晶性を示すため、本発明を用いて作製
されたＴＦＴは、高い電界効果移動度を必要とする駆動
回路の素子として用いる場合にも良好な特性を得ること
ができる。
【００２７】
【発明の実施の形態】本発明の実施の形態を図１、２を
用いて説明する。ここでは、ｎチャネル型ＴＦＴおよび
ｐチャネル型ＴＦＴを同一基板上に作製する方法につい
て説明する。
用いて説明する。ここでは、ｎチャネル型ＴＦＴおよび
ｐチャネル型ＴＦＴを同一基板上に作製する方法につい
て説明する。
【００２８】ガラス基板１０上に膜厚１００ｎｍの窒化
シリコン膜からなる下地絶縁膜１１を形成し、続けて膜
厚２０〜１００ｎｍの非晶質シリコン膜１２を形成す
る。
シリコン膜からなる下地絶縁膜１１を形成し、続けて膜
厚２０〜１００ｎｍの非晶質シリコン膜１２を形成す
る。
【００２９】続いて、非晶質シリコン膜１２に触媒元素
を添加し、加熱処理を行う。非晶質シリコン膜に対し
て、重量換算で１０ｐｐｍの触媒元素（本実施例ではニ
ッケル）を含む水溶液（酢酸ニッケル水溶液）をスピン
コート法で塗布して、触媒元素含有層１３を形成する。
ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐ
ｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジ
ウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉ
ｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ば
れた一種または複数種の元素である（図７（Ａ））。な
お、本実施例ではスピンコート法でニッケルを添加する
方法を用いたが、蒸着法やスパッタ法などにより触媒元
素でなる薄膜（本実施例の場合はニッケル膜）を非晶質
シリコン膜１２上に形成する手段をとっても良い。
を添加し、加熱処理を行う。非晶質シリコン膜に対し
て、重量換算で１０ｐｐｍの触媒元素（本実施例ではニ
ッケル）を含む水溶液（酢酸ニッケル水溶液）をスピン
コート法で塗布して、触媒元素含有層１３を形成する。
ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐ
ｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジ
ウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉ
ｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ば
れた一種または複数種の元素である（図７（Ａ））。な
お、本実施例ではスピンコート法でニッケルを添加する
方法を用いたが、蒸着法やスパッタ法などにより触媒元
素でなる薄膜（本実施例の場合はニッケル膜）を非晶質
シリコン膜１２上に形成する手段をとっても良い。
【００３０】次いで、結晶化の工程に先立って４００〜
５００℃で１時間程度の加熱処理工程を行い、水素を膜
中から脱離させた後、５００〜６５０℃（好ましくは５
５０〜５７０℃）で４〜１２時間（好ましくは４〜６時
間）の加熱処理を行う。本実施例では、５５０℃で４時
間の加熱処理を行い、結晶質半導体膜（本実施例では結
晶質シリコン膜）１４を形成する。なお、ここでは炉を
用いた加熱処理により結晶化を行ったが、ランプ等を熱
源として用いるＲＴＡ（Rapid Thermal Annealing）装
置で結晶化を行ってもよい。
５００℃で１時間程度の加熱処理工程を行い、水素を膜
中から脱離させた後、５００〜６５０℃（好ましくは５
５０〜５７０℃）で４〜１２時間（好ましくは４〜６時
間）の加熱処理を行う。本実施例では、５５０℃で４時
間の加熱処理を行い、結晶質半導体膜（本実施例では結
晶質シリコン膜）１４を形成する。なお、ここでは炉を
用いた加熱処理により結晶化を行ったが、ランプ等を熱
源として用いるＲＴＡ（Rapid Thermal Annealing）装
置で結晶化を行ってもよい。
【００３１】続いて、加熱処理により得られた結晶質シ
リコン膜１４にレーザ光を照射して、結晶性を向上させ
た結晶質シリコン膜１５を形成する。このレーザ光照射
により結晶質シリコン膜１５の結晶性は大幅に改善され
ている。レーザ光は、パルス発振型のＫｒＦエキシマレ
ーザ（波長２４８ｎｍ）を適応すればよい。
リコン膜１４にレーザ光を照射して、結晶性を向上させ
た結晶質シリコン膜１５を形成する。このレーザ光照射
により結晶質シリコン膜１５の結晶性は大幅に改善され
ている。レーザ光は、パルス発振型のＫｒＦエキシマレ
ーザ（波長２４８ｎｍ）を適応すればよい。
【００３２】続いて、結晶質シリコン膜を所定の形状に
エッチングして、半導体層１６、１７を形成した後、こ
れらの半導体層１６、１７を覆うゲート絶縁膜１８を形
成する。なお、本明細書において、半導体膜が、エッチ
ングにより分離された状態になったものを半導体層と称
している。続いて、ゲート絶縁膜１８上に導電膜１９を
スパッタ法またはＣＶＤ法などを用いて形成する。導電
膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはそ
の合金材料のいずれかを用いればよい。
エッチングして、半導体層１６、１７を形成した後、こ
れらの半導体層１６、１７を覆うゲート絶縁膜１８を形
成する。なお、本明細書において、半導体膜が、エッチ
ングにより分離された状態になったものを半導体層と称
している。続いて、ゲート絶縁膜１８上に導電膜１９を
スパッタ法またはＣＶＤ法などを用いて形成する。導電
膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはそ
の合金材料のいずれかを用いればよい。
【００３３】次いで、導電膜１９上にレジストからなる
マスク２０、２１を形成する。なお、このマスク２０、
２１は、ゲート電極を形成するためのマスクである。本
発明は、ｐチャネル型ＴＦＴのゲート電極を半導体層に
一導電型を付与する不純物元素を添加する際にｐチャネ
ル型ＴＦＴの半導体層にｎ型を付与する不純物元素（以
下、ｎ型不純物元素という）が添加される領域を狭くす
るためのマスクとして用いるというものであるため、ｐ
チャネル型ＴＦＴのマスク２１の幅はｎチャネル型ＴＦ
Ｔのマスク２０の幅より大きめに設計されている。続い
て、導電膜１９をエッチングして第１の形状のゲート電
極２２、第２の形状のゲート電極２３を形成する。
マスク２０、２１を形成する。なお、このマスク２０、
２１は、ゲート電極を形成するためのマスクである。本
発明は、ｐチャネル型ＴＦＴのゲート電極を半導体層に
一導電型を付与する不純物元素を添加する際にｐチャネ
ル型ＴＦＴの半導体層にｎ型を付与する不純物元素（以
下、ｎ型不純物元素という）が添加される領域を狭くす
るためのマスクとして用いるというものであるため、ｐ
チャネル型ＴＦＴのマスク２１の幅はｎチャネル型ＴＦ
Ｔのマスク２０の幅より大きめに設計されている。続い
て、導電膜１９をエッチングして第１の形状のゲート電
極２２、第２の形状のゲート電極２３を形成する。
【００３４】続いて、ｎ型不純物元素を添加（第１のド
ーピング工程）して、ｎ型不純物元素を１×１０17〜１
×１０19/cm3の濃度で含むｎ型不純物領域２４、２５を
形成する。なお、第１の形状のゲート電極２２、第２の
形状のゲート電極２３と重なる領域の半導体層には、不
純物元素は添加されず、チャネルが形成される領域（以
下、チャネル形成領域という）として機能する。
ーピング工程）して、ｎ型不純物元素を１×１０17〜１
×１０19/cm3の濃度で含むｎ型不純物領域２４、２５を
形成する。なお、第１の形状のゲート電極２２、第２の
形状のゲート電極２３と重なる領域の半導体層には、不
純物元素は添加されず、チャネルが形成される領域（以
下、チャネル形成領域という）として機能する。
【００３５】その後、ｎチャネル型ＴＦＴの半導体層の
一部を覆うレジストからなるマスク２６を形成し、ｎ型
不純物元素を添加（第２のドーピング工程）する。この
第２のドーピング工程により高濃度（１×１０19〜１×
１０21/cm3）にｎ型不純物元素を含むｎ型不純物領域２
７、２８が形成される。なお、ｎチャネル型ＴＦＴの半
導体層のマスク２６で覆われた領域は、低濃度（１×１
０17〜１×１０19/cm3）に不純物元素が添加された状態
を保ち、低濃度不純物（Lightly Doped Drain:ＬＤＤ）
領域として機能する。
一部を覆うレジストからなるマスク２６を形成し、ｎ型
不純物元素を添加（第２のドーピング工程）する。この
第２のドーピング工程により高濃度（１×１０19〜１×
１０21/cm3）にｎ型不純物元素を含むｎ型不純物領域２
７、２８が形成される。なお、ｎチャネル型ＴＦＴの半
導体層のマスク２６で覆われた領域は、低濃度（１×１
０17〜１×１０19/cm3）に不純物元素が添加された状態
を保ち、低濃度不純物（Lightly Doped Drain:ＬＤＤ）
領域として機能する。
【００３６】続いて、マスク２６を除去した後、ｐチャ
ネル型ＴＦＴの第２の形状のゲート電極を所定の形状に
エッチングするためのレジストからなるマスク２９、お
よびｎチャネル型ＴＦＴの半導体層にゲッタリング領域
を形成するためのレジストからなるマスク３０を形成す
る。その後、エッチングによりｐチャネル型ＴＦＴにお
いて所定の形状となる第３の形状のゲート電極３１を形
成する。
ネル型ＴＦＴの第２の形状のゲート電極を所定の形状に
エッチングするためのレジストからなるマスク２９、お
よびｎチャネル型ＴＦＴの半導体層にゲッタリング領域
を形成するためのレジストからなるマスク３０を形成す
る。その後、エッチングによりｐチャネル型ＴＦＴにお
いて所定の形状となる第３の形状のゲート電極３１を形
成する。
【００３７】次いで、ｐ型を付与する不純物元素（以
下、ｐ型不純物元素という）を添加して、ｎチャネル型
ＴＦＴの半導体層においてはゲッタリング領域３２、ｐ
チャネル型ＴＦＴの半導体層においてはソース領域また
はドレイン領域３３およびゲッタリング領域３４を形成
する。
下、ｐ型不純物元素という）を添加して、ｎチャネル型
ＴＦＴの半導体層においてはゲッタリング領域３２、ｐ
チャネル型ＴＦＴの半導体層においてはソース領域また
はドレイン領域３３およびゲッタリング領域３４を形成
する。
【００３８】ゲッタリング領域３２、３４を形成した
ら、半導体層に残留する触媒元素をゲッタリング領域３
２、３４に移動するための加熱処理を行う。この加熱処
理により、半導体層のチャネル形成領域やチャネル形成
領域とソース領域またはドレイン領域との接合部におい
て残留している触媒元素をゲッタリング領域に移動する
ことができ、触媒元素の偏析によるリーク電流の発生を
抑制することができる。
ら、半導体層に残留する触媒元素をゲッタリング領域３
２、３４に移動するための加熱処理を行う。この加熱処
理により、半導体層のチャネル形成領域やチャネル形成
領域とソース領域またはドレイン領域との接合部におい
て残留している触媒元素をゲッタリング領域に移動する
ことができ、触媒元素の偏析によるリーク電流の発生を
抑制することができる。
【００３９】ｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの半導体層において、ゲッタリング領域に含まれる
ｎ型不純物元素およびｐ型不純物元素の濃度が等しいた
め、ゲッタリングの効率を等しくすることができ、ま
た、ｐチャネル型ＴＦＴの半導体層において、ソース領
域またはドレイン領域となる領域はカウンタードープさ
れていないため、ｐチャネル型ＴＦＴのソース領域また
はドレイン領域において抵抗が上がってしまうという問
題を解決することができる。なお、このゲッタリング処
理工程により、ゲッタリング領域には、触媒元素が移動
してくるため、触媒元素が、１×１０19/cm3以上の濃度
となる。
ＦＴの半導体層において、ゲッタリング領域に含まれる
ｎ型不純物元素およびｐ型不純物元素の濃度が等しいた
め、ゲッタリングの効率を等しくすることができ、ま
た、ｐチャネル型ＴＦＴの半導体層において、ソース領
域またはドレイン領域となる領域はカウンタードープさ
れていないため、ｐチャネル型ＴＦＴのソース領域また
はドレイン領域において抵抗が上がってしまうという問
題を解決することができる。なお、このゲッタリング処
理工程により、ゲッタリング領域には、触媒元素が移動
してくるため、触媒元素が、１×１０19/cm3以上の濃度
となる。
【００４０】なお、本実施形態において、半導体層にｎ
型不純物元素から添加したが、工程順は本実施形態に限
定されることはなく、実施者が適宜決定すればよい。
型不純物元素から添加したが、工程順は本実施形態に限
定されることはなく、実施者が適宜決定すればよい。
【００４１】
【実施例】（実施例１）本発明の実施例を図３〜５、１
１を用いて説明する。ここでは画素部の画素ＴＦＴと、
画素部の周辺に設けられる駆動回路のＴＦＴを同一基板
上に作製する方法について工程に従って詳細に説明す
る。
１を用いて説明する。ここでは画素部の画素ＴＦＴと、
画素部の周辺に設けられる駆動回路のＴＦＴを同一基板
上に作製する方法について工程に従って詳細に説明す
る。
【００４２】図３（Ａ）において、基板１００には低ア
ルカリガラス基板や石英基板を用いることができる。本
実施例では低アルカリガラス基板を用いた。この場合、
ガラス歪み点よりも１０〜２０℃程度低い温度であらか
じめ熱処理しておいても良い。この基板１００のＴＦＴ
を形成する表面には、基板１００からの不純物拡散を防
ぐために、酸化シリコン膜、窒化シリコン膜または酸化
窒化シリコン膜などの下地膜１０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００
ｎｍの厚さに積層形成する。
ルカリガラス基板や石英基板を用いることができる。本
実施例では低アルカリガラス基板を用いた。この場合、
ガラス歪み点よりも１０〜２０℃程度低い温度であらか
じめ熱処理しておいても良い。この基板１００のＴＦＴ
を形成する表面には、基板１００からの不純物拡散を防
ぐために、酸化シリコン膜、窒化シリコン膜または酸化
窒化シリコン膜などの下地膜１０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００
ｎｍの厚さに積層形成する。
【００４３】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、
プラズマＣＶＤ法やスパッタ法などの公知の方法で形成
する。本実施例では、プラズマＣＶＤ法で非晶質シリコ
ン膜を５５ｎｍの厚さに形成した。非晶質構造を有する
半導体膜としては、非晶質半導体膜や微結晶半導体膜が
ある。また、下地膜１０１と非晶質シリコン膜とは同じ
成膜法で形成することが可能であるので、両者を連続形
成しても良い。下地膜を形成した後、一旦大気雰囲気に
晒さないことでその表面の汚染を防ぐことが可能とな
り、作製するＴＦＴの特性バラツキやしきい値電圧の変
動を低減させることができる（図３（Ａ））。
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、
プラズマＣＶＤ法やスパッタ法などの公知の方法で形成
する。本実施例では、プラズマＣＶＤ法で非晶質シリコ
ン膜を５５ｎｍの厚さに形成した。非晶質構造を有する
半導体膜としては、非晶質半導体膜や微結晶半導体膜が
ある。また、下地膜１０１と非晶質シリコン膜とは同じ
成膜法で形成することが可能であるので、両者を連続形
成しても良い。下地膜を形成した後、一旦大気雰囲気に
晒さないことでその表面の汚染を防ぐことが可能とな
り、作製するＴＦＴの特性バラツキやしきい値電圧の変
動を低減させることができる（図３（Ａ））。
【００４４】そして、特開平７―１３０６５２号公報に
記載された技術にしたがって、結晶構造を含む半導体膜
（本実施例では、結晶性シリコン膜）を形成すればよ
い。同公報に記載された技術は、非晶質シリコン膜の結
晶化に際して、結晶化を助長する触媒元素（Ni、Co、S
u、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元
素、代表的にはNi）を用いる結晶化手段である。
記載された技術にしたがって、結晶構造を含む半導体膜
（本実施例では、結晶性シリコン膜）を形成すればよ
い。同公報に記載された技術は、非晶質シリコン膜の結
晶化に際して、結晶化を助長する触媒元素（Ni、Co、S
u、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元
素、代表的にはNi）を用いる結晶化手段である。
【００４５】具体的には、非晶質シリコン膜の表面に触
媒元素を保持させた状態で加熱処理を行い、非晶質シリ
コン膜を結晶性シリコン膜に変化させるものである。本
実施例では同公報の実施例１に記載された方法を用いる
が、実施例２に記載された方法を用いてもよい。なお、
結晶性シリコン膜にはいわゆる単結晶シリコン膜もポリ
シリコン膜も含まれるが、本実施例で形成される結晶性
シリコン膜は結晶粒界を有するシリコン膜である。
媒元素を保持させた状態で加熱処理を行い、非晶質シリ
コン膜を結晶性シリコン膜に変化させるものである。本
実施例では同公報の実施例１に記載された方法を用いる
が、実施例２に記載された方法を用いてもよい。なお、
結晶性シリコン膜にはいわゆる単結晶シリコン膜もポリ
シリコン膜も含まれるが、本実施例で形成される結晶性
シリコン膜は結晶粒界を有するシリコン膜である。
【００４６】また、触媒元素をアモルファスシリコン膜
に添加する方法としては、プラズマドーピング法、蒸着
法もしくはスパッタ法等の気相法、もしくは触媒元素を
含有する溶液を塗布する方法が採用できる。溶液を用い
る方法は、触媒元素の添加量の制御が容易であり、ごく
微量な添加を行うのも容易である。
に添加する方法としては、プラズマドーピング法、蒸着
法もしくはスパッタ法等の気相法、もしくは触媒元素を
含有する溶液を塗布する方法が採用できる。溶液を用い
る方法は、触媒元素の添加量の制御が容易であり、ごく
微量な添加を行うのも容易である。
【００４７】また、上述した結晶化法とレーザ結晶化法
とを組み合わせることにより、結晶質半導体膜の結晶性
をさらに高めることができる。この時使用するレーザと
しては、パルス発振型または連続発光型のＫｒＦエキシ
マレーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまた
はＹＶＯ4レーザを用いることができる。これらのレー
ザを用いる場合には、レーザ発振器から放出されたレー
ザ光を光学系で線状に集光し、半導体膜に照射する方法
を用いるとよい。結晶化の条件は、実施者が適宜選択す
ればよい。
とを組み合わせることにより、結晶質半導体膜の結晶性
をさらに高めることができる。この時使用するレーザと
しては、パルス発振型または連続発光型のＫｒＦエキシ
マレーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまた
はＹＶＯ4レーザを用いることができる。これらのレー
ザを用いる場合には、レーザ発振器から放出されたレー
ザ光を光学系で線状に集光し、半導体膜に照射する方法
を用いるとよい。結晶化の条件は、実施者が適宜選択す
ればよい。
【００４８】非晶質シリコン膜を結晶化させると原子の
再配列が起こり緻密化するので、作製される結晶質シリ
コン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施
例では５５ｎｍ）よりも１〜１５％程度減少した。
再配列が起こり緻密化するので、作製される結晶質シリ
コン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施
例では５５ｎｍ）よりも１〜１５％程度減少した。
【００４９】そして、結晶質シリコン膜を所定の形状に
分割して、島状半導体層１０２〜１０５を形成する。
分割して、島状半導体層１０２〜１０５を形成する。
【００５０】ここで、ｎチャネル型ＴＦＴを形成する島
状半導体層１０２〜１０５の全面にしきい値電圧を制御
する目的で１×１０16〜５×１０17／cm3程度の濃度で
ｐ型を付与する不純物元素としてボロン（Ｂ）を添加し
てもよい。ボロン（Ｂ）の添加はイオンドープ法で実施
しても良いし、非晶質シリコン膜を成膜するときに同時
に添加しておくこともできる。ここでのボロン（Ｂ）添
加は必ずしも必要でないが、ボロン（Ｂ）を添加した半
導体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値
電圧を所定の範囲内に収めるために形成することが好ま
しかった。
状半導体層１０２〜１０５の全面にしきい値電圧を制御
する目的で１×１０16〜５×１０17／cm3程度の濃度で
ｐ型を付与する不純物元素としてボロン（Ｂ）を添加し
てもよい。ボロン（Ｂ）の添加はイオンドープ法で実施
しても良いし、非晶質シリコン膜を成膜するときに同時
に添加しておくこともできる。ここでのボロン（Ｂ）添
加は必ずしも必要でないが、ボロン（Ｂ）を添加した半
導体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値
電圧を所定の範囲内に収めるために形成することが好ま
しかった。
【００５１】次いで、ゲート絶縁膜１０６をプラズマＣ
ＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば、１２０
ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶
縁膜１０６には、他のシリコンを含む絶縁膜を単層また
は積層構造として用いても良い。
ＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば、１２０
ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶
縁膜１０６には、他のシリコンを含む絶縁膜を単層また
は積層構造として用いても良い。
【００５２】次に、ゲート電極を形成するために導電膜
（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本
実施例では、導電性の窒化物金属膜から成る導電層
（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを
積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を主成分とす
る合金か、前記元素を組み合わせた合金膜（代表的には
Ｍｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良
く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒
化モリブデン（ＭｏＮ）で形成する。また、導電層
（Ａ）１０７は代替材料として、タングステンシリサイ
ド、チタンシリサイド、モリブデンシリサイドを適用し
ても良い。導電層（Ｂ）は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本
実施例では、導電性の窒化物金属膜から成る導電層
（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを
積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を主成分とす
る合金か、前記元素を組み合わせた合金膜（代表的には
Ｍｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良
く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒
化モリブデン（ＭｏＮ）で形成する。また、導電層
（Ａ）１０７は代替材料として、タングステンシリサイ
ド、チタンシリサイド、モリブデンシリサイドを適用し
ても良い。導電層（Ｂ）は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５３】導電層（Ａ）１０７は１０〜５０ｎｍ（好
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）１０７に３
０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０８
には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で
形成した。このスパッタ法による成膜では、スパッタ用
のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成
する膜の内部応力を緩和して膜の剥離を防止することが
できる（図３（Ａ））。
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）１０７に３
０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０８
には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で
形成した。このスパッタ法による成膜では、スパッタ用
のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成
する膜の内部応力を緩和して膜の剥離を防止することが
できる（図３（Ａ））。
【００５４】次いで、レジストからなるマスク１０９〜
１１２を形成し、それぞれのＴＦＴのゲート電極および
容量配線を形成するための第１のエッチング処理を行
う。本実施例では第１のエッチング条件として、ＩＣＰ
（Inductively Coupled Plasma:誘導結合型プラズマ）
エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2
とＯ2とを用い、それぞれのガス流量比を２５／２５／
１０（sccm）とし、１Paの圧力でコイル型の電極に５０
０WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズ
マを生成してエッチングを行った。基板側（試料ステー
ジ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパ状とする。
１１２を形成し、それぞれのＴＦＴのゲート電極および
容量配線を形成するための第１のエッチング処理を行
う。本実施例では第１のエッチング条件として、ＩＣＰ
（Inductively Coupled Plasma:誘導結合型プラズマ）
エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2
とＯ2とを用い、それぞれのガス流量比を２５／２５／
１０（sccm）とし、１Paの圧力でコイル型の電極に５０
０WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズ
マを生成してエッチングを行った。基板側（試料ステー
ジ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパ状とする。
【００５５】この後、マスク１０９〜１１２を除去せず
に第２のエッチング条件に変え、エッチング用ガスにＣ
Ｆ4とＣｌ2とを用い、それぞれのガス流量比を３０／３
０（sccm）とし、１Paの圧力でコイル型の電極に５００
WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して約３０秒程度のエッチングを行った。基板側
にも２０WのＲＦ（１３．５６ＭＨｚ）電力を投入し
て、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2とを混合した第２のエッチング条件ではＷ膜お
よびＴａＮ膜とも同程度にエッチングされる。ここまで
の工程で、端部がテーパ状の導電膜（Ａ）および導電膜
（Ｂ）からなるゲート電極１１３、１１４、１１５およ
び容量配線１１６が形成される。なお、ｐチャネル型Ｔ
ＦＴの１１４は、ｎ型不純物元素の添加工程において、
ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が添加
される領域が広くならないようにマスクとして用いられ
るため、ｎチャネル型ＴＦＴのゲート電極１１３、画素
ＴＦＴのゲート電極１１５よりも大きい幅に形成される
ようにマスク１１０も他のマスクより大きい幅で形成す
ることが重要である。
に第２のエッチング条件に変え、エッチング用ガスにＣ
Ｆ4とＣｌ2とを用い、それぞれのガス流量比を３０／３
０（sccm）とし、１Paの圧力でコイル型の電極に５００
WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して約３０秒程度のエッチングを行った。基板側
にも２０WのＲＦ（１３．５６ＭＨｚ）電力を投入し
て、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2とを混合した第２のエッチング条件ではＷ膜お
よびＴａＮ膜とも同程度にエッチングされる。ここまで
の工程で、端部がテーパ状の導電膜（Ａ）および導電膜
（Ｂ）からなるゲート電極１１３、１１４、１１５およ
び容量配線１１６が形成される。なお、ｐチャネル型Ｔ
ＦＴの１１４は、ｎ型不純物元素の添加工程において、
ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が添加
される領域が広くならないようにマスクとして用いられ
るため、ｎチャネル型ＴＦＴのゲート電極１１３、画素
ＴＦＴのゲート電極１１５よりも大きい幅に形成される
ようにマスク１１０も他のマスクより大きい幅で形成す
ることが重要である。
【００５６】そして、マスク１０９〜１１２を除去せず
に、ｎ型不純物元素を添加する処理を行い、不純物領域
１１８を形成する（図３（Ｂ））。ｎ型不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここ
ではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）
を用いたイオンドープ法を適用した。
に、ｎ型不純物元素を添加する処理を行い、不純物領域
１１８を形成する（図３（Ｂ））。ｎ型不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここ
ではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）
を用いたイオンドープ法を適用した。
【００５７】さらに、マスク１０９〜１１２を除去せず
に第２のエッチング処理を行う。ここでは、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス
流量比を２０／２０／２０（sccm）とし、１Paの圧力で
コイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）
電力を投入して、実質的に負の自己バイアス電圧を印加
する。第２のエッチング条件によると、Ｗ膜が選択的に
エッチングされる。
に第２のエッチング処理を行う。ここでは、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス
流量比を２０／２０／２０（sccm）とし、１Paの圧力で
コイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）
電力を投入して、実質的に負の自己バイアス電圧を印加
する。第２のエッチング条件によると、Ｗ膜が選択的に
エッチングされる。
【００５８】この第２のエッチング処理により、導電膜
（Ａ）１１３ａ〜１１６ａおよび導電膜（Ｂ）１１３ｂ
〜１１６ｂがエッチングされ、ゲート電極１１９、１２
０、１２１、容量配線１２２が形成される。この工程に
おいて、後にｎチャネル型ＴＦＴとなる領域のゲート電
極１１９、１２１および容量配線１２２は、ｐチャネル
型ＴＦＴのゲート電極１２０より幅が狭く形成されてい
る。これは、ｐチャネル型ＴＦＴのゲート電極１２０
は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純
物元素が高濃度に含まれる領域を狭くするためのマスク
として用いるため、所定の形状（他のゲート電極１１
９、１２１）より大きい幅で形成している。なお、ここ
までの工程でｎチャネル型ＴＦＴのゲート電極１１９、
１２１、容量配線１２２を第１の形状のゲート電極、第
１の形状の容量配線ともいう。また、ｐチャネル型ＴＦ
Ｔのゲート電極１２０を第２の形状のゲート電極ともい
う。
（Ａ）１１３ａ〜１１６ａおよび導電膜（Ｂ）１１３ｂ
〜１１６ｂがエッチングされ、ゲート電極１１９、１２
０、１２１、容量配線１２２が形成される。この工程に
おいて、後にｎチャネル型ＴＦＴとなる領域のゲート電
極１１９、１２１および容量配線１２２は、ｐチャネル
型ＴＦＴのゲート電極１２０より幅が狭く形成されてい
る。これは、ｐチャネル型ＴＦＴのゲート電極１２０
は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純
物元素が高濃度に含まれる領域を狭くするためのマスク
として用いるため、所定の形状（他のゲート電極１１
９、１２１）より大きい幅で形成している。なお、ここ
までの工程でｎチャネル型ＴＦＴのゲート電極１１９、
１２１、容量配線１２２を第１の形状のゲート電極、第
１の形状の容量配線ともいう。また、ｐチャネル型ＴＦ
Ｔのゲート電極１２０を第２の形状のゲート電極ともい
う。
【００５９】次いで、半導体層にｎ型不純物元素を添加
する処理を行う。第２のエッチング処理により形成され
たゲート電極１１９、１２０、１２１をマスクとして用
い、導電膜（Ａ）のテーパ状部分の下方の半導体層にも
ｎ型不純物元素が添加されるようにドーピングして、ｎ
型不純物領域（Ａ）１２３ａ〜１２６ａおよびｎ型不純
物領域（Ｂ）１２３ｂ〜１２６ｂが形成される。このと
き形成される不純物領域１２３ａ〜１２６ａの不純物
（リン（Ｐ））濃度は、１×１０20〜１×１０21／cm3
となるようにすればよい。（本明細書中では、ｎ型不純
物領域１２３ａ〜１２６ａに含まれるｎ型不純物元素の
濃度を（ｎ+）と表す。）さらに、ｎ型不純物領域
（Ｂ）１２３ｂ〜１２６ｂの不純物濃度は、５×１０17
〜５×１０19/cm3となるようにすればよい。本明細書中
において、ｎ型不純物領域１２３ｂ〜１２６ｂに含まれ
るｎ型不純物元素の濃度を（ｎ-）と表す。なお、導電
層（Ａ）１１９ａのテーパ状部分と重なるｎ型不純物領
域１２３ｃは、若干、不純物濃度が低くなるものの、ｎ
型不純物領域１２３ｂとほぼ同程度の濃度の不純物領域
が形成される（図４（Ａ））。
する処理を行う。第２のエッチング処理により形成され
たゲート電極１１９、１２０、１２１をマスクとして用
い、導電膜（Ａ）のテーパ状部分の下方の半導体層にも
ｎ型不純物元素が添加されるようにドーピングして、ｎ
型不純物領域（Ａ）１２３ａ〜１２６ａおよびｎ型不純
物領域（Ｂ）１２３ｂ〜１２６ｂが形成される。このと
き形成される不純物領域１２３ａ〜１２６ａの不純物
（リン（Ｐ））濃度は、１×１０20〜１×１０21／cm3
となるようにすればよい。（本明細書中では、ｎ型不純
物領域１２３ａ〜１２６ａに含まれるｎ型不純物元素の
濃度を（ｎ+）と表す。）さらに、ｎ型不純物領域
（Ｂ）１２３ｂ〜１２６ｂの不純物濃度は、５×１０17
〜５×１０19/cm3となるようにすればよい。本明細書中
において、ｎ型不純物領域１２３ｂ〜１２６ｂに含まれ
るｎ型不純物元素の濃度を（ｎ-）と表す。なお、導電
層（Ａ）１１９ａのテーパ状部分と重なるｎ型不純物領
域１２３ｃは、若干、不純物濃度が低くなるものの、ｎ
型不純物領域１２３ｂとほぼ同程度の濃度の不純物領域
が形成される（図４（Ａ））。
【００６０】次いで、レジストからなるマスク１０９〜
１１２を除去した後、新たにｎチャネル型ＴＦＴの半導
体層を部分的に覆うレジストからなるマスク１２７を形
成して、第３のエッチング処理を行う。エッチング用ガ
スには、ＳＦ6とＣｌ2とを用い、それぞれのガス流量比
は５０／１０（SCCM）とし、１．３Ｐａの圧力でコイル
型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投
入してプラズマを生成し約３０秒のエッチングを行う。
基板側（試料ステージ）には、１０ＷのＲＦ（１３．５
６MHz）電力を投入して、実質的に負の自己バイアス電
圧を印加する。以上の工程により、導電膜（Ａ）１２０
ａ、１２１ａがエッチングされてｐチャネル型ＴＦＴの
ゲート電極１２８および画素ＴＦＴのゲート電極１２９
が形成される。
１１２を除去した後、新たにｎチャネル型ＴＦＴの半導
体層を部分的に覆うレジストからなるマスク１２７を形
成して、第３のエッチング処理を行う。エッチング用ガ
スには、ＳＦ6とＣｌ2とを用い、それぞれのガス流量比
は５０／１０（SCCM）とし、１．３Ｐａの圧力でコイル
型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投
入してプラズマを生成し約３０秒のエッチングを行う。
基板側（試料ステージ）には、１０ＷのＲＦ（１３．５
６MHz）電力を投入して、実質的に負の自己バイアス電
圧を印加する。以上の工程により、導電膜（Ａ）１２０
ａ、１２１ａがエッチングされてｐチャネル型ＴＦＴの
ゲート電極１２８および画素ＴＦＴのゲート電極１２９
が形成される。
【００６１】次いで、ｐチャネル型ＴＦＴのゲート電極
１２８を所定の形状にするためエッチングするためのレ
ジストからなるマスク１３０、画素ＴＦＴの半導体層を
部分的に露出したレジストからなるマスク１３１および
容量配線を覆うレジストからなるマスク１３２を形成す
る。次いで、ｐチャネル型ＴＦＴのゲート電極１２８に
エッチング処理を行いｐチャネル型ＴＦＴのゲート電極
１３３を得る（図４（Ｃ））。ここまでの工程で形成さ
れたｐチャネル型ＴＦＴのゲート電極１３３を第３の形
状のゲート電極ともいう。また、画素部におけるＴＦＴ
（画素ＴＦＴ）のゲート電極１２９を第４の形状のゲー
ト電極ともいう。
１２８を所定の形状にするためエッチングするためのレ
ジストからなるマスク１３０、画素ＴＦＴの半導体層を
部分的に露出したレジストからなるマスク１３１および
容量配線を覆うレジストからなるマスク１３２を形成す
る。次いで、ｐチャネル型ＴＦＴのゲート電極１２８に
エッチング処理を行いｐチャネル型ＴＦＴのゲート電極
１３３を得る（図４（Ｃ））。ここまでの工程で形成さ
れたｐチャネル型ＴＦＴのゲート電極１３３を第３の形
状のゲート電極ともいう。また、画素部におけるＴＦＴ
（画素ＴＦＴ）のゲート電極１２９を第４の形状のゲー
ト電極ともいう。
【００６２】次いで、半導体層にｐ型不純物元素（本実
施例ではボロン（Ｂ））を添加して、ｐ型不純物領域１
３４〜１３９を形成する。ｐ型不純物領域１３４、１３
５、１３７、１３８のｐ型不純物元素の不純物濃度が、
１×１０20〜１×１０21/cm3、１３６、１３９のｐ型不
純物元素の濃度が１×１０17〜１×１０19/cm3となるよ
うに添加する。駆動回路のｐチャネル型ＴＦＴの半導体
層には、ｎ型不純物元素が高濃度に添加された領域１２
４ａがあるため、ｐチャネル型ＴＦＴの半導体層には、
ｎ型不純物元素およびｐ型不純物元素が高濃度に添加さ
れた領域１３５ａとｐ型不純物元素のみが高濃度に添加
された１３５ｂとが形成される。なお、本実施例ではｐ
チャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する
前にエッチングによりＴａＮ膜が除去された領域にボロ
ン（Ｂ）を添加するため、低加速で添加することがで
き、添加の際の半導体層へのダメージを少なくすること
ができる。
施例ではボロン（Ｂ））を添加して、ｐ型不純物領域１
３４〜１３９を形成する。ｐ型不純物領域１３４、１３
５、１３７、１３８のｐ型不純物元素の不純物濃度が、
１×１０20〜１×１０21/cm3、１３６、１３９のｐ型不
純物元素の濃度が１×１０17〜１×１０19/cm3となるよ
うに添加する。駆動回路のｐチャネル型ＴＦＴの半導体
層には、ｎ型不純物元素が高濃度に添加された領域１２
４ａがあるため、ｐチャネル型ＴＦＴの半導体層には、
ｎ型不純物元素およびｐ型不純物元素が高濃度に添加さ
れた領域１３５ａとｐ型不純物元素のみが高濃度に添加
された１３５ｂとが形成される。なお、本実施例ではｐ
チャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する
前にエッチングによりＴａＮ膜が除去された領域にボロ
ン（Ｂ）を添加するため、低加速で添加することがで
き、添加の際の半導体層へのダメージを少なくすること
ができる。
【００６３】ここまでの工程により、それぞれの半導体
領域にｎ型不純物領域およびｐ型不純物領域が形成され
る（図４（Ｄ））。
領域にｎ型不純物領域およびｐ型不純物領域が形成され
る（図４（Ｄ））。
【００６４】次いで、マスク１３０〜１３２を除去し
て、無機層間絶縁膜１４０を形成する。窒化シリコン
膜、酸化シリコン膜、または窒化酸化シリコン膜を５０
〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さ
で形成する。本実施例では、プラズマＣＶＤ法により膜
厚１５０ｎｍの酸化窒化シリコン膜を形成した。もちろ
ん、無機層間絶縁膜としては、酸化窒化シリコン膜に限
定されるものではなく、他のシリコンを含む絶縁膜を単
層または積層構造としてよい。
て、無機層間絶縁膜１４０を形成する。窒化シリコン
膜、酸化シリコン膜、または窒化酸化シリコン膜を５０
〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さ
で形成する。本実施例では、プラズマＣＶＤ法により膜
厚１５０ｎｍの酸化窒化シリコン膜を形成した。もちろ
ん、無機層間絶縁膜としては、酸化窒化シリコン膜に限
定されるものではなく、他のシリコンを含む絶縁膜を単
層または積層構造としてよい。
【００６５】次いで、半導体層に添加された不純物元素
を活性化する工程を行う。この活性化工程は、ファーネ
スアニール炉を用いて行う。熱アニール法としては、酸
素濃度が１ppm以下、好ましくは、０．１ppm以下の窒素
雰囲気下で４００〜７００℃、代表的には５００〜５５
０℃で行えばよく、本実施例では、５５０℃、４時間の
熱処理で活性化処理を行った。なお、熱アニール法の他
にも、レーザアニール法、またはラピッドサーマルアニ
ール（ＲＴＡ）法を適用することができる。
を活性化する工程を行う。この活性化工程は、ファーネ
スアニール炉を用いて行う。熱アニール法としては、酸
素濃度が１ppm以下、好ましくは、０．１ppm以下の窒素
雰囲気下で４００〜７００℃、代表的には５００〜５５
０℃で行えばよく、本実施例では、５５０℃、４時間の
熱処理で活性化処理を行った。なお、熱アニール法の他
にも、レーザアニール法、またはラピッドサーマルアニ
ール（ＲＴＡ）法を適用することができる。
【００６６】なお、このゲッタリング処理工程により、
ゲッタリング領域には、触媒元素が移動してくるため、
ゲッタリング領域に含まれる触媒元素が、１×１０19/c
m3以上の濃度となる。
ゲッタリング領域には、触媒元素が移動してくるため、
ゲッタリング領域に含まれる触媒元素が、１×１０19/c
m3以上の濃度となる。
【００６７】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用した触媒元素の残留
する量を少なくするため、高濃度のリンを含むｎ型不純
物領域にゲッタリングさせていた。ゲッタリングに必要
なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域
（ｎ+）と同程度であり、ここで実施される活性化工程
の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴのチャネル形成領域から触媒元素をゲッタリン
グすることができた。主にチャネル形成領域を有するＴ
ＦＴはオフ電流値が下がり、結晶性がよいことから高い
電界効果移動度が得られ、良好な特性を達成することが
できる。
時に、結晶化の際に触媒として使用した触媒元素の残留
する量を少なくするため、高濃度のリンを含むｎ型不純
物領域にゲッタリングさせていた。ゲッタリングに必要
なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域
（ｎ+）と同程度であり、ここで実施される活性化工程
の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴのチャネル形成領域から触媒元素をゲッタリン
グすることができた。主にチャネル形成領域を有するＴ
ＦＴはオフ電流値が下がり、結晶性がよいことから高い
電界効果移動度が得られ、良好な特性を達成することが
できる。
【００６８】また、無機絶縁膜１４０を形成する前に活
性化処理を行ってもよい。ただし、ゲート電極に用いた
材料が熱に弱い場合には、本実施例のように配線等を保
護する目的で層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが望ましい。
性化処理を行ってもよい。ただし、ゲート電極に用いた
材料が熱に弱い場合には、本実施例のように配線等を保
護する目的で層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが望ましい。
【００６９】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では、
水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱
処理を行う。この工程は、層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行ってもよい。
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では、
水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱
処理を行う。この工程は、層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行ってもよい。
【００７０】また、活性化処理としてレーザアニール法
を用いる場合には、上記水素化を行った後、エキシマレ
ーザやＹＡＧレーザ等のレーザ光を照射することが望ま
しい。
を用いる場合には、上記水素化を行った後、エキシマレ
ーザやＹＡＧレーザ等のレーザ光を照射することが望ま
しい。
【００７１】次いで、無機層間絶縁膜１４０上に、有機
絶縁物材料からなる有機層間絶縁膜１４１を形成する。
本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成
した。次いで、各不純物領域に達するコンタクトホール
を形成するためのパターニングを行う。
絶縁物材料からなる有機層間絶縁膜１４１を形成する。
本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成
した。次いで、各不純物領域に達するコンタクトホール
を形成するためのパターニングを行う。
【００７２】この後、透明導電膜を８０〜１２０ｎｍの
厚さで形成し、パターニングすることによって画素電極
１４２を形成する。透明導電膜には、酸化インジウム酸
化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）
も適した材料であり、さらに可視光の透過率や導電率を
高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（Ｚ
ｎＯ：Ｇａ）等を適用することもできる。
厚さで形成し、パターニングすることによって画素電極
１４２を形成する。透明導電膜には、酸化インジウム酸
化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）
も適した材料であり、さらに可視光の透過率や導電率を
高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（Ｚ
ｎＯ：Ｇａ）等を適用することもできる。
【００７３】そして、駆動回路部２０５において、不純
物領域と電気的に接続する配線１４３、１４４を形成す
る。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜
厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積
層膜をパターニングして形成する。
物領域と電気的に接続する配線１４３、１４４を形成す
る。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜
厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積
層膜をパターニングして形成する。
【００７４】また、画素部２０６においては、不純物領
域と接する配線１４６〜１４９を形成する。
域と接する配線１４６〜１４９を形成する。
【００７５】画素電極１４２は、配線１４８により保持
容量を形成する一方の電極として機能する半導体層１０
５と電気的に接続される。
容量を形成する一方の電極として機能する半導体層１０
５と電気的に接続される。
【００７６】なお、本実施例では画素電極１４２とし
て、透明導電膜を用いた例を示したが、反射性を有する
導電性材料を用いて画素電極を形成すれば、反射型の表
示装置を作製することができる。その場合、電極を作製
する工程で画素電極を同時に形成でき、その画素電極の
材料としては、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性がすぐれた材料を用いるこ
とが望ましい。
て、透明導電膜を用いた例を示したが、反射性を有する
導電性材料を用いて画素電極を形成すれば、反射型の表
示装置を作製することができる。その場合、電極を作製
する工程で画素電極を同時に形成でき、その画素電極の
材料としては、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性がすぐれた材料を用いるこ
とが望ましい。
【００７７】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐ
チャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０
３、保持容量２０４を形成した。なお、本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐ
チャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０
３、保持容量２０４を形成した。なお、本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。
【００７８】ここまでの工程により作製されたアクティ
ブマトリクス基板の上面図を図１１に示す。なお、図１
１のＡ−Ａ’線は、図５（Ｂ）のＡ−Ａ’線に対応し、
半導体層１０４、ゲート電極１２１、配線１４６、ゲー
ト線、ソース線が形成されている。同様に図１１のＢ−
Ｂ’線は、図５（Ｂ）のＢ−Ｂ’線に対応し、半導体層
１０５、画素電極１４２、配線１４８が形成されてい
る。
ブマトリクス基板の上面図を図１１に示す。なお、図１
１のＡ−Ａ’線は、図５（Ｂ）のＡ−Ａ’線に対応し、
半導体層１０４、ゲート電極１２１、配線１４６、ゲー
ト線、ソース線が形成されている。同様に図１１のＢ−
Ｂ’線は、図５（Ｂ）のＢ−Ｂ’線に対応し、半導体層
１０５、画素電極１４２、配線１４８が形成されてい
る。
【００７９】駆動回路のｎチャネル型ＴＦＴ２０１は、
島状半導体層１０２にチャネル形成領域、ソース領域ま
たはドレイン領域１２３ａ、不純物領域１２３ｂおよび
第２の形状のゲート電極１１９と重なる不純物領域１２
３ｃ（以降、このような不純物領域をＬovと記す）、高
濃度のｎ型不純物元素および高濃度のｐ型不純物元素が
添加されたゲッタリング領域となる不純物領域１３４を
有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
している。また、導電膜（Ａ）１１９ａおよび導電膜
（Ｂ）１１９ｂの積層からなる第１の形状のゲート電極
１１９を有している。
島状半導体層１０２にチャネル形成領域、ソース領域ま
たはドレイン領域１２３ａ、不純物領域１２３ｂおよび
第２の形状のゲート電極１１９と重なる不純物領域１２
３ｃ（以降、このような不純物領域をＬovと記す）、高
濃度のｎ型不純物元素および高濃度のｐ型不純物元素が
添加されたゲッタリング領域となる不純物領域１３４を
有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
している。また、導電膜（Ａ）１１９ａおよび導電膜
（Ｂ）１１９ｂの積層からなる第１の形状のゲート電極
１１９を有している。
【００８０】駆動回路のｐチャネル型ＴＦＴ２０２は、
島状半導体層１０３にチャネル形成領域、ソース領域ま
たはドレイン領域１３５ｂ、不純物領域１３６、高濃度
のｎ型不純物元素および高濃度のｐ型不純物元素が添加
されたゲッタリング領域となる不純物領域１３５ａを有
している。また、導電膜（Ａ）１３３ａおよび導電膜
（Ｂ）１３３ｂの積層からなる第３の形状のゲート電極
１３３を有している。
島状半導体層１０３にチャネル形成領域、ソース領域ま
たはドレイン領域１３５ｂ、不純物領域１３６、高濃度
のｎ型不純物元素および高濃度のｐ型不純物元素が添加
されたゲッタリング領域となる不純物領域１３５ａを有
している。また、導電膜（Ａ）１３３ａおよび導電膜
（Ｂ）１３３ｂの積層からなる第３の形状のゲート電極
１３３を有している。
【００８１】画素部の画素ＴＦＴ２０３には、島状半導
体層１０４にチャネル形成領域、ソース領域またはドレ
イン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有
している。また、導電膜（Ａ）１２９ａおよび導電膜
（Ｂ）１２９ｂの積層からなる第４の形状のゲート電極
１２９を有している。
体層１０４にチャネル形成領域、ソース領域またはドレ
イン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有
している。また、導電膜（Ａ）１２９ａおよび導電膜
（Ｂ）１２９ｂの積層からなる第４の形状のゲート電極
１２９を有している。
【００８２】さらに、容量配線１２２と、ゲート絶縁膜
と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加さ
れた半導体層１０５とから保持容量２０４が形成されて
いる。図５では画素ＴＦＴ２０３をダブルゲート構造と
したが、シングルゲート構造でも良いし、複数のゲート
電極を設けたマルチゲート構造としても差し支えない。
と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加さ
れた半導体層１０５とから保持容量２０４が形成されて
いる。図５では画素ＴＦＴ２０３をダブルゲート構造と
したが、シングルゲート構造でも良いし、複数のゲート
電極を設けたマルチゲート構造としても差し支えない。
【００８３】以上の様に本発明は、画素ＴＦＴおよび駆
動回路が要求する仕様に応じて各回路を構成するＴＦＴ
の構造を最適化し、半導体装置の動作性能と信頼性を向
上させることを可能とすることができる。さらにゲート
電極を耐熱性を有する導電性材料で形成することにより
ＬＤＤ領域やソース領域およびドレイン領域の活性化を
容易とし、配線を低抵抗材料で形成することにより、配
線抵抗を十分低減できる。従って、画素部（画面サイ
ズ）が４インチクラス以上の表示装置に適用することも
できる。
動回路が要求する仕様に応じて各回路を構成するＴＦＴ
の構造を最適化し、半導体装置の動作性能と信頼性を向
上させることを可能とすることができる。さらにゲート
電極を耐熱性を有する導電性材料で形成することにより
ＬＤＤ領域やソース領域およびドレイン領域の活性化を
容易とし、配線を低抵抗材料で形成することにより、配
線抵抗を十分低減できる。従って、画素部（画面サイ
ズ）が４インチクラス以上の表示装置に適用することも
できる。
【００８４】（実施例２）本実施例では、実施例１で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置（液晶表示パネルともいう）を作
製する工程を以下に説明する。説明には図６を用いる。
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置（液晶表示パネルともいう）を作
製する工程を以下に説明する。説明には図６を用いる。
【００８５】まず、実施例１に従い、図５（Ｂ）の状態
のアクティブマトリクス基板を得た後、図５（Ｂ）のア
クティブマトリクス基板上に配向膜１８０を形成しラビ
ング処理を行う。なお、本実施例では配向膜１８０を形
成する前に、アクリル樹脂膜等の有機樹脂膜をパターニ
ングすることによって基板間隔を保持するための柱状の
スペーサ１８１を所定の位置に形成した。また、柱状の
スペーサに代えて、球状のスペーサを基板全面に散布し
てもよい。
のアクティブマトリクス基板を得た後、図５（Ｂ）のア
クティブマトリクス基板上に配向膜１８０を形成しラビ
ング処理を行う。なお、本実施例では配向膜１８０を形
成する前に、アクリル樹脂膜等の有機樹脂膜をパターニ
ングすることによって基板間隔を保持するための柱状の
スペーサ１８１を所定の位置に形成した。また、柱状の
スペーサに代えて、球状のスペーサを基板全面に散布し
てもよい。
【００８６】次いで、対向基板１８２を用意する。この
対向基板には、着色層１８３、１８４、平坦化膜１８５
を形成する。赤色の着色層１８３と青色の着色層１８４
とを一部重ねて、第２遮光部を形成する。なお、図６で
は図示しないが、赤色の着色層と緑色の着色層とを一部
重ねて第１遮光部を形成する。
対向基板には、着色層１８３、１８４、平坦化膜１８５
を形成する。赤色の着色層１８３と青色の着色層１８４
とを一部重ねて、第２遮光部を形成する。なお、図６で
は図示しないが、赤色の着色層と緑色の着色層とを一部
重ねて第１遮光部を形成する。
【００８７】ついで、対向電極１８６を画素部に形成
し、対向基板の全面に配向膜１８７を形成し、ラビング
処理を施した。
し、対向基板の全面に配向膜１８７を形成し、ラビング
処理を施した。
【００８８】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材１８８
で貼り合わせる。シール材１８８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料１８９を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料１８９には公知
の液晶材料を用いれば良い。このようにして図６に示す
アクティブマトリクス型液晶表示装置が完成する。そし
て、必要があれば、アクティブマトリクス基板または対
向基板を所定の形状に分断する。さらに、公知の技術を
用いて偏光板等を適宜設けた。そして、公知の技術を用
いてＦＰＣを貼りつけた。
クティブマトリクス基板と対向基板とをシール材１８８
で貼り合わせる。シール材１８８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料１８９を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料１８９には公知
の液晶材料を用いれば良い。このようにして図６に示す
アクティブマトリクス型液晶表示装置が完成する。そし
て、必要があれば、アクティブマトリクス基板または対
向基板を所定の形状に分断する。さらに、公知の技術を
用いて偏光板等を適宜設けた。そして、公知の技術を用
いてＦＰＣを貼りつけた。
【００８９】こうして得られた液晶表示パネルの構成を
図７の上面図を用いて説明する。なお、図６と対応する
部分には同じ符号を用いた。
図７の上面図を用いて説明する。なお、図６と対応する
部分には同じ符号を用いた。
【００９０】図７（Ａ）で示す上面図は、画素部２０
６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブ
ルプリント配線板：Flexible Printed Circuit）を貼り
付ける外部入力端子２１０、外部入力端子と各回路の入
力部までを接続する接続配線２１１などが形成されたア
クティブマトリクス基板と、カラーフィルタなどが設け
られた対向基板１８２とがシール材１８８を介して貼り
合わされている。
６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブ
ルプリント配線板：Flexible Printed Circuit）を貼り
付ける外部入力端子２１０、外部入力端子と各回路の入
力部までを接続する接続配線２１１などが形成されたア
クティブマトリクス基板と、カラーフィルタなどが設け
られた対向基板１８２とがシール材１８８を介して貼り
合わされている。
【００９１】図７（Ｂ）は図７（Ａ）で示す外部入力端
子２１０のｅ−ｅ'線に対する断面図を示している。外
部入力端子にはベースフィルム２１３と配線２１４から
成るＦＰＣが異方性導電性樹脂２１５で貼り合わされて
おり、さらに補強板で機械的強度を高めている。２１７
は、画素電極１４０を形成するために成膜した導電膜か
らなる配線である。導電性粒子２１６の外径は配線２１
７のピッチよりも小さいので、接着剤２１５中に分散す
る量を適当なものとすると隣接する配線と短絡すること
なく対応するＦＰＣ側の配線と電気的な接続を形成する
ことができる。
子２１０のｅ−ｅ'線に対する断面図を示している。外
部入力端子にはベースフィルム２１３と配線２１４から
成るＦＰＣが異方性導電性樹脂２１５で貼り合わされて
おり、さらに補強板で機械的強度を高めている。２１７
は、画素電極１４０を形成するために成膜した導電膜か
らなる配線である。導電性粒子２１６の外径は配線２１
７のピッチよりも小さいので、接着剤２１５中に分散す
る量を適当なものとすると隣接する配線と短絡すること
なく対応するＦＰＣ側の配線と電気的な接続を形成する
ことができる。
【００９２】以上のようにして作製される液晶表示パネ
ルは各種電気器具の表示部として用いることができる。
ルは各種電気器具の表示部として用いることができる。
【００９３】（実施例３）本発明を用いて作製された半
導体装置におけるブロック図を図８に示す。なお、図８
には、アナログ駆動を行うための回路構成が示されてい
る。本実施例は、ソース側駆動回路９０、画素部９１お
よびゲート側駆動回路９２を有している半導体装置につ
いて示している。なお、本明細書中において、駆動回路
とはソース側処理回路およびゲート側駆動回路を含めた
総称を指している。
導体装置におけるブロック図を図８に示す。なお、図８
には、アナログ駆動を行うための回路構成が示されてい
る。本実施例は、ソース側駆動回路９０、画素部９１お
よびゲート側駆動回路９２を有している半導体装置につ
いて示している。なお、本明細書中において、駆動回路
とはソース側処理回路およびゲート側駆動回路を含めた
総称を指している。
【００９４】ソース側駆動回路９０は、シフトレジスタ
９０ａ、バッファ９０ｂ、サンプリング回路（トランス
ファゲート）９０ｃを設けている。また、ゲート側駆動
回路９２は、シフトレジスタ９２ａ、レベルシフタ９２
ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフ
タ回路を設けてもよい。
９０ａ、バッファ９０ｂ、サンプリング回路（トランス
ファゲート）９０ｃを設けている。また、ゲート側駆動
回路９２は、シフトレジスタ９２ａ、レベルシフタ９２
ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフ
タ回路を設けてもよい。
【００９５】また、本実施例において、画素部９１は複
数の画素からなり、その複数の画素各々がＴＦＴ素子を
含んでいる。
数の画素からなり、その複数の画素各々がＴＦＴ素子を
含んでいる。
【００９６】なお、図示していないが、画素部９１を挟
んでゲート側駆動回路９２の反対側にさらにゲート側駆
動回路を設けても良い。
んでゲート側駆動回路９２の反対側にさらにゲート側駆
動回路を設けても良い。
【００９７】また、デジタル駆動させる場合は、図９に
示すように、サンプリング回路の代わりにラッチ（Ａ）
９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側
駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）
９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３
ｄ、バッファ９３ｅを設けている。また、ゲート側駆動
回路９５は、シフトレジスタ９５ａ、レベルシフタ９５
ｂ、バッファ９５ｃを設けている。また、必要であれば
ラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間に
レベルシフタ回路を設けてもよい。
示すように、サンプリング回路の代わりにラッチ（Ａ）
９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側
駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）
９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３
ｄ、バッファ９３ｅを設けている。また、ゲート側駆動
回路９５は、シフトレジスタ９５ａ、レベルシフタ９５
ｂ、バッファ９５ｃを設けている。また、必要であれば
ラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間に
レベルシフタ回路を設けてもよい。
【００９８】なお、上記構成は、実施例１に示した製造
工程に従って実現することができる。また、本実施例で
は画素部と駆動回路の構成のみ示しているが、本発明の
製造工程に従えば、メモリやマイクロプロセッサをも形
成しうる。
工程に従って実現することができる。また、本実施例で
は画素部と駆動回路の構成のみ示しているが、本発明の
製造工程に従えば、メモリやマイクロプロセッサをも形
成しうる。
【００９９】（実施例４）本実施例では、実施形態およ
び実施例１とは異なる結晶化方法について説明する。
び実施例１とは異なる結晶化方法について説明する。
【０１００】まず、基板（本実施例ではガラス基板）５
０上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地絶
縁膜５１と２００ｎｍ厚の非晶質半導体膜（本実施例で
は非晶質シリコン膜）５２を形成する。この工程は下地
絶縁膜と非晶質半導体膜を大気解放しないで連続的に形
成しても構わない。
０上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地絶
縁膜５１と２００ｎｍ厚の非晶質半導体膜（本実施例で
は非晶質シリコン膜）５２を形成する。この工程は下地
絶縁膜と非晶質半導体膜を大気解放しないで連続的に形
成しても構わない。
【０１０１】次に、酸化シリコン膜でなるマスク絶縁膜
５３を２００ｎｍの厚さに形成する。マスク絶縁膜は、
半導体膜に触媒元素を添加するための開口部を有してい
る（図１０（Ａ））。
５３を２００ｎｍの厚さに形成する。マスク絶縁膜は、
半導体膜に触媒元素を添加するための開口部を有してい
る（図１０（Ａ））。
【０１０２】次に、重量換算で１０ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素層５４
を形成する。この時、触媒元素層５４は、マスク絶縁膜
５３の開口部において、選択的に非晶質シリコン膜５２
に接触して、触媒元素添加領域５５が形成される。ここ
で使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウ
ム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏ
ｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）から選ばれた一種または複数の元素で
ある（図１０（Ｂ））。
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素層５４
を形成する。この時、触媒元素層５４は、マスク絶縁膜
５３の開口部において、選択的に非晶質シリコン膜５２
に接触して、触媒元素添加領域５５が形成される。ここ
で使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウ
ム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏ
ｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）から選ばれた一種または複数の元素で
ある（図１０（Ｂ））。
【０１０３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
【０１０４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の加熱処理工程を行い、水素を膜中
から脱離させた後、５００〜６５０℃（好ましくは５５
０〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の加熱処理を行う。本実施例では、５７０℃で１４
時間の加熱処理を行う。その結果、触媒元素添加領域５
５に結晶核５６が発生し、この結晶核５６を起点として
概略基板と平行な方向（矢印で示した方向）に結晶化が
進行し、巨視的な結晶成長方向が揃った結晶質半導体膜
（本実施例では結晶質シリコン膜）５７が形成される
(図１０（Ｃ）図１０（Ｄ）) 。
００℃で１時間程度の加熱処理工程を行い、水素を膜中
から脱離させた後、５００〜６５０℃（好ましくは５５
０〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の加熱処理を行う。本実施例では、５７０℃で１４
時間の加熱処理を行う。その結果、触媒元素添加領域５
５に結晶核５６が発生し、この結晶核５６を起点として
概略基板と平行な方向（矢印で示した方向）に結晶化が
進行し、巨視的な結晶成長方向が揃った結晶質半導体膜
（本実施例では結晶質シリコン膜）５７が形成される
(図１０（Ｃ）図１０（Ｄ）) 。
【０１０５】得られた結晶質シリコン膜には、図１０
（Ｄ）で示すようにレーザ光を照射して、結晶性の改善
を行ってもよい。
（Ｄ）で示すようにレーザ光を照射して、結晶性の改善
を行ってもよい。
【０１０６】本実施例で示した結晶化方法を実施形態、
実施例１における結晶化工程に適応して得られた結晶質
半導体膜から、本発明を適応して触媒元素濃度を低減す
ることにより、良好な半導体装置を実現することができ
る。
実施例１における結晶化工程に適応して得られた結晶質
半導体膜から、本発明を適応して触媒元素濃度を低減す
ることにより、良好な半導体装置を実現することができ
る。
【０１０７】（実施例５）本実施例では、図１５、１６
を用いて、ｎ型不純物元素およびｐ型不純物元素が高濃
度に含まれ、半導体膜の結晶化に用いた触媒元素を移動
させるためのゲッタリング領域の半導体層中での配置例
を示す。
を用いて、ｎ型不純物元素およびｐ型不純物元素が高濃
度に含まれ、半導体膜の結晶化に用いた触媒元素を移動
させるためのゲッタリング領域の半導体層中での配置例
を示す。
【０１０８】本実施例を実施例１のＴＦＴ作製工程（図
４（Ｄ）の工程）に適用することにより、ｎチャネル型
ＴＦＴの半導体層に様々な形状のゲッタリング領域を形
成することが可能である。なお、ｐチャネル型ＴＦＴの
半導体層におけるゲッタリング領域についても、ゲート
電極のエッチング工程において本実施例で示すような形
状のマスクを用いることにより、本実施例で示すような
形状のゲッタリング領域を実現することができる。ま
た、ｎチャネル型ＴＦＴの半導体層におけるゲッタリン
グ領域とｐチャネル型ＴＦＴの半導体層におけるゲッタ
リング領域との面積を概略等しくすることで、さらに、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素
に対するゲッタリングの効率を揃えるという効果を向上
させることができる。以下に、半導体層に形成されるゲ
ッタリング領域の形状の例を示す。なお、ｎチャネル型
ＴＦＴの半導体層におけるゲッタリング領域とｐチャネ
ル型ＴＦＴの半導体層におけるゲッタリング領域との面
積を概略等しくするとは、それぞれのＴＦＴにおいて、
半導体層の幅をＷ、ゲッタリング領域の面積Ｓとしたと
き、半導体層の幅Ｗおよびゲッタリング領域の面積Ｓの
比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔにおいて概略等しくすることである。
４（Ｄ）の工程）に適用することにより、ｎチャネル型
ＴＦＴの半導体層に様々な形状のゲッタリング領域を形
成することが可能である。なお、ｐチャネル型ＴＦＴの
半導体層におけるゲッタリング領域についても、ゲート
電極のエッチング工程において本実施例で示すような形
状のマスクを用いることにより、本実施例で示すような
形状のゲッタリング領域を実現することができる。ま
た、ｎチャネル型ＴＦＴの半導体層におけるゲッタリン
グ領域とｐチャネル型ＴＦＴの半導体層におけるゲッタ
リング領域との面積を概略等しくすることで、さらに、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素
に対するゲッタリングの効率を揃えるという効果を向上
させることができる。以下に、半導体層に形成されるゲ
ッタリング領域の形状の例を示す。なお、ｎチャネル型
ＴＦＴの半導体層におけるゲッタリング領域とｐチャネ
ル型ＴＦＴの半導体層におけるゲッタリング領域との面
積を概略等しくするとは、それぞれのＴＦＴにおいて、
半導体層の幅をＷ、ゲッタリング領域の面積Ｓとしたと
き、半導体層の幅Ｗおよびゲッタリング領域の面積Ｓの
比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔにおいて概略等しくすることである。
【０１０９】図１５（Ａ）は、ｎ型不純物元素およびｐ
型不純物元素が高濃度に含まれたゲッタリング領域１２
０３ａ、１２０４ａが、ゲート電極１２０５ａ下部の半
導体層領域に形成されるチャネル形成領域から離れた位
置（半導体層の外縁部）に、ゲート電極１２０５ａと平
行方向を長辺とする長方形状で、当該長方形のコーナー
部が半導体層のコーナー部に掛かる様に配置された例で
ある。ここでは、ゲッタリング領域１２０３ａおよび１
２０４ａの面積の合計が層ゲッタリング領域の面積Ｓと
なる。
型不純物元素が高濃度に含まれたゲッタリング領域１２
０３ａ、１２０４ａが、ゲート電極１２０５ａ下部の半
導体層領域に形成されるチャネル形成領域から離れた位
置（半導体層の外縁部）に、ゲート電極１２０５ａと平
行方向を長辺とする長方形状で、当該長方形のコーナー
部が半導体層のコーナー部に掛かる様に配置された例で
ある。ここでは、ゲッタリング領域１２０３ａおよび１
２０４ａの面積の合計が層ゲッタリング領域の面積Ｓと
なる。
【０１１０】また、図１５（Ｂ）は、ゲッタリング領域
１２０３ｂ、１２０４ｂがゲート電極１２０５ｂ下部の
半導体層領域に形成されるチャネル形成領域から離れた
位置（半導体層の外縁部）に、ゲート電極１２０５ｂと
垂直方向を長辺とする長方形状で、当該長方形のコーナ
ー部が半導体層のコーナー部に掛かる様に配置された例
である。ここでは、ゲッタリング領域１２０３ｂおよび
１２０４ｂの面積の合計が層ゲッタリング領域の面積Ｓ
となる。
１２０３ｂ、１２０４ｂがゲート電極１２０５ｂ下部の
半導体層領域に形成されるチャネル形成領域から離れた
位置（半導体層の外縁部）に、ゲート電極１２０５ｂと
垂直方向を長辺とする長方形状で、当該長方形のコーナ
ー部が半導体層のコーナー部に掛かる様に配置された例
である。ここでは、ゲッタリング領域１２０３ｂおよび
１２０４ｂの面積の合計が層ゲッタリング領域の面積Ｓ
となる。
【０１１１】また、図１５（Ｃ）は、ゲッタリング領域
１２０３ｃ、１２０４ｃがゲート電極１２０５ｃ下部の
半導体層領域に形成されるチャネル形成領域から離れた
位置に（半導体層の外縁部）、ゲート電極１２０５ｃと
平行方向を長辺とする長方形と垂直方向を長辺とする長
方形を組み合わせてできた複雑な形状で、当該形状のコ
ーナー部が半導体層のコーナー部に掛かる様に配置され
た例である。この場合は、前記図１５（Ａ）または図１
５（Ｂ）と比較して、ゲッタリング領域の面積を大きく
することもできる。ここでは、ゲッタリング領域１２０
３ｃおよび１２０４ｃの面積の合計が層ゲッタリング領
域の面積Ｓとなる。
１２０３ｃ、１２０４ｃがゲート電極１２０５ｃ下部の
半導体層領域に形成されるチャネル形成領域から離れた
位置に（半導体層の外縁部）、ゲート電極１２０５ｃと
平行方向を長辺とする長方形と垂直方向を長辺とする長
方形を組み合わせてできた複雑な形状で、当該形状のコ
ーナー部が半導体層のコーナー部に掛かる様に配置され
た例である。この場合は、前記図１５（Ａ）または図１
５（Ｂ）と比較して、ゲッタリング領域の面積を大きく
することもできる。ここでは、ゲッタリング領域１２０
３ｃおよび１２０４ｃの面積の合計が層ゲッタリング領
域の面積Ｓとなる。
【０１１２】上記の何れの配置例に於いても、ゲッタリ
ング領域は、ソース領域またはドレイン領域に形成され
るコンタクト部（各ＴＦＴを電気的に接続する配線が半
導体層と接続される部分を本明細書において、コンタク
ト部という）の間を流れる電流を妨げない位置に配置さ
れている。即ち、図１５（Ａ）のゲッタリング領域１２
０３ａ、１２０４ａは、ソース領域１２０１ａに形成さ
れているコンタクト部１２０６ａとドレイン領域１２０
２ａに形成されているコンタクト部１２０７ａの間を流
れる電流を妨げない位置に配置されている。
ング領域は、ソース領域またはドレイン領域に形成され
るコンタクト部（各ＴＦＴを電気的に接続する配線が半
導体層と接続される部分を本明細書において、コンタク
ト部という）の間を流れる電流を妨げない位置に配置さ
れている。即ち、図１５（Ａ）のゲッタリング領域１２
０３ａ、１２０４ａは、ソース領域１２０１ａに形成さ
れているコンタクト部１２０６ａとドレイン領域１２０
２ａに形成されているコンタクト部１２０７ａの間を流
れる電流を妨げない位置に配置されている。
【０１１３】また、図１５（Ｂ）のゲッタリング領域１
２０３ｂ、１２０４ｂは、ソース領域１２０１ｂに接続
しているコンタクト部１２０６ｂとドレイン領域１２０
２ｂに形成されているコンタクト部１２０７ｂの間を流
れる電流を妨げない位置に配置されている。
２０３ｂ、１２０４ｂは、ソース領域１２０１ｂに接続
しているコンタクト部１２０６ｂとドレイン領域１２０
２ｂに形成されているコンタクト部１２０７ｂの間を流
れる電流を妨げない位置に配置されている。
【０１１４】また、図１５（Ｃ）のゲッタリング領域１
２０３ｃ、１２０４ｃは、ソース領域１２０１ｃに形成
されているコンタクト部１２０６ｃとドレイン領域１２
０２ｃに形成されているコンタクト部１２０７ｃの間を
流れる電流を妨げない位置に配置されている。
２０３ｃ、１２０４ｃは、ソース領域１２０１ｃに形成
されているコンタクト部１２０６ｃとドレイン領域１２
０２ｃに形成されているコンタクト部１２０７ｃの間を
流れる電流を妨げない位置に配置されている。
【０１１５】また、図１５（Ｄ）は、基本的に図１５
（Ｃ）と同じ配置例であるが、ゲッタリング領域１２０
３ｄ、１２０４ｄのゲッタリング効率拡大の為、ゲッタ
リング領域１２０３ｄ、１２０４ｄの更なる面積拡大が
図られ、ゲッタリング領域１２０３ｄがコンタクト部１
２０６ｄの一部に掛かった例である。ここでは、ゲッタ
リング領域１２０３ｄおよび１２０４ｄの面積の合計が
層ゲッタリング領域の面積Ｓとなる。基本的に、ゲッタ
リング領域１２０３ｄ、１２０４ｄがコンタクト部１２
０６ｄ、１２０７ｄの一部に掛かっても問題ないが、重
なる面積が最大でもコンタクト部１２０６ｄ、１２０７
ｄの半分以下になる様に、留意する必要がある。従っ
て、コンタクト部１２０６ｄ、１２０７ｄとゲッタリン
グ領域１２０３ｄ、１２０４ｄとの間の設計距離は、各
々の領域形成に対応するフォトリソグラフィ工程で使用
する露光装置のアライメント精度を考慮して、好適な設
計距離を決める必要がある。尚、高効率ゲッタリング領
域を設ける位置は、本実施形態の構成に限定されるもの
ではなく、ソース領域とドレイン領域の間を流れる電流
に影響を与えない（阻害しない）位置であれば任意の場
所に設けても良い。
（Ｃ）と同じ配置例であるが、ゲッタリング領域１２０
３ｄ、１２０４ｄのゲッタリング効率拡大の為、ゲッタ
リング領域１２０３ｄ、１２０４ｄの更なる面積拡大が
図られ、ゲッタリング領域１２０３ｄがコンタクト部１
２０６ｄの一部に掛かった例である。ここでは、ゲッタ
リング領域１２０３ｄおよび１２０４ｄの面積の合計が
層ゲッタリング領域の面積Ｓとなる。基本的に、ゲッタ
リング領域１２０３ｄ、１２０４ｄがコンタクト部１２
０６ｄ、１２０７ｄの一部に掛かっても問題ないが、重
なる面積が最大でもコンタクト部１２０６ｄ、１２０７
ｄの半分以下になる様に、留意する必要がある。従っ
て、コンタクト部１２０６ｄ、１２０７ｄとゲッタリン
グ領域１２０３ｄ、１２０４ｄとの間の設計距離は、各
々の領域形成に対応するフォトリソグラフィ工程で使用
する露光装置のアライメント精度を考慮して、好適な設
計距離を決める必要がある。尚、高効率ゲッタリング領
域を設ける位置は、本実施形態の構成に限定されるもの
ではなく、ソース領域とドレイン領域の間を流れる電流
に影響を与えない（阻害しない）位置であれば任意の場
所に設けても良い。
【０１１６】また、図１６は、半導体層を複数のゲート
電極１２０５ｅが横切り、その下部に複数のチャネル形
成領域が形成される。また、複数のゲート電極の間に
は、ソース領域１２０１ｅ（またはドレイン領域１２０
２ｅ）、ゲッタリング領域１２０８ｅ、コンタクト部１
２０９ｅが形成されている。なお、半導体層の外縁部に
は図１５（ａ）〜（ｄ）と同様にゲッタリング領域１２
０３ｅ、１２０４ｅが形成され、その内側にソース領域
１２０１ｅまたはドレイン領域１２０２ｅおよびコンタ
クト部１２０６ｅ、１２０７ｅが形成されている。ここ
では、ゲッタリング領域１２０３ｅ、１２０４ｅおよび
１２０８ｅの面積の合計が層ゲッタリング領域の面積Ｓ
となる。図１６に示した場合も、ゲッタリング領域１２
０３ｅがコンタクト部１２０６ｅの一部に掛かっても構
わないが、基本的に、重なる面積が最大でもコンタクト
部１２０６ｅ、１２０７ｅの半分以下になる様に、留意
する必要がある。なお、クロックトインバータやラッチ
回路等、ＴＦＴが連結されている領域（図１６の１２０
２ｅに挟まれた領域）において、コンタクト部１２０９
ｅが形成されない場合も本発明は適用することができ
る。
電極１２０５ｅが横切り、その下部に複数のチャネル形
成領域が形成される。また、複数のゲート電極の間に
は、ソース領域１２０１ｅ（またはドレイン領域１２０
２ｅ）、ゲッタリング領域１２０８ｅ、コンタクト部１
２０９ｅが形成されている。なお、半導体層の外縁部に
は図１５（ａ）〜（ｄ）と同様にゲッタリング領域１２
０３ｅ、１２０４ｅが形成され、その内側にソース領域
１２０１ｅまたはドレイン領域１２０２ｅおよびコンタ
クト部１２０６ｅ、１２０７ｅが形成されている。ここ
では、ゲッタリング領域１２０３ｅ、１２０４ｅおよび
１２０８ｅの面積の合計が層ゲッタリング領域の面積Ｓ
となる。図１６に示した場合も、ゲッタリング領域１２
０３ｅがコンタクト部１２０６ｅの一部に掛かっても構
わないが、基本的に、重なる面積が最大でもコンタクト
部１２０６ｅ、１２０７ｅの半分以下になる様に、留意
する必要がある。なお、クロックトインバータやラッチ
回路等、ＴＦＴが連結されている領域（図１６の１２０
２ｅに挟まれた領域）において、コンタクト部１２０９
ｅが形成されない場合も本発明は適用することができ
る。
【０１１７】なお、どのような形状のゲッタリング領域
を適用しても、ゲッタリングのための加熱処理により、
ゲッタリング領域には触媒元素が移動してくるため、触
媒元素が、１×１０19/cm3以上の濃度となる。
を適用しても、ゲッタリングのための加熱処理により、
ゲッタリング領域には触媒元素が移動してくるため、触
媒元素が、１×１０19/cm3以上の濃度となる。
【０１１８】本実施例は、実施形態、実施例１〜４に組
み合わせて適用することができる。
み合わせて適用することができる。
【０１１９】（実施例６）本発明を実施して形成された
ＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表
示装置に用いることができる。即ち、それら液晶表示装
置を表示部に組み込んだ電気器具全てに本発明を実施で
きる。
ＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表
示装置に用いることができる。即ち、それら液晶表示装
置を表示部に組み込んだ電気器具全てに本発明を実施で
きる。
【０１２０】その様な電気器具としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１２、図１３
及び図１４に示す。
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１２、図１３
及び図１４に示す。
【０１２１】図１２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。
【０１２２】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。
【０１２３】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。
【０１２４】図１２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。
【０１２５】図１２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。
【０１２６】図１２（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。
【０１２７】本発明を適用することにより、触媒元素を
用いた良好な結晶性を有する半導体層を形成することが
でき、さらにｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴとなる領域のゲッタリング効率を揃えることができ
るため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの
特性を向上させ、良好なＣＭＯＳ駆動回路を実現するこ
とができる。また、十分触媒元素をゲッタリングできる
ため、画素におけるスイッチングＴＦＴは、触媒元素の
偏析によると考えられるリーク電流の発生を抑制するこ
とができ、表示ムラのない良好な表示が可能な上記した
ような電気器具（パーソナルコンピュータ、ビデオカメ
ラ、モバイルコンピュータ、ゴーグル型ディスプレイ、
記録媒体を用いるプレーヤー、デジタルカメラ）を実現
することができる。
用いた良好な結晶性を有する半導体層を形成することが
でき、さらにｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴとなる領域のゲッタリング効率を揃えることができ
るため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの
特性を向上させ、良好なＣＭＯＳ駆動回路を実現するこ
とができる。また、十分触媒元素をゲッタリングできる
ため、画素におけるスイッチングＴＦＴは、触媒元素の
偏析によると考えられるリーク電流の発生を抑制するこ
とができ、表示ムラのない良好な表示が可能な上記した
ような電気器具（パーソナルコンピュータ、ビデオカメ
ラ、モバイルコンピュータ、ゴーグル型ディスプレイ、
記録媒体を用いるプレーヤー、デジタルカメラ）を実現
することができる。
【０１２８】図１３（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。
であり、投射装置２６０１、スクリーン２６０２等を含
む。
【０１２９】図１３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。
【０１３０】なお、図１３（Ｃ）は、図１３（Ａ）及び
図１３（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
図１３（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１３１】また、図１３（Ｄ）は、図１３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１３２】ただし、図１３に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の液晶表示装置の適用例は図示していな
い。
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の液晶表示装置の適用例は図示していな
い。
【０１３３】本発明を適応することにより、触媒元素を
用いた良好な結晶性を有する半導体層を形成することが
でき、十分触媒元素をゲッタリングできるため、画素に
おけるスイッチングＴＦＴは、触媒元素の偏析によると
考えられるリーク電流の発生を抑制することができ、表
示ムラのない良好な表示が可能なプロジェクターを実現
することができる。また、表示ムラがないため、光源の
制御もしやすくなり、低消費電力化も実現できるように
なる。
用いた良好な結晶性を有する半導体層を形成することが
でき、十分触媒元素をゲッタリングできるため、画素に
おけるスイッチングＴＦＴは、触媒元素の偏析によると
考えられるリーク電流の発生を抑制することができ、表
示ムラのない良好な表示が可能なプロジェクターを実現
することができる。また、表示ムラがないため、光源の
制御もしやすくなり、低消費電力化も実現できるように
なる。
【０１３４】図１４（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。
【０１３５】図１４（Ｂ）は携帯書籍（電子書籍）であ
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。
【０１３６】図１４（Ｃ）はディスプレイ（表示装置）
であり、本体３２０１、支持台３２０２、表示部３２０
３等を含む。
であり、本体３２０１、支持台３２０２、表示部３２０
３等を含む。
【０１３７】本発明を適用することより、触媒元素を用
いた良好な結晶性を有する半導体層を形成することがで
き、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔとなる領域のゲッタリング効率を揃えることができる
ため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特
性を向上させ、良好なＣＭＯＳ駆動回路を実現すること
ができる。また、十分触媒元素をゲッタリングできるた
め、画素におけるスイッチングＴＦＴは、触媒元素の偏
析によると考えられるリーク電流の発生を抑制すること
ができ、表示ムラのない良好な表示が可能になる。また
表示ムラがない良好な表示であるため、光源を必要以上
に使用する必要がなく無駄な消費電力を低減することが
でき、低消費電力化も可能な電気器具（携帯電話、携帯
書籍、ディスプレイ）を実現することができる。
いた良好な結晶性を有する半導体層を形成することがで
き、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔとなる領域のゲッタリング効率を揃えることができる
ため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特
性を向上させ、良好なＣＭＯＳ駆動回路を実現すること
ができる。また、十分触媒元素をゲッタリングできるた
め、画素におけるスイッチングＴＦＴは、触媒元素の偏
析によると考えられるリーク電流の発生を抑制すること
ができ、表示ムラのない良好な表示が可能になる。また
表示ムラがない良好な表示であるため、光源を必要以上
に使用する必要がなく無駄な消費電力を低減することが
でき、低消費電力化も可能な電気器具（携帯電話、携帯
書籍、ディスプレイ）を実現することができる。
【０１３８】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施形態、実施例１〜
５を組み合わせて作製された表示装置を用いて実現する
ことができる。
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施形態、実施例１〜
５を組み合わせて作製された表示装置を用いて実現する
ことができる。
【０１３９】
【発明の効果】本発明を用いることにより、触媒元素を
用いて作製された良好な結晶性を有する結晶質半導体膜
の素子領域、特にチャネル形成領域やチャネル形成領域
とソース領域またはドレイン領域との接合部に残留する
触媒元素の濃度を低減するゲッタリング工程をｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとで効率を揃えること
ができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとで十分なゲッタリング処理を行うことができ、良好
な結晶質半導体膜を得ることができる。また、このよう
な半導体膜を用いたＴＦＴを用いれば、リーク電流の発
生を抑制することができ、良好な半導体装置を実現する
ことができる。
用いて作製された良好な結晶性を有する結晶質半導体膜
の素子領域、特にチャネル形成領域やチャネル形成領域
とソース領域またはドレイン領域との接合部に残留する
触媒元素の濃度を低減するゲッタリング工程をｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとで効率を揃えること
ができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとで十分なゲッタリング処理を行うことができ、良好
な結晶質半導体膜を得ることができる。また、このよう
な半導体膜を用いたＴＦＴを用いれば、リーク電流の発
生を抑制することができ、良好な半導体装置を実現する
ことができる。
【図１】 本発明の実施の形態を示す図。
【図２】 本発明の実施の形態を示す図。
【図３】 本発明の実施の一例を示す図。
【図４】 本発明の実施の一例を示す図。
【図５】 本発明の実施の一例を示す図。
【図６】 本発明の実施の一例を示す図。
【図７】 本発明の実施の一例を示す図。
【図８】 本発明の実施の一例を示す図。
【図９】 本発明の実施の一例を示す図。
【図１０】 本発明の実施の一例を示す図。
【図１１】 本発明の実施の一例を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 電気器具の一例を示す図。
【図１４】 電気器具の一例を示す図。
【図１５】 本発明の実施の一例を示す図。
【図１６】 本発明の実施の一例を示す図。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６１３Ａ
Ｆターム(参考） 2H092 GA59 JA25 JA28 JA46 KA04
KA18 MA29 NA21 PA06
5F052 AA02 AA17 AA24 BA07 BB02
BB04 BB07 DA02 DB03 DB07
EA12 EA16 FA06 FA19 JA01
JA04
5F110 AA06 BB02 BB04 CC02 DD02
DD03 DD13 DD14 DD15 DD17
DD25 EE01 EE04 EE05 EE06
EE14 EE23 EE44 EE45 FF04
FF09 FF28 FF30 GG02 GG13
GG25 GG32 GG34 GG43 GG45
GG51 HJ01 HJ04 HJ13 HJ23
HL04 HL06 HL11 HM15 NN03
NN04 NN22 NN23 NN24 NN27
NN35 NN72 PP01 PP02 PP03
PP10 PP34 PP35 QQ04 QQ09
QQ11 QQ23 QQ24 QQ25 QQ28
Claims (32)
- 【請求項１】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ゲッタリング領域は、前記ソース領域と前記ドレイ
ン領域とにおいて、電子または正孔が移動する領域以外
に形成されていることを特徴とする半導体装置。 - 【請求項２】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ゲッタリング領域は、前記ソース領域、前記ドレイ
ン領域と隣接し、少なくとも前記チャネル形成領域とは
隣接しないように形成されていることを特徴とする半導
体装置。 - 【請求項３】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ゲッタリング領域は、前記ソース領域からおよび前
記ドレイン領域において各ＴＦＴを電気的に接続する配
線が接続される領域より外縁部に形成されていることを
特徴とする半導体装置。 - 【請求項４】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ゲッタリング領域は、前記半導体層の外縁部に形成
されており、 各ＴＦＴを電気的に接続する配線との接続は、前記ゲッ
タリング領域の一部を含んだ領域および前記ゲッタリン
グ領域以外の領域で行われていることを特徴とする半導
体装置。 - 【請求項５】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ゲッタリング領域は、前記半導体層の外縁部に形成
されており、 各ＴＦＴを電気的に接続する配線との接続は、前記ゲッ
タリング領域以外の領域で行われていることを特徴とす
る半導体装置。 - 【請求項６】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、ソース領域、ドレイ
ン領域およびゲッタリング領域を含む半導体層、前記半
導体層上のゲート絶縁膜および前記ゲート絶縁膜上のゲ
ート電極を含み、 前記ソース領域またはドレイン領域において複数の半導
体層が連結されており、 前記半導体層が連結された領域において、前記ゲッタリ
ング領域は、電子または正孔が移動する領域以外に形成
されていることを特徴とする半導体装置。 - 【請求項７】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴまたは前記ｐチャネル型ＴＦＴ
は、それぞれ複数が連結されており、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、複数のソース領域、
複数のドレイン領域およびゲッタリング領域を含む半導
体層、前記半導体層上のゲート絶縁膜および前記ゲート
絶縁膜上のゲート電極を含み、 前記ゲッタリング領域は、前記半導体層の外縁部および
前記複数のソース領域または前記複数のドレイン領域に
挟まれた領域に形成されており、 各ＴＦＴを電気的に接続する配線との接続は、前記ゲッ
タリング領域の一部を含んだ領域および前記ゲッタリン
グ領域以外の領域で行われていることを特徴とする半導
体装置。 - 【請求項８】同一基板上に形成されたｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを含む半導体装置であっ
て、 前記ｎチャネル型ＴＦＴまたは前記ｐチャネル型ＴＦＴ
は、それぞれ複数が連結されており、 前記ｎチャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴ
は、絶縁体上にチャネル形成領域、複数のソース領域、
複数のドレイン領域およびゲッタリング領域を含む半導
体層、前記半導体層上のゲート絶縁膜および前記ゲート
絶縁膜上のゲート電極を含み、 前記ゲッタリング領域は、前記半導体層の外縁部および
前記複数のソース領域または前記複数のドレイン領域に
挟まれた領域に形成されており、 各ＴＦＴを電気的に接続する配線とのコンタクト部が、
前記ゲッタリング領域以外の領域に接続されていること
を特徴とする半導体装置。 - 【請求項９】請求項１乃至請求項８において、前記ｎチ
ャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴにおい
て、前記半導体層の幅Ｗに対するゲッタリング領域の面
積Ｓの比Ｓ／Ｗが、ｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴとで概略等しいことを特徴とする半導体装置。 - 【請求項１０】請求項１乃至請求項８において、前記ｎ
チャネル型ＴＦＴおよび前記ｐチャネル型ＴＦＴにおい
て、対を成すそれぞれのｎチャネル型ＴＦＴおよびｐチ
ャネル型ＴＦＴにおける、それぞれのソース領域あるい
はドレイン領域とチャネル部との接合部からゲッタリン
グ領域までの距離が、前記ｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴとで概略等しいことを特徴とする半導体装
置。 - 【請求項１１】請求項１乃至請求項８において、前記ゲ
ッタリング領域にはｎ型を付与する不純物元素およびｐ
型を付与する不純物元素が含まれていることを特徴とす
る半導体装置。 - 【請求項１２】請求項１乃至請求項８において、前記ゲ
ッタリング領域には１×１０19〜１×１０21/cm3の濃度
のｎ型を付与する不純物元素および１．５×１０19〜３
×１０ 21/cm3の濃度のｐ型を付与する不純物元素が含ま
れていることを特徴とする半導体装置。 - 【請求項１３】請求項１乃至請求項８において、前記ゲ
ッタリング領域には触媒元素が１×１０19/cm3以上の濃
度で存在していることを特徴とする半導体装置。 - 【請求項１４】請求項１乃至請求項８において、前記ゲ
ッタリング領域には、ｎ型を付与する不純物元素の１．
５〜３倍の濃度のｐ型を付与する不純物元素が添加され
ていることを特徴とする半導体装置。 - 【請求項１５】請求項１乃至請求項８において、前記ゲ
ート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、
または前記元素の合金材料の一種または複数種からなる
ことを特徴とする半導体装置。 - 【請求項１６】同一基板上に画素部と駆動回路が構成さ
れた半導体装置において、少なくとも請求項１乃至請求
項７記載のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔを用いて構成されるソース側駆動回路内のサンプリン
グ回路を有することを特徴とする半導体装置。 - 【請求項１７】絶縁体上に非晶質半導体膜を形成する第
１の工程と、 前記非晶質半導体膜に触媒元素を添加する第２の工程
と、 前記非晶質半導体膜に第１の加熱処理を行うことによ
り、結晶質半導体膜を形成する第３の工程と、 前記結晶質半導体膜をエッチングして、半導体層を形成
する第４の工程と、 前記半導体層上にゲート絶縁膜を形成する第５の工程
と、 後のｎチャネル型ＴＦＴ及び後のｐチャネル型ＴＦＴと
なる領域のゲート絶縁膜上にゲート電極を形成する第６
の工程と、 後のｎチャネル型ＴＦＴの半導体層のソース領域、ドレ
イン領域、ゲッタリング領域および後のｐチャネル型Ｔ
ＦＴの半導体層のゲッタリング領域にｎ型を付与する不
純物元素を添加する第７の工程と、 後のｎチャネル型ＴＦＴの半導体層のゲッタリング領
域、後のｐチャネル型ＴＦＴの半導体層のソース領域、
ドレイン領域およびゲッタリング領域にｐ型を付与する
不純物元素を添加する第９の工程と、 前記第９の工程の後、第２の加熱処理を行うことによ
り、半導体層中の触媒元素を前記ｎ型を付与する不純物
元素および前記ｐ型を付与する不純物元素が添加された
ゲッタリング領域に移動させる第１０の工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項１８】絶縁体上に非晶質半導体膜を形成する第
１の工程と、 前記非晶質半導体膜上に開口部を有するマスク絶縁膜を
形成し、前記非晶質半導体膜に選択的に触媒元素を添加
する第２の工程と、 前記非晶質半導体膜に第１の加熱処理を行い、結晶質半
導体膜を形成する第３の工程と、 前記結晶質半導体膜をエッチングして、半導体層を形成
する第４の工程と、 前記半導体層上にゲート絶縁膜を形成する第５の工程
と、 後のｎチャネル型ＴＦＴ及び後のｐチャネル型ＴＦＴと
なる領域のゲート絶縁膜上にゲート電極を形成する第６
の工程と、 後のｎチャネル型ＴＦＴの半導体層のソース領域、ドレ
イン領域、ゲッタリング領域および後のｐチャネル型Ｔ
ＦＴの半導体層のゲッタリング領域にｎ型を付与する不
純物元素を添加する第７の工程と、 後のｎチャネル型ＴＦＴの半導体層のゲッタリング領
域、後のｐチャネル型ＴＦＴの半導体層のソース領域、
ドレイン領域およびゲッタリング領域にｐ型を付与する
不純物元素を添加する第９の工程と、 前記第９の工程の後、第２の加熱処理を行うことによ
り、半導体層中の触媒元素を前記ｎ型を付与する不純物
元素および前記ｐ型を付与する不純物元素が添加された
ゲッタリング領域に移動させる第１０の工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項１９】絶縁体上に非晶質半導体膜を形成する第
１の工程と、 前記非晶質半導体膜に触媒元素を添加する第２の工程
と、 前記非晶質半導体膜に第１の加熱処理を行うことによ
り、結晶質半導体膜を形成する第３の工程と、 前記結晶質半導体膜をエッチングして、半導体層を形成
する第４の工程と、 前記半導体層上にゲート絶縁膜を形成する第５の工程
と、 後のｎチャネル型ＴＦＴとなる領域のゲート絶縁膜上に
第１の形状のゲート電極を形成し、後のｐチャネル型Ｔ
ＦＴとなる領域のゲート絶縁膜上に第２の形状のゲート
電極を形成する第６の工程と、 前記第１の形状のゲート電極および前記第２の形状のゲ
ート電極をマスクにして、前記半導体層にｎ型を付与す
る不純物元素を添加し、後のｎチャネル型ＴＦＴの半導
体層のソース領域、ドレイン領域、ゲッタリング領域お
よび後のｐチャネル型ＴＦＴの半導体層のゲッタリング
領域を形成する第７の工程と、 後のｎチャネル型ＴＦＴの半導体層の一部を露出するマ
スクおよび前記第２の形状のゲート電極上のマスクを形
成した後、前記第２の形状のゲート電極をエッチングし
て後のｐチャネル型ＴＦＴの第３の形状のゲート電極を
形成する第８の工程と、 前記第８の工程において形成したマスクおよび前記第３
の形状のゲート電極をマスクにして、前記半導体層にｐ
型を付与する不純物元素を添加し、後のｎチャネル型Ｔ
ＦＴの半導体層のゲッタリング領域、後のｐチャネル型
ＴＦＴの半導体層のソース領域、ドレイン領域およびゲ
ッタリング領域を形成する第９の工程と、 前記第９の工程の後、第２の加熱処理を行うことによ
り、半導体層中の触媒元素を前記ｎ型を付与する不純物
元素および前記ｐ型を付与する不純物元素が添加された
ゲッタリング領域に移動させる第１０の工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項２０】絶縁体上に非晶質半導体膜を形成する第
１の工程と、 前記非晶質半導体膜上に開口部を有するマスク絶縁膜を
形成し、前記非晶質半導体膜に選択的に触媒元素を添加
する第２の工程と、 前記非晶質半導体膜に第１の加熱処理を行い、結晶質半
導体膜を形成する第３の工程と、 前記結晶質半導体膜をエッチングして、半導体層を形成
する第４の工程と、 前記半導体層上にゲート絶縁膜を形成する第５の工程
と、 後のｎチャネル型ＴＦＴとなる領域の前記ゲート絶縁膜
上に第１の形状のゲート電極を形成し、後のｐチャネル
型ＴＦＴとなる領域の前記ゲート絶縁膜上に第２の形状
のゲート電極を形成する第６の工程と、 前記第１の形状のゲート電極および前記第２の形状のゲ
ート電極をマスクにして、前記半導体層にｎ型を付与す
る不純物元素を添加し、後のｎチャネル型ＴＦＴの半導
体層のソース領域、ドレイン領域、ゲッタリング領域お
よび後のｐチャネル型ＴＦＴの半導体層のゲッタリング
領域を形成する第７の工程と、 後のｎチャネル型ＴＦＴの半導体層の一部を露出するマ
スクおよび前記第２の形状のゲート電極上のマスクを形
成した後、前記第２の形状のゲート電極をエッチングし
て後のｐチャネル型ＴＦＴの第３の形状のゲート電極を
形成する第８の工程と、 前記第８の工程において形成したマスクおよび前記第３
の形状のゲート電極をマスクにして、前記半導体層にｐ
型を付与する不純物元素を添加し、後のｎチャネル型Ｔ
ＦＴの半導体層のゲッタリング領域、後のｐチャネル型
ＴＦＴの半導体層のソース領域、ドレイン領域およびゲ
ッタリング領域を形成する第９の工程と、 前記第９の工程の後、第２の加熱処理を行うことによ
り、半導体層中の触媒元素を前記ｎ型を付与する不純物
元素および前記ｐ型を付与する不純物元素が添加された
ゲッタリング領域に移動させる第１０の工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項２１】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に、各ＴＦ
Ｔを電気的に接続するための配線との接続を行なう第１
１の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域
は、前記ソース領域と前記ドレイン領域とにおいて、電
子または正孔が移動する領域以外に形成されることを特
徴とする半導体装置の作製方法。 - 【請求項２２】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に、各ＴＦ
Ｔを電気的に接続するための配線との接続を行なう第１
１の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域
は、前記ソース領域あるいは前記ドレイン領域と隣接
し、少なくとも前記ゲート電極下に形成されるチャネル
形成領域とは隣接しないように形成されることを特徴と
する半導体装置の作製方法。 - 【請求項２３】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に、各ＴＦ
Ｔを電気的に接続するための配線との接続を行なう第１
１の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域
は、前記各ＴＦＴを電気的に接続する配線が接続される
領域より外縁部に形成されることを特徴とする半導体装
置の作製方法。 - 【請求項２４】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に各ＴＦＴ
を電気的に接続するための配線との接続を行なう第１１
の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域の
一部を含んだ領域および前記ゲッタリング領域以外の領
域を用いて、各ＴＦＴを電気的に接続するための配線と
の接続を行なうことを特徴とする半導体装置の作製方
法。 - 【請求項２５】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に各ＴＦＴ
を電気的に接続するための配線との接続を行なう第１１
の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域以
外の領域を用いて、各ＴＦＴを電気的に接続するための
配線との接続を行なうことを特徴とする半導体装置の作
製方法。 - 【請求項２６】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に、各ＴＦ
Ｔを電気的に接続するための配線との接続を行なう第１
１の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域
は、前記半導体層の幅Ｗに対する前記ゲッタリング領域
の面積Ｓの比Ｓ／Ｗが、後のｎチャネル型ＴＦＴと後の
ｐチャネル型ＴＦＴとで概略等しくなるように形成され
ることを特徴とする半導体装置の作製方法。 - 【請求項２７】請求項１７乃至請求項２０において、前
記第１０の工程の後、後のｎチャネル型ＴＦＴの半導体
層および後のｐチャネル型ＴＦＴの半導体層に、各ＴＦ
Ｔを電気的に接続するための配線との接続を行なう第１
１の工程を含み、 後のｎチャネル型ＴＦＴの半導体層および後のｐチャネ
ル型ＴＦＴの半導体層における前記ゲッタリング領域
は、前記半導体層における前記ゲート電極端部からゲッ
タリング領域までの距離が、後のｎチャネル型ＴＦＴと
後のｐチャネル型ＴＦＴとで概略等しくなるように形成
されることを特徴とする半導体装置の作製方法。 - 【請求項２８】請求項１７乃至請求項２０において、前
記半導体層にｎ型を付与する不純物元素を添加する第７
の工程において、後のｎチャネル型ＴＦＴの半導体層の
ソース領域、ドレイン領域、ゲッタリング領域および後
のｐチャネル型ＴＦＴの半導体層のゲッタリング領域に
添加されるｎ型を付与する不純物元素の濃度は、１×１
０19〜１×１０21/cm3であり、 前記半導体層にｐ型を付与する不純物元素を添加する第
９の工程において、後のｎチャネル型ＴＦＴの半導体層
のゲッタリング領域、後のｐチャネル型ＴＦＴの半導体
層のソース領域、ドレイン領域およびゲッタリング領域
に添加されるｐ型を付与する不純物元素の濃度は１．５
×１０19〜３×１０21/cm3とする半導体装置の作製方
法。 - 【請求項２９】請求項１７乃至請求項２０において、前
記第１の加熱処理の後、前記結晶質半導体膜にレーザ光
を照射する工程を含むことを特徴とする半導体装置の作
製方法。 - 【請求項３０】請求項１９または請求項２０において、
前記第２の形状のゲート電極は、前記第３の形状のゲー
ト電極より幅を広く形成することを特徴とする半導体装
置の作製方法。 - 【請求項３１】請求項１７乃至請求項２０において、前
記第１０の工程における第２の加熱処理では、前記半導
体層に添加された前記ｎ型を付与する不純物元素および
前記ｐ型を付与する不純物元素の活性化も行うことを特
徴とする半導体装置の作製方法。 - 【請求項３２】請求項１７乃至請求項２０において、前
記触媒元素としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、
Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用い
ることを特徴とする半導体装置の作製方法。
Priority Applications (7)
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|---|---|---|---|
| JP2002045239A JP3961310B2 (ja) | 2002-02-21 | 2002-02-21 | 半導体装置の作製方法 |
| TW092102907A TWI305958B (en) | 2002-02-21 | 2003-02-12 | Semiconductor device and manufacturing method thereof |
| US10/365,911 US7332385B2 (en) | 2002-02-21 | 2003-02-13 | Method of manufacturing a semiconductor device that includes gettering regions |
| KR1020030010445A KR101017225B1 (ko) | 2002-02-21 | 2003-02-19 | 반도체 장치 및 그 제조 방법 |
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