KR101017225B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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샤프 가부시키가이샤
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

촉매 원소가 비정질 반도체 막에 첨가되고 이에 가열 처리가 행해져 양질의 결정질 반도체 막이 만들어지며, 만족스러운 특성을 가진 TFT(반도체 장치)가 결정질 반도체 막을 사용하여 실현된다. 반도체 층은 1 x 1019/cm3 내지 1x 1021/cm3의 농도를 갖고 주기율표의 15족에 속하는 불순물 원소와 1.5 x 1019/cm3 내지 3x 1021/cm3의 농도를 갖고 주기율표의 13족에 속하는 불순물 원소를 함유하는 영역을 포함하고 이 영역은 반도체 막(특히, 채널 형성 영역) 내 잔류한 촉매 원소가 이동하는 영역이다.
Figure 112003005708771-pat00001
반도체 막, 소스 영역, 드레인 영역, 불순물 원소, 촉매 원소, 구동 회로

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 내지 도 1e는 본 발명의 실시형태를 도시한 도면.
도 2a 내지 도 2c는 본 발명의 실시형태를 도시한 도면.
도 3a 및 도 3b는 본 발명의 실시예를 도시한 도면.
도 4의 a 및 내지 도 4의 d는 본 발명의 실시예를 도시한 도면.
도 5a 및 도 5b는 본 발명의 실시예를 도시한 도면.
도 6는 본 발명의 실시예를 도시한 도면.
도 7a 및 도 7b는 본 발명의 실시예를 도시한 도면.
도 8은 본 발명의 실시예를 도시한 도면.
도 9는 본 발명의 실시예를 도시한 도면.
도 10a 내지 도 10d는 본 발명의 실시예를 도시한 도면.
도 11은 본 발명의 실시예를 도시한 도면.
도 12a 내지 도 12f는 전기 장치들의 예들을 도시한 도면.
도 13a 내지 도 13d는 전기 장치들의 예들을 도시한 도면.
도 14a 내지 도 14c는 전기 장치들의 예들을 도시한 도면.
도 15a 내지 도 15d는 본 발명의 실시예를 도시한 도면.
도 16은 본 발명의 실시예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 기판 101 : 베이스 막
102 내지 105 : 반도체 층들 106 : 게이트 절연막
107 : 도전막(A) 108 : 도전막(B)
109 내지 112 : 마스크들 113 내지 115 : 게이트 전극들
116 : 배선 라인 123a 내지 126a : 불순물 영역들(A)
123b 내지 126b : 불순물 영역들(B) 142 : 화소 전극
148 : 배선 122 : 용량 배선 라인
182 : 대향 기판 204 : 저장 캐패시터
본 발명은 반도체 장치 및 결정화를 촉진하는 기능을 갖는 금속 원소를 비정질 반도체 막에 첨가하고 가열 처리를 수행하여 결정질 반도체 막을 형성하고, 이 결정질 반도체 막을 사용하여 박막 트랜지스터(TFT)를 제조하는 방법에 관한 것이다.
화소부 및 구동 회로가 동일 기판상에 설치되는 액정 디스플레이 장치는 개인용 컴퓨터용 모니터로서 사용되며 또한 일반 가정으로 확장되어 가기 시작하고 있다. 예를 들면, CRT(음극선관) 대신 액정 디스플레이가 일반 가정에 텔레비전으로서 도입되고 있다. 또한, 영화를 시청하거나 게임을 하기 위한 전방형 프로젝터가 일반 가정에 레크리에이션용으로 도입되고 있다. 이에 따라, 액정 디스플레이 장치의 시장 규모가 급속히 팽창되고 있다. 또한, 메모리 회로 및 클럭 발생 회로와 같은 논리 회로들이 유리 기판상에 탑재되는 패널 상에 시스템의 개발이 활발하게 진전되고 있다.
고해상 이미지 디스플레이가 행해질 때, 화소에 기입되는 정보량이 증가된다. 또한, 단시간 동안 정보가 기입되지 않는다면, 고선명 디스플레이를 위한 막대한 정보량을 가진 이미지들에 대해 동화상 디스플레이를 행하는 것은 불가능하다. 이에 따라, 구동 회로에 사용되는 TFT에 고속 동작이 요구된다. 고속 동작이 되게 하기 위해서는 고 전계효과 이동도를 얻게 하는 만족스러운 결정도를 갖는 결정질 반도체 막을 사용하여 TFT를 실현해야 한다.
유리 기판상에 만족스러운 결정질의 반도체 막을 얻는 방법으로서, 본 발명자 등은 결정화를 촉진하는 기능을 갖는 금속 원소를 비정질 반도체 막에 첨가한 후 가열 처리를 수행하여 결정 방위들이 정렬된 만족스러운 반도체 막을 얻는 기술을 개발한 바 있다.
그러나, 처리 없이 촉매 원소를 사용하여 얻어진 결정질 반도체 막을 반도체 층으로서 사용하여 제조된 TFT에 관하여, 오프 전류가 갑자기 증가되는 문제가 있다. 촉매 원소들은 반도체 막 내에 불규칙하게 세그리게이트(segregate)되고, 특히 그레인 경계에서 세그리게이션(segregation)이 현저하게 나타난다. 따라서, 촉매 원소들의 세그리게이션은 전류 누출 경로(누설경로)가 되고 이것이 오프 전류의 갑작스런 증가를 유발하는 것으로 생각된다. 따라서, 결정질 실리콘막 형성 공정 후에, 반도체 막 내 촉매 원소들의 농도를 감소시키기 위해서 촉매 원소들이 반도체 막으로부터 제거되는 것이 필요하다.
반도체 막 내 잔류 촉매 원소들의 농도를 감소시키기 위해서, 다음의 방법이 고찰된다. 즉, 주기율표의 15족에 속하는 불순물 원소(통상, 인 혹은 비소: n-형을 부여하는 불순물 원소) 및 주기율표의 13족에 속하는 불순물 원소(통상, 보론 혹은 알루미늄: p-형을 부여하는 불순물 원소), 이들 각각은 촉매 원소들을 이동시키는 기능을 갖고 있는 것으로, 이들 원소들은 n-채널 TFT 및 p-채널 TFT의 반도체 층의 소스 영역 혹은 드레인 영역이 되는 영역 혹은 촉매 원소들이 이동해 갈 영역(이하, 게터링 영역이라 함)에 고농도로 첨가되고, 촉매 원소들을 이동시키기 위해서 가열 처리가 행해진다. 이에 따라, 특히 채널 형성 영역에 포함된 촉매 원소들의 농도가 감소된다.
그러나, 게터링 영역으로서 소스 영역 혹은 드레인 영역을 사용하는 방법에 따라서, n-형을 부여하며 주기율표의 15족에 속하는 불순물 원소(통상, 인 혹은 비소)는, p-형을 부여하며 주기율표의 13족에 속하는 불순물 원소보다(통상, 보론 혹은 알루미늄)는 고농도로 나중에 n-채널 TFT가 되는 영역에 첨가될 필요가 있다. 한편, p-채널 TFT의 경우에, p-형을 부여하며 주기율표의 13족에 속하는 불순물 원소(통상, 보론 혹은 알루미늄)는, n-형을 부여하며 주기율표의 15족에 속하는 불순물 원소(통상, 인 혹은 비소)보다 고농도로 첨가될 필요가 있다. 즉, 서로 상이한 전도성들을 가진 반도체 층들의 게터링 영역들 내 첨가된 불순물들의 농도들은 서로 다르다. 이에 따라, 반도체 막들 내 균일하게 포함된 촉매 원소들이 게터링 영역들로 이동하는 효율에 관하여 n-채널 TFT와 p-채널 TFT 간엔 차이가 유발되는 문제가 있다.
본 발명자 등은 촉매 원소가 다음의 방법을 사용하여 게터링 영역으로 이동함을 관찰하였음에 유의한다.
예를 들면, 게터링 영역에 첨가된 원소의 영향에 의해 촉매 원소(니켈)가 게터링 영역으로 이동할 때, 촉매 원소가 채널 형성영역에서 게터링 영역으로 이동하는 프로세스에서 촉매 원소(Ni)가 Si에 결합되고, 그럼으로써 NiSx(니켈 실리사이드)가 되는 것으로 생각된다. 니켈 실리사이드에 관하여, 산화 실리콘막은 7.13%의 암모늄 수소 플루오라이드(NH4HF2)와 15.4%이 암모늄 플루오라이드(NH4F)(스텔라 케미파 사에서 제작되고 제품명은 LAL500)를 함유하는 혼합용액에 의해 제거되고, 이어서 샘플 기판을 HF(50% 농도): H2O2(33% 농도): H2O=45:72:4500로 혼합된 화학용액(이하 FPM 용액이라 함) 내 40분간 담근다. 이에 따라서, NiSix는 선택적으로 제거될 수 있다.
NiSix가 제거된 부분은 기공이 된다. NiSix를 제거함으로써 생긴 기공은 투과형 광학 현미경에선 흑점으로서 관찰된다. 흑점들의 수가 많을 때, 많은 수의 촉매 원소들(니켈)이 게터링 영역으로 이동될 수 있는 것으로 추정된다. 즉, 게터링 효율이 좋은 것으로 추정된다.
p-형을 부여하기 위한 불순물 원소를, 단계 수를 증가시킴에 없이 n-채널 TFT의 소스 영역 혹은 드레인 영역에 충분히 첨가하는 것은 어렵다. 따라서, n-채널 TFT 및 p-채널 TFT의 반도체 층들에 첨가되는 불순물 원소들의 농도들의 차는 촉매 원소가 게터링 영역으로 이동하는 효율들의 차에 관계되므로 이것은 소자 특성들의 변동을 야기하는 문제의 원인이 된다.
또한, 또 다른 문제에 관하여, p-채널 TFT에 있어서, n-형을 부여하기 위한 불순물 원소가 촉매 원소에 대한 게터링 처리를 위해 고농도로 첨가되는 영역은 p-형을 갖도록(카운터 도핑) 역으로 되어야 한다. n-형이 p-채널 TFT의 반도체 층에서 p-형으로 역으로 될 때는, n-형 불순물 원소보다는 1.5배 내지 3 배의 농도로 p-형 불순물 원소를 첨가해야 하므로, p-채널 TFT의 소스 영역 혹은 드레인 영역의 결정도는 카운터 도핑에 의해 파괴된다. 이에 따라, 저항률의 증가 및 온 전류 값의 감소와 같은 TFT 소자에 관계된 문제가 야기될 수 있는 문제가 있다.
그러므로, 본 발명은 상기 문제들에 비추어 행해졌다. 본 발명의 목적들 중 하나는 이들 문제들을 해결하는 것으로, 양질의 결정질 반도체 막을 제작하고, 결정질 반도체 막을 사용하여 만족스러운 특성들을 가진 TFT들(반도체 장치들)을 실현하는 것이다. 또한, 본 발명의 목적들 중 하나는 제조단계들의 수를 증가시킴이 없이 이러한 반도체 장치를 실현하는 방법을 제공하는 것이다.
발명에 따라서, 반도체 층이 1 x 1019/cm3 내지 1x 1021/cm3의 농도를 갖고 주기율표의 15족에 속하는 불순물 원소와 1.5 x 1019/cm3 내지 3x 1021/cm3의 농도를 갖고 주기율표의 13족에 속하는 불순물 원소를 함유하는 영역을 포함하는 것과 이 영역은 반도체 막(특히, 채널 형성 영역) 내 잔류한 촉매 원소가 이동하는 영역인 것을 특징으로 한다.
또한, 반도체 층내의 1 x 1019/cm3 내지 1x 1021/cm3의 농도를 갖고 주기율표의 15족에 속하는 불순물 원소와 1.5 x 1019/cm3 내지 3x 1021/cm3의 농도를 갖고 주기율표의 13족에 속하는 불순물 원소를 함유하는 영역은 가열 처리에 의해 반도체 막 내 잔류한 촉매 원소가 이동하는 게터링 영역이고 채널 형성 영역에 인접하지 않도록 형성된 것을 특징으로 한다. 따라서, 채널 영역과 소스 영역 간 접합 부분과 채널영역과 드레인 영역 간 접합 부분에 대한 게터링이 가능하므로 이들 위치들에서 촉매 원소의 세그리게이션 및 잔류에 기인한 TFT 오프 동작에서의 누설 전류의 증가가 억제될 수 있다.
또한, 본 발명에 따라서, 게터링 영역은 반도체 층의 외측 에지 부분에 형성되고, 반도체 층과 각각의 TFT들 간을 전기적으로 접속하는 배선 간의 접속은 게터링 영역의 일부를 포함하는 영역에서 그리고 게터링 영역 이외의 영역에서 행해지는 것을 특징으로 한다. 이에 따라, 반도체 층과 배선 간의 접속이 최소한, 게터링 영역 이외의 영역(소스/드레인 영역)의 일부를 통해 행해질 때, 게터링 영역을 통과함이 없이 TFT 캐리어(전자 혹은 정공)의 경로가 확보될 수 있어 TFT들에 대해 충분한 온 전류가 달성될 수 있다.
또한, 본 발명에 따라서, 복수의 TFT들의 반도체 층들이 서로 접속되는 구조에서도, 게터링 영역은 서로 접속되는 각각의 영역들에 제공되고 TFT 캐리어(전자 혹은 정공)가 이동하는 영역 밖에 위치한다. 이에 따라, 단일 구조의 TFT과 동일한 게터링 효과가 얻어질 수 있다.
TFT 채널 영역 내의 촉매 원소에 대한 게터링 효과에 관하여, 게터링 영역의 게터링 효율이 가장 우세하다. 따라서, 본 발명이 적용될 때, n-채널 TFT 및 p-채널 TFT 각각은 동일 농도로 게터링 원소를 함유한다. 그러므로, n-채널 TFT 및 p-채널 TFT 내 각각의 게터링 영역들은 동일한 게터링 역량을 가지므로 n-채널 TFT에서의 게터링 효율은 p-채널 TFT에서의 게터링 효율과 동일하게 될 수 있다. 따라서, 양 n-채널 TFT 및 p-채널 TFT 내 잔류한 촉매 원소들의 농도들은 실질적으로 동일하게 되므로 촉매 원소들의 잔류 농도에 기인한 소자 특성의 변동이 감소될 수 있다. 또한, 촉매 원소들은 채널 형성 영역 및 채널 형성 영역과 소스 드레인 혹은 드레인 영역 간 접합 부분에서 세그리게이트하지 않도록 게터링 영역으로 충분히 이동될 수 있다.
또한, 본 발명에 따라서, n-채널 TFT 및 p-채널 TFT이 쌍이 될 때, n-채널 TFT에서 채널 형성 영역의 폭(W)에 대한 게터링 영역의 면적(S)의 비(S/W)는 실질적으로 p-채널 TFT의 것과 동일하다. 또한, n-채널 TFT에서 소스 영역 혹은 드레인 영역과 채널 형성 영역 간 접합 부분부터 게터링 영역까지의 거리는 실질적으로 p-채널 TFT의 것과 동일하다.
TFT 채널 영역에서 촉매 원소에 대한 게터링 효과에 관하여, 게터링 영역의 게터링 효율이 가장 우세하다. 또 다른 요인에 있어서, (i) n-채널 TFT에서 비-게터링 영역의 면적에 대한 게터링 영역의 면적(S)의 비 및 (ii) TFT 채널 영역부터 게터링 영역까지의 거리가 중요한 파라미터들이다. 게터링 영역의 면적(S)이 증가함에 따라, 게터링 역량이 더욱 향상된다. 이에 따라, 채널 영역에서의 채널 형성 영역의 폭(W)에 대한 게터링 효율은 게터링 영역의 면적(S)의 비(S/W)에 의해 결정된다. 또한, 채널영역(소스/드레인 영역과 채널 형성 영역 간 접합 부분)부터 게터링 영역까지의 거리(L)는 게터링에 의해 촉매 원소를 이동시키는데 필요한 게터링 거리가 되므로 채널 형성 영역에서의 게터링 효율은 이에 의해 크게 영향을 받게 된다. 각각의 파라미터들에 관하여, 채널 형성 영역의 폭(W)에 대한 게터링 영역의 면적(S)의 비(S/W)는 더 커지므로 게터링 효과가 보다 향상된다. 채널영역(소스/드레인 영역과 채널 형성 영역 간 접합 부분)부터 게터링 영역까지의 거리(L)는 더욱 짧아져, 게터링 효과가 향상된다. 본 발명에 따라서, 이들 파라미터들을 n-채널 TFT 및 p-채널 TFT에서 실질적으로 동일하게 하여 n-채널 TFT에서의 게터링 효율을 p-채널 TFT에서의 게터링 효율과 더욱 동일하게 하는 것이 목적이다. 그러므로, 양 n-채널 TFT 및 p-채널 TFT 내 잔류된 촉매 원소들의 농도들은 실질적으로 동일하게 되므로 촉매 원소들의 잔류 농도에 기인한 소자 특성 변동이 감소될 수 있다.
또한, 본 발명에 따라서, 절연체 상에 비정질 반도체 막을 형성하는 단계; 상기 비정질 반도체 막에 촉매 원소를 첨가하는 단계; 상기 비정질 반도체 막에 제1 가열 처리를 행하여 결정질 반도체 막을 형성하는 단계; 상기 결정질 반도체 막을 에칭하여 반도체 층을 형성하는 단계; 상기 반도체 층 상에 게이트 절연막을 형성하는 단계; 후에 n-채널 TFT 및 p-채널 TFT가 되는 각각의 영역들에 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 n-채널 TFT의 반도체 층내의 소스 영역, 드레인 영역, 및 게터링 영역과 상기 p-채널 TFT의 반도체 층내의 게터링 영역에 n-형 불순물 원소를 첨가하는 단계; 상기 n-채널 TFT의 상기 반도체 층내의 상기 게터링 영역 및 상기 p-채널 TFT의 상기 반도체 층내의 소스 영역, 드레인 영역, 및 상기 게터링 영역에 p-형 불순물 원소를 첨가하는 단계; 및 상기 n-형을 부여하기 위한 불순물 원소 및 상기 p-형을 부여하기 위한 불순물 원소가 첨가된 상기 게터링 영역으로 상기 반도체 층내의 상기 촉매 원소를 이동시키기 위해 제2 가열 처리를 행하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
또한, 본 발명에 따라서, n-채널 TFT 및 p-채널 TFT 내 반도체 층들에 형성된 게터링 영역들에 첨가되는 불순물 원소들은 n-형을 부여하기 위한 불순물 원소 및 p-형을 부여하기 위한 불순물 원소이며, 각각의 불순물 원소들의 농도들은 1 x 1019/cm3 내지 1 x 1021/cm3 및 1.5 x 1019/cm3 내지 3 x 1021/cm3이다.
제조 공정이 복잡하게 되지 않도록, 제조 공정 중에 만들어지는 게이트 전극은 p-채널 TFT의 반도체 층에 n-형 불순물 원소가 첨가되는 것을 방지하기 위한 마스크로서 사용된다.
본 발명이 적용될 때, n-채널 TFT 및 p-채널 TFT 내 반도체 층들에 형성된 게터링 영역들은 n-형을 부여하기 위한 불순물 원소 및 p-형을 부여하기 위한 불순물 원소를 첨가하는 단계들에 의해 만들어진다. 따라서, 게터링을 위한 추가 단계가 완전히 불필요하게 되므로 TFT 제조 공정들은 단순화될 수 있고 제조 비용이 감소될 수 있다. 또한, 반도체 막 결정화 단계에서 사용되는 촉매 원소 게터링 단계에 관하여, n-채널 TFT 및 p-채널 TFT에서의 게터링 효율들은 동일하게 될 수 있다. 또한, 촉매 원소들은 채널 형성 영역 및 채널 형성 영역과 소스 영역 혹은 드레인 영역 간 접합 부분에서 세그리게이트하지 않도록 충분하게 게터링 영역으로 이동될 수 있다.
그러므로, 촉매 원소들의 세그리게이션에 기인한 누설전류의 발생이 억제될 수 있다. 특히, 화소부에 스위칭 소자로서 사용될 때, 만족스러운 특성을 가진 TFT들이 실현될 수 있다.
또한, 촉매 원소를 사용한 결정화가 수행되는 반도체 막은 만족스러운 결정도를 나타낸다. 이에 따라, 고 전계 이동도가 요구되는 구동 회로용의 소자들로서 사용될 때에도, 본 발명에 따라 제조된 TFT들은 만족스러운 특성을 얻을 수 있다.
본 발명의 실시형태를 도 1a 내지 도 1e 및 도 2a 내지 도 2c를 사용하여 기술하도록 하겠다. 여기에서는, n-채널 TFT 및 p-채널 TFT를 동일 기판상에 제조하는 방법을 기술하도록 하겠다.
질화 실리콘을 포함하고 100nm의 막 두께를 갖는 베이스 절연막(11)이 유리 기판(10) 상에 형성되고 이어서 이 위에 20 내지 100nm의 막 두께를 갖는 비정질 실리콘막(12)이 형성된다.
이어서, 비정질 실리콘막(12)에 촉매 원소가 첨가되고 이에 대한 가열 처리가 행해진다. 촉매 원소를 함유하는 층(13)을 형성하기 위해서, 중량으로 10 ppm의 촉매 원소(이 실시형태에선 니켈)를 함유하는 수성액(니켈 아세테이트 용액)을 스핀 코팅 방법에 의해 비정질 실리콘막에 적용한다. 여기서 사용할 수 있는 촉매 원소는 철(Fe), 니켈(Ni), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Co), 금(Au)으로 구성된 그룹으로부터 선택된 한 종류 혹은 복수 종류의 원소들이다(도 1a). 스핀 코팅 방법에 의해 니켈을 첨가하는 방법이 이 실시형태에서 사용됨에 유의한다. 그러나, 촉매 원소로 만들어진 박막(이 실시형태에선 니켈막)을 증발방법, 스퍼터링 방법 등에 의해 비정질 실리콘막(12) 상에 형성하는 수단이 채택될 수도 있다.
다음에, 결정화 단계 전에, 막으로부터 수소를 제거하기 위해서 약 1시간 동안 400℃ 내지 500℃에서 가열 처리 단계가 행해지고, 이어서 가열 처리가 4시간 내지 12 시간(바람직하게는, 4시간 내지 6시간)동안 500℃ 내지 650℃(바람직하게는, 550℃ 내지 570℃)에서 행해진다. 이 실시형태에서, 가열 처리는 결정질 반도체 막(이 실시형태에선 결정질 반도체 막)(14)을 형성하기 위해 4시간 동안 500℃에서 행해진다(도 1b). 결정화는 이 경우에 노를 사용한 가열 처리에 의해 행해짐에 유의한다. 그러나, 결정화는 열원으로서 램프 등을 사용하는 RTA(급속 열 어닐링) 장치로 행해질 수도 있다.
이어서, 향상된 결정도를 가진 결정질 실리콘막(15)을 형성하기 위해서, 가열 처리에 의해 얻어진 결정질 실리콘막(14)에 레이저 광을 조사한다(도 1c). 레이저 광 조사에 의해서, 결정질 실리콘막(15)의 결정도가 크게 향상된다. 펄스 발진형 KrF 엑시머(248nm 파장)가 레이저 광용으로 적용될 수 있다.
이어서, 반도체 층들(16, 17)을 형성하기 위해서 결정질 반도체 막을 소정의 형상으로 에칭하고 이어서 이들 반도체 층들(16, 17)을 덮는 게이트 절연막(18)을 형성한다. 이 명세서에서, 에칭에 의해 분리된 반도체 막들을 반도체 층들이 칭함에 유의한다. 이이서, 스퍼터링 방법, CVD 방법 등을 사용하여 게이트 절연막(18) 상에 도전막(19)을 형성한다. 도전막에 대해선, 고융점 금속인 W, Ta, Ti 혹은 Mo, 혹은 이들의 합금물질이 사용될 수 있다.
다음에, 레지스트들로 만들어진 마스크들(20, 21)을 도전막(19) 상에 형성한다(도 1d). 마스크들(20, 21)은 게이트 전극들을 형성하기 위한 마스크들임에 유의한다. 본 발명에서, p-채널 TFT의 게이트 전극은, 도전형을 부여하기 위한 불순물 원소가 반도체 층에 첨가될 때 n-형을 부여하기 위한 불순물 원소(이하, n-형 불순물 원소라 함)가 p-채널 TFT의 반도체 층에 첨가되는 영역을 좁히기 위한 마스크로서 사용된다. 이에 따라, p-채널 TFT용 마스크(21)의 폭은 n-채널 TFT용 마스크(20)의 폭보다 크게 설계된다. 이어서, 도전막(19)을 에칭하여 제1 형상의 게이트 전극(22) 및 제2 형상의 게이트 전극(23)을 형성한다.
이어서, 각각이 1 x 1017/cm3 내지 1x 1019/cm3의 농도로 n-형 불순물 원소를 함유하는 n-형 불순물 영역들(24, 25)을 형성하기 위해서 n-형 불순물 원소를 도핑한다(도 1e). 반도체 층이 제1 형상의 게이트 전극(22) 및 제2 형상의 게이트 전극(23)과 중첩되는 영역에는 불순물 원소가 첨가되지 않고 이 영역은 채널이 형성되는 영역(이하 채널 형성 영역이라 함)으로서 기능함에 유의한다.
이후에, n-채널 TFT의 반도층의 일부를 덮으며 레지스트로 만들어지는 마스크(26)를 형성하고 n-형 불순물을 도핑한다(제2 도핑 단계). 제2 도핑 단계에 의해서, 각각이 고농도(1 x 1019/cm3 내지 1x 1021/cm3)의 n-형 불순물 원소를 함유하는 n-형 불순물 영역들(27, 28)을 형성한다(도 2a). 마스크(26)로 덮인 n-채널 TFT의 반도체 층의 영역들은 불순물 원소가 저농도(1 x 1017/cm3 내지 1 x 1019/cm3)로 도핑된 상태가 유지되고, 이들 영역들은 저농도 불순물(경 도핑된 드레인(lightly doped drain:LDD) 영역들로서 기능함에 유의한다.
이어서, 마스크(26)를 제거한 후, p-채널 TFT의 제2 형상의 게이트 전극(23)을 소정의 형상으로 에칭하기 위한 레지스트로 만들어진 마스크(29)와, n-채널 TFT의 반도체 층내의 게터링 영역들을 형성하기 위한 레지스트로 만들어진 마스크(30)를 형성한다. 이후에, 에칭을 행하여 p-채널 TFT에 소정 형상의 제3 형상의 게이트 전극(31)을 형성한다.
다음에, p-형을 부여하기 위한 불순물 원소(이하 p-형 불순물 원소라 함)를 도핑하여 n-채널 TFT의 반도체 층엔 게터링 영역들(32)과 p-채널 TFT의 반도체 층엔 소스 드레인과 드레인 영역(33) 및 게터링 영역들(34)을 형성한다.
게터링 영역들(32, 34)의 형성 후에, 반도체 층들 내 남겨진 촉매 원소를 게터링 영역들(32, 34)로 이동시키기 위해 가열 처리가 행해진다(도 2b).
가열 처리에 의해서, 반도체 층의 채널 형성 영역 및 채널 형성 영역과 소스 영역 혹은 드레인 영역 간 접합 부분 내의 남겨진 촉매 원소들이 게터링 영역들로 이동될 수 있으므로 촉매 원소들의 세그리게이션에 기인한 누설 전류의 발생이 억제될 수 있다.
n-채널 TFT 및 p-채널 TFT에서, n-형 불순물 원소의 농도와 p-형 불순물 원소의 농도는 같으므로 게터링 효율들은 동일하게 될 수 있다. 또한, 카운터 도핑은 p-채널 TFT의 반도체 층에서 소스 영역 혹은 드레인 영역이 되는 영역에 대해선 행해지지 않는다. 따라서, p-채널 TFT의 소스 영역 혹은 드레인 영역에서 저항이 증가하는 문제가 해결될 수 있다. 촉매 원소들은 게터링 처리 단계에 의해 게터링 영역들로 이동되므로 촉매 원소들의 농도는 1 x 1019/cm3 이상으로 되는 것에 유의한다.
이어서, 마스크들(29, 30)을 제거하여 층간 절연막(35)을 형성한다. 다음에, 층간 절연막(35) 상에 층간 절연막(36)을 형성한 후 불순물 영역들에 전기적으로 접속되는 배선 라인들(37 내지 40)을 형성한다(도 2c).
이 실시형태에서, 먼저 n-형 불순물 원소가 반도체 층에 도핑됨에 유의한다. 그러나, 단계들의 순서는 이 실시형태의 것으로 한정되는 것이 아니라 조작자에 의해 적합하게 결정될 수도 있다.
[실시예 1]
본 발명의 실시예를 도 3 내지 도 5 및 도 11을 참조하여 기술한다. 여기서, 동일 기판상에 화소부용의 화소 TFT와 화소부 주변에 설치되는 구동 회로용의 TFT들을 제조하는 방법에 관해 단계별로 상세히 설명한다.
도 3a에서, 기판(100)에 대해선 저 알칼리성 유리 기판 혹은 석영 기판이 사용될 수 있다. 이 실시예는 저 알칼리성 유리 기판을 채용한다. 이 경우, 기판은 유리 변형점보다 10 내지 20℃ 낮은 온도에서 가열 처리를 받을 수 있다. TFT들이 형성될 기판(100)의 표면은 기판(100)으로부터 불순물들의 확산을 방지하기 위해서 베이스 막(101)으로 덮인다. 베이스 막은 산화 실리콘막, 질화 실리콘막, 실리콘 옥시나이트라이드막 등일 수 있다. 예를 들면, 베이스 막은 플라즈마 CVD 방법에 의해 100nm의 두께로 SiH4, NH3 및 N2O로부터 형성된 실리콘 옥시나이트라이드막(101a)과 플라즈마 CVD 방법에 의해 200nm의 두께로 SiH4 및 N2O로부터 형성된 실리콘 옥시나이트라이드막(101b)과의 적층일 수도 있다.
다음에, 비정질 구조를 갖는 반도체 막은 플라즈마 CVD 방법 혹은 스퍼터링 방법 등의 공지의 방법에 의해 20 내지 150nm(바람직하게는 30 내지 80nm)의 두께로 형성된다. 이 실시예에서, 55nm 두께의 비정질 실리콘막이 플라즈마 CVD에 의해 형성된다. 비정질 구조를 갖는 다른 반도체 막들은 비정질 반도체 막들 혹은 마이크로-결정질 반도체 막들을 포함한다. 베이스 막(101) 및 비정질 실리콘막은 동일한 막 형성 방법에 의해 형성될 수 있고 이들은 연속하여 형성될 수도 있다. 베이스 막의 표면은 베이스 막의 형성 후에 공기에의 노출을 피한다면 오염으로부터 보호된다. 따라서, 제조된 TFT들의 특성 및 임계전압 변동이 감소될 수 있다.
이어서, 결정 구조를 갖는 반도체 막(이 실시예에선 결정질 실리콘막)이 일본 특허원 공개 평7-130652에 개시된 기술에 따라 형성된다. 이 공보에 기술된 기술은 비정질 실리콘막을 결정화할 때 결정화를 촉진시키기 위한 촉매 원소(Ni, Co, Sn, Pb, Pd, Fe, 및 Cu로 구성된 그룹으로부터 선택된 한 종류 이상의 원소들, 통상은 Ni)를 사용하는 결정화 방법이다.
구체적으로, 비정질 실리콘막을 결정질 실리콘막으로 바꾸기 위해서 비정질 실리콘막의 표면에 촉매 원소가 유지된 상태에서 비정질 실리콘막에 가열 처리를 행한다. 이 실시예는 공보의 실시예1에 기술된 방법을 사용하나 이 공보의 실시예 2의 방법이 대신 사용될 수도 있다. 결정질 실리콘막들이 소위 단결정 실리콘막 및 폴리실리콘막을 포함할지라도, 이 실시예에서 형성된 결정질 실리콘막은 결정 그레인 경계들을 갖는 실리콘막이다.
비정질 실리콘막에 촉매 원소를 첨가함에 있어서는 플라즈마 도핑 방법, 증기 증착 방법 및 스퍼터링 방법 등의 증기-상(vapor-phase) 방법이 사용될 수 있다. 대안으로, 촉매 원소를 함유하는 용액을 적용하는 방법이 사용될 수도 있다. 용액을 사용하는 방법은 촉매 원소의 도우즈를 제어하기가 쉬우므로, 소량의 촉매 원소의 첨가가 쉽게 행해질 수 있다.
결정질 반도체 막의 결정도는 레이저 결정화 방법과 조합하여 전술한 결정화 방법을 사용하여 더욱 향상될 수 있다. 이 경우에 사용할 수 있는 레이저는 펄스 발진형 혹은 연속 발광형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저, 혹은 YVO4 레이저이다. 위에 주어진 것들로서의 레이저 발진기로부터 방출된 레이저 광은 반도체 막을 조사하기 전에 광학 시스템에 의해 선형의 빔으로 모여진다. 결정화 조건들은 조작자에 의해 적합하게 설정된다.
비정질 실리콘막이 결정화되었을 때, 원자들의 재배열이 발생하여 막의 밀도가 높아지게 된다. 그러므로, 얻어진 결정질 실리콘막은 비정질 실리콘막의 원래의 두께(이 실시예에서 55nm)보다 약 1 내지 15%만큼 작은 두께를 갖는다.
이어서 결정질 실리콘막은 섬 형상 반도체 층들(102 내지 105)로 분할된다.
이 때, n-채널 TFT를 형성하기 위한 섬 형상 반도체 층들(102 내지 105)의 전체 표면에는 p-형 도전성을 부여하기 위한 불순물 원소로서의 보론(B)이 1 x 1016 내지 5x 1017 atoms/cm3의 농도로 임계전압을 제어하기 위해 첨가될 수 있다. 보론(B) 첨가는 이온 도핑에 의해 수행될 수도 있고, 비정질 실리콘막이 형성되는 중에 행해질 수도 있다. 이 때 보론(B) 첨가는 항시 필요한 것은 아니고 반도체 층들(102 내지 105)에는 n-채널 TFT에서 임계전압을 소정의 범위로 제어하기 위해서 보론(B)이 첨가되는 것이 바람직하다.
다음에, 실리콘을 함유하는 절연막으로부터 플라즈마 CVD 방법 혹은 스퍼터링 방법에 의해 10 내지 150nm의 두께를 가진 게이트 절연막(106)이 형성된다. 예를 들면, 실리콘 옥시나이트라이드막은 120nm의 두께로 형성된다. 게이트 절연막(106)은 단일의 층 혹은 실리콘을 함유하는 다른 절연막들의 적층일 수 있다.
다음에 게이트 전극들을 형성하기 위해 도전막(A)(107)과 도전막(B)(108)이 형성된다. 이 실시예에서, 도전막(A)(107)은 도전성 질화 금속막이고 도전막(B)(108)은 금속막이다. 막(B)은 적층을 형성하기 위해서 막(A) 위에 놓여진다. 도전막(B)(108)은 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 구성된 그룹으로부터 선택된 원소, 혹은 위의 원소들 중 하나를 주성분으로서 함유하는 합금, 혹은 위의 원소들의 조합을 함유하는 합금막(통상, Mo-W 합금막 혹은 Mo-Ta 합금막)을 포함한다. 도전막(A)(107)은 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티탄(TiN), 및 질화 몰리브덴(MoN) 중 적어도 하나를 포함한다. 대안으로, 도전막(A)(107)은 텅스텐 실리사이드, 티탄 실리사이드, 혹은 몰리브덴 실리사이드로 형성될 수 있다. 도전막(B)(108)은 저항률을 낮추기 위해서 불순물들을 저농도로 포함하는 것이 바람직하다. 특히, 이의 산소 농도는 30ppm 이하인 것이 바람직하다. 예를 들면, 30ppm 이하의 산소를 함유하는 텅스텐(W)막은 20μΩcm 이하의 비저항률을 가질 수 있다.
도전막(A)(107)의 두께는 10 내지 50nm(바람직하게는 20 내지 30nm)로 설정되는 반면 도전막(B)(108)의 두께는 200 내지 400nm(바람직하게는 250 내지 350nm)로 설정된다. 이 실시예에서, 30nm 두께의 질화 탄탈막은 도전막(A)(107)용으로 사용되는 반면 350nm 두께의 Ta 막은 도전막(B)(108)용으로 사용되고, 이들 막들은 스퍼터링 방법에 의해 형성된다. 스퍼터링 방법에 의해 막을 형성할 때, 스퍼터링 가스 Ar에 첨가되는 적합한 량의 Xe 및 Kr은 형성될 막의 내부 스트레스를 완화시킬 수 있으므로 막의 박리가 방지될 수 있다(도 3a).
이어서, 마스크들(109 내지 112)이 레지스트로부터 형성되고 각각의 TFT들의 게이트 전극들 및 용량 배선 라인들을 형성하기 위해 제1 에칭 처리가 행해진다. 이 실시예에서, 제1 에칭 조건들은 ICP(유도 결합 플라즈마;inductively coupled plasma) 에칭을 채용하는 것과, 에칭 가스로서 CF4, Cl2, 및 O2를 선택하는 것과, 이의 가스 유속비를 25/25/10 sccm으로 설정하는 것과, 500W의 RF(13.56MHz) 파워를 코일형 전극에 1Pa의 압력으로 가하여 플라즈마를 발생시키는 것을 포함한다. 기판측(샘플 스테이지)은 또한 실질적으로 네가티브 자기-바이어스 전압이 인가되게 150W의 RF(13.56MHz) 파워를 받는다. W막은 이들 제1 에칭 조건들 하에 에칭되어 제1 도전층들을 에지 주위가 테이퍼되게 한다.
이어서, 마스크들(109 내지 112)을 제거하지 않고 에칭 조건들을 변경시킨다. 에칭 조건들은 제2 에칭을 위해서 CF4 및 Cl2를 에칭 가스로서 사용하는 것과, 이의 가스 유속비를 30/30 sccm으로 설정하는 것과, 500W의 RF(13.56MHz) 파워를 코일형 전극에 1Pa의 압력으로 가하여 플라즈마를 발생시키는 것을 포함한다. 기판측(샘플 스테이지)은 또한 실질적으로 네가티브 자기-바이어스 전압이 인가되게 20W의 RF(13.56MHz) 파워를 받는다. CF4 및 Cl2의 혼합가스를 사용한 에칭 조건들 하에서, W막 및 TaN막은 동일 정도로 에칭된다. 위의 단계들을 통해서, 게이트 전극들(113, 114, 115) 및 용량 배선 라인(116)이 에지들 주위가 테이퍼되는 도전막(A) 및 도전막(B)으로부터 형성된다. n-형 불순물 원소를 첨가하는 단계에서, p-채널 TFT(114)는 n-형 불순물 원소가 첨가되는 p-채널 TFT의 반도체 층의 영역보다 크기가 크게 되게 마스크로서 사용됨에 유의한다. 그러므로, p-채널 TFT(114)는 n-채널 TFT의 게이트 전극(113) 및 화소 TFT의 게이트 전극(115)보다 폭이 크게 형성되는 것이 중요하다. 또한, 마스크(110)는 다른 마스크들보다 폭을 크게 하는 것이 중요하다.
마스크들(109 내지 112)을 그대로 제자리에 남겨 두고서, 불순물 영역(118)을 형성하기 위해 n-형 불순물 원소 첨가 단계가 형성된다(도 3b). n-형 불순물 원소로서는 인(P) 혹은 비소(As)가 사용될 수도 있다. 여기서는, 영역에 인(P)을 첨가하기 위해서 포스핀(PH3)을 사용한 이온 도핑을 사용한다.
마스크들(109 내지 112)을 제거하지 않고 제2 에칭 처리가 행해진다. 제2 에칭 처리에서, CF4, Cl2, 및 O2는 에칭 가스로서 사용되고, 이의 가스 유속비는 20/20/20 sccm으로 설정되고, 실질적으로 네가티브 자기-바이어스 전압을 인가하기 위해서 500W의 RF(13.56 MHz) 파워가 코일형 전극에 1Pa의 압력으로 공급된다. W막은 제2 에칭 처리에서 선택적으로 에칭된다.
제2 에칭 처리를 통해, 도전막들(A)(113a 내지 116a) 및 도전막들(B)(113b 내지 116b)이 에칭되어 게이트 전극들(119, 120, 121), 및 용량 배선 라인(122)이 형성된다(도 4의 a). n-채널 TFT가 될 영역의 게이트 전극들(119, 121)은 p-채널 TFT의 게이트 전극(120)보다 폭이 작게 형성된다. 이것은 p-채널 TFT의 게이트 전극(120)이 고농도의 n-형 불순물 원소들을 함유하는 영역의 크기를 작게 하기 위한 마스크로서 사용되기 때문이다. 그러므로, p-채널 TFT의 게이트 전극(120)은 소정 형상들(다른 게이트 전극들(119, 121)의)보다 폭이 크게 만들어진다. 이 단계를 통해서, n-채널 TFT의 게이트 전극들(119, 121) 및 용량 배선 라인(122)은 제1 형상의 게이트 전극들 및 제1 형상의 용량 배선 라인이라 각각 칭할 수 있다. 또한, p-채널 TFT의 게이트 전극은 제2 형상의 게이트 전극이라 칭할 수 있다.
다음에, 반도체 층에는 n-형 불순물 원소가 첨가된다. 제2 에칭 처리에 의해 형성되는 게이트 전극들(119, 120, 121)을 마스크들로서 사용하여, 도전막들(A)의 테이퍼된 부분들 밑의 반도체 층들도 이에 n-형 불순물 원소가 첨가된다. 결국, n-형 불순물 영역들(A)(123a 내지 126a) 및 n-형 불순물 영역들(B)(123b 내지 126b)이 형성된다. 여기서 형성된 불순물 영역들(123a 내지 126a) 내 불순물(인(P)) 농도는 1 x 1020/cm3 내지 1x 1021atoms/cm3로(이 명세서에선, n-형 불순물 영역들(123a 내지 126a)에 함유된 n-형 불순물 원소의 농도는 (n+)로서 표현하였음) 설정된다. n-형 불순물 영역들(B)(123b 내지 126b) 내의 불순물 농도는 5 x 1017atoms/cm3 내지 5x 1019/cm3로 설정될 수도 있다. 이 명세서에서, n-형 불순물 영역들(123b 내지 126b) 내 함유된 n-형 불순물 원소의 농도는 (n-)로서 표현한다. 불순물 농도는 도전층(A)(119a)의 테이퍼된 부분들과 중첩하는 n-형 불순물 영역(123c)에서 약간 낮으나, n-형 불순물 영역(123b)과 거의 동일한 농도를 갖는다(도 4의 a).
레지스트 마스크들(109 내지 112)을 제거한 후 제3 에칭 처리를 위해 n 채널 TFT를 덮도록 레지스터로부터 마스크(127)가 새로이 형성된다. 제3 에칭 처리에서는, SF6 및 Cl2가 에칭 가스로서 사용되고, 이의 가스 유속비는 50/10 sccm으로 설정되고, 제3 에칭을 위해 플라즈마를 발생시키기 위해서 500W의 RF(13.56MHz) 파워가 코일형 전극에 1.3Pa로 가해진다. 기판측(샘플 스테이지)은 실질적으로 네가티브 자기-바이어스 전압이 인가되게 10W의 RF(13.56MHz) 파워를 받는다. 위의 단계들을 통해서, 도전막들(A)(120a, 121a)이 에칭되어 p-채널 TFT의 게이트 전극(128) 및 화소 TFT의 게이트 전극들(129)이 형성된다(도 4의 b).
다음에 p-채널 TFT의 게이트 전극을 소정의 향상으로 에칭하기 위해 레지스트로부터 만들어진 마스크(130), 화소 TFT의 반도체 층을 부분적으로 노출시키는 레지스트를 포함하는 마스크(131), 및 용량 배선 라인을 덮는 레지스트를 포함하는 마스크(132)가 형성된다. p-채널 TFT의 게이트 전극(128)이 에칭되고, 그럼으로써 p-채널 TFT의 게이트 전극(133)이 얻어진다(도 4의 c). 이 단계를 통해 형성된 게이트 전극(133)을 또한 제3 형상의 게이트 전극이라 칭한다. 또한, 화소부 내 TFT(화소 TFT)의 게이트 전극(129)을 제4 형상의 게이트 전극이라 칭한다.
이어서, p-형 불순물 영역들(134 내지 139)을 형성하기 위해서 반도체 층에는 p-형 불순물 원소가 첨가된다. p-형 불순물 영역들(134, 135, 137, 138)에서, p-형 불순물 원소들은 1 x 1020 내지 1x 1021 atoms/cm3의 농도로 각각 첨가된다. 또한, p-형 불순물 영역들(136 및 139) 각각은 1 x 1017 내지 1x 1019 atoms/cm3의 농도로 p-형 불순물 원소들을 포함한다. 구동 회로 내 p-채널 TFT의 반도체 층이 n-형 불순물 원소들이 고농도고 첨가되는 영역(124a)을 포함하므로, n-형 불순물 원소들 및 p-형 불순물 원소들이 고농도로 첨가되는 영역(135a) 및 p-형 불순물 원소들만이 고농도로 첨가되는 영역(135b)이 p-채널 TFT의 반도체 층에 형성된다. 이 실시예에서는 p-채널 TFT의 반도체 층 상에 보론(B) 첨가가 수행되기 전에 TaN막이 제거되는 영역에 보론(B)이 첨가된다. 그러므로 반도체 층에는 첨가시 층에 덜 손상이 가게 낮은 가속으로 보론(B)이 첨가될 수 있다.
위의 단계들을 통해서, n-형 불순물 영역들 및 p-형 불순물 영역들은 관계된 반도체 영역들에 형성된다(도 4의 d).
이어서, 무기 층간 절연막(140)을 형성하기 위해서 마스크들(130 내지 132)을 제거한다(도 5a). 질화 실리콘막, 산화 실리콘막, 혹은 50 내지 500nm의 두께(통상 100 내지 300nm)의 실리콘 옥시나이트라이드막이 사용된다. 이 실시예에서는 실리콘 옥시나이트라이드막이 플라즈마 CVD 방법에 의해 150nm의 두께로 형성된다. 무기 층간 절연막은 물론 실리콘 옥시나이트라이드막으로 한정되는 것은 아니며 단일 층 혹은 실리콘을 함유하는 다른 절연막들의 적층일 수도 있다.
다음에, 반도체 층들에 첨가하는 데 사용된 불순물 원소들을 활성화시킨다. 이 활성화 단계는 어닐링 노를 채용한다. 열 어닐링은 1ppm 이하로, 바람직하게는 0.1 ppm 이하로 설정된 산소 농도를 가진 질소 분위기에서 400℃ 내지 700℃, 통상은 500 내지 550℃에서 행해진다. 이 실시예에서, 불순물 원소들은 4시간 동안 550℃에서 가열 처리를 통해 활성화된다. 열 어닐링 외에, 레이저 어닐링 혹은 급속 열 어닐링(RTA)이 사용될 수 있다.
게터링 처리 단계를 통해 촉매 원소들이 게터링 영역으로 이동되므로 게터링 영역에 함유된 촉매 원소들은 1 x 1019 atoms/cm3 이상의 농도임에 유의한다.
동시에, 위의 활성화 처리가 행해지고, 이 실시예는 고농도로 인을 함유하는 n-형 불순물 영역들에 촉매 원소들이 이동되게 하고 남은 촉매 원소의 량이 감소되게 결정화에서 촉매로서 사용되는 촉매 원소의 게터링을 수행한다. 게터링에 요하는 인(P)의 농도는 도 4의 b에 형성된 불순물 영역들(n+) 내 농도와 거의 동일하다. 활성화 단계를 위한 가열 처리는 또한 n-채널 TFT 및 p-채널 TFT의 영역들을 형성하는 채널로부터 촉매 원소들을 제거하기 위해 이들 촉매 원소들을 게터링할 수 있다. 대부분이, 얻어진 TFT는 감소된 오프 전류값과 우수한 결정도를 갖고 있고, 따라서, 높은 전계효과 이동도가 얻어지고 우수한 특성이 달성된다.
대안으로, 무기 층간 절연막(140)이 형성되기 전에 활성화 처리가 행해질 수도 있다. 그러나, 게이트 전극들용으로 사용되는 물질이 열에 약하다면, 이 실시예에서처럼 배선 라인 등을 보호하기 위해 층간 절연막(주로 실리콘을 함유하는 절연막, 예를 들면 질화 실리콘막)의 형성 전에 활성화 처리를 선행하는 것이 바람직하다.
3 내지 100% 수소를 함유하는 분위기에서 300℃ 내지 550℃에서 1 내지 12시간 동안 또 다른 가열 처리를 행함으로써 반도체 층들을 수소화한다. 이 실시예에서, 약 3%의 수소를 함유하는 질소 분위기에서 410℃에서 1시간 동안 기판에 가열 처리를 가한다. 이 단계는 층간 절연막 내 함유된 수소에 의해 반도체 층들 내 댕글링 본드들로 말단을 이루게 한다. 이 외 다른 수소 방법들은 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 포함한다.
활성화 처리에 레이저 어닐링이 사용된다면, 먼저 수소화를 행한 후 엑시머 레이저, YAG 레이저, 등으로부터의 레이저 광의 조사를 행하는 것이 바람직하다.
다음에, 유기 절연물질로부터 무기 층간 절연막(140) 상에 유기 층간 절연막(141)을 형성한다. 이 실시예에서는 1.6㎛ 두께의 아크릴 수지막을 형성한다. 이어서 각각의 불순물 영역들에 이르는 접촉 홀들을 패터닝에 의해 형성한다.
이후에, 80 내지 120nm 두께의 투명한 도전막을 형성하고 패터닝하여 화소 전극(142)을 형성한다. 투명 도전막용으로 적합한 물질의 예로서는 산화 인듐-산화 아연 합금(In2O3-ZnO) 및 산화 아연(ZnO)을 포함한다. 가시광 투과 혹은 전도성을 향상시키기 위해서 갈륨(Ga)이 첨가된 산화아연(ZnO:Ga)이 투명 도전막용으로 사용될 수도 있다.
구동 회로부(205)에, 불순물 영역들에 전기적으로 접속된 배선 라인들(143, 144)이 형성된다. 이들 전극들은 50nm의 두께의 Ti 막과 500nm 두께의 합금(Al와 Ti의 합금)의 적층을 패터닝함으로써 형성된다.
화소부(206)에 배선라인들(146 내지 149)이 형성되고 불순물 영역들과 접촉된다.
화소 전극(142)은 배선(148)을 통해 저장 캐패시터의 전극들 중 하나로서 기능하는 반도체 층(105)에 전기적으로 접속된다(도 5b).
이 실시예에서 보인 화소전극(142)이 투명 도전막을 포함할지라도, 화소전극을 형성하기 위해 반사율을 갖는 도전 물질이 사용될 수도 있다. 그러면 반사형 디스플레이 장치가 얻어진다. 이 경우, 화소전극은 다른 전극들이 형성됨과 동시에 형성될 수 있다. 화소전극용 화소전극의 바람직한 물질은 주로 Al 혹은 Ag를 함유하는 막, 혹은 Al막 및 Ag막의 적층과 같은 고 반사성 물질이다.
이렇게 하여, 구동 회로용 TFT들 및 화소부용의 화소 TFT가 동일 기판상에 형성될 수 있다. 구동 회로는 n-채널 TFT(201) 및 p-채널 TFT(202)를 구비한다. 화소부는 화소 TFT(203) 및 저장 캐패시터(204)를 구비한다. 이와 같은 기판을 편의상 여기서는 능동 매트릭스 기판이라 한다.
능동 매트릭스 기판의 평면도를 도 11에 도시하였다. 도 11에서 선 A-A'는 도 5b에서의 선 A-A'에 대응하고 반도체 층(104), 게이트 전극(121), 배선(146), 게이트 배선들 및 소스 배선들이 그 위에 형성됨에 유의한다. 유사하게, 도 11에서 선 B-B'는 도 5b에서의 선 B-B'에 대응하고, 반도체 층(105), 화소전극(142) 및 배선(148)이 그 위에 형성된다.
구동 회로의 n-채널 TFT(201)는 섬 형상 반도체 층(102)에, 채널 형성 영역; 소스 영역 혹은 드레인 영역(123a); 불순물 영역(123b); 제2 형상의 게이트 전극(19)와 중첩하는 불순물 영역(123c)(이하 게이트 전극과 중첩하는 불순물 영역을 Lov라 표기한다); 및 n-형 불순물 및 p-형 불순물 원소들이 고농도로 첨가된 게터링 영역이 될 불순물 영역(134)을 구비한다. 채널 길이 방향으로 Lov 영역의 길이는 0.5 내지 3.0㎛으로 설정되고 바람직하게는 1.0 내지 1.5㎛로 설정된다. n-채널 TFT(201)는 또한 도전막(A)(119a) 및 도전막(B)(119b)의 적층으로부터 형성되는 제1 형상의 게이트 전극(119)을 구비한다.
구동 회로의 p-채널 TFT(202)는 섬 형상 반도체 층(103)에, 채널 형성 영역; 소스 영역 혹은 드레인 영역(135b); 불순물 영역(136); 및 n-형 불순물 원소들 및 p-형 불순물 원소들이 고농도로 첨가된 게터링 영역이 될 불순물 영역(135a)을 구비한다. p-채널 TFT(202)는 또한 도전막(A)(1303a) 및 도전막(B)(133b)의 적층으로부터 형성되는 제3 형상의 게이트 전극(133)을 구비한다.
화소부의 화소 TFT(203)는 섬 형상 반도체 층(104)에, 채널 형성 영역; 소스 영역 혹은 드레인 영역(125a); 및 불순물 영역들(125b, 125c)을 구비한다. 화소 TFT(203)은 또한 도전막(A)(129a) 및 도전막(B)(129b)의 적층으로부터 형성되는 제4 형상의 게이트 전극(129)을 구비한다.
저장 캐패시터(204)는, 용량 배선 라인(122); 게이트 절연막과 동일한 물질로부터 형성된 절연막; 및 p-형 불순물 원소가 첨가된 반도체 층(105)으로 구성된다. 도 5a 및 도 5b에서 화소 TFT(203)은 이중 게이트 구조를 갖지만 단일 게이트 구조 혹은 복수의 게이트 전극들이 제공된 복수-게이트 전극을 취할 수도 있다.
전술한 바와 같이, 본 발명은 화소 TFT를 구성하는 TFT들의 구조 및 회로들에서 요구되는 명세들에 따라 구동 회로를 개별적으로 최적화함으로써 반도체 장치의 동작 성능 및 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극들은 LDD 영역들, 소스 영역들 및 드레인 영역들을 용이하게 활성화시키기 위해서 내열 도전성 물질로부터 형성되고, 배선 라인들은 배선 저항을 만족스럽게 낮추기 위해서 낮은 저항률의 물질로부터 형성된다. 그러므로 본 발명은 4인치 이상의 화소부(화면 크기)를 갖는 디스플레이 장치에 적용될 수 있다.
[실시예 2]
이 실시예에서는 실시예1에서 제조된 능동 매트릭스 기판으로부터 능동 매트릭스 액정 디스플레이 장치(액정 디스플레이 패널이라고도 함)를 제조하는 공정을 이하 기술한다. 설명을 위해서 도 6을 사용한다.
먼저, 실시예 1에 따라서, 도 5b에 도시한 상태에서 능동 매트릭스 기판이 얻어지고, 이후에 배향막(189)이 도 5b의 능동 매트릭스 기판상에 형성되고 이에 러빙 공정이 가해진다. 이 실시예에서, 배향막(180)의 형성 전에, 기판들 간에 갭을 유지하기 위한 원주형 스페이서(181)가 아크릴 수지막 등의 유기 수지막을 패터닝함으로써 원하는 위치에 형성됨에 유의한다. 또한, 구형 스페이서들이 원주형 스페이서 대신 기판의 전체 표면 상에 분산될 수도 있다.
다음에, 대향 기판(182)을 준비한다. 대향 기판(182) 상에서는 착색층들(183, 184), 및 평탄화막(185)이 형성된다. 또한, 적색층(183) 부분과 청색층(184)을 중첩시킴으로써 제2 광 차폐부가 형성된다. 또한, 도 6에 도시한 바와 같이, 제1 광 차폐부는 적색층 부분과 녹색층을 중첩시킴으로써 형성된다.
다음에, 화소부에 대향 전극(186)이 형성되고, 대향 기판의 전체 표면 상에 배향막(187)이 형성되고, 이에 러빙 공정이 행해진다.
이어서, 화소부와 구동 회로가 형성된 능동 매트릭스 기판을 시일링재(188)로 대향 기판에 부착시킨다. 시일링재(188)엔 충전재가 혼합되어 있고 두 기판들은 이 충전재와 원주형 스페이서에 의해 균일한 갭을 유지하면서 서로 부착된다. 이후에, 양 기판 사이에 액정물질(189)을 주입하고 기판들을 인캡슐란트(도시없음)로 완전히 인캡슐레이트한다. 액정물질(189)로서는 공지의 액정물질이 사용될 수 있다. 이에 따라, 도 6에 도시한 능동 매트릭스 액정 디스플레이 장치가 완성된다. 이어서, 필요하다면, 능동 매트릭스 기판과 대향기판을 원하는 형상들로 분할한다. 또한, 공지의 기술을 사용함으로써, 편광판 등이 적합하게 설치될 수도 있다. 이어서, 공지의 기술을 사용하여 기판에 FPC를 부착한다.
이러한 식으로 얻어진 액정 디스플레이 패턴의 구조를 도 7a의 평면도를 사용하여 기술한다. 도 7a 및 도 7b에서, 도 6에 대응하는 부분들에 동일 참조부호를 사용하였다.
도 7a에 도시한 평면도에서, 기판(100), 화소부(206), 구동 회로들(205a, 205b), FPC(가요성 인쇄회로)(213)을 부착하기 위한 외부 입력단자(210), 외부 입력단자를 각 회로의 입력부에 접속하는 접속 배선(211) 등이 설치된 능동 매트릭스 기판과, 색 필터들이 설치된 대향기판(182)이 시일링재(188)에 의해 서로 부착된다.
도 7b는 선 e-e'을 따른 도 7a에 도시한 외부 입력단자(210)의 단면도이다. 또한, 외부 입력단자에서, 베이스막(213)에 의해 형성된 FPC와 배선(214)은 이방성 수지(215)를 통해 부착된다. 또한 보강판에 의해 기계강도가 증가된다. 참조부호 217은 화소전극(140)을 형성하기 위해 피착된 도전막으로부터의 배선이다. 도전성 입자(216)의 외직경은 배선(217)의 피치보다 작기 때문에, 적합한 량의 도전성 입자(216)가 접착제(125) 내에 산재되어 있다면, 인접 배선들과의 단락회로는 발생하지 않으며 FPC측 상의 대응하는 배선과의 전기적 접속이 형성될 수도 있다.
전술한 바와 같이 형성된 액정 디스플레이 패널은 각종의 전기장비의 디스플 레이부로서 사용될 수 있다.
[실시예 3]
도 8은 본 발명에 따라 제조된 반도체 장치의 블록도이다. 도 8에는 아날로그 구동을 위한 회로 구조가 도시되었다. 이 실시예는 소스측 구동 회로(90), 화소부(91), 및 게이트측 구동 회로(92)를 기술한다. 이 명세서에서, 구동 회로라는 용어는 일반적으로 소스측 구동 회로 및 게이트측 구동 회로를 지칭한다.
소스측 구동 회로(90)에는 시프트 레지스터(90a), 버퍼(90b), 및 샘플링 회로(전송 게이트)(90c)가 설치된다. 게이트측 구동 회로(92)에는 시프트 레지스터(92a), 레벨 시프터(92b), 및 버퍼(92c)가 설치된다. 레벨 시프터 회로는 필요하다면 샘플링 회로와 시프트 레지스터 간에 설치될 수도 있다.
이 실시예에서, 화소부(91)는 복수의 화소들로 구성되고, 복수의 화소들 각각은 TFT 소자를 구비한다.
비록 도면엔 도시하지 않았지만, 게이트측 구동 회로(92)로부터 화소부(91)를 걸쳐 또 다른 게이트측 구동 회로가 설치될 수도 있다.
반도체 장치가 디지털적으로 구동된다면, 샘플링 회로는 도 9에 도시한 바와 같이 래치(A)(93b) 및 래치(B)(93c)로 대치될 수도 있다. 소스측 구동 회로(93)는 시프트 레지스터(93a), 래치(A)(93b), 래치(B)(93c), D/A 변환기(93d), 및 버퍼(93e)를 구비한다. 게이트측 구동 회로(95)는 시프트 레지스터(95a), 레벨 시프터(95b), 및 버퍼(95c)를 구비한다. 레벨 시프터 회로는 필요하다면 래치(B)(93c)와 D/A 변환기(93d) 사이에 설치될 수도 있다.
상기 구조는 실시예 1에 나타낸 제조공정에 의해 얻어질 수 있다. 화소부 및 구동 회로의 구조들만이 이 실시예에서 기술되었지만, 본 발명에 따른 제조 공정은 메모리 및 마이크로프로세서도 형성할 수 있다.
[실시예 4]
실시예 4에서, 실시형태 및 실시예 1과는 다른 결정화 방법을 기술한다.
먼저, 기판(실시예 4에서 유리 기판)(50) 상에, 200nm의 두께를 가진 실리콘 옥시나이트라이드막 및 200nm 두께를 가진 비정질 반도체 막(실시예 4에선 비정질 실리콘막)으로 형성된 절연 베이스 막(51)이 형성된다. 이 공정은 대기의 공기에 노출됨이 없이 베이스 절연막 및 비정질 반도체 막이 연속하여 형성되게 변경될 수 있다.
다음에, 산화 실리콘막의 절연 마스크막(53)이 200nm의 두께를 갖도록 형성된다. 절연 마스크막은 촉매 원소를 반도체 막에 첨가하기 위한 개구부를 갖는다(도 10a).
다음에, 촉매 원소 함유층(54)을 형성하기 위해서, 100 ppm/중량의 촉매 원소(실시예 4에선 니켈)를 함유하는 수성액(니켈 아세테이트 수용액)을 스핀 코팅 방법으로 적용한다. 이 때, 촉매 원소 함유층(54)은 절연 마스크막(53)의 개구부에서 비정질 실리콘막(52)과 선택적으로 접촉하게 되고, 그럼으로써 촉매 원소-첨가 영역(55)을 형성한다. 여기서 사용가능한 촉매 원소의 예는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Co), 금(Au) 중에서 선택된 단일의 원소 혹은 복수의 원소들이다( 도 10b).
스핀 코팅 방법에 의해 니켈을 첨가하는 방법을 실시예 4에서 사용하였지만, 비정질 반도체 막 상에 촉매 원소를 포함하는 박막을 형성하는 증발방법 혹은 스퍼터링 방법의 수단을 채용할 수도 있다(실시예 4의 경우엔 니켈막).
다음에, 결정화 공정의 실행에 앞서, 막 내로부터 수소를 제거하기 위해서 약 1시간 동안 400℃ 내지 500℃에서 가열 처리가 수행되고, 6 내지 16시간(바람직하게는, 8 내지 14시간) 동안 500 내지 650℃에서, 실시예 4에서는 14시간 동안 570℃에서 가열 처리가 수행된다. 결국, 결정핵들(56)이 촉매 원소 함유 영역(55)에서 발생되고, 결정화는 결정핵(56)을 출발점으로 하여 기판과 거의 평행한 방향(화살표로 나타낸 방향)으로 진행되고, 그럼으로써 매크로 결정 성장 방향들과 일치하여 결정질 반도체 막(실시예 4에선 결정질 실리콘막)(57)이 형성된다(도 10c 및 도 10d).
또한, 결정도는 도 10d에 도시한 바와 같이 얻어진 결정질 실리콘막에 레이저 광을 조사함으로써 복구될 수 있다.
결정질 반도체 막은 실시형태 및 실시예 1에서 결정화 공정들에 실시예 4에 기술된 결정화 방법을 채택함으로써 얻어지며, 결정질 반도체 막의 촉매 원소의 농도는 본 발명을 구현함으로써 감소되고, 그럼으로써 우수한 반도체 장치가 실현된다.
[실시예 5]
이 실시예에서, n-형 불순물 원소 및 p-형 불순물 원소가 고농도로 포함되고 반도체 막의 결정화를 위해 사용되는 촉매 원소들이 이동해 갈 반도체 층내의 게터링 영역들의 배열 예를 도 15a 내지 도 15d 및 도 16을 사용하여 기술한다.
이 실시예가 실시예1의 TFT 제조공정(도 4의 d에 도시한 단계들)에 적용될 때, 여러 가지 형상의 게터링 영역들이 n-채널 TFT의 반도체 층에서 형성될 수 있다. 이 실시예에서 게이트 전극 에칭 단계에서 기술된 바와 같은 형상의 마스크가 p-채널 TFT의 반도체 층내의 게터링 영역들에도 사용될 때, 이 실시예에서 기술되는 바와 같은 형상들의 게터링 영역들이 실현될 수 있음에 유의한다. 또한, n-채널 TFT의 반도체 층내의 게터링 영역들의 면적을 p-채널 TFT의 반도체 층내의 게터링 영역들의 면적과 실질적으로 동일하게 하였을 때, 촉매 원소들에 관하여 게터링 효율들이 n-채널 TFT와 p-채널 TFT 간에 동일하게 되는 효과가 더욱 향상될 수 있다.
n-채널 TFT의 반도체 층내의 게터링 영역들의 면적을 p-채널 TFT의 반도체 층내의 게터링 영역들의 면적과 실질적으로 동일하게 하는 것은 다음과 같음에 유의한다. 즉, 채널 형성 영역 폭이 W로서 주어지고 게터링 영역이 각각의 TFT들에서 S로서 주어졌을 때, 채널 형성 영역의 폭(W)에 대한 n-채널 TFT 내 게터링 영역의 면적(S)의 비(S/W)는 p-채널 TFT에서의 비와 실질적으로 동일하게 된다.
도 15a는 n-형 불순물 원소 및 p-형 불순물 원소가 고농도로 함유되는 게터링 영역들(1203a, 1204a)이 게이트 전극(1205a)(반도체 층의 외측 에지 부분들에 배열된) 밑의 반도체 층 영역 내 형성된 채널 형성 영역과는 이격된 위치들에 배열되고, 그 각각은 게이트 전극(1205a)와 평행한 방향으로 확장하는 장변을 가진 장방형이고, 장방형의 에지 부분들은 반도체 층의 에지 부분들과 중첩되는 예를 도시한 것이다. 여기서, 게터링 영역들(1203a, 1204a)의 면적들의 합은 총 게터링 영역의 면적(S)이 된다.
또한, 도 15b는 게터링 영역들(1203b, 1204b)이 게이트 전극(1205b)(반도체 층의 외측 에지 부분들에 배열된) 밑의 반도체 층 영역 내 형성된 채널 형성 영역과는 이격된 위치들에 배열되어, 그 각각이 게이트 전극(1205b)에 수직한 방향으로 확장하는 장변을 가진 장방형이고 위쪽 장방형의 에지 부분들이 반도체 층의 에지 부분들과 중첩되게 한 예를 도시한 것이다. 여기서, 게터링 영역들(1203b, 1204b)의 면적들의 합은 총 게터링 영역의 면적(S)이 된다.
또한, 도 15c는 게터링 영역들(1203c, 1204c)이 게이트 전극(1205c)(반도체 층의 외측 에지 부분들에 배열된) 밑의 반도체 층 영역 내 형성된 채널 형성 영역과는 이격된 위치들에 배열되어, 그 각각이 게이트 전극(1205c)에 평행한 방향으로 확장하는 장변을 가진 장방형과 상기 게이트 전극에 수직한 방향으로 확장하는 장변을 가진 장방형을 결합함으로써 얻어진 복합 형상을 가지며, 위쪽 장방형의 에지 부분들이 반도체 층의 에지 부분들과 중첩되게 한 예를 도시한 것이다. 이 경우, 전술한 도 15a 혹은 도 15b와 비교하였을 때, 게터링 영역의 면적이 또한 증가될 수 있다. 여기서, 게터링 영역들(1203c, 1204c)의 면적들의 합은 총 게터링 영역의 면적(S)이 된다.
전술한 배열 예들 중 어느 것이든, 게터링 영역들은 이들이 소스 영역 혹은 드레인 영역 내 형성된 접촉 부분들(각각의 TFT들을 전기적으로 접속하는 배선이 반도체 층에 접속되는 부분들을 이 명세서에선 접촉 부분들이라 함) 사이에 전류의 흐름을 막지 않는 위치들에 배열된다. 즉, 도 15a에 도시한 게터링 영역들(1203a, 1204a)은 이들이 소스 영역(1201a)에 형성된 접촉 부분들(1206a)과 드레인 영역(1202a)에 형성된 접촉 부분들(1207a) 사이의 전류의 흐름을 막지 않는 위치들에 배열된다.
또한, 도 15b에 도시한 게터링 영역들(1203b, 1204b)은 소스 영역(1201b)에 접속된 접촉 부분들(1206b)과 드레인 영역(1202b)에 형성된 접촉 부분들(1207b) 사이에 전류의 흐름을 막지 않는 위치들에 배치된다.
또한, 도 15c에 도시한 게터링 영역들(1203c, 1204c)은 소스 영역(1201c)에 형성된 접촉 부분들(1206c)과 드레인 영역(1202c)에 형성된 접촉 부분들(1207c) 사이에 전류의 흐름을 막지 않는 위치들에 배치된다.
또한, 도 15d는 도 15c에 도시한 바와 기본적으로 동일한 배열의 예를 도시한 것이다. 이 예에 따라서, 게터링 영역들(1203d, 1204d)에 의해 게터링 효율을 향상시키기 위해서, 게터링 영역들(1203d, 1204d)의 면적들은 게터링 영역(1203d)이 접촉 부분들(1206d)의 일부과 중첩되고 게터링 영역(1204d)이 접촉 부분들(1207d)의 일부과 중첩되게 더욱 증가된다. 여기서, 게터링 영역들(1203d, 1204d)의 면적들의 합은 총 게터링 영역의 면적(S)이 된다. 기본적으로, 게터링 영역들(1203d, 1204d)이 접촉 부분들(1206d, 1207d)의 일부와 중첩될지라도 아무 문제가 없다. 그러나, 중첩되는 면적이 최대로 접촉 부분들(1206d, 1207d)의 면적들의 반 이하가 되게 하도록 유의해야 한다. 이에 따라, 접촉 부분들(1206d, 1207d)과 게터링 영역들(1203d, 1204d) 간 설계 거리에 관하여, 각각의 영역을 형성하기 위한 포토리소그래피 단계에서 사용되는 노광장치의 정렬 정밀도를 고려하여 적합한 설계 거리를 결정하는 것이 필요하다. 고효율의 게터링 영역들이 제공되는 위치들은 이 실시예에서 기술된 것들로 한정되지 않음에 유의한다. 게터링 영역은 이들이 소스 영역과 드레인 영역 간에 흐르는 전류를 막지 않는 어떤 임의의 위치들에 제공될 수 있다.
또한, 도 16에 도시한 예에서, 반도체 층 및 복수의 채널 형성 영역들 밑에 이들을 횡단하는 복수의 게이트 전극들(1205e)이 형성된다. 또한, 소스 영역들(1201e)(혹은 드레인 영역들(1202e)), 게터링 영역들(1208e), 및 접촉 부분들(1209e)은 복수의 게이트 전극들 사이에 형성된다. 도 15a 내지 도 15d에서처럼, 게터링 영역들(1203e, 1204e)은 반도체 층의 외측 에지 부분들 내 형성되고, 소스 영역들(1201e) 혹은 드레인 영역들(1202e) 및 접촉 부분들(1206e, 1207e)은 이의 안쪽 내에 형성됨에 유의한다. 여기서, 게터링 영역들(1203e, 1204e, 1208e)의 면적들의 합은 총 게터링 영역의 면적(S)이 된다. 또한 도 16에 도시한 경우에, 게터링 영역(1203e)은 접촉 부분들(1206e)의 일부와 중첩될 수 있다. 그러나, 기본적으로, 중첩하는 면적이 접촉 부분들(1206e, 1207e)의 면적들의 많아야 반 이하가 되게 하도록 유의해야 한다. 본 발명은 TFT들이 클럭 인버터, 래치 회로 등에서처럼 접속되는(도 16에서 1202e에 의해 끼인 영역) 영역에 접촉 부분들(1209e)이 형성되지 않았을 때에도 적용될 수 있다.
적용될 게터링 영역들의 형상들에 관계없이, 촉매 원소들은 게터링을 위한 가열 처리에 의해 게터링 영역들로 이동하기 때문에, 촉매 원소들의 농도는 1 x 1019/cm3 이상이 된다.
실시예 5는 실시형태 및 실시예들 1 내지 4와 조합하여 적용될 수 있다.
[실시예6]
본 발명을 실행함으로써 형성된 CMOS 회로 및 화소부는 능동 매트릭스 액정 디스플레이 장치에 사용될 수 있다. 즉, 본 발명은 모든 전기 장치들에 응용될 수 있고, 그 전기 장치들 각각은 액정 장치를 그의 표시부에 포함시킨다.
이러한 전기 장치들의 예는, 비디오 카메라, 디지털 카메라, 프로젝터(후방 혹은 전방형), 헤드 장착형 디스플레이(고글형 디스플레이), 개인용 컴퓨터, 및 휴대 정보 단달(이동 컴퓨터, 휴대 전화, 전자책 등)을 포함한다. 이러한 장치들의 예를 도 12a 내지 도 12f, 도 13a 내지 도 13d, 및 도 14a 내지 도 14c에 도시하였다.
도 12a는 본체(2001), 이미지 입력부(2002), 디스플레이부(2003), 키보드(2004) 등으로 구성된 개인용 컴퓨터를 도시한 것이다.
도 12b는 본체(2101), 디스플레이부(2102), 오디오 입력부(2103), 조작 스위치들(2104), 밧테리(2105), 이미지 수신부(2106), 등으로 구성된 비디오 카메라를 도시한 것이다.
도 12c는 본체(2201), 카메라부(2202), 이미지 수신부(2203), 조작 스위치들(2204), 디스플레이부(2205), 등으로 구성된 이동 컴퓨터를 도시한 것이 다.
도 12d는 본체(2301), 디스플레이부(2302), 암 부(2303), 등으로 구성된 고글형 디스플레이를 도시한 것이다.
도 12e는 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록매체(2404), 조작 스위치들(2405) 등으로 구성되고, 프로그램이 기록된 기록매체를 사용한 플레이어를 도시한 것이다. 플레이어는 기록매체로서 DVD(디지털 다기능 디스크) 혹은 CD와 같은 매체를 사용하며 음악감상, 영화감상, 게임들, 인터넷에의 접속에 사용될 수 있음에 유의한다.
도 12f는 본체(2501), 디스플레이부(2502), 아이피스부(2503), 조작 스위치들(2504), 이미지 수신부(도면에 도시없음), 등으로 구성된 디지털 카메라를 도시한 것이다.
본 발명이 적용될 때, 촉매 원소를 사용하여 만족스러운 결정도를 갖는 반도체 층이 형성될 수 있고, n-채널 TFT 및 p-채널 TFT가 되는 영역들의 게터링 효율들을 동일하게 할 수 있다. 이에 따라, n-채널 TFT의 특성 및 p-채널 TFT의 특성이 향상되므로 만족스러운 CMOS 구동 회로가 실현될 수 있다. 또한, 촉매 원소들은 충분히 게터링될 수 있다. 이에 따라, 화소의 스위칭 TFT에서, 촉매 원소들의 세그리게이션에 기인한 것으로 보이는 누설전류의 발생이 억제될 수 있다. 그러므로, 디스플레이 균일성이 없는 만족스러운 디스플레이를 행할 수 있는 전기 장치들(개인용 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록매체를 사용하는 플레이어, 디지털 카메라)이 실현될 수 있다. (이동 전화, 휴대용 책, 및 디스플레이)가 실현될 수 있다.
도 13a는 투사 장치(2601), 스크린(2602) 등으로 구성된 전방형 프로젝터를 도시한 것이다.
도 13b는 본체(2701), 투사 장치(2702), 거울(2703), 스크린(2704), 등으로 구성된 후방형 프로젝터를 도시한 것이다.
도 13c는 도 13a 및 도 13b에서 투사 장치들(2601, 2602)의 구성 예를 도시한 것임에 유의한다. 투사 장치들(2601, 2702)은 광원 광학 시스템(2801), 거울들(2802, 2804 내지 2806), 이색성 거울들(2803), 프리즘(2807), 액정 디스플레이 장치(2808), 위상차 판(phase difference plate)(2809), 및 투사 광학 시스템(2810)으로 각각 구성된다. 투사 광학 시스템(2810)은 투사 렌즈를 포함하는 광학 시스템으로 구성된다. 이 실시예에서, 3-CCD 형을 예로서 도시하였으나, 이에 대해 전혀 특정의 제한은 없다. 예를 들면, 단일 CCD형이 채용될 수도 있다. 또한, 퍼포머는 도 17c의 화살표로 나타낸 광로의 어떤 중간점에, 광학 렌즈와 같은 광학 시스템, 편광 기능을 갖는 막, 위상 차를 조정하기 위한 막, 혹은 IR 막을 제공할 수도 있다.
또한, 도 13d는 도 13c에 도시한 광원 광학 시스템(2801)의 구성 예를 도시한 도면이다. 이 실시예에서, 광원 광학 시스템(2801)은 반사기(2811), 광원(2812), 렌즈 어레이들(2813, 2814), 편광 변환 소자(2815), 및 집광렌즈(2816)로 구성된다. 도 13d에 도시한 광원 광학 시스템은 예로서만 채용된 것으로 이에 대한 특정한 제한은 전혀 없음에 유의한다. 예를 들면, 퍼포머는 광원 광학 시스템에, 광학 렌즈와 같은 광학 시스템, 편광 기능을 갖는 막, 위상 차를 조정하기 위한 막, 혹은 IR 막을 제공할 수도 있다.
그러나, 도 13a 내지 도 13d에 도시한 프로젝터에서, 투과형 광전 장치가 사용되고, 반사형 액정 디스플레이 장치가 사용되는 예는 도면들에 도시되지 않았다.
본 발명이 적용될 때, 촉매 원소를 사용하여 만족스러운 결정도를 가진 반도체 층이 형성될 수 있다. 또한, 촉매 원소들은 충분히 게터링될 수 있다. 이에 따라, 화소의 스위칭 TFT에서, 촉매 원소들의 세그리게이션에 기인한 것으로 보이는 누설전류의 발생이 억제될 수 있으므로, 디스플레이 균일성이 없는 만족스러운 디스플레이를 행할 수 있는 프로젝터가 실현될 수 있다. 또한, 디스플레이 균일성이 없기 때문에, 광원을 제어하기가 더욱 쉬워지게 되고, 그럼으로써 전력소비 감축이 실현된다.
도 14a는 디스플레이 패널(3001) 및 조작 패널(3002)로 구성된 휴대전화를 도시한 것이다. 디스플레이 패널(3001) 및 조작 패널(3002)은 접속부(3003)를 통해 접속되고, 디스플레이 패널(3001)의 디스플레이부(3004)가 형성되는 평면과 조작 패널(3002)의 조작 키들(3006)이 형성되는 평면 간 각도 θ를 임의로 변경할 수 있다.
또한, 휴대전화는 오디오 출력부(3005), 조작 키들(3006), 전원 스위치(3007), 및 오디오 입력부(3008)를 포함한다.
도 14b는 본체(3101), 디스플레이부들(3102, 3103), 기록매체(3104), 조작 스위치들(3105), 안테나(3106) 등으로 구성된 휴대용 책(전자책)을 도시한 것이다.
도 14c는 본체(3201), 지지 스탠드(3202), 디스플레이부(3203) 등으로 구성된 디스플레이(디스플레이 장치)를 도시한 것이다.
본 발명이 적용될 때, 촉매 원소를 사용하여 만족스러운 결정도를 갖는 반도체 층이 형성될 수 있고, n-채널 TFT 및 p-채널 TFT가 되는 영역들의 게터링 효율들을 동일하게 할 수 있다. 이에 따라, n-채널 TFT의 특성 및 p-채널 TFT의 특성이 향상되므로 만족스러운 CMOS 구동 회로가 실현될 수 있다. 또한, 촉매 원소들은 충분히 게터링될 수 있다. 이에 따라, 화소의 스위칭 TFT에서, 촉매 원소들의 세그리게이션에 기인한 것으로 보이는 누설전류의 발생이 억제될 수 있으므로, 디스플레이 균일성이 없는 만족스러운 디스플레이가 가능해진다. 또한, 디스플레이 균일성이 없는 만족스러운 디스플레이로 인해, 낭비되는 전력소비가 감소될 수 있도록 광원을 과도하게 사용하는 것이 불필요하다. 그러므로, 전력소비 감소가 가능한 전기 장치들(이동전화, 휴대 전자책, 및 디스플레이)이 실현될 수 있다.
전술한 바와 같이, 본 발명의 적용범위가 극히 넓으므로 본 발명은 모든 분야에서 전기 장치들에 적용될 수 있다. 또한, 이 실시예의 전기 장치들은 실시형태 및 실시예들 1 내지 5를 조합함으로써 제조된 디스플레이 장치를 사용하여 실현될 수 있다.
본 발명이 사용될 때, 촉매 원소들을 사용하여 제조되는 만족스러운 결정도를 갖는 결정질 반도체 막의 소자 영역들, 특히 채널 형성 영역 및 채널 형성 영역과 소스 영역 혹은 드레인 영역 간 접합부에 남은 촉매 원소의 농도를 감소시키는 게터링 단계에서, n-채널 TFT와 p-채널 TFT 간에 게터링 효율들을 동일하게 할 수 있다. 이에 따라, n-채널 TFT와 p-채널 TFT에 대해 충분한 게터링 처리가 행해질 수 있으므로 만족스러운 결정질 반도체 막이 얻어질 수 있다. 또한, 이러한 반도체 막을 사용한 TFT가 이용될 때, 누설 전류의 발생이 억제될 수 있으므로 만족스러운 반도체 장치가 실현될 수 있다.

Claims (121)

  1. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    상기 게터링 영역은 상기 소스 영역 및 상기 드레인 영역에서 전자들 및 정공들 중 어느 하나가 이동하는 영역 이외에 형성되는, 반도체 장치.
  2. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    상기 게터링 영역은 상기 소스 영역 및 상기 드레인 영역에 인접하고, 적어도 상기 채널 형성 영역에 인접하지 않도록 형성되는, 반도체 장치.
  3. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    상기 게터링 영역은 상기 소스 영역 및 상기 드레인 영역에서 상기 각각의 TFT들 간을 전기적으로 접속하기 위한 배선이 접속되는 영역의 외측 에지 부분들에 형성되는, 반도체 장치.
  4. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    상기 게터링 영역은 상기 반도체 층의 외측 에지 부분에 형성되고,
    상기 반도체 층과 상기 각각의 TFT들 간을 전기적으로 접속하기 위한 배선 간의 접속은 상기 게터링 영역의 일부를 포함하는 영역 및 상기 게터링 영역 이외의 영역에서 행해지는, 반도체 장치.
  5. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    상기 게터링 영역은 상기 반도체 층의 외측 에지 부분에 형성되고,
    상기 반도체 층과 상기 각각의 TFT들 간을 전기적으로 접속하기 위한 배선 간의 접속은 상기 게터링 영역 이외의 영역에서 행해지는, 반도체 장치.
  6. 반도체 장치에 있어서:
    기판 위에 형성된 n-채널 TFT 및 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 소스 영역, 드레인 영역 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 n-채널 TFT 및 p-채널 TFT를 포함하고,
    복수의 반도체 층들은 상기 소스 영역 및 상기 드레인 영역 중 하나에서 서로 접속되고,
    상기 게터링 영역은, 상기 반도체 층들이 서로 접속되는 영역에서 전자들 및 정공들 중 하나가 이동하는 영역 이외에 형성되는, 반도체 장치.
  7. 반도체 장치에 있어서:
    기판 위에 형성된 적어도 하나의 n-채널 TFT 및 적어도 하나의 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 복수의 소스 영역들, 복수의 드레인 영역들 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 적어도 하나의 n-채널 TFT 및 적어도 하나의 p-채널 TFT를 포함하고,
    상기 n-채널 TFT 및 상기 p-채널 TFT 중 적어도 하나는 서로 접속된 복수의 TFT들을 포함하고,
    상기 게터링 영역은 상기 반도체 층의 외측 에지 부분, 및 상기 복수의 소스 영역들 및 상기 복수의 드레인 영역들 중 어느 하나에 의해 사이에 끼인 영역에 형성되고,
    상기 반도체 층에서, 상기 반도체 층과 배선 간의 접속은 상기 게터링 영역의 일부를 포함하는 영역 및 상기 게터링 영역 이외의 영역에서 행해지는, 반도체 장치.
  8. 반도체 장치에 있어서:
    기판 위에 형성된 적어도 하나의 n-채널 TFT 및 적어도 하나의 p-채널 TFT로서, 각각의 상기 n-채널 TFT 및 상기 p-채널 TFT는 절연막 상에 배치된 채널 형성 영역, 복수의 소스 영역들, 복수의 드레인 영역들 및 게터링 영역을 포함하는 반도체 층, 상기 반도체 층 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는, 상기 적어도 하나의 n-채널 TFT 및 적어도 하나의 p-채널 TFT를 포함하고,
    상기 n-채널 TFT 및 상기 p-채널 TFT 중 적어도 하나는 서로 접속된 복수의 TFT들을 포함하고,
    상기 게터링 영역은 상기 반도체 층의 외측 에지 부분, 및 상기 복수의 소스 영역들 및 상기 복수의 드레인 영역들 중 어느 하나에 의해 사이에 끼인 영역에 형성되고,
    상기 반도체 층에서, 콘택트부(contact portion)가 상기 게터링 영역 이외의 영역에 접속되는, 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 n-채널 TFT에서 상기 채널 형성 영역의 폭(W)에 대한 상기 게터링 영역의 면적(S)의 비(S/W)는 상기 p-채널 TFT에서의 비와 같은, 반도체 장치.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 n-채널 TFT와 상기 p-채널 TFT가 쌍을 이룰 때, 상기 n-채널 TFT에서 상기 채널 형성 영역과 상기 소스 영역 및 상기 드레인 영역 중 하나 간의 접합부로부터 상기 게터링 영역까지의 거리는 상기 p-채널 TFT에서의 거리와 같은, 반도체 장치.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게터링 영역은 n-형 불순물 원소 및 p-형 불순물 원소를 함유하는, 반도체 장치.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게터링 영역은 1 x 1019/cm3 내지 1 x 1021/cm3의 농도의 n-형 불순물 원소와 1.5 x 1019/cm3 내지 3 x 1021/cm3의 농도의 p-형 불순물 원소를 함유하는, 반도체 장치.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게터링 영역에는 촉매 원소가 1 x 1019/cm3 이상의 농도로 존재하는, 반도체 장치.
  14. 제1항 내지 제8항 중 어느 한 항에 있어서,
    n-형 불순물 원소의 농도보다 1.5배 내지 3배의 농도를 가진 p-형 불순물 원소가 상기 게터링 영역에 첨가되는, 반도체 장치.
  15. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 전극은 W, Ta, Ti, 및 Mo로 구성된 그룹으로부터 선택된 적어도 하나의 원소 및 상기 원소의 합금 재료를 포함하는, 반도체 장치.
  16. 동일 기판상에 화소부 및 구동 회로가 형성된 반도체 장치에 있어서,
    제1항 내지 제7항 중 어느 한 항에 따른 적어도 n-채널 TFT 및 p-채널 TFT로 구성된 소스측 구동 회로내의 샘플링 회로를 포함하는, 반도체 장치.
  17. 반도체 장치 제조 방법에 있어서:
    절연체 상에 비정질 반도체 막을 형성하는 단계;
    상기 비정질 반도체 막에 촉매 원소를 첨가하는 단계;
    상기 비정질 반도체 막에 제1 가열 처리를 행하여 결정질 반도체 막을 형성하는 단계;
    상기 결정질 반도체 막을 에칭하여 적어도 제1 및 제2 반도체 층들을 형성하는 단계;
    상기 제1 및 제2 반도체 층들 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 사이에 개재하여, 상기 제1 및 제2 반도체 층들 위에 각각 적어도 제1 및 제2 게이트 전극들을 형성하는 단계;
    상기 제1 반도체 층내의 소스 영역, 드레인 영역, 및 게터링 영역, 및 상기 제2 반도체 층내의 게터링 영역에 n-형 불순물 원소를 첨가하는 단계;
    상기 제1 반도체 층내의 상기 게터링 영역, 및 상기 제2 반도체 층내의 소스 영역, 드레인 영역, 및 상기 게터링 영역에 p-형 불순물 원소를 첨가하는 단계; 및
    제2 가열 처리를 행하여, 상기 제1 및 제2 반도체 층들 내의 상기 촉매 원소를 상기 n-형 불순물 원소 및 상기 p-형 불순물 원소가 첨가된 상기 게터링 영역들로 이동시키는 단계를 포함하고,
    상기 제2 반도체 층의 상기 소스 영역 및 상기 드레인 영역은 상기 p-형 불순물 원소만을 포함하는, 반도체 장치 제조 방법.
  18. 반도체 장치 제조 방법에 있어서:
    절연체 상에 비정질 반도체 막을 형성하는 단계;
    상기 비정질 반도체 막에 촉매 원소를 첨가하는 단계;
    상기 비정질 반도체 막에 제1 가열 처리를 행하여 결정질 반도체 막을 형성하는 단계;
    상기 결정질 반도체 막을 에칭하여 적어도 제1 및 제2 반도체 층들을 형성하는 단계;
    상기 제1 및 제2 반도체 층들 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 사이에 개재하여, 상기 제1 및 제2 반도체 층들 위에 각각 적어도 제1 및 제2 게이트 전극들을 형성하는 단계;
    상기 제1 반도체 층내의 소스 영역, 드레인 영역 및 게터링 영역, 및 상기 제2 반도체 층내의 게터링 영역을 형성하기 위해, 마스크들로서 상기 제1 및 제2 게이트 전극들을 이용하여 상기 제1 및 제2 반도체 층들에 n-형 불순물 원소를 첨가하는 단계;
    상기 제1 반도체 층 위에 제1 마스크 및 상기 제2 게이트 전극 상에 제2 마스크를 형성하고, 그 후 상기 제2 게이트 전극을 에칭하여 제3 게이트 전극을 형성하는 단계;
    상기 제1 반도체 층내의 상기 게터링 영역, 및 상기 제2 반도체 층내의 소스 영역, 드레인 영역 및 상기 게터링 영역을 형성하기 위해, 마스크들로서 상기 제1 및 제2 마스크들 및 상기 제3 게이트 전극을 이용하여 상기 제1 및 제2 반도체 층들에 p-형 불순물 원소를 첨가하는 단계;
    제2 가열 처리를 행하여, 상기 제1 및 제2 반도체 층들 내의 상기 촉매 원소를 상기 n-형 불순물 원소 및 상기 p-형 불순물 원소가 첨가된 상기 게터링 영역들로 이동시키는 단계를 포함하는, 반도체 장치 제조 방법.
  19. 반도체 장치 제조 방법에 있어서:
    적어도 촉매 원소를 포함하는 결정질 반도체 막을 기판 위에 형성하는 단계;
    상기 결정질 반도체 막을 에칭함으로써 상기 기판 위에 적어도 제1 및 제2 반도체 층들을 형성하는 단계;
    게이트 절연막을 사이에 개재하여, 상기 제1 및 제2 반도체 층들 위에 각각 적어도 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 반도체 층내의 소스 영역, 드레인 영역 및 게터링 영역, 및 상기 제2 반도체 층내의 게터링 영역에 n-형 불순물 원소를 첨가하는 단계;
    상기 제1 반도체 층내의 상기 게터링 영역 및 상기 제2 반도체 층내의 소스 영역, 드레인 영역 및 상기 게터링 영역에 p-형 불순물 원소를 첨가하는 단계; 및
    가열 처리를 행하여, 상기 촉매 원소를 상기 제1 및 제2 반도체 층들내의 상기 게터링 영역들로 이동시키는 단계를 포함하고,
    상기 제2 반도체 층의 상기 소스 영역 및 상기 드레인 영역은 상기 p-형 불순물 원소만을 포함하는, 반도체 장치 제조 방법.
  20. 반도체 장치 제조 방법에 있어서:
    적어도 촉매 원소를 포함하는 결정질 반도체 막을 기판 위에 형성하는 단계;
    상기 결정질 반도체 막을 에칭함으로써 상기 기판 위에 적어도 제1 및 제2 반도체 층들을 형성하는 단계;
    게이트 절연막을 사이에 개재하여, 상기 제1 및 제2 반도체 층들 위에 각각 적어도 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 반도체 층내의 소스 영역, 드레인 영역 및 게터링 영역, 및 상기 제2 반도체 층내의 게터링 영역을 형성하기 위해, 마스크들로서 상기 제1 및 제2 게이트 전극들을 이용하여 상기 제1 및 제2 반도체 층들에 n-형 불순물 원소를 첨가하는 단계;
    상기 제1 전극 및 상기 제1 반도체 층의 일부 위에 제1 마스크, 및 상기 제2 게이트 전극 위에 제2 마스크를 형성하는 단계;
    상기 제2 게이트 전극을 에칭하여 상기 제2 반도체 층 위에 제3 게이트 전극을 형성하는 단계;
    상기 제1 반도체 층내의 상기 게터링 영역, 및 상기 제2 반도체 층내의 소스 영역, 드레인 영역 및 상기 게터링 영역을 형성하기 위해, 마스크들로서 상기 제1 마스크 및 상기 제3 게이트 전극을 이용하여 상기 제1 및 제2 반도체 층들에 p-형 불순물 원소를 첨가하는 단계; 및
    가열 처리를 행하여, 상기 촉매 원소를 상기 제1 및 제2 반도체 층들내의 상기 게터링 영역들로 이동시키는 단계를 포함하는, 반도체 장치 제조 방법.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 제1 및 제2 반도체 층들 내의 상기 게터링 영역들 각각은 상기 소스 영역 및 상기 드레인 영역에서 전자들 및 정공들 중 어느 하나가 이동하는 영역 이외에 형성되는, 반도체 장치 제조 방법.
  22. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 제1 및 제2 반도체 층들 내의 상기 게터링 영역들 각각은 상기 소스 영역 및 상기 드레인 영역 중 하나에 인접하고, 상기 제1 및 제2 게이트 전극들 각각 아래에 형성된 적어도 채널 형성 영역에 인접하지 않도록 형성되는, 반도체 장치 제조 방법.
  23. 제17항 내지 제20항 중 어느 한 항에 있어서,
    각각의 상기 제1 및 제2 반도체 층들 내의 적어도 상기 소스 및 드레인 영역들과 접속하도록 배선들을 형성하는 단계를 더 포함하고,
    상기 제1 및 제2 반도체 층들 내의 상기 게터링 영역들은, 상기 배선들이 접속되는 부분들에 인접하여 형성되는, 반도체 장치 제조 방법.
  24. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 제1 반도체 층과 상기 제2 반도체 층 간을 전기적으로 접속하기 위한 배선에, 상기 제1 반도체 층과 상기 제2 반도체 층을 접속하는 단계를 더 포함하고,
    상기 배선과의 접속은 상기 게터링 영역의 일부를 포함하는 영역과, 상기 제1 반도체 층 및 상기 제2 반도체 층 내의 상기 게터링 영역 이외의 영역을 통해 행해지는, 반도체 장치 제조 방법.
  25. 제17항 내지 제20항 중 어느 한 항에 있어서,
    각각의 상기 제1 및 제2 반도체 층들 내의 적어도 상기 소스 및 드레인 영역들과 접속하도록 배선들을 형성하는 단계를 더 포함하고,
    상기 배선은 상기 제1 및 제2 반도체 층들 내의 상기 게터링 영역들 이외의 영역들에 접속되는, 반도체 장치 제조 방법.
  26. 제22항에 있어서,
    상기 제1 반도체 층과 상기 제2 반도체 층 간을 전기적으로 접속하기 위한 배선에, 상기 제1 반도체 층과 상기 제2 반도체 층을 접속하는 단계를 더 포함하고,
    상기 제1 반도체 층 및 상기 제2 반도체 층 내의 상기 게터링 영역은, 제1 반도체 층에서 상기 채널 형성 영역의 폭(W)에 대한 상기 게터링 영역의 면적(S)의 비(S/W)가 상기 제2 반도체 층에서의 비와 같도록 형성되는, 반도체 장치 제조 방법.
  27. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 제1 반도체 층에서의 상기 제1 게이트 전극의 단부로부터 상기 게터링 영역까지의 거리가 상기 제2 반도체 층에서의 거리와 같은, 반도체 장치 제조 방법.
  28. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 n-형 불순물 원소는 1 x 1019/cm3 내지 1 x 1021/cm3의 농도로 상기 제1 및 제2 반도체 층들에 첨가되고,
    상기 p-형 불순물 원소는 1.5 x 1019/cm3 내지 3 x 1021/cm3의 농도로 상기 제1 및 제2 반도체 층들에 첨가되는, 반도체 장치 제조 방법.
  29. 제17항 또는 제18항에 있어서,
    상기 제1 가열 처리 후, 상기 결정질 반도체 막에 레이저 광을 조사하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  30. 제19항 또는 제20항에 있어서,
    상기 결정질 반도체 막에 레이저 광을 조사하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  31. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 제2 가열 처리는 상기 제1 및 제2 반도체 층들에 첨가되는 상기 n-형 불순물 원소 및 상기 p-형 불순물 원소를 더 활성화시키는, 반도체 장치 제조 방법.
  32. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 촉매 원소는 Ni, Co, Sn, Pb, Pd, Fe, 및 Cu로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 이용하는, 반도체 장치 제조 방법.
  33. 제18항 또는 제20항에 있어서,
    상기 제2 게이트 전극은 상기 제3 게이트 전극의 폭보다 큰 폭을 갖도록 형성되는, 반도체 장치 제조 방법.
  34. 제18항 또는 제20항에 있어서,
    상기 제1 마스크는 상기 제1 반도체 층내의 상기 게터링 영역과 중첩되지 않는, 반도체 장치 제조 방법.
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