CN101075622B - 半导体器件 - Google Patents

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Abstract

半导体器件及其制造方法催化元素被添加到非晶半导体膜中并对其进行热处理，从而产生具有良好质量的结晶半导体膜，使用该结晶半导体膜获得具有满意特性的TFT(半导体器件)。半导体层包括含有浓度为1×1019/cm3～1×1021/cm3并且属于元素周期表的15族的杂质元素，和浓度为1.5×1019/cm3～3×1021/cm3且属于元素周期表的13族的杂质元素的一个区域，而且该区域是留在半导体膜(特别是沟道形成区)中的催化元素向其移动的区域。

Description

半导体器件
本申请是申请日为2003年2月21日、申请号为03105465.X、发明名称为“半导体器件及其制造方法”的申请的分案申请。
技术领域
本发明涉及一种半导体器件和一种添加具有促进结晶化功能的金属元素到非晶半导体膜并进行热处理以形成结晶半导体膜、并利用该结晶半导体膜制造薄膜晶体管(TFT)的方法。
背景技术
其中的像素部分和驱动器电路被提供于相同基片上的液晶显示器件被用作个人计算机(PC)的监视器，并进一步开始扩展到普通家庭。例如，取代CRT(阴极射线管)的液晶显示器作为电视被引入普通家庭。此外，用于看电影或玩游戏的正向式投影仪被引入普通家庭作为娱乐。因此，液晶显示器的市场规模正在迅速扩展。而且，面板上系统的研制正在向前推进，其中逻辑电路如存储器电路和时钟发生电路被组合在玻璃基片上。
当进行高分辨率图象显示时，写入像素的信息量增加。而且如果信息没有在短时间内被写入，就不可能对带有大量用于高清晰度显示的信息的图象进行运动图象显示。因此要求用于驱动器电路的TFT能够高速运行。为了能够高速运行，要求使用具有满意结晶度的结晶半导体膜制造TFT，由此可获得高的场效应迁移率。
作为在玻璃基片上获得满意结晶半导体膜的方法，本发明人等已研制了一种技术，该技术用于添加具有促进结晶化功能的金属元素到非晶半导体膜中，然后对其进行热处理以获得其中结晶取向一致的满意的半导体膜。
然而，对于将未经处理的使用催化元素得到的结晶硅膜用作半导体层所制造的TFT，存在一个问题即关断电流突然被增加。催化元素在半导体膜中无规则分离，并且更特别地，分离明显发生在晶界中。因此，催化元素的分离被认为成为电流逃逸路径(漏泄电流路径)而这引起关断电流的突然增加。由此，要求在结晶硅膜形成工艺之后，将催化元素从半导体膜中移走以减少半导体膜中催化元素的浓度。
为了减少半导体膜中残余催化元素的浓度，考虑采用下列方法。即属于元素周期表15族的杂质元素(典型地，磷或砷：用于给予n-型的杂质元素)和属于元素周期表13族的杂质元素(典型地，硼或铝：用于给予p-型的杂质元素)，它们各自都有使催化元素移动的功能，被以高浓度添加到成为n-沟道TFT和p-沟道TFT的半导体层的源区或漏区的区域，或被添加到催化元素被移动到的区(此后称为吸杂区)，并进行热处理使催化元素移动。因此，特别是包含在沟道形成区的催化元素的浓度被减少。
然而根据使用源区或漏区作为吸杂区的方法，给予n-型且属于周期表15族的杂质元素(典型地，磷或砷)需要以比给予p-型且属于周期表13族的杂质元素(典型地，硼或铝)更高的浓度被添加到以后成为n-沟道TFT的区域中。另一方面，对于p-沟道TFT的情况，给予p-型且属于周期表13族的杂质元素(典型地，硼或铝)需要以比给予n-型且属于周期表15族的杂质元素(典型地，磷或砷)更高的浓度被添加。换言之，被添加的杂质元素在具有不同导电性的半导体层中的吸杂区的浓度彼此不同。因此，存在一个问题，即就均匀包含于半导体膜中的催化元素向吸杂区的移动效率而言，n-沟道TFT和p-沟道TFT之间会产生差别。
注意本发明的发明人采用下述方法研究了催化元素移动到吸杂区的效率。
例如，当催化元素(镍)受被添加到吸杂区的元素的影响移动到吸杂区时，认为催化元素(Ni)在催化元素从沟道形成区向吸杂区移动过程中，与Si键合形成NiSix(硅化镍)。对于硅化镍，通过包含7.13％的氟化氢铵(NH4HF2)和15.4％的氟化铵(NH4F)(它由StellaChemifa Corporation生产且其产品名为LAL500)的混合溶液去除氧化硅膜，然后将样品基片浸入到以体积比HF(浓度50％)：H2O2(浓度33％)：H2O＝45∶72∶4500混合的化学溶液中(此后成为FPM溶液)40分钟，由此可以有选择地去除NiSix。
去除NiSix的部分成为孔。由去除NiSix而产生的孔在光学显微镜的透射模式下表现为黑点。当黑点数量很大时，估计有大量的催化元素(镍)可被移动到吸杂区。也就是说，吸杂效率估计是好的。
在不增加工艺步骤数量的前提下将给予p-型的杂质元素充分添加到n-沟道TFT的源区或漏区是很困难的。因此添加到n-沟道TFT和p-沟道TFT的半导体层中的杂质元素浓度的不同与催化元素向吸杂区移动的效率不同有关，从而成为引起元件性能变化问题的原因。
至于另外一个问题，对于p-沟道TFT，还要求以高浓度添加给予n-型的杂质元素用于吸杂催化元素的区被反相成为具有p-型(反掺杂)。当在p-沟道TFT的半导体层中，n-型被反相成为p-型时，必须以是n-型杂质元素的浓度的1.5～3倍的浓度添加p-型杂质元素，而且p-沟道TFT的源区或漏区的结晶度被反掺杂破坏。因此存在一个问题，在于可能产生有关TFT元件的不利之处，如电阻率增加和接通电流减少。
发明内容
因此考虑到上述问题而提出了本发明。本发明的目的之一是解决这些问题，制造质量良好的结晶半导体膜，并采用该结晶半导体膜获得性能满意的TFT(半导体器件)。此外，本发明的目的之一是提供一种不增加制造步骤的数量而获得这样的半导体器件的方法。
根据本发明，其特征在于半导体层包括一个区，该区包含浓度为1×1019/cm3～1×1021/cm3且属于周期表15族的杂质元素和浓度为1.5×1019/cm3～3×1021/cm3且属于周期表13族的杂质元素，并且该区是一个留在半导体膜(特别是沟道形成区)中的催化元素向其移动的区。
其特征还在于半导体层中包含浓度为1×1019/cm3～1×1021/cm3且属于周期表15族的杂质元素和浓度为1.5×1019/cm3～3×1021/cm3且属于周期表13族的杂质元素的区是一个吸杂区，通过热处理留在半导体膜中的催化元素向该区移动，并且该区不毗邻沟道形成区而被形成。因此，对于沟道区和源区之间的结部分以及沟道区和漏区之间的结部分的吸杂是可能的，因此可抑制由催化元素在这些位置的分离和残留所导致的TFT关断操作时的漏泄电流的增加。
另外，根据本发明，其特征在于吸杂区在半导体层的外边缘部分形成，并且半导体层和用于各TFT间电连接的布线之间的连接是在包含部分吸杂区的区域中和除吸杂区之外的区域内实现。因此当半导体层和布线间的连接通过至少除吸杂区之外的一部分区(源/漏区)内实现时，可确保TFT载流子(电子或空穴)的路径不经过吸杂区，因而TFT可获得足够的接通电流。
进一步，根据本发明，即使在其中多个TFT的半导体层被彼此连接的结构中，在其中它们被连接的各个区中提供一个吸杂区，并且吸杂区位于TFT载流子(电子或空穴)向其移动的区域之外。因此可获得与单结构的TFT相同的吸杂效果。
对于对TFT沟道区中催化元素的吸杂效果，吸杂区的吸杂效率是最主要的。因此，当应用本发明时，n-沟道TFT和p-沟道TFT各自包含一相同浓度的吸杂元素。因此，n-沟道TFT和p-沟道TFT中的各个吸杂区具有相同的吸杂能力，从而可使n-沟道TFT中的吸杂效率等于p-沟道TFT中的吸杂效率。相应地，留在n-沟道TFT和p-沟道TFT二者中的催化元素的浓度基本上相同，从而由催化元素残留浓度导致的元件性能改变可被减小。而且催化元素可被充分移动到吸杂区，从而不在沟道形成区和沟道形成区与源区或漏区之间的结部分中分离。
而且根据本发明，当n-沟道TFT和p-沟道TFT配对时，n-沟道TFT中的吸杂区的面积S与沟道形成区的宽度W的比值S/W基本上等于p-沟道TFT中的该比值。此外，在n-沟道TFT中，从源区或漏区和沟道形成区之间的结部分到吸杂区的距离基本上等于p-沟道TFT中的该距离。
至于对TFT沟道区中的催化元素的吸杂效果，吸杂区的吸杂效率是最主要的。对于另一个因素，(i)TFT沟道区中的吸杂区的面积S和非吸杂区的面积之比以及(ii)从TFT沟道区到吸杂区的距离L是重要参数。随着吸杂区面积S增加，吸杂能力更加提高。因此，沟道区中的吸杂效率由吸杂区面积S和沟道形成区的宽度W的比值S/W决定。另外，从沟道区(源/漏区和沟道形成区之间的结部分)到吸杂区的距离L成为一个通过吸杂来移动催化元素所必须的吸杂距离，使得沟道形成区的吸杂效率因此大受影响。对于各参数，当吸杂区的面积S与沟道形成区的宽度W的比值S/W较大时，吸杂效果进一步提高。当从沟道区(源/漏区和沟道形成区之间的结部分)到吸杂区的距离L较短时，吸杂效果被提高。根据本发明，使这些参数在n-沟道TFT和p-沟道TFT中基本上相同，以使n-沟道TFT中的吸杂效率进一步等于p-沟道TFT是本发明的一个目的。因此，留在n沟道TFT和P-沟道TFT中的催化元素的浓度变得基本上相同，使得由催化元素的残留物浓度导致的元件特性变化可被减小。
而且根据本发明，提供一种制造半导体器件的方法，其特征在于包括以下步骤：在绝缘体上形成非晶半导体膜；向该非晶半导体膜添加催化元素；进行第一热处理，用于使非晶半导体膜形成结晶半导体膜；刻蚀结晶半导体膜以形成半导体层；在半导体层上形成栅极绝缘膜；在以后成为n-沟道TFT和p-沟道TFT的各区中的栅极绝缘膜上形成栅电极；将给予n-型的杂质元素添加到n-沟道TFT的半导体层中的源区、漏区和吸杂区以及p-沟道TFT的半导体层中的吸杂区；将给予p-型的杂质元素添加到n-沟道TFT的半导体层中的吸杂区和p-沟道TFT的半导体层中的源区、漏区和吸杂区；然后进行第二热处理以使半导体层中的催化元素移动到添加给予n-型的杂质元素和给予p-型杂质元素的吸杂区。
而且根据本发明，被添加到形成于n-沟道TFT和p-沟道TFT中的半导体层中的吸杂区的杂质元素是用于给予n-型杂质元素和用于给予p-型的杂质元素，各杂质元素的浓度为1×1019/cm3～1×1021/cm3和1.5×1019/cm3～3×1021/cm3。
为了不使制造工艺复杂化，在制造工艺期间产生的栅电极被用作防止用n型杂质元素添加p-沟道TFT的半导体层的掩模。
当应用本发明时，通过添加用于给予n-型的杂质元素和用于给予p-型的杂质元素的步骤产生形成于n-沟道TFT和p-沟道TFT的半导体层中的吸杂区。因此完全不需要附加的吸杂步骤，从而可简化TFT的制造工艺并可减少制造成本。另外，关于在半导体膜结晶化步骤中使用的催化元素吸杂步骤，可使n-沟道TFT和p-沟道TFT中的吸杂效率相同。另外，催化元素可被充分移动到吸杂区，从而不在沟道形成区和沟道形成区与源区或漏区之间的结部分中分离。
因此，由催化元素分离导致的漏泄电流的产生可被抑制。特别地，当被用作像素部分中的开关元件时，可获得具有满意性能的TFT。
而且，使用催化元素对其进行结晶化的半导体膜呈现满意的结晶度。因此，即使当被用作要求高场效应迁移率的驱动器电路用元件时，根据本发明制造的TFT也能获得满意性能。
附图说明
在附图中：
图1A～1E表示本发明的一个实施例模式；
图2A～2C表示本发明的该实施例模式；
图3A和3B表示本发明的一个实施例；
图4A-4D表示本发明的该实施例；
图5A和5B表示本发明的该实施例；
图6表示本发明的该实施例；
图7A和7B表示本发明的该实施例；
图8表示本发明的一个实施例；
图9表示本发明的一个实施例；
图10A～10D表示本发明的一个实施例；
图11表示本发明的一个实施例；
图12A～12F表示电气装置的实例；
图13A～13D表示电气装置的实例；
图14A～14C表示电气装置的实例；
图15A～15D表示本发明的一个实施例；并且
图16表示本发明的该实施例。
具体实施方式
将利用图1A～1E和2A～2C描述本发明的一个实施例模式。此处，在同一基片上制造n-沟道TFT和p-沟道TFT的方法将被描述。
在玻璃基片10上形成包含氮化硅且膜厚为100nm的基底绝缘膜11，然后在其上形成膜厚20nm～100nm的非晶硅膜。
随后，催化元素被添加到非晶硅膜12并对其进行热处理。包含10ppm重量浓度的催化元素(在本实施例模式中为镍)的水溶液(乙酸镍溶液)通过旋涂法被施加到非晶硅膜上，以形成含催化元素的层13。此处可用的催化元素是一种或多种选自由铁(Fe)、镍(Ni)、钴(Co)、锡(Si)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Co)和金(Au)组成的组的元素(图1A)。注意本实施例模式中采用通过旋涂法添加镍的方法。然而，也可采用通过蒸发法、溅射法等在非晶硅膜12上形成由催化元素构成的薄膜(在本实施例模式中为镍膜)的方法。
其次，在结晶化步骤之前，进行400～500℃、约1小时的热处理步骤，以脱附膜中的氢，然后进行500～650℃ (优选550～570℃)、4～12小时(优选4～6小时)的热处理。在本实施例模式中，进行500℃、4小时的热处理以形成结晶半导体膜(在本实施例模式中为结晶硅膜)14(图1B)。注意在本例中，结晶化通过使用电炉的热处理进行。但是，也可利用用灯等作热源的RTA(快速热退火)装置进行结晶化。
随后，激光被照射到通过热处理获得的结晶硅膜14以形成结晶度改善的结晶硅膜15(图1C)。通过激光照射，结晶硅膜15的结晶度被大大改善。脉冲振荡型KrF准分子激光器(波长248nm)可被用于激光。
随后，结晶硅膜被刻蚀成预定形状以形成半导体层16和17，然后形成覆盖这些半导体层16和17的栅极绝缘膜18。注意，在本说明书中，已通过刻蚀被分开的半导体膜称为半导体层。然后，通过使用溅射法、CVD法等在栅极绝缘膜18上形成导电膜19。对于导电膜，可使用高熔点金属W、Ta、Ti或Mo，或这些材料的合金。
其次，在导电膜19上形成由抗蚀剂构成的掩模20和21(图1D)。注意，掩模20和21是用于形成栅电极的掩模。在本发明中，p-沟道TFT的栅电极被用作掩模，用于使一个区变窄，在该区中，当用于给予导电类型的杂质元素被添加到半导体层时，给予n-型的杂质元素(此后称为n-型杂质元素)被添加到p-沟道TFT的半导体层。这样，用于p-沟道TFT的掩模21的宽度被设计成大于用于n-沟道TFT的掩模20的宽度。然后，导电膜19被刻蚀以形成第一形状栅电极22和第二形状栅电极23。
随后，掺杂n-型杂质元素以形成分别含有浓度为1×1017/cm3至1×1019/cm3的n-型杂质元素的n-型杂质区(图1E)。注意，杂质元素不添加到其中半导体层与第一形状栅电极22和第二形状栅电极23重叠的区域，并且该区域用作其中形成沟道的区域(此后称作沟道形成区)。
之后，形成覆盖n-沟道TFT的半导体层的一部分并由抗蚀剂构成的掩模26，并掺杂n-型杂质元素(第二掺杂步骤)。通过第二掺杂步骤，n-型杂质区27和28被形成，每个区都含有高浓度(1×1019/cm3～1×1021/cm3)的n-型杂质元素(图2A)。注意，在被掩模26覆盖的n-沟道TFT的半导体层的区域中保持低浓度掺杂杂质元素的状态(1×1017/cm3～1×1019/cm3)，并且这些区用作低浓度杂质(轻掺杂漏：LDD)区。
随后去除掩模26，然后形成由抗蚀剂构成的掩模29，用于刻蚀预定形状的p-沟道TFT的第二形状栅电极23，以及由抗蚀剂构成的掩模30，用于形成n-沟道TFT的半导体层中的吸杂区。之后，进行刻蚀以形成p-沟道TFT中具有预定形状的第三形状栅电极31。
其次，给予p-型的杂质元素(此后称为p-型杂质元素)被掺杂以形成n-沟道TFT的半导体层中的吸杂区32以及p-沟道TFT的半导体层中的源区和漏区33和吸杂区34。
吸杂区32和34形成之后，进行热处理，用于将留在半导体层中的催化元素移动到吸杂区32和34(图2B)。
通过热处理，留在半导体层的沟道形成区以及沟道形成区和源区或漏区之间的结部分中的催化元素可被移动到吸杂区，从而由催化元素分离导致的漏泄电流的出现可被抑制。
在n-沟道TFT和p-沟道TFT中，半导体层的吸杂区中的n-型杂质元素的浓度和p-型杂质元素的浓度彼此相等，从而可使吸杂效率相等。此外，对于成为p-沟道TFT的半导体层中的源区或漏区的区域不进行反掺杂。因此，p-沟道TFT的源区或漏区中的电阻增加问题可被解决。注意，通过吸杂工艺步骤，催化元素被移动到吸杂区，从而催化元素的浓度变为1×1019/cm3或更高。
然后去除掩模29和30以形成层间绝缘膜35。其次，在层间绝缘膜35上形成层间绝缘膜36，然后形成被电连接到杂质区的布线线路37～40(图2C)。
注意，在本实施例模式中，n-型杂质元素被首先掺杂到半导体层中。然而，操作步骤的顺序并不限于本实施例模式中的顺序，而是可由操作者适当决定。
[实施例1]
将参考图3～5和11描述本发明的一个实施例。此处，关于在同一基片上制造用于像素部分的像素TFT和用于在像素部分的周边提供的驱动电路的TFT的制造方法将被逐步地详细描述。
在图3A中，低碱金属玻璃基片或石英基片可被用作基片100。本实施例采用低碱金属玻璃基片。在此情况下，基片应在低于玻璃变形点10～20℃ 的温度下进行热处理。在其上将要形成TFT的基片100的表面上覆盖基底膜101，以防止来自基片100的杂质的扩散。基底膜可以是氧化硅膜、氮化硅膜、氧氮化硅膜等。例如，基底膜可以是通过等离子体CVD法由SiH4、NH3和N2O形成的厚度达100nm的氧氮化硅膜101a和通过等离子体CVD法由SiH4和N2O形成的厚度达200nm的氧氮化硅膜101b的叠层。
其次，通过已知方法如等离子体CVD法或溅射法形成厚度达20～150nm(优选30～80nm)的具有非晶结构的半导体膜。在本实施例中，通过等离子体CVD法形成厚度55nm的非晶硅膜。其它具有非晶结构的半导体膜包括非晶半导体膜或微结晶半导体膜。基底膜101和非晶硅膜可用同样的成膜方法形成，并且二者可以连续形成。如果在基底膜形成后避免将其暴露在空气中，可以防止基底膜表面被污染。相应地，可减小所制造的TFT性能和阈值电压的波动。
然后根据在日本专利申请Laid-open No.Hei 7-130652中公开的技术形成具有晶体结构的半导体膜(在本实施例中为结晶硅膜)。公开物中描述的技术是一种结晶化方法，该法在使非晶硅膜结晶化时，采用催化元素(一种或多种选自由Ni、Co、Sn、Pb、Pd、Fe和Cu组成的组的元素，典型地为Ni)促进结晶化。
特别地，非晶硅膜被热处理，而催化元素被保持在非晶硅膜表面以使其变成结晶硅膜。本实施例采用公开物中实施例1描述的方法，但是也可替代采用相同公开物中实施例2的方法。虽然结晶硅膜包括所谓的单晶硅膜和多晶硅膜，但在本实施例中形成的结晶硅膜是具有晶粒边界的硅膜。
在向非晶硅膜中添加催化元素时，可采用气相法如等离子体掺杂法、气相沉积法和溅射法。作为替代，可采用涂敷含催化元素的溶液的方法。使用溶液的方法容易控制催化元素的剂量，从而可容易地进行微量催化元素的添加。
通过使用上述结晶化方法并结合激光结晶化法可进一步改善结晶半导体膜的结晶度。本例中可使用的激光器是脉冲振荡型或连续发光型KrF准分子激光器、XeCl准分子激光器、YAG激光器或YVO4激光器。上面所给出的激光振荡器发射的激光在照射半导体膜之前被光学系统会聚成线状光束。结晶化条件由操作者适当设定。
当非晶硅膜被结晶化时，发生原子重排使膜致密化。因此，得到的结晶硅膜的厚度比非晶硅膜的原始厚度(本实施例中为55nm)小约1～15％。
然后，结晶硅膜被分成岛状半导体层102～105。
此时，用于形成n-沟道TFT的岛状半导体层102～105的整个表面可被添加浓度为1×1016/cm3～5×1017原子/cm3的硼(B)作为给予p-型导电性的杂质元素，以控制阈值电压。可以通过离子掺杂进行硼(B)的添加，并且可以在形成非晶硅膜时进行添加。此时，并不总需要添加硼(B)，但是半导体层102～105优选添加硼(B)，以使n-沟道TFT中的阈值电压包含在预定范围内。
其次，通过等离子体CVD法或溅射法由含硅绝缘膜形成厚度10～150nm的栅极绝缘膜106。例如，形成厚度达120nm的氧氮化硅膜。栅极绝缘膜106可以是单层或其它含硅绝缘膜的叠层。
其次形成的是用于形成栅电极的导电膜(A)107和导电膜(B)108。在本实施例中，导电膜(A)107是一种导电的金属氮化物膜，而导电膜(B)108是一种金属膜。膜(B)被置于膜(A)之上形成叠层。导电膜(B)108包含一种选自由钽(Ta)、钛(Ti)、钼(Mo)和钨(W)组成的组的元素，或包含上述元素之一作为主成分的合金，或包含上述元素的组合的合金膜(典型地，Mo-W合金膜或Mo-Ta合金膜)。导电膜(A)107包含氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)和氮化钼(MoN)中的至少一种。或者，导电膜(A)107可由硅化钨、硅化钛或硅化钼形成。导电膜(B)108优选包含低浓度杂质以降低其电阻率。特别地，其中的氧浓度优选为30ppm或更少。例如，含30ppm或更少氧的钨(W)膜可以具有20μΩcm或更低的比电阻率。
导电膜(A)107的厚度被设定到10～50nm(优选20～30nm)。而导电膜(B)108的厚度被设定到200～400nm(优选250～350nm)。在本实施例中，厚度30nm的氮化钽膜被用作导电膜(A)107，而厚度350nm的钽膜被用作导电膜(B)108，并且两种膜都用溅射法形成。在用溅射法形成膜时，添加到溅射气体Ar中的适量的Xe和Kr可减少即将形成的膜的内部应力，并因此防止膜剥离(图3A)。
然后，由抗蚀剂形成掩模109～112，并进行第一刻蚀处理，以形成栅电极和各TFT的电容布线线路。在本实施例中，第一刻蚀条件包括采用ICP(感应耦合等离子体)刻蚀，选择CF4、Cl2和O2作为刻蚀气体，将它们的气体流量比设定为25/25/10sccm，并且在1Pa压力下为线圈状电极提供500W的RF(13.56MHz)功率以产生等离子体。基片一侧(样品台)也获取150W的RF(13.5 6MHz)功率，从而施加了一个基本上负的自偏压。在这些第一刻蚀条件下W膜被刻蚀成边缘呈锥形的第一导电层。
然后不去除掩模109～112 而改变刻蚀条件。该刻蚀条件包括使用CF4和Cl2作为刻蚀气体，设定其气体流量比为30/30sccm，并且在1Pa压力下为线圈状电极提供500W的RF(13.56MHz)功率以产生等离子体用于三十秒刻蚀。基片一侧(样品台)也获取20W的RF(13.56MHz)功率，从而施加了基本上负的自偏压。在使用CF4和Cl2混合气体的刻蚀条件下，W膜和TaN膜被刻蚀到相同程度。通过上述步骤，由边缘呈锥形的导电膜(A)和导电膜(B)形成栅电极113、114和115以及电容布线线路116。注意，在添加n-型杂质元素步骤中，为了使尺寸大于p-沟道TFT的半导体层中添加n-型杂质元素的区，p-沟道TFT114被用作掩模。因此，形成宽度大于n-沟道TFT的栅电极113和像素TFT的栅电极115的p-沟道TFT114是很重要的。而且使掩模110的宽度大于其它掩模是很重要的。
仍然保持掩模109～112在原位，进行n-型杂质元素的添加步骤以形成杂质区118(图3B)。磷(P)或砷(As)可被用作n-型杂质元素。此处，为了向该区中添加磷(P)，使用磷化氢(PH3)的离子掺杂被采用。
然后，不去除掩模109～112，进行第二刻蚀处理。在第二刻蚀处理中，CF4、Cl2和O2被用作刻蚀气体，气体流量比设定为20/20/20sccm，并且在1Pa压力下为线圈状电极提供500W的RF(13.56MHz)功率以施加基本上负的自偏压。W膜在第二刻蚀处理中被有选择地刻蚀。
通过第二刻蚀处理，导电膜(A)113a～116a和导电膜(B)113b～116B被刻蚀形成栅电极119、120和121以及电容布线线路122(图4A)。形成将成为n-沟道TFT的区域的栅电极119和121，使其宽度小于p-沟道TFT的栅电极120的宽度。这是由于p-沟道TFT的栅电极120被用作掩模，用于使含高浓度n-型杂质元素的区域尺寸小。因此，p-沟道TFT的栅电极120的宽度被制作得大于(其它栅电极119和121)的预定形状。通过这一步，n-沟道TFT的栅电极119和121以及电容布线线路122可分别被称作第一形状栅电极和第一形状电容布线线路。进一步，p-沟道TFT的栅电极120可被称作第二形状栅电极。
其次，用n-型杂质元素添加半导体层。利用第二刻蚀处理形成的栅电极119、120和121作为掩模，导电膜(A)的锥形部分以下的半导体层也被添加n-型杂质元素。结果，型形成了n-型杂质区(A)123a～126a和n-型杂质区(B)123b～126b。此处形成的杂质区123a～126a的杂质(磷(P))浓度被设定为1×1020～1×1021原子/cm3(在本说明书中，包含于n-型杂质区123a～126a的n-型杂质元素的浓度表示为(n+))。n-型杂质区(B)123b～126b的杂质浓度可被设定为5×1017～5×1019原子/cm3。在本说明书中，包含于n-型杂质区123b～126b中的n-型杂质元素的浓度表示为(n-)。与导电层(A)119a的锥形部分重叠的n-型杂质区123c中的杂质浓度略低，但是它具有和n-型杂质区123b几乎相同的浓度(图4A)。
去除抗蚀剂掩模109～112，然后抗蚀剂形成新掩模127以覆盖n-沟道TFT，用于第三刻蚀处理。在第三刻蚀处理中，SF6和Cl2被用作刻蚀气体，其气体流量比设定为50/10sccm，并且在1.3Pa压力下为线圈状电极提供500W的RF(13.56MHz)功率以产生等离子体刻蚀30秒。基片一侧(样品台)也获取10W的RF(13.5 6MHz)功率，从而施加了一个基本上负的自偏压。通过上述步骤，导电膜(A)120a和121a被刻蚀成p-沟道TFT的栅电极128和像素TFT的栅电极129(图4B)。
其次形成的是由抗蚀剂制成的掩模130，用于刻蚀预定形状的p-沟道TFT的栅电极128，以及包含使像素TFT的半导体层部分暴露的抗蚀剂的掩模131，以及包含覆盖电容布线线路的抗蚀剂的掩模132。p-沟道TFT的栅电极128被刻蚀，由此形获得p-沟道TFT的栅电极133(图4C)。通过此步骤形成的栅电极133也被称作第三形状栅电极。而且在像素部分中的TFT(像素TFT)的栅电极129也可被称作第四形状栅电极。
然后。向半导体层中添加p-型杂质元素(本实施例中为硼(B))以形成p-型杂质区134～139。在p-型杂质区134、135、137和138中，p-型杂质元素分别以1×1020～1×1021原子/cm3的浓度被添加。并且p-型杂质区136和139各自包含浓度为1×1017～1×1019原子/cm3的p-型杂质元素。由于驱动器电路中的p-沟道TFT的半导体层包括区124a，其中添加高浓度的n-型杂质元素，因此，在p-沟道TFT的半导体层中形成添加高浓度n-型杂质元素和p-型杂质元素的区135a和仅添加高浓度p-型杂质元素的区135b。在本实施例中，硼(B)被添加在其中在对p-沟道TFT的半导体层上进行硼(B)添加之前已去除TaN膜的区中。因而半导体层可以被添加低浓度的硼(B)，以减少添加时对层的损害。
通过以上步骤，在相关的半导体区中形成了n-型杂质区和p-型杂质区(图4D)。
然后，去除掩模130～132以形成无机层间绝缘膜140(图5A)。厚度为50～500nm(典型地100～300nm)的氮化硅膜、氧化硅膜或氧氮化硅膜被使用。在本实施例中，通过等离子体CVD法形成厚150nm的氧氮化硅膜。无机层间绝缘膜不限于氧氮化硅膜，当然，它可以是单层或由其它含硅绝缘膜的叠层。
其次，已被用来添加半导体层的杂质元素被激活。这种激活步骤采用退火炉。热退火在氧浓度设定到lppm或更少，优选0.1ppm或更少的氮气氛中于400～700℃，典型地500～550℃下进行。在本实施例中，杂质元素通过550℃ 、4小时的热处理被激活。除热退火之外，激光退火活快速热退火(RTA)也可被采用。
注意，包含于吸杂区中的催化元素浓度为1×1019原子/cm3或更大，因为催化元素通过吸杂处理步骤被移动到吸杂区。
在进行上述激活处理的同时，本实施例进行用作结晶化催化剂的催化元素的吸杂，从而催化元素移动到含高浓度磷的n-型杂质区，并且剩余催化元素的量被减少。吸杂所要求的磷(P)的浓度大约与图4B中形成的杂质区浓度(n+)的浓度相同。用于激活步骤的热处理也能够吸杂催化元素而将它们从n-沟道TFT和p-沟道TFT的沟道形成区去除。最主要地，所得到的TFT具有减小的关断电流值和优良的结晶度，并且因此获得高的场效应迁移率和优良性能。
替代地，激活处理可在形成无机层间绝缘膜140前进行。然而，如果用于栅电极的材料耐热性差，在本实施例中，理想的是在形成用于保护布线线路等的层间绝缘膜(例如主要含硅的绝缘膜、氮化硅膜)之后再进行激活处理。
另一个激活处理在含氢3～100％的气氛中，于300～550℃ 、1～12小时下进行，由此使半导体层氢化。在本实施例中，基片在含约3％氢的氮气氛中，于410℃、1小时下进行热处理。该步骤将通过包含在层间绝缘膜中的氢终止半导体层中的悬挂键。其它氢化方法包括等离子体氢化(利用被等离子体激发的氢)。
如果激光退火处理被用于激活处理，理想的是首先进行氢化，然后用来自准分子激光器、YAG激光器等的激光进行照射。
其次，在无机层间绝缘膜140上由有机绝缘材料形成有机层间绝缘膜141。在本实施例中，形成厚1.6μm的丙烯酸树脂膜。然后通过图形化形成到达各杂质区的接触孔。
此后，形成厚80～120nm的透明导电膜并进行图形化以形成像素电极142。适合于作透明导电膜的材料的例子包括氧化铟-氧化锌合金(In2O3-ZnO)和氧化锌(ZnO)。为了增强可见光透过率或导电率，也可使用添加镓(Ga)的氧化锌(ZnO∶Ga)作透明导电膜。
在驱动电路部分205，电连接到杂质区的布线线路143和144被形成。这些电极通过对50nm厚的Ti膜和500nm厚的合金膜(Al和Ti的合金)的叠层膜进行图形化而被形成。
在像素部分206中，形成布线线路146～149，并使之与杂质区接触。
像素电极142通过布线148被电连接到用作存储电容器的电极之一的半导体层105。(图5B)。
虽然本实施例所示的像素电极142包含透明导电膜，但也可用具有反射性的导电材料形成像素电极。然后获得反射显示器件。在此情况下，像素电极可与其它电极同时被形成。用于像素电极的像素电极理想的材料是高反射材料，如主要含Al或Ag的膜或Al膜和Ag膜的叠层膜。
这样，用于驱动电路的TFT和用于像素部分的像素TFT可在同一基片上形成。驱动电路具有n-沟道TFT201和p-沟道TFT202。像素部分具有像素TFT203和存储电容器204。为方便起见，这样的基片此后被称为有源矩阵基片。
有源矩阵基片的顶视图被示于图11。注意，图11中的A-A’线对应于图5B中的A-A’线，并且其上形成了半导体层104、栅电极121、布线146、栅极布线和源极布线。类似地，图11中的B-B’线对应于图5B中的B-B’线，并且其上形成了半导体层105、像素电极142和布线148。
驱动电路的n-沟道TFT201在岛状半导体层102中具有沟道形成区、源区或漏区123a、杂质区123b、与第二形状栅电极119重叠的杂质区123c(此后与栅电极重叠的杂质区用Lov表示)，以及将成为添加高浓度n-型杂质元素和p-型杂质元素的吸杂区的杂质区134。Lov区在沟道长度方向上的长度被设定为0.5～3.0μm，优选1.0～1.5μm。n-沟道TFT201也具有由导电膜(A)119a和导电膜(B)119b的叠层形成的第一形状栅电极119。
驱动电路的p-沟道TFT202在岛状半导体层103中具有沟道形成区、源区或漏区135b、杂质区136，以及将成为添加高浓度n-型杂质元素和p-型杂质元素的吸杂区的杂质区135a。p-沟道TFT202也具有由导电膜(A)1303a和导电膜(B)133b的叠层形成的第三形状栅电极133。
像素部分像素TFT203在岛状半导体层104中具有沟道形成区、源区或漏区125a以及杂质区125b和125c。像素TFT203也具有由导电膜(A)129a和导电膜(B)129b的叠层形成的第四形状栅电极129。
存储电容器204由：电容布线线路122、由与栅极绝缘膜同样材料形成的绝缘膜以及添加p-型杂质元素的半导体层105构成。图5A和5B中的像素TFT203具有双栅极结构，但也可采用单栅极结构或其中提供多个栅电极的多栅极结构。
如上所描述的，本发明可通过按照这些电路所要求的性能参数对构成像素TFT和驱动电路的TFT的结构进行个别优化，而改善半导体器件的操作性能和可靠性。而且由耐热导电材料形成的栅电极使LDD区、源区和漏区的激活更容易，而由低电阻率材料形成布线线路令人满意地降低了布线电阻。因此，本发明也可被应用到具有4英寸活更大像素部分(屏幕尺寸)的显示器件。
[实施例2]
在本实施例中，以下将描述由实施例1制造的有源矩阵基片制造有源矩阵液晶显示器件(也称为液晶显示面板)的工艺。图6作说明用。
首先，根据实施例1，获得图5B所示状态的有源矩阵基片，并随后在图5B的有源矩阵基片上形成对准膜180，并对其进行摩擦处理。注意，在本实施例中，在对准膜180形成之前，通过对有机树脂膜如丙烯酸树脂膜进行图形化，在所需位置形成用于保持基片间间隙的柱状衬垫181。另外，球形衬垫可取代柱状衬垫被分散在基片的整个表面上。
其次，准备相对基片182。在相对基片182上，形成彩色层183、184和整平膜185。另外，通过使红色层183的一部分与蓝色层184重叠形成第二光屏蔽部分。并且通过使红色层的一部分与绿色层重叠形成第一光屏蔽部分，图6中未示出。
其次，在像素部分中形成相对电极186，在相对基片的整个表面上形成对准膜187，并在其上进行摩擦处理。
然后将其上形成像素部分和驱动电路的有源矩阵基片通过密封剂188与相对基片粘接。填充剂被混在密封剂188中，并且两块基片通过这些填充剂和柱状衬垫保持均匀间隙而被彼此粘接。此后，在两块基片间注入液晶材料189以使基片完全被封装物(未示出)封装。已知的液晶材料可被用作液晶材料189。这样，完成了图6所示的有源矩阵液晶显示器件。然后，如有必要，有源矩阵基片及相对基片被划分成所需形状。此外，通过利用已知技术，可适当提供起偏振片等，然后，利用已知技术将FPC和基片粘接。
利用图7A的顶视图描述如此获得的液晶显示面板结构。在图7A和7B中，相同符号被用于与图6中部分相对应的部分。
在图7A所示的顶视图中，有源矩阵基片具有基片100、像素部分206、驱动电路205a和205b、用于连接FPC(柔性印刷电路)213的外部输入端210、将外部输入端连接到各电路的输入部分的连接布线211等，并且配有滤色器等的相对基片182被密封剂粘附。
图7B是图7A所示外部输入端210沿e-e’线的横截面图。并且在外部输入端中，由基底膜213形成的FPC和布线214通过各向异性导电树脂215被粘附。而且机械强度通过增强板被增加。参考数字217是一个来自被淀积形成像素电极140的导电膜的布线。由于导电颗粒216的外径小于布线217的间距，如果适量的导电颗粒216被分散于粘附剂215中，不会发生与相邻布线的短路，并且与FPC侧上相应布线的电连接可被形成。
如上描述所形成的液晶显示面板可被用作各种电气设备的显示部分。
[实施例3]
图8是按照本发明制造的半导体器件的方块图。图8所示的是用于模拟驱动的电路结构。本实施例描述了具有源极侧驱动电路90、像素部分91和栅极侧驱动电路92的半导体器件。在本说明书中，术语驱动电路一般指源极侧驱动电路和栅极侧驱动电路。
源极侧驱动电路90提供有移位寄存器90a、缓冲器90b和取样电路(传输栅极(transfer gate))90c。栅极侧驱动电路92提供有移位寄存器92a、电平移位器92b和缓冲器92c。如果必要，可在取样电路和移位寄存器间提供电平移位器电路。
在本实施例中，像素部分91由多个像素构成且多个像素中的每个都具有TFT元件。
尽管图纸中未示出，可从栅极侧驱动电路92横穿像素部分91提供另一个栅极侧驱动电路。
如果半导体器件是数字驱动的，取样电路可被图9所示的锁存器(A)93b和锁存器(B)93c取代。源极侧驱动电路93具有移位寄存器93a、锁存器(A)93b、锁存器(B)93c、D/A转换器93d和缓冲器93e。栅极侧驱动电路95具有移位寄存器95a、电平移位器95b和缓冲器95c。如果必要，可在锁存器(B)93c和D/A转换器93d间提供电平移位器电路。
上述结构可通过实施例1所示的制造工艺获得。虽然本实施例中只描述了像素部分和驱动电路的结构，但根据本发明的制造工艺也可形成存储器和微处理器。
[实施例4]
在实施例4中，将描述不同于实施例模式和实施例1的结晶化方法。
首先，在基片(在实施例4中为玻璃基片)50上，形成由氧氮化硅膜构成的厚200nm绝缘基底膜51和厚200nm的非晶半导体膜(在实施例4中为非晶硅膜)52被形成。该工艺在基底绝缘膜和非晶半导体膜被不暴露于空气中连续形成的情况下是可变动的。
其次，形成厚200nm的氧化硅膜的绝缘掩模膜53。绝缘掩模膜具有一个开口部分用于将催化元素添加到半导体膜(图10A)。
其次，含100ppm重量浓度的催化元素(在实施例4中为镍)的水溶液(乙酸镍水溶液)被通过旋涂法施加以形成含催化元素层54。此时，含催化元素层54被有选择地与绝缘掩模膜53的开口部分中的非晶硅膜52接触，由此形成催化元素添加区55。此处可用的催化元素的例子是单个或多个选自铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)和金(Au)的元素(图10B)。
虽然在实施例4中使用了通过旋涂法添加镍的方法，但是也可采用蒸发或溅射法的手段在非晶半导体膜上形成含催化元素的薄膜(在实施例4情况下为镍膜)。
其次，在结晶化过程实施之前，进行400～500℃、约1小时的热处理以脱附来自薄膜内的氢，以及500～650℃(优选550～600℃)、6～16小时(优选8～14小时)的热处理，在实施例4中为570℃、14小时热处理。结果，在含催化元素区55中产生了晶核56，并且结晶化以晶核56为起点沿大致平行基片的方向(箭头所示方向)生长，由此形成了宏观晶体生长方向对准的结晶半导体膜(在实施例4中为结晶硅膜)(图10C和10D)。
此外，通过用激光照射图10D所示的如此获得的结晶硅膜可使结晶度得到恢复。
通过把实施例4中所描述的结晶化方法应用到实施例模式和实施例1中的结晶化工艺，得到结晶半导体膜，并且结晶半导体膜中的催化元素的浓度可通过实施本发明而被减少，由此获得优良的半导体器件。
[实施例5]
在本实施例中，将利用图15A～15D和16描述半导体层中吸杂区的布置实例，吸杂区中包含高浓度的n-型杂质元素和p-型杂质元素，并且用于半导体膜结晶化的催化元素移动到该区。
当本实施例被应用到实施例1的TFT制造工艺中(图4D所示步骤)时，可在n-沟道TFT的半导体层中形成各种形状的吸杂区。注意，当具有如本实施例中栅电极刻蚀步骤中所描述形状的掩模也被用于n-沟道TFT的半导体层中的吸杂区时，可获得具有本实施例所描述形状的吸杂区。此外，当使n-沟道TFT的半导体层中吸杂区的面积基本上等于p-沟道TFT的半导体层中吸杂区的面积时，可进一步改善其中使对催化元素的吸杂效率在n-沟道TFT和p-沟道TFT之间相等的效果。此后，将描述在半导体层中形成的吸杂区的形状的例子。
注意，使n-沟道TFT的半导体层中吸杂区的面积基本上等于p-沟道TFT的半导体层中吸杂区的面积是指如下意思。即当各TFT中沟道形成区的宽度给定为W，而吸杂区面积给定为S，使n-沟道TFT中吸杂区面积S与沟道形成区宽度W的比值S/W基本上与p-沟道TFT中的比值相等。
图15A表示一个实例，在该例中，包含高浓度n-型杂质元素和p-型杂质元素的吸杂区1203a和1204a被布置在远离在栅电极1205a下的半导体层区中形成的沟道形成区的位置(被布置在半导体层的外边缘部分)，每个吸杂区具有矩形形状，矩形的长边沿平行于栅电极1205a的方向延伸，并且矩形形状的角部分与半导体层的角部分重叠。此处，吸杂区1203a和1204a的面积总和为总吸杂区面积S。
图15B也表示一个实例，在该例中，吸杂区1203b和1204b被布置在远离在栅电极1205b下的半导体层区中形成的沟道形成区的位置(被布置在半导体层的外边缘部分)，从而每个吸杂区具有矩形形状，矩形的长边沿垂直于栅电极1205b的方向延伸，并且上述矩形形状的角部分与半导体层的角部分重叠。此处，吸杂区1203b和1204b的面积总和为总吸杂区面积S。
图15C也表示一个实例，在该例中，吸杂区1203c和1204 c被布置在远离在栅电极1205c下的半导体层区中形成的沟道形成区的位置(被布置在半导体层的外边缘部分)，从而每个吸杂区具有一个由长边沿和栅电极1205c平行的方向延伸的矩形和长边沿和栅电极1205c垂直的方向延伸的矩形组合得到的复合形状，并且上述形状的角部分与半导体层的角部分重叠。在此情况下，与上面所示图15A或15B相比，吸杂区面积也可被增加。此处，吸杂区1203c和1204c的面积总和为总吸杂区面积S。
在上面所描述的任何一种布置实例中，吸杂区被布置在它们不妨碍形成在源区或漏区中的接触部分(在本说明书中，其中用于电连接各TFT的布线和半导体层连接的部分称为接触部分)间电流流动的位置上。换言之，图15A所示的吸杂区1203a和1204a被布置在不妨碍在源区1201a中形成的接触部分1206a和在漏区1202a中形成的接触部分1207a之间电流流动的位置上。
进一步，图15B所示的吸杂区1203b和1204b位于它们不妨碍被连接到源区1201 b的接触部分1206b和在漏区1202b中形成的接触部分1207b之间电流流动的位置上。
并且图15C所示的吸杂区1203c和1204c位于它们不妨碍在源区1201c中形成的接触部分1206c和在漏区1202c中形成的接触部分1207c之间电流流动的位置上。
并且图15D表示与图15C所示基本相同的布置例。根据本实例，为了通过吸杂区1203d和1204d改善吸杂效率，吸杂区1203d和1204d的面积被进一步增加，从而使吸杂区1203d与接触部分1206d的一部分重叠，并且使吸杂区1204d与接触部分1207d的一部分重叠。此处，吸杂区1203d和1204d的面积总和为总吸杂区面积S。即使吸杂区1203d和1204d与接触部分1206d和1207d的一部分重叠，也基本上不存在问题。然而，需要注意使重叠面积最大为接触部分1206d和1207d面积的一半或更少。因此，关于接触部分1206d和1207d与吸杂区1203d和1204d之间的设计距离，考虑到在用于形成各区的光刻蚀步骤中所使用的曝光装置的对准精度，有必要确定一个合适的设计距离。注意其中，提供高效吸杂区的位置不限于本实施例所描述的那些位置。可在不影响源区和漏区间电流流动的任意位置提供吸杂区。
另外，在图16所示实例中，多个栅电极1205e横穿半导体层，并且其下形成多个沟道形成区。此外，在多个栅电极间形成源区1201e(或漏区1202e)、吸杂区1208e和接触部分1209e。注意，如在图15A～15D中一样，吸杂区1203e和1204e形成在半导体层的外边缘中，而源区1201e或漏区1202e和接触部分1206 e和1207e形成在半导体层内部。此处，吸杂区1203e、1204e和1208e的面积总和为总吸杂区面积S。并且在图6所示情况下，吸杂区1203e可与接触部分1206e的一部分重叠。然而，基本地要求注意使重叠面积至多为接触部分1206e和1207e面积的一半或更少。注意，即使当在其中TFT被连接在时钟反相器、锁存电路等中(图16中夹在1202e中的区)中不形成接触部分1209e时，本发明也可被应用。
注意，无论将要采用的吸杂区的形状如何，由于催化元素通过热处理移动到吸杂区用于吸杂，因此催化元素的浓度变为1×1019/cm3或更高。
实施例5可与实施例模式和实施例1～4结合应用。
[实施例6]
通过实施本发明而形成的CMOS电路和像素部分可被用于有源矩阵液晶显示器件中。即本发明可被应用到所有电气器件，每个电气器件在其显示部分安装有液晶显示器件。
这样的电气器件例子可包括：视频摄像机、数字照相机、投影仪(背投式或正投式)、头置显示器(护目镜型显示器)、个人计算机和便携式信息终端(移动计算机、便携式电话、电子图书等)。这样的器件的例子示于图12A～12F、13A～13D以及14A～14C中。
图12A表示个人计算机，它由主体2001、图象输入部分2002、显示部分2003、键盘2004等构成。
图12B表示视频摄像机，它由主体2101、显示部分2102、声频输入部分2103、操作开关2104、电池2105、图象接收部分2106等构成。
图12C表示移动计算机，它由主体2201、照相机部分2202、图象接收部分2203、操作开关2204、显示部分2205等构成。
图12D表示护目镜型显示器，它由主体2301、显示部分2302、镜臂部分2303等构成。
图12E表示使用其上记录有程序的记录媒介(此后称为记录媒介)的播放机，它由主体2401、显示部分2402、扬声器部分2403、记录媒介2404、操作开关2405等构成。注意播放机使用诸如DVD(数字多用途视盘)或CD作为记录媒介，并且可被用于音乐欣赏、电影欣赏、游戏和进入互联网。
图12F表示数字照相机，它由主体2501、显示部分2502、目镜部分2503、操作开关2504、图象接收部分(图中未表示出)等构成。
当应用本发明时，可形成使用催化元素具有满意结晶度的半导体层，可使成为n-沟道TFT和p-沟道TFT的区的吸杂效率相等。这样，n-沟道TFT的性能和p-沟道TFT的性能被改善，从而可实现满意的CMOS驱动器电路。此外，催化元素可被充分吸杂。因而，在像素的开关TFT中，被认为是由催化元素的分离所导致的漏泄电流的出现可被抑制。因此，可实现能满意显示且具有不显示均匀性(DIAPLAYUNIFORMITY)的电气器件(个人计算机、视频摄像机、移动计算机、护目镜型显示器、使用记录媒介的播放机和数字照相机)。可实现移动电话、便携式图书和显示器。
图13A表示正投型投影仪，它由投影器件2601、屏幕2602等构成。
图13B表示背投型投影仪，它由主体2701、投影器件2702、平面镜2703、屏幕2704等构成。
注意，图13C是一个图13A和13B的投影器件2601和2702的结构实例的视图。投影器件2601和2702各自由光源光学系统2801、平面镜2802和2804～2806、二向色镜2803、棱镜2807液晶显示器件2808、相差片2809和投影光学系统2810构成。投影光学系统2810由包含投影透镜的光学系统构成。在本实施例中，3-CCD型被作为实例示出，但是对其不做特别限制。例如，可采用单-CCD型。并且，在图17C的箭头所示的光学路径的中点，实施者可适当提供一个光学系统如光学透镜、具有偏振功能的薄膜、用于调节相差的薄膜或IR膜等。
另外，图13D是表示图13C所示光源光学系统2801的结构的例子的视图。在本实施例中，光源光学系统2801由反射器2811、光源2812、透镜阵列2813、2814、偏振转换元件2815和聚光透镜2816构成。注意，图13D所示的光源光学系统只作为例子，对其不做特别限制。例如，实施者可在光源光学系统中适当提供光学系统如光学透镜、具有偏振功能的薄膜、用于调节相差的薄膜或I R膜等。
但是，在图13A～13D所示的投影仪中，使用透射型光电器件，图中没有表示出其中使用反射型液晶显示器件的例子。
当应用本发明时，可形成使用催化元素而具有满意结晶度的半导体层。此外，催化元素可被充分吸杂。因此，在像素的开关TFT中，被认为是由催化元素的分离所导致的漏泄电流的出现可被抑制。因此，可得到能满意显示且具有不显示均匀性(DI APLAY UNI FORMI TY)的投影仪。另外，由于没有显示均匀性，光源变得容易控制，由此减少功率消耗。
图14A表示便携式电话，它由显示面板3001和操作面板3002构成。显示面板3001和操作面板3002通过连接部分3003被连接，在连接部分3003，其中形成显示面板3001的显示部分3004的平面和其中形成操作面板3002的操作键3006的平面之间的角θ可任意改变。
进一步，便携式电话包括声频输出部分3005、操作键3006、电源开关3007和声频输入部分3008。
图14B表示便携式图书(电子书)，它由主体3101、显示部分3102、3103、记录媒介3104、操作开关3105、天线3106等构成。
图14C表示显示器(显示器件)，它由主体3201、支撑座3202、显示部分3203等构成。
当应用本发明时，可形成使用催化元素具有满意结晶度的半导体层，可使成为n-沟道TFT和p-沟道TFT的区的吸杂效率相等。这样，n-沟道TFT的性能和p-沟道TFT的性能被改善，从而可实现满意的CMOS驱动器电路。此外，催化元素可被充分吸杂。因而，在像素的开关TFT中，被认为是由催化元素的分离所导致的漏泄电流的出现可被抑制，结果，可得到没有显示均匀性的满意显示。此外，因为没有显示均匀性的满意显示，不必过度使用光源以便可以减少浪费的功耗。因此可得到其中功耗可被减少的电气器件(移动电话、便携式电子图书和显示器)。
如上所描述的，本发明的应用范围非常广泛，从而本发明可被应用于各领域的电气器件。此外，本发明的电气器件可使用通过结合本实施例模式和实施例1～5而制造的显示器件获得。
当使用本发明时，在减少留在使用催化元素所产生的具有满意结晶性的结晶半导体膜中的元件区、特别是沟道形成区和沟道形成区与源区或漏区之间的结部分中的催化元素浓度的吸杂步骤中，可使n-沟道TFT和p-沟道TFT的吸杂效率相等。这样，可对n-沟道TFT和p-沟道TFT进行充分吸杂工艺，从而可获得满意的半导体膜。此外，当使用这样的半导体膜的TFT被应用时，可抑制漏泄电流的发生，从而可得到满意的半导体器件。

Claims (55)

1.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，以及
其中吸杂区在源区和漏区中的电子和空穴中的任何一种在其中移动的区域之外形成。
2.根据权利要求1的器件，其中n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的比值。
3.根据权利要求1的器件，其中当n-沟道TFT和p-沟道TFT成对时，n-沟道TFT中从沟道形成区和源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
4.根据权利要求1的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
5.根据权利要求1的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
6.根据权利要求1的器件，其中栅电极至少包含一种选自由W、Ta、Ti和Mo组成的组的元素，或一种该元素的合金材料。
7.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求1的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
8.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，以及
其中形成吸杂区以便毗邻源区和漏区并至少不毗邻沟道形成区。
9.根据权利要求8的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
10.根据权利要求8的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区和源区及漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
11.根据权利要求8的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
12.根据权利要求8的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
13.根据权利要求8的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
14.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求8的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
15.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，以及
其中吸杂区被形成于区域的外边缘部分中，连接到该区域的用于各TFT之间电连接的布线在源区和漏区中。
16.根据权利要求15的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
17.根据权利要求15的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
18.根据权利要求15的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
19.根据权利要求15的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
20.根据权利要求15的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
21.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求15的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
22.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，
其中吸杂区形成于半导体层的外边缘部分中，并且
其中在包括一部分吸杂区的区域中和除吸杂区之外的区域中实现半导体层和用于各TFT之间电连接的布线之间的连接。
23.根据权利要求22的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
24.根据权利要求22的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
25.根据权利要求22的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
26.根据权利要求22的器件，其中浓度为n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
27.根据权利要求22的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
28.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求22的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
29.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，
其中吸杂区形成于半导体层的外边缘部分中，并且
其中半导体层和用于各TFT之间电连接的布线之间的连接在除吸杂区之外的区域中实现。
30.根据权利要求29的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
31.根据权利要求29的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
32.根据权利要求29的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
33.根据权利要求29的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
34.根据权利要求29的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
35.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求29的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
36.一种半导体器件，包含：
形成于基片上的n-沟道TFT和p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、源区、漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，
其中在源区和漏区其中之一中，多个半导体层被彼此连接；并且
其中吸杂区在第一区域之外形成，该第一区域是指第二区域中的电子和空穴之一在其中移动的区域，该第二区域是指半导体层在其中彼此连接的区域。
37.根据权利要求36的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
38.根据权利要求36的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
39.根据权利要求36的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
40.根据权利要求36的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
41.根据权利要求36的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
42.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求36的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
43.一种半导体器件，包含：
形成于基片上的至少一个n-沟道TFT和至少一个p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、多个源区、多个漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，
其中n-沟道TFT和p-沟道TFT之中的至少一个包含多个彼此连接的TFT，
其中在半导体层的外边缘部分中和夹在该多个源区和该多个漏区中任何一个中间的区中形成吸杂区，并且
其中在半导体层中，半导体层和布线间的连接实现在包括部分吸杂区的区域中和除吸杂区之外的区域中。
44.根据权利要求43的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
45.根据权利要求43的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
46.根据权利要求43的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
47.根据权利要求43的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
48.根据权利要求43的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
49.一种半导体器件，其中像素部分和驱动器电路在同一基片上形成，该半导体器件包含：
至少由根据权利要求43的n-沟道TFT和p-沟道TFT构成的源极侧驱动器电路中的取样电路。
50.一种半导体器件，包含：
形成于基片上的至少一个n-沟道TFT和至少一个p-沟道TFT，n-沟道TFT和p-沟道TFT之中的每一个都具有半导体层，该半导体层包括位于绝缘膜之上的沟道形成区、多个源区、多个漏区和吸杂区，位于半导体层上的栅极绝缘膜，以及位于栅极绝缘膜上的栅电极，
其中吸杂区包含浓度为1×1019/cm3到1×1021/cm3的n-型杂质元素和浓度为1.5×1019/cm3到3×1021/cm3的p-型杂质元素，
其中n-沟道TFT和p-沟道TFT之中至少一个包含多个彼此连接的TFT，
其中在半导体层的外边缘部分中和夹在该多个源区和该多个漏区中任何之一中间的区中形成吸杂区，并且
其中，在半导体层中，接触部分被连接到吸杂区之外的区域中。
51.根据权利要求50的器件，其中在n-沟道TFT中的吸杂区的面积(S)与沟道形成区的宽度(W)的比值(S/W)等于p-沟道TFT中的该比值。
52.根据权利要求50的器件，其中当n-沟道TFT和p-沟道TFT成对时，在n-沟道TFT中，从沟道形成区与源区和漏区其中之一之间的结部分到吸杂区的距离等于p-沟道TFT中的该距离。
53.根据权利要求50的器件，其中在吸杂区中，存在浓度为1×1019/cm3或以上的催化元素。
54.根据权利要求50的器件，其中浓度是n-型杂质元素的1.5到3倍的p-型杂质元素被添加到吸杂区。
55.根据权利要求50的器件，其中栅电极包含至少一种选自由W、Ta、Ti和Mo组成的组的元素，或该元素的合金材料。
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