JPH09139505A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH09139505A JPH09139505A JP7317430A JP31743095A JPH09139505A JP H09139505 A JPH09139505 A JP H09139505A JP 7317430 A JP7317430 A JP 7317430A JP 31743095 A JP31743095 A JP 31743095A JP H09139505 A JPH09139505 A JP H09139505A
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- film
- insulating film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 薄膜半導体装置に集積形成されるボトムゲー
ト型薄膜トランジスタの動作特性並びに信頼性を改善す
る。 【解決手段】 薄膜半導体装置は絶縁基板１上にパタニ
ング形成されたゲート電極２を有している。ゲート電極
２はゲート絶縁膜３により被覆されている。ゲート絶縁
膜３の上に半導体薄膜４が形成されており、ボトムゲー
ト型薄膜トランジスタＴＦＴのチャネル領域Ｃｈ及びソ
ース領域Ｓ／ドレイン領域Ｄを構成する。半導体薄膜４
は層間絶縁膜５により被覆されており、その上方に信号
電極１１や画素電極１２が形成されている。層間絶縁膜
５は少なくともチャネル領域Ｃｈと重なる部分が半導体
薄膜４と直接に接触するＮＳＧ層６とその上に形成した
ＰＳＧ層７とを含む多層構造である。場合によってはＮ
ＳＧ層６に代えＳｉＯ2層を用い、ＰＳＧ層７に代えＳ
ｉＮx 層を用いても良い。
ト型薄膜トランジスタの動作特性並びに信頼性を改善す
る。 【解決手段】 薄膜半導体装置は絶縁基板１上にパタニ
ング形成されたゲート電極２を有している。ゲート電極
２はゲート絶縁膜３により被覆されている。ゲート絶縁
膜３の上に半導体薄膜４が形成されており、ボトムゲー
ト型薄膜トランジスタＴＦＴのチャネル領域Ｃｈ及びソ
ース領域Ｓ／ドレイン領域Ｄを構成する。半導体薄膜４
は層間絶縁膜５により被覆されており、その上方に信号
電極１１や画素電極１２が形成されている。層間絶縁膜
５は少なくともチャネル領域Ｃｈと重なる部分が半導体
薄膜４と直接に接触するＮＳＧ層６とその上に形成した
ＰＳＧ層７とを含む多層構造である。場合によってはＮ
ＳＧ層６に代えＳｉＯ2層を用い、ＰＳＧ層７に代えＳ
ｉＮx 層を用いても良い。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
集積形成した薄膜半導体装置に関する。より詳しくは、
例えば６００℃以下の低温プロセスで作成されるボトム
ゲート型薄膜トランジスタの層間絶縁膜構造に関する。
集積形成した薄膜半導体装置に関する。より詳しくは、
例えば６００℃以下の低温プロセスで作成されるボトム
ゲート型薄膜トランジスタの層間絶縁膜構造に関する。
【０００２】
【従来の技術】薄膜トランジスタを集積形成した薄膜半
導体装置は例えば液晶ディスプレイの回路基板として好
適であり、現在盛んに開発が行なわれている。薄膜トラ
ンジスタは画素電極のスイッチング素子として絶縁基板
上に集積形成される。現在、活性層として多結晶シリコ
ンを用いた薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦ
Ｔ）が主流となっている。このｐｏｌｙ−Ｓｉ ＴＦＴ
はスイッチング素子になると共に周辺の駆動回路を構成
可能である。又、ｐｏｌｙ−Ｓｉ ＴＦＴは微細化が可
能で画素構造を高開口率化できる為、特に高精細液晶デ
ィスプレイ用の素子として注目されている。近年になっ
て、ｐｏｌｙ−Ｓｉ ＴＦＴを６００℃以下の所謂低温
プロセスで作成する事が重要な開発目標になっている。
低温プロセスでは絶縁基板として通常のガラスが利用で
きる為、液晶ディスプレイの低コスト化及び大型化に貢
献できる。ところで、薄膜トランジスタは構造上トップ
ゲート型とボトムゲート型に分けられる。ボトムゲート
型はメタルゲートを容易に採用できる為上述した低温プ
ロセスとの整合性が良く、現在低温プロセスによるボト
ムゲート型のｐｏｌｙ−Ｓｉ ＴＦＴを開発する事が重
要な目標になっている。
導体装置は例えば液晶ディスプレイの回路基板として好
適であり、現在盛んに開発が行なわれている。薄膜トラ
ンジスタは画素電極のスイッチング素子として絶縁基板
上に集積形成される。現在、活性層として多結晶シリコ
ンを用いた薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦ
Ｔ）が主流となっている。このｐｏｌｙ−Ｓｉ ＴＦＴ
はスイッチング素子になると共に周辺の駆動回路を構成
可能である。又、ｐｏｌｙ−Ｓｉ ＴＦＴは微細化が可
能で画素構造を高開口率化できる為、特に高精細液晶デ
ィスプレイ用の素子として注目されている。近年になっ
て、ｐｏｌｙ−Ｓｉ ＴＦＴを６００℃以下の所謂低温
プロセスで作成する事が重要な開発目標になっている。
低温プロセスでは絶縁基板として通常のガラスが利用で
きる為、液晶ディスプレイの低コスト化及び大型化に貢
献できる。ところで、薄膜トランジスタは構造上トップ
ゲート型とボトムゲート型に分けられる。ボトムゲート
型はメタルゲートを容易に採用できる為上述した低温プ
ロセスとの整合性が良く、現在低温プロセスによるボト
ムゲート型のｐｏｌｙ−Ｓｉ ＴＦＴを開発する事が重
要な目標になっている。
【０００３】
【発明が解決しようとする課題】一方、非晶質シリコン
を活性層に用いた薄膜トランジスタ（ａ−Ｓｉ ＴＦ
Ｔ）ではボトムゲート構造が従来から広く用いられてお
り、比較的大型な液晶ディスプレイに組み込まれてい
る。このボトムゲート型のａ−Ｓｉ ＴＦＴではチャネ
ル領域の直上に層間絶縁膜としてエッチングストッパを
形成している。このエッチングストッパはＳｉＯ2 膜の
単層あるいはＳｉＮx 膜の単層を用いる事が一般的であ
る。しかしながら、この構造をそのままｐｏｌｙ−Ｓｉ
ＴＦＴのボトムゲート構造に適用すると種々の問題点
が発生する。例えばＳｉＯ2 膜を用いると層間絶縁膜の
パタニング時やエッチング時にアルカリ金属等可動イオ
ンの汚染が生じる。又、層間絶縁膜を介して多結晶シリ
コン等の半導体薄膜に不純物をイオンドーピングした場
合、目的種以外の不純物が層間絶縁膜に捕捉され、可動
イオンの発生原因となる。例えばｎチャネル型のＴＦＴ
の場合、ドレイン領域側に高いドレイン電圧Ｖｄｓのバ
イアスを印加すると、層間絶縁膜中の可動正イオンがソ
ース領域の端部に移動する。従ってドレイン領域の端部
には相対的に負電荷が現われ、ドレイン端でのチャネル
領域の部分が空乏化する。この為高いドレイン電圧Ｖｄ
ｓを印加した時、ドレイン端が高抵抗化し、ドレイン電
流が減少してしまうという課題があった。スイッチング
素子として用いられる薄膜トランジスタのドレイン電流
が減少すると画素電極に十分な画像信号を書き込む事が
できない。一方層間絶縁膜としてＳｉＮx を用いると多
結晶シリコン等からなる半導体薄膜との界面準位が高く
なる為、薄膜トランジスタの閾電圧がデプレッション方
向に変動してしまうという課題があった。さらに、Ｓｉ
Ｎx は比較的緻密な組成を有し水素を通さない為、半導
体薄膜の上にＳｉＮx の層間絶縁膜が直接に接している
と、所謂水素化処理が十分に行なわれず半導体薄膜に内
在する欠陥準位の終端化が不完全になるという課題があ
った。
を活性層に用いた薄膜トランジスタ（ａ−Ｓｉ ＴＦ
Ｔ）ではボトムゲート構造が従来から広く用いられてお
り、比較的大型な液晶ディスプレイに組み込まれてい
る。このボトムゲート型のａ−Ｓｉ ＴＦＴではチャネ
ル領域の直上に層間絶縁膜としてエッチングストッパを
形成している。このエッチングストッパはＳｉＯ2 膜の
単層あるいはＳｉＮx 膜の単層を用いる事が一般的であ
る。しかしながら、この構造をそのままｐｏｌｙ−Ｓｉ
ＴＦＴのボトムゲート構造に適用すると種々の問題点
が発生する。例えばＳｉＯ2 膜を用いると層間絶縁膜の
パタニング時やエッチング時にアルカリ金属等可動イオ
ンの汚染が生じる。又、層間絶縁膜を介して多結晶シリ
コン等の半導体薄膜に不純物をイオンドーピングした場
合、目的種以外の不純物が層間絶縁膜に捕捉され、可動
イオンの発生原因となる。例えばｎチャネル型のＴＦＴ
の場合、ドレイン領域側に高いドレイン電圧Ｖｄｓのバ
イアスを印加すると、層間絶縁膜中の可動正イオンがソ
ース領域の端部に移動する。従ってドレイン領域の端部
には相対的に負電荷が現われ、ドレイン端でのチャネル
領域の部分が空乏化する。この為高いドレイン電圧Ｖｄ
ｓを印加した時、ドレイン端が高抵抗化し、ドレイン電
流が減少してしまうという課題があった。スイッチング
素子として用いられる薄膜トランジスタのドレイン電流
が減少すると画素電極に十分な画像信号を書き込む事が
できない。一方層間絶縁膜としてＳｉＮx を用いると多
結晶シリコン等からなる半導体薄膜との界面準位が高く
なる為、薄膜トランジスタの閾電圧がデプレッション方
向に変動してしまうという課題があった。さらに、Ｓｉ
Ｎx は比較的緻密な組成を有し水素を通さない為、半導
体薄膜の上にＳｉＮx の層間絶縁膜が直接に接している
と、所謂水素化処理が十分に行なわれず半導体薄膜に内
在する欠陥準位の終端化が不完全になるという課題があ
った。
【０００４】
【課題を解決するための手段】本発明は以上の課題を解
決するもので、その目的は６００℃以下の低温プロセス
で作成されるボトムゲート型のｐｏｌｙ−Ｓｉ ＴＦＴ
において、可動イオン等の不純物の影響を受けず且つ閾
電圧を安定化できる層間絶縁膜構造を提供する事にあ
る。かかる目的を達成する為に以下の２通りの手段を講
じた。本発明にかかる薄膜半導体装置は基本的な構成と
して、絶縁基板上にパタニング形成されたゲート電極
と、該ゲート電極を被覆するゲート絶縁膜と、該ゲート
絶縁膜の上に形成されボトムゲート型薄膜トランジスタ
のチャネル領域及びソース／ドレイン領域を構成する非
単結晶性の半導体薄膜と、該半導体薄膜を被覆する層間
絶縁膜と、その上に位置してソース／ドレイン領域に接
続する電極とを備えている。第１の手段では、前記層間
絶縁膜は少なくともチャネル領域と重なる部分が該半導
体薄膜と直接に接触するＳｉＯ2 層とその上に形成した
ＳｉＮx 層とを含む多層構造である事を特徴とする。場
合によっては前記層間絶縁膜はさらに該ＳｉＮx層の上
に形成された別のＳｉＯ2 層を含んでいる。具体例で
は、前記電極はソース／ドレイン領域のソース側に接続
した信号電極と、ドレイン側に接続した画素電極とを含
んでおり、液晶ディスプレイの回路基板に応用できる。
決するもので、その目的は６００℃以下の低温プロセス
で作成されるボトムゲート型のｐｏｌｙ−Ｓｉ ＴＦＴ
において、可動イオン等の不純物の影響を受けず且つ閾
電圧を安定化できる層間絶縁膜構造を提供する事にあ
る。かかる目的を達成する為に以下の２通りの手段を講
じた。本発明にかかる薄膜半導体装置は基本的な構成と
して、絶縁基板上にパタニング形成されたゲート電極
と、該ゲート電極を被覆するゲート絶縁膜と、該ゲート
絶縁膜の上に形成されボトムゲート型薄膜トランジスタ
のチャネル領域及びソース／ドレイン領域を構成する非
単結晶性の半導体薄膜と、該半導体薄膜を被覆する層間
絶縁膜と、その上に位置してソース／ドレイン領域に接
続する電極とを備えている。第１の手段では、前記層間
絶縁膜は少なくともチャネル領域と重なる部分が該半導
体薄膜と直接に接触するＳｉＯ2 層とその上に形成した
ＳｉＮx 層とを含む多層構造である事を特徴とする。場
合によっては前記層間絶縁膜はさらに該ＳｉＮx層の上
に形成された別のＳｉＯ2 層を含んでいる。具体例で
は、前記電極はソース／ドレイン領域のソース側に接続
した信号電極と、ドレイン側に接続した画素電極とを含
んでおり、液晶ディスプレイの回路基板に応用できる。
【０００５】本発明の第２手段では、前記層間絶縁膜は
少なくともチャネル領域と重なる部分が該半導体薄膜と
直接に接触するリン非含有のＳｉＯ2 （ＮＳＧ）層とそ
の上に形成したリン含有のＳｉＯ2 （ＰＳＧ）層とを含
む多層構造である事を特徴にする。具体例では前記電極
はソース／ドレイン領域のソース側に接続した信号電極
と、ドレイン側に接続した画素電極とを含んでおり、同
じく液晶ディスプレイの回路基板として好適である。
少なくともチャネル領域と重なる部分が該半導体薄膜と
直接に接触するリン非含有のＳｉＯ2 （ＮＳＧ）層とそ
の上に形成したリン含有のＳｉＯ2 （ＰＳＧ）層とを含
む多層構造である事を特徴にする。具体例では前記電極
はソース／ドレイン領域のソース側に接続した信号電極
と、ドレイン側に接続した画素電極とを含んでおり、同
じく液晶ディスプレイの回路基板として好適である。
【０００６】本発明によれば、チャネル領域の直上に形
成される層間絶縁膜（ストッパ）をＮＳＧ／ＰＳＧ又は
ＳｉＯ2 ／ＳｉＮx の多層構造としている。ＮＳＧの上
部に重なったＰＳＧはアルカリ金属等不純物に対し捕獲
機能（ゲッタ機能）がある。同じく、ＳｉＯ2 の上に重
なったＳｉＮx は緻密な組成を有し不純物を透過させな
い。これによりストッパ上部からの可動イオンによる汚
染やイオンドーピング時における目的種以外の不純物の
汚染を防ぐ事ができ、ボトムゲート型薄膜トランジスタ
の動作特性、信頼性、耐圧を向上させることができる。
成される層間絶縁膜（ストッパ）をＮＳＧ／ＰＳＧ又は
ＳｉＯ2 ／ＳｉＮx の多層構造としている。ＮＳＧの上
部に重なったＰＳＧはアルカリ金属等不純物に対し捕獲
機能（ゲッタ機能）がある。同じく、ＳｉＯ2 の上に重
なったＳｉＮx は緻密な組成を有し不純物を透過させな
い。これによりストッパ上部からの可動イオンによる汚
染やイオンドーピング時における目的種以外の不純物の
汚染を防ぐ事ができ、ボトムゲート型薄膜トランジスタ
の動作特性、信頼性、耐圧を向上させることができる。
【０００７】
【発明の実施の形態】以下図面を参照して本発明にかか
る薄膜半導体装置の最良な実施形態を詳細に説明する。
図１は本発明にかかる薄膜半導体装置の製造方法を示す
工程図である。先ず最初に完成品状態を示す（ｄ）を参
照して、本薄膜半導体装置の構造を詳細に説明する。図
示する様に、ガラス等からなる絶縁基板１の上にはボト
ムゲート構造の薄膜トランジスタ（ＴＦＴ）が形成され
ており、例えば液晶ディスプレイの回路基板に好適な薄
膜半導体装置を構成している。なお、本例ではｎチャネ
ル型のＴＦＴを示しているが、ｐチャネル型でもドーパ
ント種を代えるだけで全く同様である。絶縁基板１の上
にはゲート電極２がパタニング形成されている。このゲ
ート電極２はゲート絶縁膜３により被覆されている。さ
らにゲート絶縁膜３の上には非単結晶性の半導体薄膜
（例えば多結晶シリコン）４が形成されている。この半
導体薄膜４はボトムゲート型ＴＦＴのチャネル領域Ｃｈ
及びソース領域Ｓ／ドレイン領域Ｄを構成する。この半
導体薄膜４を被覆する様に層間絶縁膜（ストッパ）５が
形成されている。かかる構成を有するＴＦＴはパシベー
ション膜９及びキャップ膜１０により被覆されている。
キャップ膜１０の表面にはソース領域Ｓに接続する信号
電極１１と、ドレイン領域Ｄに接続する画素電極１２が
パタニング形成されている。特徴事項として、層間絶縁
膜５は少なくともチャネル領域Ｃｈと重なる部分が半導
体薄膜４と直接に接触するリン非含有のＳｉＯ2（ＮＳ
Ｇ）層６とその上に形成したリン含有のＳｉＯ2 （ＰＳ
Ｇ）層７とを含む多層構造になっている。
る薄膜半導体装置の最良な実施形態を詳細に説明する。
図１は本発明にかかる薄膜半導体装置の製造方法を示す
工程図である。先ず最初に完成品状態を示す（ｄ）を参
照して、本薄膜半導体装置の構造を詳細に説明する。図
示する様に、ガラス等からなる絶縁基板１の上にはボト
ムゲート構造の薄膜トランジスタ（ＴＦＴ）が形成され
ており、例えば液晶ディスプレイの回路基板に好適な薄
膜半導体装置を構成している。なお、本例ではｎチャネ
ル型のＴＦＴを示しているが、ｐチャネル型でもドーパ
ント種を代えるだけで全く同様である。絶縁基板１の上
にはゲート電極２がパタニング形成されている。このゲ
ート電極２はゲート絶縁膜３により被覆されている。さ
らにゲート絶縁膜３の上には非単結晶性の半導体薄膜
（例えば多結晶シリコン）４が形成されている。この半
導体薄膜４はボトムゲート型ＴＦＴのチャネル領域Ｃｈ
及びソース領域Ｓ／ドレイン領域Ｄを構成する。この半
導体薄膜４を被覆する様に層間絶縁膜（ストッパ）５が
形成されている。かかる構成を有するＴＦＴはパシベー
ション膜９及びキャップ膜１０により被覆されている。
キャップ膜１０の表面にはソース領域Ｓに接続する信号
電極１１と、ドレイン領域Ｄに接続する画素電極１２が
パタニング形成されている。特徴事項として、層間絶縁
膜５は少なくともチャネル領域Ｃｈと重なる部分が半導
体薄膜４と直接に接触するリン非含有のＳｉＯ2（ＮＳ
Ｇ）層６とその上に形成したリン含有のＳｉＯ2 （ＰＳ
Ｇ）層７とを含む多層構造になっている。
【０００８】引き続き図１を参照して本発明にかかる薄
膜半導体装置の製造方法を詳細に説明する。先ず（ａ）
に示す様に、ガラス等からなる絶縁基板１の上に導電膜
を成膜する。この導電膜は例えばＡｌ，Ｍｏ，Ｔａ，Ｔ
ｉ，Ｃｒ等の金属膜である。あるいは高濃度で不純物を
ドーピングした多結晶シリコン（ＤＯＰＯＳ）膜を用い
ても良い。さらにはＤＯＰＯＳ膜と金属膜との積層を用
いても良い。場合によってはＤＯＰＯＳ膜と金属膜の合
金層を形成しても良い。この導電膜を所定の形状にパタ
ニングしてゲート電極２に加工する。次いで、ＳｉＯ2
膜又はＳｉＮx膜をプラズマＣＶＤ法等により５０〜１
００nmの厚みで成膜してゲート絶縁膜３とする。続いて
非晶質シリコン又は多結晶シリコンからなる半導体薄膜
４を約２０〜１００nmの厚みでプラズマＣＶＤ法又はＬ
ＰＣＶＤ法等により成膜する。この半導体薄膜４をレー
ザアニーリング又は熱アニーリング等で結晶化させる。
膜半導体装置の製造方法を詳細に説明する。先ず（ａ）
に示す様に、ガラス等からなる絶縁基板１の上に導電膜
を成膜する。この導電膜は例えばＡｌ，Ｍｏ，Ｔａ，Ｔ
ｉ，Ｃｒ等の金属膜である。あるいは高濃度で不純物を
ドーピングした多結晶シリコン（ＤＯＰＯＳ）膜を用い
ても良い。さらにはＤＯＰＯＳ膜と金属膜との積層を用
いても良い。場合によってはＤＯＰＯＳ膜と金属膜の合
金層を形成しても良い。この導電膜を所定の形状にパタ
ニングしてゲート電極２に加工する。次いで、ＳｉＯ2
膜又はＳｉＮx膜をプラズマＣＶＤ法等により５０〜１
００nmの厚みで成膜してゲート絶縁膜３とする。続いて
非晶質シリコン又は多結晶シリコンからなる半導体薄膜
４を約２０〜１００nmの厚みでプラズマＣＶＤ法又はＬ
ＰＣＶＤ法等により成膜する。この半導体薄膜４をレー
ザアニーリング又は熱アニーリング等で結晶化させる。
【０００９】次いで（ｂ）に示す様に、半導体薄膜４の
上に多層構造の層間絶縁膜５を成膜する。先ず半導体薄
膜４に直接接してＮＳＧ層６を１０〜４００nmの厚みで
堆積した後、ＰＳＧ層７を同じく１０〜４００nmの厚み
で連続成膜する。成膜方法はプラズマＣＶＤ法でも良い
し、常圧ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰ
ＣＶＤ）の何れでも良い。なおＰＳＧ層７を成膜する場
合プラズマＣＶＤ法、ＡＰＣＶＤ法、ＬＰＣＶＤ法の何
れの場合でも、原料気体としてＳｉＨ4 ，Ｎ2Ｏ，
Ｏ2 ，ＰＨ3 等の混合ガスを用いる。次いでこの多層構
造を有する層間絶縁膜５をゲート電極２と整合する様に
パタニングしてストッパに加工する。例えばゲート電極
２をマスクとする裏面露光によりセルフアライメントで
層間絶縁膜５をストッパの形状にパタニングできる。次
いでイオンドーピング装置を用い層間絶縁膜５を介して
半導体薄膜４に不純物をイオンドーピングし、ソース領
域Ｓ及びドレイン領域Ｄを形成する。これにより、層間
絶縁膜５の直下には不純物がイオンドーピングされない
チャネル領域Ｃｈが残される事になる。イオンドーピン
グは目的種となる不純物（ｎチャネル型のＴＦＴの場合
には例えばリン）を含む気体をプラズマ化した後電界加
速して半導体薄膜に照射する。従って、イオンインプラ
ンテーションと異なり質量分離が行なわれておらず、目
的種以外の不純物も照射される。本発明の場合、目的種
以外の不純物はゲッタ機能を有するＰＳＧ層７で遮断さ
れる為、その下部に位置するＮＳＧ層６には可動イオン
等の発生原因となる不純物は到達しない。従って、本Ｔ
ＦＴでは高ドレイン電圧のバイアス下でもドレイン端が
空乏化する事を防ぐ事ができる。不純物８をイオンドー
ピングした後、再びレーザアニーリング又は熱アニーリ
ングを行ない半導体薄膜４に注入された不純物を活性化
させる。この段階で半導体薄膜４をアイランド状にパタ
ニングし、個々のＴＦＴを分離する。
上に多層構造の層間絶縁膜５を成膜する。先ず半導体薄
膜４に直接接してＮＳＧ層６を１０〜４００nmの厚みで
堆積した後、ＰＳＧ層７を同じく１０〜４００nmの厚み
で連続成膜する。成膜方法はプラズマＣＶＤ法でも良い
し、常圧ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰ
ＣＶＤ）の何れでも良い。なおＰＳＧ層７を成膜する場
合プラズマＣＶＤ法、ＡＰＣＶＤ法、ＬＰＣＶＤ法の何
れの場合でも、原料気体としてＳｉＨ4 ，Ｎ2Ｏ，
Ｏ2 ，ＰＨ3 等の混合ガスを用いる。次いでこの多層構
造を有する層間絶縁膜５をゲート電極２と整合する様に
パタニングしてストッパに加工する。例えばゲート電極
２をマスクとする裏面露光によりセルフアライメントで
層間絶縁膜５をストッパの形状にパタニングできる。次
いでイオンドーピング装置を用い層間絶縁膜５を介して
半導体薄膜４に不純物をイオンドーピングし、ソース領
域Ｓ及びドレイン領域Ｄを形成する。これにより、層間
絶縁膜５の直下には不純物がイオンドーピングされない
チャネル領域Ｃｈが残される事になる。イオンドーピン
グは目的種となる不純物（ｎチャネル型のＴＦＴの場合
には例えばリン）を含む気体をプラズマ化した後電界加
速して半導体薄膜に照射する。従って、イオンインプラ
ンテーションと異なり質量分離が行なわれておらず、目
的種以外の不純物も照射される。本発明の場合、目的種
以外の不純物はゲッタ機能を有するＰＳＧ層７で遮断さ
れる為、その下部に位置するＮＳＧ層６には可動イオン
等の発生原因となる不純物は到達しない。従って、本Ｔ
ＦＴでは高ドレイン電圧のバイアス下でもドレイン端が
空乏化する事を防ぐ事ができる。不純物８をイオンドー
ピングした後、再びレーザアニーリング又は熱アニーリ
ングを行ない半導体薄膜４に注入された不純物を活性化
させる。この段階で半導体薄膜４をアイランド状にパタ
ニングし、個々のＴＦＴを分離する。
【００１０】次に（ｃ）に示す様に、ボトムゲート型の
ＴＦＴを被覆する様にパシベーション膜９を成膜する。
本例ではＳｉＯ2 を約２００〜６００nmの厚みで堆積し
てパシベーション膜９とした。例えばプラズマＣＶＤ
法、ＡＰＣＶＤ法、ＬＰＣＶＤ法の何れかによりＳｉＨ
4 ，Ｎ2 Ｏ，Ｏ2 等の混合ガスを用いてＳｉＯ2 を堆積
する。好ましくは、前記混合ガスに加えてＰＨ3 を添加
して化学気相成長を行ないＰがドープされたＳｉＯ
2 （ＰＳＧ）を堆積する事が望ましい。このＰＳＧは吸
湿性が高く、アニールする事によりパシベーション膜９
中の水分が分解され好適な水素拡散源となる。さらにパ
シベーション膜９に重ねてキャップ膜１０を約１００〜
４００nmの厚みで成膜する。このキャップ膜１０は例え
ばＳｉＮx からなり緻密な組成を有する為水素に対して
も有効な遮断機能を有している。次いで絶縁基板１を窒
素ガス、フォーミングガス又は真空中に投入し、３００
〜４００℃の温度で１〜２時間程度加熱する。これによ
りパシベーション膜９を拡散源として水素を半導体薄膜
４中に導入できる。これにより半導体薄膜４に内在する
欠陥準位を終端化可能である。この際キャップ膜１０は
水素の上方拡散を防止して、効率的に水素が半導体薄膜
４やゲート絶縁膜３に導入できる様にしている。なお、
このキャップ膜１０は必ずしも必要ではなく、パシベー
ション膜９のみの状態で水素化処理を行なっても良い。
この後パシベーション膜９及びキャップ膜１０にコンタ
クトホールを開口する。Ｍｏ，Ａｌ等の金属膜をスパッ
タリングにより成膜し、所定の形状にパタニングして信
号電極１１に加工する。この信号電極１１はコンタクト
ホールを介してＴＦＴのソース領域Ｓに接続している。
さらに、ＩＴＯ等の透明導電膜をスパッタリングにより
堆積した後、所定の形状にパタニングして画素電極１２
に加工する。この画素電極１２はコンタクトホールを介
してＴＦＴのドレイン領域Ｄに接続している。
ＴＦＴを被覆する様にパシベーション膜９を成膜する。
本例ではＳｉＯ2 を約２００〜６００nmの厚みで堆積し
てパシベーション膜９とした。例えばプラズマＣＶＤ
法、ＡＰＣＶＤ法、ＬＰＣＶＤ法の何れかによりＳｉＨ
4 ，Ｎ2 Ｏ，Ｏ2 等の混合ガスを用いてＳｉＯ2 を堆積
する。好ましくは、前記混合ガスに加えてＰＨ3 を添加
して化学気相成長を行ないＰがドープされたＳｉＯ
2 （ＰＳＧ）を堆積する事が望ましい。このＰＳＧは吸
湿性が高く、アニールする事によりパシベーション膜９
中の水分が分解され好適な水素拡散源となる。さらにパ
シベーション膜９に重ねてキャップ膜１０を約１００〜
４００nmの厚みで成膜する。このキャップ膜１０は例え
ばＳｉＮx からなり緻密な組成を有する為水素に対して
も有効な遮断機能を有している。次いで絶縁基板１を窒
素ガス、フォーミングガス又は真空中に投入し、３００
〜４００℃の温度で１〜２時間程度加熱する。これによ
りパシベーション膜９を拡散源として水素を半導体薄膜
４中に導入できる。これにより半導体薄膜４に内在する
欠陥準位を終端化可能である。この際キャップ膜１０は
水素の上方拡散を防止して、効率的に水素が半導体薄膜
４やゲート絶縁膜３に導入できる様にしている。なお、
このキャップ膜１０は必ずしも必要ではなく、パシベー
ション膜９のみの状態で水素化処理を行なっても良い。
この後パシベーション膜９及びキャップ膜１０にコンタ
クトホールを開口する。Ｍｏ，Ａｌ等の金属膜をスパッ
タリングにより成膜し、所定の形状にパタニングして信
号電極１１に加工する。この信号電極１１はコンタクト
ホールを介してＴＦＴのソース領域Ｓに接続している。
さらに、ＩＴＯ等の透明導電膜をスパッタリングにより
堆積した後、所定の形状にパタニングして画素電極１２
に加工する。この画素電極１２はコンタクトホールを介
してＴＦＴのドレイン領域Ｄに接続している。
【００１１】図２は本発明に従って作成された薄膜トラ
ンジスタのドレイン電圧／ドレイン電流特性を示すグラ
フである。このグラフではゲート電圧をパラメータとし
てドレイン電圧とドレイン電流の関係を測定している。
グラフから明らかな様にドレイン電圧の上昇に伴なって
ドレイン電流が順調に増加し、画素電極のスイッチング
素子として十分な電流駆動特性を備えている。
ンジスタのドレイン電圧／ドレイン電流特性を示すグラ
フである。このグラフではゲート電圧をパラメータとし
てドレイン電圧とドレイン電流の関係を測定している。
グラフから明らかな様にドレイン電圧の上昇に伴なって
ドレイン電流が順調に増加し、画素電極のスイッチング
素子として十分な電流駆動特性を備えている。
【００１２】図３は従来の薄膜トランジスタのドレイン
電圧／ドイン電流特性を示すグラフである。この従来構
造ではドレイン電圧のバイアスを例えば１５Ｖ以上に上
げるとストッパ９の可動イオンの移動に伴なってドレイ
ン端の空乏化による高抵抗化現象が起る。この為、以後
ゲート電圧を上げてもドレイン電流が十分にとれないと
いう欠陥が生じる。これに対し、本発明の薄膜トランジ
スタでは可動イオンの原因となる不純物の影響が抑えら
れているので、従来構造の様な異常は生じない。
電圧／ドイン電流特性を示すグラフである。この従来構
造ではドレイン電圧のバイアスを例えば１５Ｖ以上に上
げるとストッパ９の可動イオンの移動に伴なってドレイ
ン端の空乏化による高抵抗化現象が起る。この為、以後
ゲート電圧を上げてもドレイン電流が十分にとれないと
いう欠陥が生じる。これに対し、本発明の薄膜トランジ
スタでは可動イオンの原因となる不純物の影響が抑えら
れているので、従来構造の様な異常は生じない。
【００１３】図４は本発明にかかる薄膜半導体装置の他
の実施形態を示す模式的な部分断面図である。基本的に
は図１に示した薄膜半導体装置と同一の構造を有してお
り、対応する部分には対応する参照番号を付して理解を
容易にしている。異なる点として、層間絶縁膜５は少な
くともチャネル領域Ｃｈと重なる部分が半導体薄膜４と
直接に接触するＳｉＯ2 層６ａとその上に形成したＳｉ
Ｎx 層７ａとを含む多層構造となっている。例えば半導
体薄膜４に接して先ずＳｉＯ2 層６ａを１０〜４００nm
の厚みで成膜する。次いでＳｉＮx 層７ａを１０〜４０
０nmの厚みで連続成膜する。成膜方法はこの場合も常圧
ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰＣＶＤ）
の何れでも良い。ストッパとなる層間絶縁膜５をこの様
な積層構造にする事で、イオンドーピング時に侵入する
可動イオンは緻密な組成を有するＳｉＮx 層７ａで捕獲
もしくは遮断される為、高ドレインバイアス下でもドレ
イン端が空乏化する事を防げる。本例の場合ＳｉＮx 層
７ａが半導体薄膜４に直接接していない為、閾電圧の変
動等が生じない。又、水素化処理ではＳｉＯ2 層６ａを
介して半導体薄膜４のチャネル領域Ｃｈ中に水素を拡散
させる事ができ、ＳｉＮx 層７ａを設けても水素化効率
が落ちる事はない。
の実施形態を示す模式的な部分断面図である。基本的に
は図１に示した薄膜半導体装置と同一の構造を有してお
り、対応する部分には対応する参照番号を付して理解を
容易にしている。異なる点として、層間絶縁膜５は少な
くともチャネル領域Ｃｈと重なる部分が半導体薄膜４と
直接に接触するＳｉＯ2 層６ａとその上に形成したＳｉ
Ｎx 層７ａとを含む多層構造となっている。例えば半導
体薄膜４に接して先ずＳｉＯ2 層６ａを１０〜４００nm
の厚みで成膜する。次いでＳｉＮx 層７ａを１０〜４０
０nmの厚みで連続成膜する。成膜方法はこの場合も常圧
ＣＶＤ法（ＡＰＣＶＤ）、減圧ＣＶＤ法（ＬＰＣＶＤ）
の何れでも良い。ストッパとなる層間絶縁膜５をこの様
な積層構造にする事で、イオンドーピング時に侵入する
可動イオンは緻密な組成を有するＳｉＮx 層７ａで捕獲
もしくは遮断される為、高ドレインバイアス下でもドレ
イン端が空乏化する事を防げる。本例の場合ＳｉＮx 層
７ａが半導体薄膜４に直接接していない為、閾電圧の変
動等が生じない。又、水素化処理ではＳｉＯ2 層６ａを
介して半導体薄膜４のチャネル領域Ｃｈ中に水素を拡散
させる事ができ、ＳｉＮx 層７ａを設けても水素化効率
が落ちる事はない。
【００１４】図５は本発明にかかる薄膜半導体装置の別
の実施形態を示す模式的な部分断面図である。基本的な
構成は図４に示した実施形態と同様であり、対応する部
分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、層間絶縁膜５がさらにＳｉＮx 層７ａ
の上に形成された別のＳｉＯ2 層６ｂを含む事である。
この層間絶縁膜５は所謂ＯＮＯ構造となっておりＴＦＴ
の信頼性が一層向上する。例えば最上層のＳｉＯ2 層６
ｂはイオンドーピングにより照射される不純物イオンを
減速して下層に到達する事を防いでいる。
の実施形態を示す模式的な部分断面図である。基本的な
構成は図４に示した実施形態と同様であり、対応する部
分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、層間絶縁膜５がさらにＳｉＮx 層７ａ
の上に形成された別のＳｉＯ2 層６ｂを含む事である。
この層間絶縁膜５は所謂ＯＮＯ構造となっておりＴＦＴ
の信頼性が一層向上する。例えば最上層のＳｉＯ2 層６
ｂはイオンドーピングにより照射される不純物イオンを
減速して下層に到達する事を防いでいる。
【００１５】最後に図６は、本発明にかかる薄膜半導体
装置を回路基板に用いたアクティブマトリクス型液晶デ
ィスプレイの一例を示している。この液晶ディスプレイ
は回路基板１０１と対向基板１０２を所定の間隙を残し
て互いに接合したパネル構造を有している。両基板１０
１，１０２の間隙には電気光学物質として液晶１０３が
保持されている。回路基板１０１の表面には画素アレイ
１０４、垂直駆動回路１０５、水平駆動回路１０６、外
部接続用の端子１０７等が形成されている。対向基板１
０２の内表面には図示しないが対向電極や場合によって
はカラーフィルタが形成されている。
装置を回路基板に用いたアクティブマトリクス型液晶デ
ィスプレイの一例を示している。この液晶ディスプレイ
は回路基板１０１と対向基板１０２を所定の間隙を残し
て互いに接合したパネル構造を有している。両基板１０
１，１０２の間隙には電気光学物質として液晶１０３が
保持されている。回路基板１０１の表面には画素アレイ
１０４、垂直駆動回路１０５、水平駆動回路１０６、外
部接続用の端子１０７等が形成されている。対向基板１
０２の内表面には図示しないが対向電極や場合によって
はカラーフィルタが形成されている。
【００１６】表示アレイ１０４には行状のゲート配線１
０９と列状の信号配線１１０が形成されている。ゲート
配線１０９は垂直駆動回路１０５に接続し、信号配線１
１０は水平駆動回路１０６に接続している。なお外部接
続用の端子１０７は配線１０８を介して垂直駆動回路１
０５や水平駆動回路１０６に接続している。ゲート配線
１０９と信号配線１１０の各交差部には画素電極１１１
及び薄膜トランジスタ１１２が形成されている。この薄
膜トランジスタ１１２はボトムゲート構造を有し本発明
に従って作成された層間絶縁膜を備えている。薄膜トラ
ンジスタ１１２のドレイン領域は対応する画素電極１１
１に接続し、ソース領域は対応する信号配線１１０に接
続し、ゲート電極は対応するゲート配線１０９に接続し
ている。
０９と列状の信号配線１１０が形成されている。ゲート
配線１０９は垂直駆動回路１０５に接続し、信号配線１
１０は水平駆動回路１０６に接続している。なお外部接
続用の端子１０７は配線１０８を介して垂直駆動回路１
０５や水平駆動回路１０６に接続している。ゲート配線
１０９と信号配線１１０の各交差部には画素電極１１１
及び薄膜トランジスタ１１２が形成されている。この薄
膜トランジスタ１１２はボトムゲート構造を有し本発明
に従って作成された層間絶縁膜を備えている。薄膜トラ
ンジスタ１１２のドレイン領域は対応する画素電極１１
１に接続し、ソース領域は対応する信号配線１１０に接
続し、ゲート電極は対応するゲート配線１０９に接続し
ている。
【００１７】
【発明の効果】本発明によれば、ボトムゲート型の薄膜
トランジスタにおいてチャネル領域の直上に形成される
ストッパの構造をＮＳＧ／ＰＳＧ又はＳｉＯ2 ／ＳｉＮ
x としている。これにより、ストッパ上部からの可動イ
オン汚染やイオンドーピング時の汚染を防いでいる。こ
の為高ドレインバイアス下で特性劣化のない薄膜トラン
ジスタを実現できた。高精細高解像度の液晶ディスプレ
イを低温プロセスで製造可能となり、本発明の効果は極
めて大きい。
トランジスタにおいてチャネル領域の直上に形成される
ストッパの構造をＮＳＧ／ＰＳＧ又はＳｉＯ2 ／ＳｉＮ
x としている。これにより、ストッパ上部からの可動イ
オン汚染やイオンドーピング時の汚染を防いでいる。こ
の為高ドレインバイアス下で特性劣化のない薄膜トラン
ジスタを実現できた。高精細高解像度の液晶ディスプレ
イを低温プロセスで製造可能となり、本発明の効果は極
めて大きい。
【図１】本発明にかかる薄膜半導体装置の製造方法を示
す工程図である。
す工程図である。
【図２】本発明に従って作成された薄膜トランジスタの
ドレイン電圧／ドレイン電流特性を示すグラフである。
ドレイン電圧／ドレイン電流特性を示すグラフである。
【図３】従来の薄膜トランジスタのドレイン電圧／ドレ
イン電流特性を示すグラフである。
イン電流特性を示すグラフである。
【図４】本発明にかかる薄膜半導体装置の他の実施形態
を示す模式的な断面図である。
を示す模式的な断面図である。
【図５】本発明にかかる薄膜半導体装置の別の実施形態
を示す模式的な断面図である。
を示す模式的な断面図である。
【図６】本発明にかかる薄膜半導体装置を回路基板に用
いて組み立てられたアクティブマトリクス型液晶ディス
プレイの一例を示す模式的な斜視図である。
いて組み立てられたアクティブマトリクス型液晶ディス
プレイの一例を示す模式的な斜視図である。
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体薄膜 ５ 層間絶縁膜 ６ ＮＳＧ層 ７ ＰＳＧ層 ９ パシベーション膜 １０ キャップ膜 １１ 信号電極 １２ 画素電極
Claims (5)
- 【請求項１】 絶縁基板上にパタニング形成されたゲー
ト電極と、該ゲート電極を被覆するゲート絶縁膜と、該
ゲート絶縁膜の上に形成されボトムゲート型薄膜トラン
ジスタのチャネル領域及びソース／ドレイン領域を構成
する非単結晶性の半導体薄膜と、該半導体薄膜を被覆す
る層間絶縁膜と、その上方に位置してソース／ドレイン
領域に接続する電極とを備えた薄膜半導体装置であっ
て、 前記層間絶縁膜は、少なくともチャネル領域と重なる部
分が該半導体薄膜と直接に接触するＳｉＯ2 層とその上
に形成したＳｉＮx 層とを含む多層構造である事を特徴
とする薄膜半導体装置。 - 【請求項２】 前記層間絶縁膜はさらに該ＳｉＮx 層の
上に形成された別のＳｉＯ2 層を含む事を特徴とする請
求項１記載の薄膜半導体装置。 - 【請求項３】 前記電極は、ソース／ドレイン領域のソ
ース側に接続した信号電極と、ドレイン側に接続した画
素電極とを含む事を特徴とする請求項１記載の薄膜半導
体装置。 - 【請求項４】 絶縁基板上にパタニング形成されたゲー
ト電極と、該ゲート電極を被覆するゲート絶縁膜と、該
ゲート絶縁膜の上に形成されボトムゲート型薄膜トラン
ジスタのチャネル領域及びソース／ドレイン領域を構成
する非単結晶性の半導体薄膜と、該半導体薄膜を被覆す
る層間絶縁膜と、その上方に位置してソース／ドレイン
領域に接続する電極とを備えた薄膜半導体装置であっ
て、 前記層間絶縁膜は、少なくともチャネル領域と重なる部
分が該半導体薄膜と直接に接触するリン非含有のＳｉＯ
2 層とその上に形成したリン含有のＳｉＯ2 層とを含む
多層構造である事を特徴とする薄膜半導体装置。 - 【請求項５】 前記電極は、ソース／ドレイン領域のソ
ース側に接続した信号電極と、ドレイン側に接続した画
素電極とを含む事を特徴とする請求項４記載の薄膜半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317430A JPH09139505A (ja) | 1995-11-10 | 1995-11-10 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317430A JPH09139505A (ja) | 1995-11-10 | 1995-11-10 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139505A true JPH09139505A (ja) | 1997-05-27 |
Family
ID=18088139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317430A Pending JPH09139505A (ja) | 1995-11-10 | 1995-11-10 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139505A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317625B1 (ko) * | 1999-05-25 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막트랜지스터의 제조방법 |
| JP2010093305A (ja) * | 1997-09-10 | 2010-04-22 | Thomson Licensing | 薄膜トランジスタ及びその形成方法 |
-
1995
- 1995-11-10 JP JP7317430A patent/JPH09139505A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093305A (ja) * | 1997-09-10 | 2010-04-22 | Thomson Licensing | 薄膜トランジスタ及びその形成方法 |
| KR100317625B1 (ko) * | 1999-05-25 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막트랜지스터의 제조방법 |
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