KR20100021975A - 핀홀 언더컷 구역을 포함하는 소자 및 공정 - Google Patents

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KR20100021975A
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Abstract

본 발명은 (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역 및 하부 전기 전도성 영역을 제공하는 단계; 및 (b) 하부 전기 전도성 영역에 대해 상기 핀홀을 언더컷하는 식각액을 핀홀 내로 증착하여, 상기 다수의 핀홀에 대해 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 생성하는 단계를 포함하는 전자 소자 제조 방법에 관한 것이다.

Description

핀홀 언더컷 구역을 포함하는 소자 및 공정{DEVICE AND PROCESS INVOLVING PINHOLE UNDERCUT AREA}
본 발명은 핀홀 언더컷 구역을 포함하는 전자 소자, 이를 제조하는 공정 및 박막 트랜지스터에 관한 것이다.
근래, RFID 태그 및 액정 디스플레이와 같은 애플리케이션 가능성이 있는 유기 박막 트랜지스터 (OTFT)에 대한 관심이 매우 커지고 있는데, 이는 스핀-코팅 및 분사-인쇄와 같은 용액 공정을 이용한 OTFT의 제조가 종래의 비용이 많이 드는 포토리소그래피에 비하여 저비용 제조 옵션을 나타내기 때문이다. OTFT용의 바람직한 게이트 유전체는 매우 낮은 게이트 누설 전류 (핀홀 없음) 및 높은 캐패시턴스 (capacitance)를 가져야 한다. 높은 소자 수율을 달성하기 위하여, 상당한 두께의 유전체 (예: > 500nm)가 핀홀 밀도를 감소하는데 전형적으로 사용되어 게이트 누설 전류를 허용가능한 수준으로 만든다. 한편, 높은 캐패시턴스를 달성하기 위해서는 얇은 유전층 (예: < 300nm)이 바람직한데, 이는 용액 공정 가능한 폴리머성 게이트 유전체가 보통 낮은 유전 상수를 갖기 때문이다. 그러므로 높은 소자 수율 및 낮은 게이트 누설을 모두 갖는 얇은 유전층을 제조하는 방법에 대한 요구가 있다. 그러나 얇은 게이트 유전체를 갖는 OTFT는 전형적으로, 핀홀 때문에 높은 누설 및 낮은 수율을 갖는다. 따라서, 핀홀의 해로운 효과가 감소된 새로운 전자 소자 및 새로운 전자 소자 제조 방법에 대한 본 발명의 구현예에 의해 제기된 요구가 있다.
하기 문헌이 배경 정보를 제공한다:
Takehiro, 미국 특허 7,176,071 B2.
발명의 요약
구현예에서, (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역 (region) 및 하부 전기 전도성 영역을 제공하는 단계; 및 (b) 하부 전기 전도성 영역에 대해 상기 핀홀을 언더컷하는 식각액을 핀홀 내로 증착하여 (depositing), 상기 다수의 핀홀에 대해 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역 (area)을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 생성하는 단계를 포함하는 전자 소자 제조 방법이 제공된다.
다른 구현예에서, (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역; 및 (b) 하부 전기 전도성 영역을 포함하는 전자 소자로서, 상기 핀홀의 적어도 일부는 언더컷되어, 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 갖는 전자 소자가 제공된다.
다른 구현예에서, (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역; 및 (b) 하부 전기 전도성 영역을 포함하는 박막 트랜지스터로서, 상기 핀홀의 적어도 일부는 언더컷되어, 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 갖는 박막 트랜지스터가 제공된다.
상세한 설명
"영역"이라는 용어는 동일한 또는 상이한 조성물의 단일층 또는 2 이상의 층과 같은 임의의 적합한 배열을 나타낼 수 있는데, 이때 2 이상의 층은 이중층 유전체 구조와 같이 인접하거나, 소스 전극 및 드레인 전극을 접촉하고 있는 반도체층과 같이 부분적으로 인접할 수 있다.
"하부 전기 전도성 영역"이란 문구는 반도체 영역 및/또는 다수의 전극 (예: 1개, 2개 또는 그 이상의 전극)을 의미한다.
"상부 전기 전도성 영역"이란 문구는 반도체 영역 및/또는 다수의 전극 (예: 1개, 2개 또는 그 이상의 전극)을 의미한다.
핀홀 언더컷 구역 접근법은 임의의 적합한 전자 소자에 사용될 수 있다. "전자 소자"라는 문구는 예를 들어 다음을 포함한다: (1) 예를 들어 박막 트랜지스터, 캐패시터 등과 같은 전자 구성요소; 및 (2) 예를 들어 디스플레이, 영상 소자, 센서 등과 같이, 상기 전자 구성요소 (예: 트랜지스터 및/또는 캐패시터)을 포함하는 전자 시스템.
구현예에서, 박막 트랜지스터는 전형적으로 3개의 전극 (게이트 전극, 소스 전극 및 드레인 전극), 유전체 영역 (예를 들어 게이트 유전체), 반도체 영역, 지지 기판 및 선택적인 보호 영역을 포함한다.
도 1-도 6은 적합한 박막 트랜지스터의 구조적 배열을 도시한 구현예이다. 도 1-도 6은 단지 박막 트랜지스터의 다양한 층에 대한 가능한 배열을 도시한 것이고 어떠한 방식으로든 한정하려는 의도는 아니다.
명확성을 위하여 특정 용어가 하기 상세한 설명에서 사용되지만, 이들 용어 는 도면 내 설명을 위해 선택된 구현예의 특정 구조에 대한 것만을 나타내고자 함이고, 본 발명의 범위를 제한하거나 한정하고자 함은 아니다.
도 1에, 기판 (16), 기판과 접촉한 금속 콘택 (18)(게이트 전극) 및 게이트 유전층 (14)을 포함하는 유기 박막 필름 트랜지스터 ("OTFT") 배열 (10)을 개략적으로 도시하였는데, 게이트 유전층 상부에 2개의 금속 콘택인 소스 전극 (20) 및 드레인 전극 (22)이 증착된다. 본 도면에 도시된 대로 상기 금속 콘택 (20 및 22) 위 및 사이에 반도체층 (12)이 있다. 핀홀 (90A) 및 언더컷 구역 (96A)이 나타나 있다.
도 2는 기판 (36), 게이트 전극 (38), 소스 전극 (40) 및 드레인 전극 (42), 게이트 유전체 (34) 및 반도체층 (32)을 포함하는 또 다른 OTFT 배열 (30)을 개략적으로 도시한다. 핀홀 (90B) 및 언더컷 구역 (96B)이 나타나 있다.
도 3은 기판 (76), 게이트 전극 (78), 소스 전극 (80) 및 드레인 전극 (82), 반도체층 (72) 및 게이트 유전체 (74)를 포함하는 추가의 OTFT 배열 (70)을 개략적으로 도시한다. 핀홀 (90C) 및 언더컷 구역 (96C)이 나타나 있다.
도 4-도 6은 입구 (92A, 92B, 92C) 및 출구 (94A, 94B, 94C)를 갖는 핀홀 (90A, 90B, 90C), 언더컷 구역 (96A, 96B, 96C) 및 돌출 표면 (98A, 98B, 98C)을 도시한다.
간략하게 하기 위하여, 도 1-도 6에는 핀홀 및 언더컷 구역 내에 상부 전기 전도성 영역 물질은 나타내지 않는다.
본 발명의 일부 구현예에서, 선택적인 보호층도 포함될 수 있다. 예를 들 어, 이러한 선택적인 보호층은 도 1-도 3의 각 트랜지스터 배열 상부에 포함될 수 있다. 이러한 보호층은 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 폴리(메틸 메타크릴레이트), 폴리에스테르, 폴리이미드, 또는 폴리카보네이트, 또는 이들의 혼합물을 포함할 수 있다.
유전체 영역
유전체 영역은 절연 영역이라고도 불릴 수 있다. 예를 들어 박막 트랜지스터와 관련된 구현예에서, 유전체 영역은 게이트 유전체로도 불릴 수 있다. 유전체 영역은 유기 및/또는 무기 물질로 이루어질 수 있다. 유전체 영역에 적합한 무기 물질의 실례는 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드, 바륨 티타네이트, 바륨 지르코늄 티타네이트 등을 포함하고; 유전체 영역에 적합한 유기 폴리머의 실례는 폴리에스테르, 폴리카보네이트, 폴리(비닐 페놀), 폴리이미드, 폴리스티렌, 폴리(메타크릴레이트), 폴리(아크릴레이트), 에폭시 수지 등을 포함한다. 구현예에서, 유전체 영역은 폴리머성 유전체 물질을 포함한다. 유전체 영역은 플라즈마 향상 화학 기상 증착; 스퍼터링; 스핀 코팅, 딥 코팅, 바 코팅을 포함하는 액체 증착법; 잉크젯, 스크린, 플렉소그래피, 그라비어 인쇄와 같은 인쇄 등의 임의의 적합한 방법에 의해 형성될 수 있다. 바람직한 구현예에서, 유전체 영역은 액체 증착법에 의해 형성된다. 유전체 영역의 두께는 사용되는 유전체 물질의 유전 상수에 따라, 예를 들어 약 10nm 내지 약 1000nm이다. 유전체 영역의 대 표적인 두께는 약 100nm 내지 약 500nm이다. 유전체 영역은 예를 들어 약 10-12S/cm 미만 또는 약 10-10S/cm 미만의 전도도를 가질 수 있다.
유전체 영역은 단일층 또는 다중층일 수 있다. 단일층/다중층 게이트 유전체의 각 층은 예를 들어 약 5 나노미터 내지 약 1 마이크로미터의 두께를 갖는다. 다른 구현예에서, 단일층/다중층 유전체 영역의 각 층은 예를 들어 약 100 나노미터 내지 약 1 마이크로미터의 두께를 갖는다. 두께는 엘립소메트리 (ellipsometry) 및 프로필로메트리 (profilometry)와 같은 공지의 기술에 의해 결정될 수 있다.
기판
기판은 예를 들어 실리콘, 유리판, 플라스틱 필름 또는 시트로 이루어질 수 있다. 구조적으로 유연한 소자의 경우, 예를 들어 폴리에스테르, 폴리카보네이트, 폴리이미드 시트 등과 같은 플라스틱 기판이 선호될 수 있다. 기판의 두께는 약 10 마이크로미터에서 약 10 밀리미터 이상까지일 수 있으며, 특히 유연한 플라스틱 기판의 경우 예시적인 두께는 약 50 내지 약 100 마이크로미터이고, 유리판 또는 실리콘 웨이퍼와 같은 견고한 기판의 경우 예시적인 두께는 약 1 내지 약 10 밀리미터이다.
전극
게이트 전극은 얇은 금속 필름, 전도성 폴리머 필름, 전도성 잉크 또는 페이스트로 제조된 전도성 필름일 수 있거나, 예를 들어 고농도 도핑된 (heavily doped) 실리콘과 같이 기판 자체도 게이트 전극이 될 수 있다. 게이트 전극 물질의 예는 알루미늄, 금, 은, 티탄, 구리, 크롬, 인듐 주석 옥사이드, 폴리스티렌 설포네이트-도핑된 폴리(3,4-에틸렌디옥시티오펜) (PSS-PEDOT)과 같은 전도성 폴리머, 카본 블랙/흑연을 포함하는 전도성 잉크/페이스트 또는 Acheson Colloids Company로부터 입수 가능한 ELECTRODAG™와 같은 폴리머 결합제 내의 콜로이달 은 분산물을 포함하지만 이에 한정되지 않는다. 게이트 전극은 금속 또는 도전성 금속 옥사이드의 스퍼터링, 진공 증착 (vacuum evaporation), 스핀 코팅, 캐스팅 또는 인쇄에 의한 전도성 폴리머 용액 또는 전도성 잉크로부터의 코팅에 의해 제조될 수 있다. 게이트 전극의 두께는 금속 필름의 경우 예를 들어 약 10 내지 약 200 나노미터 범위이고, 폴리머 전도체의 경우 약 1 내지 약 10 마이크로미터 범위 내이다. 구현예에서, 게이트 전극은 패터닝된다.
소스 및 드레인 전극은 반도체층에 대하여 저저항 옴 접촉 (low resistance ohmic contact)을 제공하는 물질로 제조될 수 있다. 소스 및 드레인 전극으로 이용되기에 적합한 전형적인 물질은 금, 니켈, 은, 알루미늄, 백금, 전도성 폴리머 및 전도성 잉크와 같은 게이트 전극 물질을 포함한다. 소스 및 드레인 전극의 전형적인 두께는 예를 들어 약 40 나노미터 내지 약 10 마이크로미터이고, 더욱 구체적인 두께는 약 100 내지 약 400 나노미터이다.
게이트 전극, 소스 전극 및 드레인 전극이라는 용어가 박막 트랜지스터에 전 형적으로 사용되는 전극을 의미하기는 하지만, 다른 유형의 전자 소자에 사용되는 전극도 본 명세서에 기재된 전극 물질, 두께 및 제조 방법을 이용하는 본 발명의 구현예에 의해 포함된다.
적합한 전극 물질은 예를 들어 알루미늄, 크롬, 구리, 금, 인듐, 니켈, 백금, 은, 티탄 및 그들의 혼합물을 포함한다.
반도체 영역
구현예에서, 반도체 영역은 반도체층을 의미한다. 유기 반도체 영역으로 사용되기에 적합한 물질은 안트라센, 테트라센, 펜타센, 및 치환된 펜타센, 페릴렌, 풀러렌, 프탈로시아닌, 올리고티오펜, 폴리티오펜, 및 그들의 치환된 유도체와 같은 아센류 (acenes)를 포함한다. 구현예에서, 유기 반도체 영역은 액체 가공가능한 물질로 형성된다. 적합한 반도체 물질의 실례는 폴리티오펜, 올리고티오펜, 및 그 전체가 본 명세서에 참조로서 병합된 미국 특허 출원 제2003/0160234호로 공개된 미국 특허 출원 번호 제10/042,342호 및 미국 특허 제6,621,099호, 제6,774,393호 및 제6,770,904호에 기재된 반도체 폴리머를 포함한다. 추가로, 적합한 물질은 그 기재가 참조로서 본 명세서에 완전히 병합된 C.D. Dimitrakopoulos 및 P.R.L. Malenfant의 "Organic Thin Film Transistors for Large Area Electronics" [Adv. Mater., Vol. 12, No. 2, pp. 99-117 (2002)]에 기재된 반도체 폴리머를 포함한다.
반도체 영역은 진공 증착, 스핀 코팅, 용액 캐스팅, 딥 코팅, 스텐실/스크린 인쇄, 플렉소그래피, 그라비어, 오프셋 인쇄, 잉크젯-인쇄, 마이크로콘택 인쇄, 이 들 공정의 조합 등을 포함하지만 이들로 한정되지 않는 임의의 적합한 수단에 의해 형성될 수 있다. 구현예에서, 반도체 영역은 액체 증착법에 의해 형성된다. 구현예에서, 반도체 영역은 약 10 나노미터 내지 약 1 마이크로미터의 두께를 갖는다. 추가 구현예에서, 반도체 영역은 약 30 내지 약 150 나노미터의 두께를 갖는다. 다른 구현예에서, 반도체 영역은 약 40 내지 약 100 나노미터의 두께를 갖는다.
게이트 유전체, 게이트 전극, 반도체 영역, 소스 전극 및 드레인 전극은 임의의 순서로 형성된다. 구현예에서, 게이트 전극 및 반도체 영역은 모두 게이트 유전체와 접촉하고, 소스 전극 및 드레인 전극은 모두 반도체 영역과 접촉한다. "임의의 순서로"라는 문구는 순차적 및 동시 형성을 포함한다. 예를 들어, 소스 전극 및 드레인 전극은 동시에 또는 순차적으로 형성될 수 있다. 전계 효과 트랜지스터의 조성, 제조 및 작동은, 그 기재가 본 명세서에 참조로서 완전히 병합된 Bao 등의 미국 특허 제6,107,117호에 기재되어 있다.
언더컷 구역
하부 전기 전도성 영역에 대해 임의의 적합한 식각액이 사용될 수 있다. 상기 식각액은 유전체 영역보다 하부 전기 전도성 영역을 빠르게 식각한다 (즉, 하부 전기 전도성 영역의 우선적 식각). 구현예에서, 유전체 영역 상에는 식각액에 의해 대수롭지 않은 식각이 있거나 식각이 없다. 대표적인 식각액은 다음을 포함한다: HF, HNO3, HCl, H2SO4 및 아세트산과 같은 산, KOH, NaOH 및 NH3OH와 같은 염기, H2O2, (NH4)2S2O4 및 이들의 혼합물. 예를 들어, 상기 식각액의 상이한 조합으로 상이한 금속이 식각될 수 있다. 하기 표 1에 통상의 금속에 대한 전형적인 식각액을 요약한다.
Figure 112009049829937-PAT00001
Transene Company의 식각액과 같은 상업적으로 입수 가능한 식각액 및 그들의 금속과의 상용성을 하기 표 2에 나열한다.
Figure 112009049829937-PAT00002
Figure 112009049829937-PAT00003
식각액은 하부 전기 전도성 영역의 전체 두께를 통과해 식각하거나, 그 일부만을 식각할 수 있는데, 이때 하부 전기 전도성 영역의 제거된 구획은 언더컷 구역에 대응된다. 예를 들어, 하부 전기 전도성 영역이 반도체층과 전극 모두를 포함할 때 식각액은 반도체층과 전극 중 하나 또는 양쪽 모두를 통과해 식각할 수 있다. 구현예에서, 하부 전기 전도성 영역은, 박막 트랜지스터의 게이트 전극과 같이 전자 소자의 구성요소로서 기능한다. 언더컷 구역은 하부 전기 전도성 영역의 작은 일부에 불과하다; 따라서 언더컷 후에 하부 전기 전도성 영역은 여전히 적절하게 기능할 수 있다. 한 실시예에서, 언더컷 공정 후에 하부 전기 전도성 영역은 여전히 연속적인 영역이지만 영역 내에 작은 구멍이 있다. 다시 말하면, 본 발명의 공정은 하부 전기 전도성 영역을 부분으로 분리하지 않을 것이다. 구현예에서, 하부 전기 전도성 영역 내의 모든 언더컷 구역에 대한 표면적은 (언더컷 구역이 생기기 전의) 하부 전기 전도성 영역의 표면적의 약 20% 미만이거나, (언더컷 구역이 생기기 전의) 하부 전기 전도성 영역의 표면적의 약 5% 미만이다. "표면적"이라는 문구는 유전체 영역과 평행하고 유전체 영역과 접촉하고 있는 하부 전기 전도성 영역의 표면을 의미한다.
임의의 적합한 습식 식각 공정이 본 발명의 공정에 사용될 수 있다. 예를 들어, 포토리소그래피 공정에 사용되는 종래의 습식 식각 공정이 본 발명에 사용될 수 있다. 식각은 블랭킷 코팅 또는 유전체 상의 인쇄 등을 통한 패턴 증착 (patterned deposition)과 같은 임의의 방법에 의해 증착될 수 있다. 식각 공정을 수행하기 위하여 하부 전기 전도성 영역 및 유전체 영역을 포함하는 전자 소자를 식각액 내에 담그거나 침지할 수 있다. 식각액 물질 및 물질 조합, 전기 전도성 물질과 식각액의 상용성, 식각액의 농도 및 식각 시간은 하부 전기 전도성 물질 자체에 따라 다르다. 구현예에서, 하부 전기 전도성 영역 물질의 식각은 유전체 물질 상에서 최소의 부작용으로 일어난다. 특히, 식각 시간은 예를 들어 약 1초 내지 약 1시간, 또는 약 5초 내지 약 10분, 또는 약 1초 내지 약 60초일 수 있다. 식각액의 한 성분의 농도는 예를 들어 약 1 부피% 내지 약 90 부피%일 수 있다. 식각 공정은 예를 들어 실온 내지 약 80℃, 또는 실온 내지 약 50℃, 또는 실온과 같은 임의의 적합한 온도에서 수행될 수 있다. 하부 전기 전도성 영역의 이중층을 식각하기 위하여 2개 이상의 상이한 식각액을 사용할 수 있다. 예를 들어 반도체층을 식각하기 위하여 하나의 식각액이 사용될 수 있고, 전극을 식각하기 위하여 또다른 식각액이 이어서 사용될 수 있다.
구현예에서 언더컷 구역의 (유전체 영역에 평행인) 단면 치수는 예를 들어 약 500 나노미터 내지 약 4 마이크로미터, 또는 약 800 나노미터 내지 약 2 마이크로미터이다. (유전체 영역에 수직인) 언더컷 구역의 깊이는 예를 들어 약 50 나노미터 내지 약 1 마이크로미터, 또는 약 50 나노미터 내지 하부 전기 전도성 영역 전체의 두께 범위이다. 대조적으로, 핀홀의 (유전체 영역에 평행인) 단면 치수는 예를 들어 약 1 내지 약 500 나노미터 범위인 전형적인 나노미터 크기이다. 언더컷 구역의 단면 치수 대 유전체 영역의 두께의 비는 예를 들어 1:1 내지 약 20:1, 또는 약 1:1 내지 약 10:1이다. 하부 전기 전도성 영역의 언더컷 구역은 핀홀 크기보다 예를 들어 적어도 약 5배 또는 적어도 약 10배 넓다; 따라서, 상부 전기 전도성 영역이 핀홀을 갖는 유전체 영역 상에 증착되면 하부 전기 전도성 영역과 상부 전기 전도성 영역 사이에 접속이 없다. 구현예에서, 핀홀은 유전체 영역의 전체 두께를 통해 연장되는데, 여기서 핀홀은 예를 들어 약 50 나노미터 내지 약 1 마이크로미터 범위의 (유전체 영역에 수직인) 깊이를 갖는다.
핀홀 언더컷 구역 접근법의 이점은, 구현예에서 상부 전기 전도성 영역과 하부 전기 전도성 영역 사이에 (핀홀 언더컷 구역으로 인한) 갭이 있기 때문에 상부 전기 전도성 영역 물질이 핀홀 내로 확산되더라도 전자 소자의 단락 가능성이 감소한다는 점이다. 따라서, 구현예에서, 전자 소자는 유전체 영역 위에 상부 전기 전도성 영역을 포함하는데, 여기서 상부 전기 전도성 영역 물질은 핀홀 내에 존재하지만, 다수의 핀홀 내에서 상부 전기 전도성 영역 물질은 하부 전기 전도성 영역을 접촉하기 위해 언더컷 구역과 브리지하지 못한다. 전자 소자 제조 방법과 관련하여, 구현예에서, 상기 방법은 유전체 영역 위에 상부 전기 전도성 영역을 형성하는 단계를 포함하는데, 여기서 상부 전기 전도성 영역 물질은 핀홀에 들어가지만, 다수의 핀홀 내에서 상부 전기 전도성 영역 물질은 하부 전기 전도성 영역을 접촉하기 위해 언더컷 구역과 브리지하지 못한다.
구현예에서, 하부 전기 전도성 영역은 반도체 영역 및 다수의 전극을 포함한다. 구현예에서, 상부 전기 전도성 영역은 반도체 영역 및 다수의 전극을 포함한다.
구현예에서, 전자 소자는 유전체 불량 (dielectric failure)으로 인해 약 5% 미만의 불량률을 갖는 트랜지스터 어레이이다. 유전체 불량은 소스 및 게이트 전극 사이의 전류 흐름 (IGS)인 게이트 누설 (gate leakage)을 측정함으로써 결정될 수 있다. 예를 들어, 게이트 누설이 1 nA와 같은 특정 값보다 높으면 트랜지스터의 오프 전류도 마찬가지로 이 값보다 높을 것이다. 트랜지스터의 오프 전류가 트랜지스터 어레이의 오프 전류의 요구조건(specification)보다 높으면, 이 트랜지스터는 디펙트 또는 불량으로 간주될 것이다. 전형적으로, 디스플레이용 백플레인 (backplane)은, 디스플레이 크기 및 해상도에 따라 1,000개 이상의 트랜지스터, 또는 10,000개 이상의 트랜지스터, 또는 1,000,000개 이상의 트랜지스터, 또는 약 1,000개 내지 약 천만개의 트랜지스터를 포함하는 트렌지스터 어레이를 갖는다. 백플레인의 수율을 향상시키기 위하여, 트랜지스터의 불량률을 감소하는 방법이 요구된다. 유전체 불량은 트랜지스터 불량의 주된 이유 중 하나이다. 구현예에서, 트랜지스터 어레이는 유전체 불량에 기인한 불량률이 약 3% 미만, 또는 유전체 불량에 기인한 불량률이 약 1% 미만인 불량률을 갖는다.
구현예에서, 박막 트랜지스터는 식각을 이용한 언더컷이 없는 트랜지스터와 비교하여, 전류 온/오프 비가 적어도 약 10배, 또는 적어도 약 100배, 또는 약 10배 내지 약 10,000배 향상을 나타낸다. 구현예에서, 박막 트랜지스터는 하부 전기 전도성 영역에 언더컷을 형성하기 위한 식각을 이용하지 않는 트랜지스터와 비교하여, 게이트 누설 전류가 적어도 약 10배, 또는 적어도 약 100배, 또는 약 10배 내지 약 10,000배 감소를 나타낸다. 구현예에서, 박막 트랜지스터는 하부 전기 전도성 영역에 언더컷을 형성하기 위한 식각을 이용하지 않는 트랜지스터보다 적어도 10배 또는 적어도 100배, 또는 약 10배 내지 약 10,000배 낮은 오프 전류를 나타낸다.
본 발명은 본 발명의 특정 대표 구현예와 관련하여 상세하게 기재될 것이고, 이들 실시예는 단지 예시를 목적으로 하며 본 발명이 본 명세서에 인용된 물질, 조건 또는 공정 변수로 한정되는 것을 의도하지 않는 것으로 이해된다. 다른 언급이 없는한 모든 백분율과 부 (part)는 중량에 의한 것이다. 본 명세서에 사용된 대로, 실온은 예를 들어 약 20 내지 약 25℃ 범위의 온도를 의미한다.
비교예 1 (캐패시터)
두께 약 200nm의 구리층을 진공 증착에 의해 유리 기판에 증착시켰다. 폴리(4-비닐 페놀) (PVP) 0.08g, PVP에 대한 가교제인 폴리(멜라민-co-포름알데히드) (메틸화됨, n-부탄올 내 84 중량%) 0.08g, 폴리(메틸 실세스퀴옥산) (pMSSQ) (n-부탄올 내 25 중량%) 0.1g을 0.9g의 n-부탄올 내에서 혼합하여 유전체 조성물을 조제하였다. 0.2미크론 시린지 필터로 여과한 후, 상기 유전체 조성물을 2,000rpm에서 60초 동안 상기 구리층 상부에 스핀 코팅하였다. 80℃에서 10분 동안 건조한 후, 상기 유전층을 160℃에서 30분 동안 열적으로 어닐링 및 가교시켰다. 쉐도우 마스크를 통해 유전층 상부에 금 전극을 증착 (evaporating)함으로써 20개의 캐패시터를 제조하였다. 캐패시터 미터를 이용하여, 캐패시터의 수율은 30% 미만인 것으로 결정되었다.
실시예 1 (캐패시터)
구리층 (하부 전기 전도성 영역) 및 유전체는 비교예 1과 유사하게 준비하였다. 유전층을 가교시킨 후에, 유전층 내의 핀홀을 통해 구리층을 언더컷하기 위하여 소자를 0.1M (NH4)2S2O4 수용액에 2분 동안 담갔다. 식각 후에, 유전체를 증류수, 이소프로판올로 세정하고 건조하였다. 먼저 언더컷 구역을 현미경으로 조사하였다. 구리층 아래가 식각으로 제거되어 빛이 통과할 수 있는 핀홀이 명확하게 보였다. 쉐도우 마스크를 통해 유전층 상부에 금 전극 (상부 전기 전도성 영역)을 증착함으로써 20개의 캐패시터를 제조하였다. 캐패시터의 수율은 100%인 것으로 결정되었다.
비교예 2 (트랜지스터)
바텀-게이트, 상부-접촉 박막 트랜지스터를 유리 기판 상에 제조하였다. 구리 (~200nm)를 게이트 전극으로 증착하였다. 게이트 유전체를 비교예 1과 유사하게 구리 게이트 상에 형성하였다. 하기 식을 갖는 폴리티오펜을 반도체로 사용하였다:
Figure 112009049829937-PAT00004
여기에서, n은 약 5 내지 약 5,000의 수이다. 이 폴리티오펜 및 그 제조방법은, 그 기재가 참조로서 완전히 본 명세서에 병합된 Beng Ong 등의 미국 특허 출원 공개 번호 US 2003/0160230 A1에 기재되어 있다. 폴리티오펜 반도체층을 스핀 코팅에 의해 유리 기판 상의 게이트 유전체 상부에 증착하였다. 상기 반도체층을 약 80℃에서 30분 동안 진공 오븐에서 건조하고 140℃에서 10분 동안 어닐링한 다음 실온으로 냉각하였다. 이어서, 일군의 금 소스/드레인 전극 쌍을 쉐도우 마스크를 통해 상기 결과물인 반도체층의 상부에 진공 증착하여 다양한 치수를 갖는 일련의 박막 트랜지스터를 형성하였다.
키슬리 4200 반도체 특성분석 시스템 (Keithley 4200 Semiconductor characterization system)을 이용하여 결과물인 트랜지스터를 평가하였다. 약 90 미크론의 채널 길이 및 약 1,000 미크론의 채널 폭을 갖는 박막 트랜지스터를 출력 및 전달 (transfer) 곡선을 측정함으로써 특성분석하였다. 모든 트랜지스터가 좋지 않은 성능을 나타냈다. 20%의 트랜지스터만이 게이트 모듈레이션을 보였다. 핀홀을 통한 높은 게이트 누설에 기인하여 트랜지스터의 오프 전류는 약 10-7A 수준에서 높았다. 트랜지스터의 전류 온/오프 비는 100 미만이었다.
실시예 2 (트랜지스터)
식각이 추가된 것을 제외하고는 비교예 2와 유사한 방식으로 트랜지스터를 제조하였다. 게이트 유전층을 열가교시킨 후에, 유전층 내의 핀홀을 통해 구리 게이트층을 언더컷하기 위하여 우선 소자를 0.1M (NH4)2S2O4 수용액에 2분 동안 담근 다음, 증류수, 이소프로판올로 세정하고 공기-건조하였다. 반도체층을 증착하고 소스/드레인 전극을 증착한 후 (상부 전기 전도성 영역은 반도체층 및 소스/드레인 전극을 포함한다), 키슬리 4200 반도체 특성분석 시스템을 이용하여 트랜지스터를 평가하였다. 대부분의 트랜지스터가 우수한 성능을 나타내었다. 소자 수율은 90% 이상이었고, 오프 전류는 10-11A 수준에서 낮았고, 전류 온/오프 비는 약 105 이었다. 오프 전류는 비교 트랜지스터보다 현저히 낮았고 전류 온/오프 비는 비교 트랜지스터보다 대단히 높았다.
도 1은 본 발명의 제1 구현예를 TFT 형태로 나타낸 것이다.
도 2는 본 발명의 제2 구현예를 TFT 형태로 나타낸 것이다.
도 3은 본 발명의 제3 구현예를 TFT 형태로 나타낸 것이다.
도 4는 도 1의 TFT 일부의 확대도를 나타낸 것이다.
도 5는 도 2의 TFT 일부의 확대도를 나타낸 것이다.
도 6은 도 3의 TFT 일부의 확대도를 나타낸 것이다.
달리 언급이 없는 한, 상이한 도면에서의 동일한 참조 부호는 동일하거나 유사한 특성을 나타낸다.

Claims (3)

  1. (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역 및 하부 전기 전도성 영역을 제공하는 단계; 및
    (b) 하부 전기 전도성 영역에 대해 상기 핀홀을 언더컷하는 식각액을 핀홀 내로 증착하여, 상기 다수의 핀홀에 대해 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 생성하는 단계를 포함하는 전자 소자 제조 방법.
  2. (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역; 및
    (b) 하부 전기 전도성 영역을 포함하는 전자 소자로서,
    상기 핀홀의 적어도 일부는 언더컷되어, 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 갖는 전자 소자.
  3. (a) 각각 입구 및 출구를 갖는 복수의 핀홀을 포함하는 유전체 영역; 및
    (b) 하부 전기 전도성 영역을 포함하는 박막 트랜지스터로서,
    상기 핀홀의 적어도 일부는 언더컷되어, 상기 출구보다 넓은 하부 전기 전도성 영역의 언더컷 구역을 향하는 출구 주변의 유전체 영역의 돌출된 표면을 갖는 박막 트랜지스터.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101070289B1 (ko) * 2009-12-30 2011-10-06 주식회사 하이닉스반도체 반도체 장치 제조방법
US9076975B2 (en) 2010-04-27 2015-07-07 Xerox Corporation Dielectric composition for thin-film transistors
TWI445180B (zh) * 2011-09-28 2014-07-11 E Ink Holdings Inc 陣列基板及使用其之顯示裝置
CN108039338A (zh) * 2017-11-24 2018-05-15 华中科技大学 一种消除介质层针孔缺陷影响的方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2707959A1 (de) 1977-02-24 1978-08-31 Eberhard Loeffelholz Skistock und skihandschuh halte- und fangvorrichtung
JPS61183972A (ja) * 1985-02-08 1986-08-16 Matsushita Electric Ind Co Ltd 薄膜半導体装置の製造方法
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP3200639B2 (ja) * 1992-05-19 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5424233A (en) * 1994-05-06 1995-06-13 United Microflectronics Corporation Method of making electrically programmable and erasable memory device with a depression
US6107117A (en) 1996-12-20 2000-08-22 Lucent Technologies Inc. Method of making an organic thin film transistor
US6331722B1 (en) * 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JP4434411B2 (ja) * 2000-02-16 2010-03-17 出光興産株式会社 アクティブ駆動型有機ｅｌ発光装置およびその製造方法
JP2001281695A (ja) * 2000-03-30 2001-10-10 Sharp Corp 薄膜静電容量の製造方法および液晶表示装置
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6770904B2 (en) 2002-01-11 2004-08-03 Xerox Corporation Polythiophenes and electronic devices generated therefrom
US6949762B2 (en) 2002-01-11 2005-09-27 Xerox Corporation Polythiophenes and devices thereof
US6621099B2 (en) 2002-01-11 2003-09-16 Xerox Corporation Polythiophenes and devices thereof
US20030227014A1 (en) 2002-06-11 2003-12-11 Xerox Corporation. Process for forming semiconductor layer of micro-and nano-electronic devices
JP3532188B1 (ja) 2002-10-21 2004-05-31 沖電気工業株式会社 半導体装置及びその製造方法
US20060073613A1 (en) * 2004-09-29 2006-04-06 Sanjeev Aggarwal Ferroelectric memory cells and methods for fabricating ferroelectric memory cells and ferroelectric capacitors thereof
JP2007005782A (ja) * 2005-05-27 2007-01-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US20070128758A1 (en) * 2005-12-01 2007-06-07 Keisuke Tanaka Semiconductor device and method for fabricating the same
US20070145453A1 (en) * 2005-12-23 2007-06-28 Xerox Corporation Dielectric layer for electronic devices
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
WO2008059633A1 (fr) * 2006-11-15 2008-05-22 Sharp Kabushiki Kaisha Élément semi-conducteur, procédé de fabrication de celui-ci et affichage
US7855097B2 (en) * 2008-07-11 2010-12-21 Organicid, Inc. Method of increasing yield in OFETs by using a high-K dielectric layer in a dual dielectric layer

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CA2675083C (en) 2013-03-12
US20100038714A1 (en) 2010-02-18

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