KR20140043249A - 전자 부품의 제조 방법 및 상기 방법으로 제조된 전자 부품 - Google Patents

Abstract

본 발명은 중첩 인쇄 공정 수의 감소, 정밀한 중첩 패턴 위치 정밀도(얼라인먼트 정밀도), 및 실질적으로 무단차의 적층을 가능하게 함으로써, 생산성의 향상, 치수 정밀도의 향상, 결손ㆍ결함 해소를 가능하게 하는 신규 전자 부품의 제조 방법을 제공한다. 볼록판 오프셋법을 이용하여 전사판의 이형성면 상에, 복합 잉크 패턴층을 형성한 후, 상기 복합 잉크 패턴층을 피인쇄체 상에 동시에 반전 전사하는 공정을 갖는 전자 부품의 제조 방법에 관한 것이다. 또한, 도전성 잉크, 절연성 잉크 및 반도체를 함유하는 잉크를 조합함으로써, 각종 유기 트랜지스터 소자를 형성한다.

Description

전자 부품의 제조 방법 및 상기 방법으로 제조된 전자 부품{ELECTRONIC PART MANUFACTURING METHOD AND ELECTRONIC PART MANUFACTURED BY THE METHOD}

본 발명은 볼록판 오프셋법에 의해서 전자 부품을 제조하는 방법 및 상기 방법에 의해 제조된 전자 부품에 관한 것이다.

종래, 인쇄에 의해서 전자 부품을 제조하는 방법으로서 이하의 여러가지 방법이 검토되어 있다. 예를 들면, 특허문헌 1에는 원압형 오프셋 인쇄기를 이용하여 레지스트 패턴을 형성하는 박막 트랜지스터 회로의 형성 방법에 있어서, 전이 속도와 반전 전사 속도를 조정하여 치수 오차를 억제하는 방법이 기재되어 있다. 특허문헌 2에는 인쇄법에 의해 코어 절연층 상에 도체층을 형성하고, 이어서 인쇄법에 의해 도체층 상에 구멍이 있는 절연층을 형성하고, 추가로 인쇄법에 의해 상기 구멍을 전자기 특성 재료로 충전하여 배선판을 제조하는 방법이 기재되어 있다.

특허문헌 3에는 포토리소그래피법을 이용하지 않고서, 간단한 설비에 의해 미세 패턴을 갖는 인쇄 배선판을 제조하기 위해서, 기능성 재료를 이형성면에 도포하여 도포면을 형성하고, 상기 도포면에 소정 형상의 볼록판을 압압하여 볼록판의 볼록 부분에 상기 기능성 재료를 반전 전사하여 제거하고, 도포면에 남은 상기 기능성 재료를 기판에 반전 전사하고, 반전 전사한 기능성 재료의 도막을 가열 건조하는 공정으로 이루어지는 인쇄 배선판의 제조 방법이 기재되어 있다. 특허문헌 4에는 인쇄법에 의해 양호한 미세 패턴을 갖는 절연층을 형성하기 위해서, 25 ℃에 있어서의 점도가 50 mPaㆍs 이하인 절연성 잉크를 이형성면 상에 도포하고, 이어서 역 패턴을 이루는 볼록부를 갖는 볼록판을 상기 도막에 압압하여 상기 이형성면 상에서 상기 역 패턴을 이루는 상기 도막을 제거하고, 추가로 상기 이형성면에 잔존한 도막을 기판에 반전 전사하여 고화함으로써 소정 패턴을 갖는 절연층을 형성하는 방법이 기재되어 있다.

특허문헌 5에는 특정한 물성을 갖는 유기 용제를 함유하는 인쇄 잉크 조성물을 실리콘 수지막의 표면 상에 도포하고, 그의 도막의 일부를 볼록판의 볼록부 표면 상에 반전 전사한 후, 상기 실리콘 수지막 상에 잔존한 도막을 기판의 표면 상에 반전 전사 후, 건조시킴으로써 수지막을 형성하는 방법이 기재되어 있다. 특허문헌 6에는 블랭킷 상에 잉크를 도포하여 잉크 도포면을 형성하고, 상기 잉크 도포면에 볼록판을 압압하여 상기 볼록판에 접촉하는 부분의 잉크를 블랭킷 상에서 제거한 후(볼록판 오프셋법), 상기 블랭킷 상에 남은 잉크를 피인쇄체에 반전 전사하는 인쇄 방법에 의해서 전자 부품을 제조하는 방법으로서, 도전성 잉크, 절연성 잉크, 반도체 잉크로 이루어지는 군에서 선택되는 잉크에 의한 패턴을 1층 또는 복수층 형성하는 것을 특징으로 하는 전자 부품의 제조 방법이 개시되어 있다. 그러나, 동법에 의한 전자 부품의 제조 방법에 있어서는, 각 기능을 갖는 패턴화된 층을 블랭킷 상에 한층씩 형성하여 이것을 피인쇄체 상에 적층하여 갈 필요가 있고, (1) 중첩 인쇄 공정 수가 많아 제조에 시간이 걸리는 점, (2) 정확한 위치에 각 층의 패턴을 적층하여 가는 것이 곤란한 점, 또한 (3) 하층 패턴의 단차에 의해 그 위에 적층하는 패턴의 결손, 결함이 발생하는 점 등의 중대한 과제가 있었다.

일본 특허 공개 (평)7-240523호 공보 일본 특허 공개 제2003-110242호 공보 일본 특허 공개 제2005-057118호 공보 일본 특허 공개 제2005-353770호 공보 일본 특허 공개 제2006-045294호 공보 일본 특허 공개 제2007-273712호 공보

본 발명은 상기 사정에 감안하여 이루어진 것으로, 중첩 인쇄 공정 수의 감소, 정밀한 중첩 패턴 위치 정밀도(얼라인먼트 정밀도) 및 실질적으로 무단차의 적층을 가능하게 함으로써, 생산성의 향상, 치수 정밀도의 향상, 결손ㆍ결함 해소를 가능하게 하는 신규한 전자 부품의 제조 방법의 제공을 과제로 한다.

본 발명은 반전 인쇄법을 적용하여, 복수의 잉크층을 동시에 반전 전사함으로써 상기 과제를 해결하는 것이다. 즉, 본 발명은 첫째로, 볼록판 오프셋법을 이용하여 전사판의 이형성면 상에, 복합 잉크 패턴층을 형성한 후, 상기 복합 잉크 패턴층을 피인쇄체 상에 동시에 반전 전사하는 공정을 갖는 전자 부품의 제조 방법을 제공하는 것이다.

둘째로, 전사판의 이형성면 상에 2종 이상의 기능성 재료 잉크를 적층하고, 상기 적층 잉크의 비획선 부분을, 볼록판 오프셋법을 이용하여 동시에 제거하여 복층 패턴을 형성한 후, 상기 복합 잉크 패턴층을 피인쇄체 상에 동시에 반전 전사하는 공정을 갖는 상술한 전자 부품의 제조 방법을 제공한다.

셋째로, (1) 전사판의 이형성면 상에, 볼록판 오프셋법에 의해 1종 이상의 기능성 재료 잉크로 패턴화된 제1 기능성 재료 잉크 패턴층을 형성하는 공정(공정 1), (2) 제1 패턴화된 층에, 제2 기능성 재료 잉크막층을 중첩하여 칠하는 공정(공정 2), (3) 제1 기능성 재료 잉크 패턴층과 제2 기능성 재료 잉크막층을 동시에 피인쇄체 상에 반전 전사하는 공정(적층 반전 전사 공정)을 갖는 상술한 전자 부품의 제조 방법을 제공한다.

넷째로, 상기한 제2 기능성 재료 잉크막층이 2층 이상으로 중첩하여 칠해진 것인 상술한 전자 부품의 제조 방법을 제공한다.

다섯째로, 상기한 공정 2 후에, 제2 기능성 재료 잉크막층의 일부, 또는 제2 기능성 재료 잉크막층 및 제1 기능성 재료 잉크 패턴층의 일부를, 볼록판 오프셋법에 의해 재패턴화(제거)하는 공정(제거 공정)을 갖는 상술한 전자 부품의 제조 방법을 제공한다.

여섯째로, 상기한 제거 공정 후에, 제3 기능성 재료 잉크막층을 형성하는 공정(공정 3)을 갖는 상술한 전자 부품의 제조 방법을 제공한다.

일곱째로, 전자 부품을 구성하는 기능성 적층체의 적어도 한층이 상기한 어느 하나의 방법에 의해서 제조된 전자 부품을 제공한다.

여덟째로, 상술한 전자 부품을 형성하는 층의 재료의 적어도 하나가 유기 반도체인 유기 트랜지스터 소자를 제공한다.

본 발명에 의해, 기능성 재료 잉크 패턴층의 적층 인쇄 공정 수의 감소, 기능성 재료 잉크 패턴층간의 고정밀도인 얼라인먼트의 실현, 및 실질적으로 단차를 형성하지 않고서 적층 구조를 형성할 수 있는 점에서 각 기능성층 재료 패턴층의 결손, 결함을 해소할 수 있다. 본 발명에 의해 생산성이 높고 고성능인 전자 부품의 제공이 가능하게 된다.

[도 1] (a) 볼록판 오프셋법에 의한 2층 동시 패터닝, 반전 전사 (b) 볼록판 오프셋법에 의한 3층 동시 패터닝, 반전 전사
[도 2] (a) 1층 피복 (b) 패턴의 관통 (c) 다층 피복 (d) 제거 공정 (e) 제거 후의 다층 피복
[도 3] (3-1) 패턴 제거(전극 형성) (3-2) 반도체 베타 도포 (3-3) 패턴 제거 (3-4) 게이트 절연막 베타 도포 (3-5) 반전 전사
[도 4] (4a-1) 게이트 전극 형성 (4a-2) 절연막 베타 도포 (4a-3) 피인쇄체로의 반전 전사 (4b-1) 소스/드레인 전극 형성 (4b-2) 절연막 베타 도포 (4a-4) 「4a-3」 위에 「4b-2」를 반전 전사 (4a-5) 반도체층의 반전 전사
[도 5] (5a) 도전 패턴(비아) 형성 (5b) 보호막 베타 도포 (5c) 「4a-5」 위에 「5b」를 반전 전사

이하, 최량의 형태에 기초하여, 도면을 참조하여 본 발명을 설명한다. 또한 도는 본 발명의 전자 부품의 제조 방법에서 이용하는 인쇄 방법의 설명도이다. 도는 본 발명의 인쇄 공정도를 모식적으로 나타내는 도면으로서, 치수의 비례 관계 등은 특별히 실태를 반영시킨 것은 아니다.

본 발명의 전자 부품의 제조 방법은 종래의 전사판이 되는 블랭킷 상에 볼록판 오프셋법에서 1종의 잉크로 1종의 패턴을 형성하고 피인쇄체 상에 반전 전사함으로써 상기 인쇄 패턴을 형성하는 반전 인쇄법과 다르다. 본 발명의 전자 부품의 제조 방법은 전사판의 이형성면 상에 2종 이상의 기능성 재료 잉크로 복합 패턴층을 미리 형성한 후 이것을 피인쇄체 상에 반전 전사함으로써 전자 부품을 형성하는 것을 특징으로 한다.

여기서 말하는 복합 잉크 패턴층이란, 적어도 2종의 잉크로 이루어지는 잉크 패턴 적층체이다. 1층 이상의 패턴화된 잉크의 층과 1층 이상의 잉크의 베타막의 층으로 이루어져 있을 수도 있다. 적어도 2종의 기능성 재료 잉크를 상기 층에 포함하는 복합 잉크 패턴을 말한다. 잉크 베타막은 잉크 패턴을 완전히 덮고 있을 수도 있고, 상기 잉크 패턴층의 두께 이하에서, 상기 패턴 사이를 매립하는 형태일 수도 있다.

이에 따라, 종래의 반전 인쇄법과 비교하여, 대폭적인 공정 수의 감소, 기능성 패턴층간의 고정밀도인 얼라인먼트를 실현할 수 있다. 또한 전사판 상에 미리 기능성 재료 잉크 패턴층과 기능성 재료 잉크막층을 형성한 후에 피인쇄체에 반전 전사함으로써, 패턴에 의한 단차가 없는 평활한 인쇄면을 얻을 수 있다. 실질적으로 단차를 형성하지 않고서 적층 구조를 형성할 수 있는 점에서 각 기능성층 패턴층의 결손, 결함을 해소할 수 있다.

본 발명은 기능성 재료 잉크의 패턴을 전사판 상에 형성하는 방법으로서 볼록판 오프셋법을 이용하는 것을 특징으로 한다. 본 발명의 볼록판 오프셋법이란, 전사판의 이형성 표면 상에 잉크를 도포하여 잉크 도포면을 형성하고, 이 잉크 도포면에 제거판이 되는 볼록판을 압압하여 상기 볼록판에 접촉하는 잉크를 전사판으로부터 제거하는 방법을 말한다.

전사판의 이형성 표면으로의 잉크의 도포 방법에 제한은 없고, 예를 들면 잉크젯트법, 스크린 인쇄법, 스핀 코팅법, 바 코팅법, 슬릿 코팅법, 침지 코팅법, 스프레이 코팅법 등이 이용된다.

본 발명에 이용하는 기능성 재료 잉크란, 적용하는 인쇄 방식에 알맞은 인쇄 특성을 갖고, 가열, 광, 전자선, 건조 등에 의해 전자 부품에 필요로 되는 기능성 재료를 형성하는 것을 말한다. 본 발명에 적용하는 잉크는 기능성 재료를 형성하는 재료를 적당한 용제에 용해 또는 분산한 것이 바람직하다. 용제의 종류에 제한은 없고 상기 기능성 재료의 용해 또는 분산에 알맞은 용제를 적절하게 선택할 수 있다. 예를 들면, 물, 탄화수소계, 알코올계, 케톤계, 에테르계, 에스테르계 등의 각종 유기 용제를 사용할 수 있다.

상기 잉크에는 상기 기능성 재료 이외에, 필요에 따라서 수지 등의 결합제 성분, 산화 방지제, 피막 형성 촉진을 위한 각종 촉매, 각종 계면 에너지 조정제, 레벨링제, 이형 촉진제 등을 첨가할 수 있다.

본 발명에 이용하는 기능성 재료 잉크는, 예를 들면 도전성 잉크, 절연성 잉크, 반도체 잉크, 보호막층용 잉크 등으로부터, 전자 부품의 기능성층을 형성하기 위해서 필요로 되는 잉크를 적절하게 선택할 수 있다. 또한, 본 발명에 의해, 피인쇄체 상에 인쇄 형성된 기능성 복합 잉크 패턴층으로부터, 전자 부품의 구성하는 기능성 재료층으로의 변환 방법에 특별히 제한은 없고, 각각에 최적인 방법을 선택할 수 있다. 예를 들면, 상온에 의한 잉크 용제 성분의 제거 건조, 및 가열 처리, 자외선 등의 광, 전자선 등의 에너지를 가함으로써 기능성 재료 잉크로부터 기능성 재료를 형성할 수 있다.

본 발명에 적용하는 이형성 표면을 갖는 전사판의 형상, 형태에 제한은 없고, 필름상, 평판상, 롤상 등, 인쇄 방식에 최적인 형상, 형태를 선택할 수 있다. 또한, 전사판의 이형성면에는 잉크를 균일하게 도포할 수 있고, 제거판이 되는 볼록판에 의해 용이하게 잉크를 이형할 수 있는 성질을 갖는, 표면 에너지가 작은 재질 또는 이형제 등으로 표면 처리된 재질을 적용할 수 있다. 예를 들면 불소 수지, 실리콘 수지, 폴리올레핀 수지의 유기 화합물, 세라믹층, 금속 산화물층을 도금, 증착한 무기 표면을 적용할 수 있다. 그 중에서도, 불소 수지, 실리콘 수지는 이형성이 우수하고 유연성이 우수하여 이형성 표면으로서 바람직하게 적용할 수 있다. 또한, 이형성 표면은 균일한 평면일 수도 있고, 필요에 따라서 볼록판, 오목판의 패턴화가 이루어져 있을 수도 있다.

도 1은 본 발명의 전사판의 이형성면 상에 2종 이상의 기능성 재료 잉크를 적층하고, 상기 적층 잉크의 비획선 부분을, 볼록판 오프셋법을 이용하여 동시에 제거하여 복층 패턴을 형성한 후, 상기 복층 패턴을 피인쇄체 상에 동시에 반전 전사하는 방법을 개략적으로 나타낸 모식도이다.

도 1의 모델도에 의해 본 발명을 설명한다. 도 1(a)는 2종의 기능성 재료 잉크를 이용한 예이다. 우선 기능성 재료 잉크 A(4)를 전사판 (1)의 이형성면에 베타로 균일하게 도포한다. 이어서 기능성 재료 잉크 B(5)를 잉크 A(4) 위에 균일하게 베타로 도포한다. 이 때 잉크 A(4)와 B(5)는 서로 혼합하지 않는 것이 바람직하다. 이것은 양 기능성 재료 잉크의 용제 조성 및 바탕이 되는 잉크 A(4)의 예비 건조 등의 공정 검토로 실현할 수 있다. 이어서 제거판이 되는 볼록판 (2)를 압압하여 잉크 A(4) 및 잉크 B(5)의 패터닝을 동시에 행한다. 이어서 피인쇄체 (3)에 전사판으로부터 상기 2중 패턴을 반전 전사한다. 이에 따라 잉크 A(4)와 잉크 B(5)가 정확하게 중첩된 패턴을 형성할 수 있다. 도 1(b)는 기능성 재료 잉크를 3층으로 중첩하여, 동시에 패터닝하는 예이다. 3층(잉크 C, D, E)과도 다른 기능성 재료 잉크일 수도 있고, 1층째와 3층째를 동일 잉크로 할 수도 있다.

기능성 재료 잉크의 적층의 예로서, 도전 잉크의 적층 패턴의 형성에 대해서 설명한다. 우선, PEDOT/PSS 또는 폴리아닐린 등의 도전성 고분자로 이루어지는 도전성 잉크를 전사판 상에 균일 도포하고, 이어서 용제에 나노은 입자를 균일 분산한 도전성 잉크를 균일 베타로 중첩하여, 재료가 다른 2종의 잉크층을 형성한다. 이어서 볼록판 오프셋법에 의해 상기 잉크층의 비획선부를 동시에 제거하여, 전사판의 박리면 상 잔존 잉크 패턴을 피인쇄체 상에 반전 전사한다. 이에 따라 나노은 패턴 상에 도전성 고분자가 정확하게 적층된 패턴이 얻어진다. 또한 3층의 잉크 패턴을 동시에 형성하는 예로서, 예를 들면 1층째의 잉크층을 절연 잉크로 형성하고, 2층째를 도전 잉크로 형성하고, 3층째를 절연 잉크로 형성함으로써, 절연막 사이에 끼워진 도전성 패턴을 형성할 수 있다.

본 발명은 또한, 전사판의 이형성면에 미리 기능성 재료 잉크 패턴과 기능성 재료 잉크층을 형성한 후에 피인쇄체 상에 반전 전사하는 방법을 제공한다.

도 2의 모델도에 의해 본 발명을 설명한다. 도 2(a)에 나타낸 바와 같이 반전 전사판 (1) 상에 균일하게 도포한 제1 층이 되는 잉크면에, 제거판이 되는 볼록판 (2)를 압압하고, 상기 볼록판에 접촉하는 부분의 잉크를 전사판 상으로부터 제거함으로써, 필요로 되는 제1 기능성 잉크 패턴층 (9)를 전사판 (1) 상에 형성한다(볼록판 오프셋법)(공정 1). 이 때, 제1 잉크 패턴층은 1층일 수도 있고, 다층일 수도 있다. 이어서, 전사판 (1) 상에 형성된 패턴 상에, 제2 잉크층으로서, 다른 재료로 이루어지는 제2 기능성 재료 잉크막층 (10)을 도포 형성하고(공정 2), 이어서 피인쇄체 (3) 상에 제1 층 및 제2 층을 동시에 반전 전사하는 공정(공정 3: 반전 전사)을 거쳐서 전자 부품을 제조한다. 잉크막층 (10)은 패턴화된 제1 층을 완전히 덮을 수도 있고, 상기 패턴 사이에 매립된 상태일 수도 있다.

본 방법을 이용함으로써, 전사판 상에 형성된 잉크 패턴층 (9)가 잉크막층 (10)에서 형성되는 층에 매립된 표면 형상을 용이하게 얻을 수 있고, 실질적으로 단차가 없는 인쇄면이 얻어진다. 이것은 종래의 미리 패턴을 기재 상에 형성한 위에 새로운 잉크층을 반전 전사 인쇄하는 방법과 비교하여, 제2 잉크막층을 형성하는 잉크를 충분히 높은 레벨링성을 유지한 상태에서 잉크 패턴 (9) 상에 도포할 수 있음으로써 반전 전사에 의해 기재면과 접촉하는 표면의 평면성이 얻어지는 것, 및 패턴의 단차 형상에 의해 생기는 잉크층의 잔류 응력이 경감되기 때문이라고 추정된다. 물론 이것은 본 발명을 하등 제한할 만한 것은 아니다.

제1 패턴화된 층은 제2 층을 형성하는 잉크에 완전히 덮인 상태일 수도 있고, 또한 필요에 따라서, 제2 층을 관통한 상태일 수도 있다(도 2(b)). 이러한 형태는 공정 1에서 형성하는 패턴의 두께나 공정 2에서 형성하는 제2 층의 두께를 조정함으로써 용이하게 실현할 수 있다.

또한, 패턴화된 제1 잉크층 상의 제2 잉크막층은 1층일 수도 있고, 또한 필요에 따라서, 다른 잉크에 의한 다층 구조를 갖고 있을 수도 있다(도 2(c)).

본 발명을 예를 들면, MIS형 유기 트랜지스터의 제조에 적용함으로써, 게이트 전극, 소스/드레인 전극 및 각 배선 패턴이 절연막에 매립된 단차가 없는 면을 용이하게 제조할 수 있다. 또한, 유기 반도체의 보호막의 형성에 응용함으로써, 보호막을 관통하는 도전성의 비아를 일체로서 갖는 보호막의 형성을 가능하게 한다.

본 발명은 또한, 도 2(d)에 모델도에서 나타낸 바와 같이, 제1 층 상에 제2 층을 형성하는 공정(공정 2)이, 상기한 제1 잉크 패턴층 상에 제2 잉크막층을 형성하는 공정(공정 2-1), 볼록판 오프셋법에 의해서 제2 잉크막층을 제2 제거판 (2a)에서 패턴화하는 공정(공정 2-2)을 갖는 것을 특징으로 하는 전자 부품의 제조 방법을 제공한다. 제2 제거판 (2a)에 의한 제2 잉크막층 형성 후의 패턴화는 제2 잉크막층 부분만일 수도 있고, 이미 패턴화된 제1잉크 패턴층의 일부를 동시에 제거하여 재패턴화할 수도 있다.

본 발명에 따르면, 동일한 전사판 상에 다른 기능을 발휘하는 복합 패턴을 형성한 후, 피인쇄체 상에 반전 전사함으로써, 복잡한 구조의 전자 부품을 용이하게 형성할 수 있다. 본 발명에 따르면, 종래의 인쇄법으로서는 매우 곤란하던 제1 층에 형성된 패턴 사이나, 패턴에 따라서 새로운 패턴을 매우 높은 위치 정밀도로 형성할 수 있다.

본 발명은 우선, 볼록판 오프셋법에 의해 전사판 상에 제1 잉크 패턴층을 형성하고, 이어서 상기 패턴 상에 제2 잉크막층 (10)이 되는 잉크를 도포한다. 이 때, 제2 잉크막층은 패턴화된 제1 층을 완전히 피복하도록 두꺼울 수도 있고, 상기 패턴 사이를 매립하도록 상기 패턴의 두께와 동일하거나, 또는 보다 얇아지도록 도포할 수도 있다. 이 때, 예를 들면 제1 잉크가 제2 잉크에 대하여 발액성을 나타내도록 조정함으로써, 상기 패턴 상에 제2 잉크층을 형성하지 않도록 할 수도 있다. 본 발명은 이어서, 제1 제거판 (2)와 형상이 다른 제2 제거판 (2a)를 이용하여, 볼록판 오프셋법에 의해, 이미 전사판 상에 형성된 제1 잉크 패턴층과 제2 잉크막층으로부터, 동시에 새로운 패턴을 형성한다. 제2 제거판 (2a)에 의한 패턴 형성은 제1 잉크 패턴층을 그대로 하여, 제2 잉크막층의 일부를 제거할 수도 있고, 제2 잉크막층의 패턴 형성과 제1 잉크 패턴층의 패턴 형상의 일부 변경을 동시에 행할 수도 있다. 제2 잉크막층을 재료가 다른 2층 이상의 층으로 함으로써 3종 이상의 재료로 이루어지는 복합 패턴을 형성할 수도 있다.

본 발명을, 예를 들면 MIS형 유기 트랜지스터 소자의 제조 방법으로서 적용하면, 유기 반도체층을 소스 전극과 드레인 전극 사이만 형성한 소스 전극과 드레인 전극의 측벽만이 유기 반도체와 접촉하는 이른바 사이드 컨택트형의 유기 트랜지스터 소자 구조를 용이하게 형성할 수 있다.

본 발명은 또한, 도 2(e)에 모델도에서 나타낸 바와 같이 제1 기능성 재료 잉크 패턴층을 형성하는 공정(공정 1)이 전사판 상에 제1 기능성 재료 잉크 패턴층을 볼록판 오프셋법에 의해서 형성하는 공정(공정 1-1), 제1 기능성 재료 잉크 패턴층 (9) 상에 제2 기능성 재료 잉크막층 (10)을 형성하는 공정(공정 1-2), 볼록판 오프셋법에 의해서 제2 잉크막층을 패턴화하는 공정(공정 1-3)을 갖는 청구항 1에 기재된 전자 부품의 제조 방법을 제공한다. 동일한 전사판 상에 2종 이상의 다른 재료에 의해 형성된 패턴의 형성 방법은 상기 방법과 동일한 방법으로 실현할 수 있다. 이어서, 전사판 상의 2종 이상의 다른 재료로부터 형성된 상기 복합 패턴 상에 추가로 제3 기능성 재료 잉크막층 (12)를 도포 형성한 후에 피인쇄체(기판) 상에 반전 전사하여 전자 부품을 형성하는 방법을 제공한다. 잉크의 도포는 상기 패턴을 완전히 덮을 수도 있고, 패턴의 두께와 동등하거나 또는 얇을 수도 있다.

본 발명에 이용하는 기능성 재료 잉크는, 예를 들면 도전성 잉크, 절연성 잉크, 반도체 잉크, 보호막 형성용 잉크 등으로부터, 제조하는 전자 부품의 요구 특성에 따라서 적절하게 선택할 수 있다. 본 발명에 의해 피인쇄체 상에 인쇄 형성된 기능성 재료 잉크 패턴층, 잉크막층으로부터 전자 부품이 구성하는 기능성 재료층으로의 변환은, 예를 들면 상온 건조, 가열 처리, 및 자외선, 전자선의 조사 등의 처리 등, 잉크 특성이나 전자 부품에 있어서 각각에 최적인 방법으로 실시할 수 있다.

본 발명은 또한, 전자 부품을 형성하는 기능성층의 재료의 적어도 하나가 유기 반도체인 유기 트랜지스터 소자를 제공한다. 본 발명에서 유기 반도체층을 형성하는 방법에 특별히 제한은 없고, 사용하는 유기 반도체나, 바탕이 되는 기능성 재료층이나, 기재에 알맞은 방법을 적절하게 선택할 수 있다. 예를 들면, 진공 증착법, 화학 기상 성장법, 이온 플레이팅법 등의 드라이 프로세스나, 스핀 코팅법, 침지 코팅, 디스펜서 코팅, 슬릿 코팅, 캐스팅법, 볼록판 반전 전사 인쇄, 스크린 인쇄, 그라비아 인쇄, 그라비아 오프셋 인쇄, 마이크로 컨택트법, 볼록판 오프셋 인쇄 등의 웨트 공정을 적용할 수 있다. 이 중 볼록판 오프셋 인쇄법은 막 두께 제어가 용이한 점, 인쇄 위치 정밀도가 우수한 점, 미세 패턴을 용이하게 형성할 수 있는 점에서 가장 바람직한 층 형성법이다.

또한 본 발명에서 유기 반도체층을 형성하는 유기 반도체 재료에 제한은 없고, 예를 들면 저분자 유기 반도체로서, 프탈로시아닌 유도체, 폴리필린 유도체, 나프탈렌테트라카르복실산디이미드 유도체, 풀러렌 유도체, 펜타센, 펜타센트리이소프로필실릴(TIPS)펜타센, 불소화 펜타센, 불소화 테트라센, 페릴렌, 테트라센, 피렌, 페난트렌, 코로넨 등의 다환 방향족 화합물 및 그의 유도체, 올리고티오펜 및 그의 유도체, 티아졸 유도체, 풀러렌 유도체, 기타 티오펜, 페닐렌, 비닐렌 등을 조합한 각종 저분자 반도체 및 가열 등에 의해 유기 반도체가 되는 유기 반도체 전구체를 적용할 수 있다. 또한, 고분자 화합물로서, 폴리티오펜, 폴리(3-헥실티오펜), PQT-12 등의 폴리티오펜계 고분자, B10TTT, PB12TTT, PB14TTT 등의 티오펜-티에노티오펜 공중합체, F8T2 등의 플루오렌계 고분자, 그 밖의 파라페닐렌비닐렌 등의 페닐렌비닐렌계 고분자, 폴리트리아릴아민 등의 아릴아민계 고분자, TIPS 펜타센, 각종 펜타센 전구체 등의 가용성 아센계 화합물의 1종 이상 및 이들 공중합체를 바람직하게 사용할 수 있다.

이들 유기 반도체 중, 잉크화가 용이하고, 기능성층 및 패터닝 형성이 웨트 공정에서 가능해져, 볼록판 오프셋법에 의한 패터닝이 가능해지는 용제 가용성인 것을 바람직하게 사용할 수 있다. 이들 용제 가용성 유기 반도체로서, 폴리(3-헥실티오펜), PQT-12 등의 폴리티오펜계 고분자, PB10TTT, PB12TTT, PB14TTT 등의 티오펜-티에노티오펜 공중합체, F8T2 등의 플루오렌계 고분자, 페닐렌비닐렌계 고분자, 트리아릴아민계 고분자, TIPS 펜타센을 바람직하게 사용할 수 있다.

이들 유기 반도체 잉크에 적용 가능한 용제는 상온 또는 다소의 가열로 상기 유기 반도체를 용해할 수 있고, 알맞은 휘발성을 갖고, 용제 휘발 후에 유기 반도체 박막을 형성할 수 있을 수 있고, 예를 들면 톨루엔, 크실렌, 클로로포름, 아니솔, 염화메틸렌, 테트라히드로푸란, 시클로헥사논, 메시틸렌, 디클로르벤젠이나 트리클로로벤젠 등의 클로르벤젠계 용제, 및 이들 용매를 함유하는 혼합 용매를 바람직하게 사용할 수 있다.

또한, 이들 용액에 잉크 특성의 향상을 목적으로서, 실리콘계, 불소계의 계면활성제 등의 표면 에너지 조성제를 첨가할 수도 있다. 특히 결정성 반도체 용액으로의 불소계 계면활성제는 잉크 특성의 향상 효과뿐만 아니라, 잉크의 건조에 의해 형성한 반도체막의 특성, 예를 들면 전계 효과 이동도 등의 향상을 기대할 수 있는 점에서 바람직하게 사용할 수 있다.

본 발명에 적용할 수 있는 도전체를 형성하는 도전 잉크로서는, 예를 들면 적당한 용제 중에, 금, 은, 구리, 니켈, 아연, 알루미늄, 칼슘, 마그네슘, 철, 백금, 팔라듐, 주석, 크롬, 납 등의 금속 입자 및 은/팔라듐 등의 이들 금속의 합금, 산화은, 유기 은, 유기 금 등의 비교적 저온에서 열 분화하여 도전성 금속을 제공하는 열 분해성 금속 화합물, 산화아연(ZnO), 산화인듐주석(ITO) 등의 도전성 금속 산화물 입자를 도전성 성분으로서 포함하고 있을 수도 있고, 폴리에틸렌디옥시티오펜/폴리스티렌술폰산(PEDOT/PSS), 폴리아닐린 등의 도전성 고분자를 포함하고 있을 수도 있다. 특히 나노은 입자를 용제에 분산하여, 저분자 실리콘 등의 이형제, 불소 계면활성제 등의 계면 에너지 조성제를 혼합한 잉크는 볼록판 오프셋법에 알맞고, 우수한 패터닝성 및 저온 소성으로 높은 도전성을 나타내는 점에서 바람직하게 사용할 수 있다.

본 발명에 적용할 수 있는 절연체를 형성하는 절연 잉크는 절연성을 나타내는 재료를 포함하고 있을 수 있고, 예를 들면 에폭시 수지, 폴리이미드 수지, 폴리비닐피롤리돈계 수지, 폴리비닐알코올계 수지, 아크릴니트릴계 수지, 메타크릴 수지, 폴리아미드 수지, 폴리비닐페놀계 수지, 페놀 수지, 폴리아미드이미드 수지, 불소 수지, 멜라민 수지, 우레탄 수지, 폴리에스테르 수지, 알키드 수지 등을 적용할 수 있다. 또한, 이들 단독 또는 2종 이상을 병용할 수도 있고, 필요에 따라서 알루미나 미립자, 실리카 미립자, 탄탈옥시드 미립자 등의 고비유전율 입자나 중공 실리카 미립자 등의 저비유전율 입자 등의 체질 성분을 첨가할 수도 있다. 절연 잉크에 적용할 수 있는 용제에 제한은 없고, 예를 들면 물, 탄화수소계, 알코올계, 케톤계, 에테르계, 에스테르계, 글리콜에테르계 등의 각종 유기 용제를 사용할 수 있다. 또한 필요에 따라서, 실리콘계 및 불소계의 계면 에너지 조성제를 첨가할 수 있다.

본 발명에 적용할 수 있는 보호막을 형성하는 보호막 잉크는 가열, 광, 전자선, 건조 등에 의해 광, 산소, 물, 이온 등의 배리어성이 우수한 막을 형성하는 재료를 포함하고 있을 수 있다. 예를 들면, 폴리아크릴로니트릴계 수지, 폴리비닐알코올계 수지, 나일론계 수지, 메타크릴계 수지, 폴리염화비닐리덴계 수지, 불소계 수지, 에폭시 수지 등의 유기 막을 형성하는 수지나, 가수분해 및 필요에 따라서 가열 처리에 의해 무기 피막을 형성하는 실란 화합물, 실라잔 화합물, 마그네슘 알콕시드 화합물, 알루미늄 알콕시드 화합물, 탄탈 알콕시드 화합물을 사용할 수 있다. 잉크 용제에 제한은 없고, 적용하는 재료를 용해 또는 안정 분산할 수 있는 것이면 특별히 제한 없다. 예를 들면, 물, 탄화수소계, 알코올계, 케톤계, 에테르계, 에스테르계 등의 각종 유기 용제를 사용할 수 있다.

<실시예>

이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.

(실시예1) BGSC 유기 트랜지스터 소자의 형성

도 3에 나타낸 바와 같이, 전사판 (1) 상에 소스/드레인 전극 패턴 9s/9d를 제조하였다(도 3의 3-1). 또한, 전극 패턴 형성에는 불소계 계면활성제를 첨가한 도전성 잉크를 이용하였다. 이어서 상기 패턴을 형성한 전사판 (1) 상에 P3HT를 주성분으로 하는 반도체 잉크를, 용제 증발 후의 막 두께가 최대라도 이 전극의 두께 이하가 되도록 모세관 코터를 이용하여 균일하게 도포하여 P3HT의 잉크막층 (13)을 형성하였다(도 3의 3-2). 이 때, 전극 패턴 상에 유기 반도체 잉크의 도포는 인정되지 않았다.

이어서, 소스/드레인 사이의 형상이 상기 패턴을 형성한 볼록판 패턴과 역이 된 것 이외에 전극 패턴 형성용의 볼록판과 동일한 패턴을 이용하여, 전사판 (1) 상에 형성한 소스/드레인 패턴과 상기 볼록판의 상기 패턴의 상당 위치를 맞추고, 볼록판 오프셋법도 이용하여, 소스/드레인 전극 패턴은 그대로 소스/드레인 사이에 잔존하는 유기 반도체 잉크 패턴 이외의 모든 유기 반도체 잉크를 전사판 (1) 상으로부터 제거하였다(도 3의 3-3). 이어서 전사판 (1) 상에 형성한 소스/드레인 전극, 유기 반도체층을 전부 커버하도록, 게이트 절연막 잉크를 모세관 코터로 균일하게 도포하여, 절연 잉크막층 (10i)를 형성하였다(도 3의 3-4).

이어서, 절연막에 매립된 게이트 전극 패턴 상에, 게이트 전극이 절연막을 통해 소스/드레인 간극에 배치되고, 유기 반도체층면 아래에 배치되도록 위치 정렬을 행하고 반전 전사하여 적층 구조를 형성하였다(도 3의 3-5). 이어서 상기 적층체를 글로 박스 중에서, 핫 플레이트 상에서 150 ℃, 40분의 열 처리를 행하여, 바텀 게이트 사이드 컨택트(BGSC) 구조를 갖는 MIS형의 유기 반도체 트랜지스터 소자 구조 형성하였다.

(실시예 2) BGBC형 유기 트랜지스터 소자의 제조 방법

BGBC형의 MIS형 유기 트랜지스터 소자의 제조 방법을 도 4에 나타내었다.

(1) 게이트 전극의 제조:

실리콘 수지로 이루어지는 평활한 이형면을 갖는 전사판 (1) 전체면에 나노은을 분산시킨 볼록판 오프셋 인쇄용 도전 잉크를 모세관 코터에 의해 균일하게 도포하였다. 이어서 유리제 볼록판(도면 생략)을 잉크면에 압박하여 여분의 잉크를 제거하여 게이트 전극 패턴 (9g)를 전사판 (1) 상에 형성하였다. 이어서 에폭시 수지와 폴리비닐페놀계 수지를 주성분으로 하는 절연 잉크를 전사판 (1) 상의 게이트 패턴 (9g) 상에 모세관 코터를 이용하여 균일하게 도포하고, 절연 잉크막층 (10i)를 형성하였다. 약 1분간 방치 후, 반건조 상태가 된 절연막용 잉크와 게이트 전극 패턴을, 폴리카보네이트를 주체로 하는 플라스틱 필름(피인쇄체 (3)) 상에 반전 전사하여, 절연막 잉크에 게이트 전극이 매립된 표면을 형성하였다(4a-3).

(2) 소스/드레인 전극의 형성

이어서 매립 게이트 패턴의 형성과 동일하게, 나노은을 분산시킨 도전 잉크를 이용하여, 소스 전극 (9s)와 드레인 전극 (9d)를 전사판 (1A) 상에 형성하고, 절연막 잉크를 이 전극 상에 도포하였다. 이어서, 게이트 전극이 절연막을 통해 소스/드레인 간극에 배치하도록 얼라인먼트를 행하고, 게이트 전극이 매립되어 절연막(도 4a-3) 상에 반전 전사하였다(도 4a-4). 도전성 패턴 및 절연막으로 형성된 적층체를 핫 플레이트 상에서 150 ℃ 약, 약 40분 가열 처리를 행하여, 나노은 잉크의 소결에 의한 도전 패턴 형성 및 절연막 잉크의 수지 성분을 가교시켜 절연막을 형성하였다.

(3) 반도체층의 형성

이어서, 폴리(3-헥실티오펜)(P3HT)을 크실렌에 용해시켜, 불소계 계면활성제를 첨가한 반도체 잉크를 이용하고, 실리콘 수지로 이루어지는 이형성면을 갖는 전사판을 이용하여 볼록판 오프셋법에 의해 패터닝하고(공정도 생략), 먼저 소성하여 형성한 소스/드레인 전극 상에 상기 패턴 (13)을 반전 전사하였다. 이에 따라, 바텀 컨택트형의 MIS형 유기 트랜지스터 소자를 형성하였다(도 4a-5).

(실시예 3) BGBC+보호막(비아 부착)+화소 전극

도 5a에 나타낸 바와 같이 실리콘 수지로 이루어지는 평활한 이형성면을 갖는 전사판 (1) 상에, 볼록판 오프셋법에 의해, 불소계 계면활성제로 이루어지는 발액 성분을 첨가한 나노은 잉크를 이용하여 비아가 되는 도전 패턴 (14)를 형성하였다. 에폭시계 수지를 주성분으로 하는 보호막 형성용 잉크의 도포막 두께를, 적어도 상기 도전 패턴 두께 이하가 되도록 조절하고, 먼저 형성한 나노은 잉크의 패턴 상에 균일하게 도포하여, 보호막 잉크막층 (15)를 형성하였다. 이 때 패턴 상에는 잉크의 부착은 인정되지 않았다. 보호막 형성용 잉크막층과 도전 패턴층을 동시에, 실시예 1에서 형성한 유기 트랜지스터의 드레인 전극상 (9d)에 도전 패턴 (14)가 접촉하도록 반전 전사하고, 이어서 140 ℃에서 약 30분 소성하였다.

이어서, PEDOT/PSS를 주성분으로 하는 도전 잉크를 이용하여, 볼록판 오프셋법에 의해 실리콘 수지로 이루어지는 평활한 이형성면을 갖는 전사판 (1) 상에 형성한 화소 전극이 되는 패턴을, 먼저 형성한 비아와 일부 중첩되도록 보호막 상에 반전 전사하고, 이어서 오븐 중에서 100 ℃, 30분의 열 처리를 행하였다. 이에 따라 보호막 및 비아로 드레인 전극 (9g)와 도통한 화소 전극 (15)를 갖는 유기 TFT 소자 구조를 제조하였다(5c).

본 발명은 중첩 인쇄 공정 수의 감소, 정밀한 중첩 패턴의 형성, 및 각 층의 단차의 문제를 해소하여, 생산성의 향상, 치수 제도의 향상, 결함 해소를 가능하게 하는 등의 특징에 의해, 배선 기판, RFID, TFT, CMOS, 메모리, 유기 EL 소자, 각종 컨덴서, 인덕터, 저항, 태양 전지 등의 전자 부품의 제조에 이용할 수 있다.

1. 전사판
1A. 전사판
2. 볼록판 제거판
2a. 제2의 볼록판 제거판
3. 피인쇄체(기재)
4. 잉크막층 A
5. 잉크막층 B
6. 잉크막층 C
7. 잉크막층 D
8. 잉크막층 E
9. 볼록판 오프셋법에 의해서 패턴화된 제1 잉크층
9G. 게이트 전극
9S. 소스 전극
9D. 드레인 전극
10. 제2 기능성 재료 잉크막층
10I. 절연막 잉크층
11. 2층째의 제2 잉크막층
12. 제3 기능성 재료 잉크막층
13. 유기 반도체 잉크막
14. 비아가 되는 도전 패턴
15. 보호막 잉크막층
16. 화소 전극

Claims (8)

1. 볼록판 오프셋법을 이용하여 전사판의 이형성면 상에, 복합 잉크 패턴층을 형성한 후, 상기 복합 잉크 패턴층을 동시에 피인쇄체 상에 반전 전사하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
2. 제1항에 있어서, 전사판의 이형성면 상에 2종 이상의 기능성 재료 잉크를 적층하고, 상기 적층 잉크의 비획선 부분을, 볼록판 오프셋법을 이용하여 동시에 제거하여 복층 패턴을 형성한 후, 상기 복층 패턴을 피인쇄체 상에 반전 전사하는 전자 부품의 제조 방법.
3. 제1항에 있어서, (1) 전사판의 이형성면 상에, 볼록판 오프셋법에 의해 1종 이상의 기능성 재료 잉크로 패턴화된 제1 기능성 재료 잉크 패턴층을 형성하는 공정(공정 1),
   (2) 제1 패턴화된 층에, 제2 기능성 재료 잉크막층을 중첩하여 도포하는 공정(공정 2),
   (3) 제1 기능성 재료 잉크 패턴층과 제2 기능성 재료 잉크막층을 동시에 피인쇄체 상에 반전 전사하는 공정(적층 반전 전사 공정)을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
4. 제3항에 있어서, 상기한 제2 기능성 재료 잉크막층이 2층 이상으로 중첩하여 도포된 전자 부품의 제조 방법.
5. 제3항 또는 제4항에 있어서, 상기한 공정 2 후에, 제2 기능성 재료 잉크막층의 일부, 또는 제2 기능성 재료 잉크막층 및 제1 잉크 패턴층의 일부를, 볼록판 오프셋법에 의해 제거하는 공정(제거 공정)을 갖는 전자 부품의 제조 방법.
6. 제5항에 있어서, 상기한 제거 공정 후에, 제3 기능성 재료 잉크막층을 형성하는 공정(공정 3)을 갖는 전자 부품의 제조 방법.
7. 전자 부품을 구성하는 기능성 적층체의 적어도 1층이 제1항 내지 제6항 중 어느 한 항에 기재된 방법에 의해서 제조된 전자 부품.
8. 제7항에 기재된 전자 부품을 형성하는 층의 재료 중 적어도 하나가 유기 반도체인 유기 트랜지스터 소자.
   
   
   

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