JP2014107505A - 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法 - Google Patents

薄膜デバイスおよびその製造方法、並びに表示装置の製造方法 Download PDF

Info

Publication number
JP2014107505A
JP2014107505A JP2012261431A JP2012261431A JP2014107505A JP 2014107505 A JP2014107505 A JP 2014107505A JP 2012261431 A JP2012261431 A JP 2012261431A JP 2012261431 A JP2012261431 A JP 2012261431A JP 2014107505 A JP2014107505 A JP 2014107505A
Authority
JP
Japan
Prior art keywords
film
substrate
manufacturing
gate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012261431A
Other languages
English (en)
Inventor
Ryuto Akiyama
龍人 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2012261431A priority Critical patent/JP2014107505A/ja
Priority to CN201310532597.XA priority patent/CN103855085A/zh
Priority to US14/086,241 priority patent/US20140145310A1/en
Publication of JP2014107505A publication Critical patent/JP2014107505A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】高い平坦性を有する薄膜デバイスおよびその製造方法、並びに表示装置の製造方法を提供する。
【解決手段】第１基板の表面に所定パターンの機能膜を形成し、前記第１基板の表面と共に前記機能膜を絶縁膜で覆い、前記第１基板から前記絶縁膜および前記機能膜を第２基板に転写する薄膜デバイスの製造方法。
【選択図】図１Ｂ

Description

本技術は、例えば導電膜または半導体膜等の機能膜を有する薄膜デバイスおよびその製造方法、並びに表示装置の製造方法に関する。
薄膜トランジスタ(ＴＦＴ：Thin Film Transistor）は、ゲート電極（ゲート配線）、半導体膜およびソース・ドレイン電極（ソース配線）を有し、高解像度のディスプレイ等、幅広い分野で使用されている。このようなＴＦＴは、スイッチング素子としてアクティブマトリックス型の表示装置に適用されており、ディスプレイの大型化を可能にする。しかしその一方で、大型化に伴い上記ＴＦＴの配線が長くなるため、配線抵抗が高くなることが問題となっている。
また、近年では高密度（高精細）および高開口率の表示装置を実現するため、より細い配線を形成することが望まれており、これによっても配線抵抗が増してしまう。このような配線抵抗の増加は信号遅延を引き起こし、表示品位を低下させる虞がある。これに対し、配線の厚みを大きくして配線抵抗の増加を抑える方法が考えられるが、この方法では、配線の厚みが増す分段差が大きくなるため、より上層の配線で断線不良が発生し易くなる。
そこで、このような配線等の機能膜によって形成される段差をなくすため、絶縁性基板の表面に溝を設けて、この溝に機能膜を埋め込む方法が提案されている（例えば、特許文献１〜５）。
特開平６−１６３５８６号公報 特開平４−３２４９３８号公報 特開平７−３３３６４８号公報 特開２００３−７８１７１号公報 特開２００８−２５１８１４号公報
しかしながら、このような埋め込み型の機能膜では、その形成工程で機能膜にバリ等が発生し、表面の平坦性を損なう虞がある。
本技術はかかる問題点に鑑みてなされたもので、その目的は、高い平坦性を有する薄膜デバイスおよびその製造方法、並びに表示装置の製造方法を提供することにある。
本技術の薄膜デバイスの製造方法は、第１基板の表面に所定パターンの機能膜を形成し、第１基板の表面と共に機能膜を絶縁膜で覆い、第１基板から絶縁膜および機能膜を第２基板に転写するものである。
本技術の表示装置の製造方法は、上記薄膜デバイスの製造方法を用いて表示装置を製造するものである。
本技術の薄膜デバイスの製造方法または表示装置の製造方法では、機能膜と絶縁膜とが第１基板の表面に倣い、転写後に同一平面をなすように形成される。
本技術の薄膜デバイスは、絶縁膜および絶縁膜に埋設されると共に絶縁膜の表面と同一平面をなす機能膜を備え、機能膜の周縁の少なくとも一部に絶縁膜の裏面に向かう突状部を有するものである。
本技術の薄膜デバイスでは、機能膜が絶縁膜の表面と同一平面をなしているので、機能膜の段差に起因した断線等の発生が抑えられる。機能膜は、別の基板（第１基板）上に設けられた後に転写して形成されたものであり、絶縁膜の裏面に向う突状部を有している。
本技術の薄膜デバイスおよびその製造方法、並びに表示装置の製造方法によれば、転写工程を用いるようにしたので、第１基板の表面に倣った埋め込み型の機能膜を形成することができる。よって、機能膜の表面にバリ等が発生するのを防ぎ、高い平坦性を維持することができる。
本技術の一実施の形態に係るＴＦＴの構成を表す平面図である。 図１Ａに示したＴＦＴのＢ−Ｂ線に沿った断面図である。 図１Ｂに示したゲート電極の詳細を表す断面図である。 図２Ａに示したゲート電極の平面図である。 図２Ａに示したゲート電極の他の例を表す断面図である。 図２Ａに示したゲート電極のその他の例を表す断面図である。 図１Ｂに示したＴＦＴの製造工程を表す断面図である。 図５Ａに続く工程を表す断面図である。 図５Ｂに続く工程を表す断面図である。 図５Ｃに続く工程を表す断面図である。 図５Ａに示したゲート電極パターンを印刷法により形成した場合の構成を表す断面図である。 比較例に係るＴＦＴの製造工程を表す断面図である。 図７Ａに続く工程を表す断面図である。 図７Ｂに続く工程を表す断面図である。 図７Ｃに続く工程を表す断面図である。 図７Ｄに続く工程を表す断面図である。 変形例に係るＴＦＴの構成を表す断面図である。 図１Ａ，図８に示したＴＦＴを有する表示装置の全体構成を表す図である。 図９に示した画素駆動回路の一例を表す等価回路図である。 図１０Ａに示した画素駆動回路の他の例を表す図である。 適用例１の外観を表す斜視図である。 図１１Ａに示した電子ブックの他の例を表す斜視図である。 適用例２の外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の表側から見た外観を表す斜視図である。 適用例４の裏側から見た外観を表す斜視図である。 適用例５の外観を表す斜視図である。 適用例６の外観を表す斜視図である。 適用例７の閉じた状態の正面図、左側面図、右側面図および上面図である。 適用例７の開いた状態の正面図および側面図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明
は以下の順序で行う。
１．実施の形態
ＴＦＴ：埋め込み型のゲート電極を形成した例
２．変形例
埋め込み型の半導体膜を形成した例
３．適用例
表示装置
＜実施の形態＞
図１Ａは本技術の一実施の形態に係るＴＦＴ１（薄膜デバイス）の断面構成を表すものであり、図１Ｂは図１ＡのＢ−Ｂ線に沿った断面構成を表している。ＴＦＴ１は、電界効果型のトランジスタであり、例えば液晶，有機ＥＬまたは電気泳動型の表示体等を用いたディスプレイの駆動素子として用いられる。このＴＦＴ１は、所謂ボトムコンタクト・ボトムゲート（逆スタガ）型構造のＴＦＴであり、基板１１（第２基板）上にゲート電極１２、ゲート絶縁膜１３、ソース電極１４Ａ・ドレイン電極１４Ｂおよび半導体膜１５をこの順に有している。半導体膜１５の上層に、例えばパッシベーション膜１６を介して画素電極１７が設けられ、ＴＦＴ１は上述のようにディスプレイの駆動素子として機能する。
基板１１は、例えば厚さ２０ｎｍ〜１ｍｍ程度のガラス基板，石英基板またはプラスチックフィルムなどにより構成されている。プラスチックフィルムとしては、例えばポリエチレンテレフタレート，ポリエチレンナフタレート，ポリエーテルスルホン，ポリエーテルイミド，ポリエーテルエーテルケトン，ポリエーテルケトン，ポリフェニレンスルフィド，ポリアリレート，ポリイミド，ポリカーボネート，セルローストリアセテート，シクロオレフィンポリマー，ポリオレフィン，ポリ塩化ビニル，液晶ポリマー，エポキシ樹脂，フェノール樹脂，ユリア樹脂，メラミン樹脂あるいはシリコン樹脂等を用いることができる。これらの樹脂を混合して用いるようにしてもよい。基板１１をプラスチックフィルムにより構成すると、ＴＦＴ１の可撓性が向上する。
ゲート電極１２は、ＴＦＴ１にゲート電圧を印加し、このゲート電圧により半導体膜１５中のキャリア密度を制御する役割を有するものである。ゲート電極１２は所定の方向（図１Ａ Ｘ方向）に沿って延在するゲート配線１２Ａと電気的に接続され、ゲート配線１２Ａの延在方向と交差する方向（例えば、Ｘ方向と直交するＹ方向）に張り出すように設けられている。これらゲート電極１２およびゲート配線１２Ａは例えば一体化されている。本実施の形態では、このゲート電極１２およびゲート配線１２Ａが絶縁性の埋込膜１２Ｉ（絶縁膜）に埋設されており、ゲート電極１２およびゲート配線１２Ａは埋込膜１２Ｉの表面（ゲート絶縁膜１３との接触面）と同一平面をなしている。即ち、ＴＦＴ１のゲート電極１２およびゲート配線１２Ａは埋め込み構造を有している。これにより、ゲート電極１２およびゲート配線１２Ａの厚みによって生じる段差をなくし、上層の配線（例えばソース・ドレイン電極１４Ａ，１４Ｂおよび後述のソース配線１４Ｃ）の断線を防ぐことができる。詳細は後述するが、ここでは転写工程を用いてこの埋め込み構造を形成するようにしたので、転写用基板（後述の図５Ａ 転写用基板２１）の表面を利用して高い平坦性を得ることができる。なお、ゲート電極１２およびゲート配線１２Ａが埋込膜１２Ｉの表面と同一平面をなす、とは完全に同一平面上にあることに加え、本技術の効果を損なわない程度において略同一平面をなす場合を含むものとする。例えば、製造誤差またはバラツキ等の諸要因に起因する誤差により、上層の配線に影響しない程度の微細な凹凸がある場合も含む。
ゲート電極１２およびゲート配線１２Ａは基板１１上の選択的な領域に設けられ、例えばクロム（Ｃｒ），鉄（Ｆｅ），ニッケル（Ｎｉ），銅（Ｃｕ），亜鉛（Ｚｎ），ゲルマニウム（Ｇｅ），パラジウム（Ｐｄ），白金（Ｐｔ），銀（Ａｇ），インジウム（Ｉｎ），スズ（Ｓｎ），テルル（Ｔｅ），金（Ａｕ），ホウ素（Ｂ），マンガン（Ｍｎ），アルミニウム（Ａｌ），硅素（Ｓｉ），コバルト（Ｃｏ）およびロジウム（Ｒｈ）等の金属単体あるいはこれらの合金により構成されている。合金としては、例えば、Ｃｒ−Ｎｉ，Ｆｅ−Ｓｉ，Ｆｅ−Ｎｉ，Ｃｏ−Ｎｉ，Ｆｅ−Ｃｏ，Ｃｕ−Ｓｉ，Ｃｕ−Ｓｎ，Ｐｄ−Ｐｔ，Ａｇ−Ｐｄ，Ａｇ−Ｉｎ，Ａｇ−Ａｕ，Ａｇ−Ｃｕ，Ａｕ−Ｇｅ，Ａｕ−Ｓｎ，Ａｕ−Ｐｄ，Ｆｅ−Ｐｄ，Ｃｏ−ＰｄおよびＮｉ−Ｐｄ等を用いることが好ましい。このようなゲート電極１２およびゲート配線１２Ａは例えば平均粒径１ｎｍ〜１００ｎｍの金属ナノ粒子を焼成したものにより構成されている。ここで、粒径とは個々の金属ナノ粒子の幾何学的な粒径を指し、平均粒径とは金属ナノ粒子群の代表的な粒径を指す。金属ナノ粒子は低融点であり、かつ焼成後は低抵抗を示すため、ゲート電極１２およびゲート配線１２Ａに好適である。ゲート電極１２およびゲート配線１２Ａを複数の金属単体または合金を重ねた積層体により構成するようにしてもよい。ゲート電極１２およびゲート配線１２Ａに、この他の無機導電材料、またはポリアニリン等の有機導電材料、更には炭素材料を使用してもよい。ゲート電極１２およびゲート配線１２Ａは、例えば５０ｎｍ〜２００ｎｍの厚みを有している。
ゲート電極１２およびゲート配線１２Ａは、例えば上記のような金属ナノ粒子を含むインクを用いた印刷法により形成される。このような印刷法により形成されたゲート電極１２およびゲート配線１２Ａの周縁の少なくとも一部には図２Ａ，図２Ｂに示したように、埋込膜１２Ｉの裏面（基板１１側の面）に向う突状部１２Ｐが設けられている。この突状部１２Ｐは、例えばゲート電極１２およびゲート配線１２Ａの周縁全体に設けられており、例えば転写用基板（後述の図５Ａ 転写用基板２１）上でインクを乾燥させる際に溶質が不均化して形成される。具体的には、インクジェット印刷でのコーヒーステイン現象が挙げられる。突状部１２Ｐは所謂バリであってもよく、例えば反転印刷を行うと、転写用基板上でインクをせん断する際に形成される。突状部１２Ｐの先端は尖っていても、あるいは図３に示したように曲線状になっていてもよい。図４に示したように、ゲート電極１２およびゲート配線１２Ａの中央部に突状部１２Ｐが設けられていてもよい。このような突状部１２Ｐは例えばスクリーン印刷およびグラビア印刷等の方法を用いた際に、転写用基板上でインクが流動することにより形成される。突状部１２Ｐは例えばゲート電極１２およびゲート配線１２Ａの厚み以下の高さで突出している。
埋込膜１２Ｉは基板１１の全面に設けられ、その表面は高い平坦性を有している。この表面の一部にゲート電極１２およびゲート配線１２Ａが露出されている。埋込膜１２Ｉは、例えば絶縁性樹脂材料、具体的にはスチレン系樹脂，エポキシ系樹脂，フェノール系樹脂，アクリル系樹脂，飽和ポリエステル系樹脂，不飽和ポリエステル系樹脂，シリコーン系樹脂およびフッ素系樹脂等を用いることができる。このような樹脂は熱硬化系，熱可塑系あるいは紫外光等による光硬化系のいずれであってもよい。単一の樹脂材料により埋込膜１２Ｉを構成してもよく、複数の樹脂材料を用いるようにしてもよい。
ゲート絶縁膜１３は、ゲート電極１２とソース電極１４Ａ・ドレイン電極１４Ｂおよび半導体膜１５とを絶縁するためのものであり、ゲート電極１２が埋設された埋込膜１２Ｉとソース電極１４Ａ・ドレイン電極１４Ｂおよび半導体膜１５との間に設けられている。ゲート絶縁膜１３は、例えば、ポリビニルフェノール、ポリメチルメタクリレート、ポリビニルアルコール、ポリイミド、ポリアミド、ポリエステル、ポリ酢酸ビニル、ポリウレタン、ポリスルホン、ポリフッ化ビニリデン、シアノエチルプルラン、エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン樹脂あるいはアクリル樹脂などの有機材料により構成されている。ゲート絶縁膜１３に、酸化シリコン（ＳｉＯ2），酸化アルミニウム（Ａｌ2Ｏ3）あるいは酸化タンタル（Ｔａ2Ｏ5）などの無機材料を用いることも可能である。ゲート絶縁膜１３の厚みは、例えば５０ｎｍ〜１０００ｎｍである。
一対のソース電極１４Ａおよびドレイン電極１４Ｂは、ゲート絶縁膜１３上に設けられ、ソース電極１４Ａとドレイン電極１４Ｂとの間の間隙がゲート電極１２に対向するように配置されている。このようなソース電極１４Ａおよびドレイン電極１４Ｂの上面が半導体膜１５に接しており、ソース電極１４Ａおよびドレイン電極１４Ｂは半導体膜１５に電気的に接続される。ソース電極１４Ａはソース配線１４Ｃに電気的に接続され、ソース配線１４Ｃはゲート配線１２Ａに直交する方向（Ｙ方向）に延在している。ソース電極１４Ａは例えばソース配線１４Ｃと一体化して設けられ、ソース配線１４Ｃの延在方向に交差する方向（例えばＹ方向に直交するＸ方向）に張り出している。このソース電極１４Ａが張り出した方向において向かい合うように、ドレイン電極１４Ｂが配置されている。ソース電極１４Ａ、ドレイン電極１４Ｂおよびソース配線１４Ｃは、上記ゲート電極１２と同様の材料により構成され、例えば５０ｎｍ〜２００ｎｍの厚みを有している。
半導体膜１５は、ソース電極１４Ａおよびドレイン電極１４Ｂの上面からこれらの間隙にかけて設けられ、ゲート電極１２に対向している。半導体膜１５は例えば有機半導体材料、具体的にはポリチオフェン、ポリチオフェンにヘキシル基を導入したポリ−３−ヘキシルチオフェン［Ｐ３ＨＴ］、ペンタセン［２，３，６，７−ジベンゾアントラセン］、ポリアントラセン、ナフタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセン、ベンゾピレン、ジベンゾピレン、トリフェニレン、ポリピロール、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリフェニレン、ポリフラン、ポリインドール、ポリビニルカルバゾール、ポリセレノフェン、ポリテルロフェン、ポリイソチアナフテン、ポリカルバゾール、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリフェニレンスルフィド、ポリビニレンスルフィド、ポリチエニレンビニレン、ポリナフタレン、ポリピレン、ポリアズレン、銅フタロシアニンで代表されるフタロシアニン、メロシアニン、ヘミシアニン、ポリエチレンジオキシチオフェン、ピリダジン、ナフタレンテトラカルボン酸ジイミド、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］、４，４’−ビフェニルジチオール（ＢＰＤＴ）、４，４’−ジイソシアノビフェニル、４，４’−ジイソシアノ−ｐ−テルフェニル、２，５−ビス（５’−チオアセチル−２’−チオフェニル）チオフェン、２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン、４，４’−ジイソシアノフェニル、ベンジジン（ビフェニル−４，４’−ジアミン）、ＴＣＮＱ（テトラシアノキノジメタン）、テトラチアフルバレン（ＴＴＦ）−ＴＣＮＱ錯体、ビスエチレンテトラチアフルバレン（ＢＥＤＴＴＴＦ）−過塩素酸錯体、ＢＥＤＴＴＴＦ−ヨウ素錯体、ＴＣＮＱ−ヨウ素錯体に代表される電荷移動錯体、ビフェニル−４，４’−ジカルボン酸、１，４−ジ（４−チオフェニルアセチリニル）−２−エチルベンゼン、１，４−ジ（４−イソシアノフェニルアセチリニル）−２−エチルベンゼン、デンドリマー、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４等のフラーレン、１，４−ジ（４−チオフェニルエチニル）−２−エチルベンゼン、２，２”−ジヒドロキシ−１，１’：４’，１”−テルフェニル、４，４’−ビフェニルジエタナール、４，４’−ビフェニルジオール、４，４’−ビフェニルジイソシアネート、１，４−ジアセチニルベンゼン、ジエチルビフェニル−４，４’−ジカルボキシレート、ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン、アルファ−セキシチオフェン、テトラチオテトラセン、テトラセレノテトラセン、テトラテルルテトラセン、ポリ（３−アルキルチオフェン）、ポリ（３−チオフェン−β−エタンスルホン酸）、ポリ（Ｎ−アルキルピロール）ポリ（３−アルキルピロール）、ポリ（３，４−ジアルキルピロール）、ポリ（２，２’−チエニルピロール）、ポリ（ジベンゾチオフェンスルフィド）またはキナクリドン等により構成されている。この他、縮合多環芳香族化合物、ポルフィリン系誘導体、フェニルビニリデン系の共役系オリゴマーまたはチオフェン系の共役系オリゴマー等を用いてもよい。半導体膜１５は、酸化物半導体材料またはシリコン材料等を含む無機半導体材料により構成されていてもよい。半導体膜１５の厚みは例えば１０ｎｍ〜１００ｎｍである。
このようなＴＦＴ１をパッシベーション膜１６で覆い、パッシベーション膜１６上の画素電極１７とドレイン電極１４Ｂとを電気的に接続させる。これにより、ＴＦＴ１を表示装置の駆動素子として機能させることができる。パッシベーション膜１６は、半導体膜１５を保護すると共にＴＦＴ１が設けられた基板１１の表面を平坦化するためのものである。パッシベーション膜１６は接続孔１６Ｈを有し、接続孔１６Ｈを介して画素電極１７とドレイン電極１４Ｂとが電気的に接続されている。パッシベーション膜１６には、例えば酸化シリコン，窒化シリコン，酸化アルミニウム，窒化アルミニウム（ＡｌＮ），酸化タンタルあるいは酸化窒化アルミニウム（ＡｌＯxＮ1-X（ただし、Ｘ＝０．０１〜０．２））等を用いることができる。ポリビニルアルコール，ポリビニルフェノール，ノボラック樹脂，アクリル樹脂あるいはフッ素系樹脂等の有機材料を用いるようにしてもよい。画素電極１７はパッシベーション膜１６上に画素ごとに設けられ、例えば共通電極（図示せず）との間で表示層（図示せず）に電圧を印加するものである。画素電極１７は、例えば金，銀，銅あるいはアルミニウム等の金属膜、ＩＴＯ等の酸化物膜、ＰＥＤＯＴ／ＰＳＳ等の有機導電膜またはカーボンナノチューブやグラフェン等の導電性炭化系材料膜により構成されている。
このようなＴＦＴ１は例えば次のようにして製造することができる。
まず、基板１１上に埋め込み構造のゲート電極１２およびゲート配線１２Ａ（図１Ａ，図１Ｂ）を形成する（図５Ａ〜図５Ｄ）。具体的には、まず、転写用基板２１（第１基板）を準備し、この転写用基板２１上に例えばグラビア法等の印刷法によりゲート電極パターン３２およびゲート配線パターン（図示せず）を形成する（図５Ａ）。ゲート電極パターン３２およびゲート配線パターンは、後にこれらを硬化させることによりゲート電極１２およびゲート配線１２Ａとなるものである。印刷法により形成されたゲート電極パターン３２およびゲート配線パターンの周縁には、図６に示したように、上（転写用基板２１と反対側）に向う突状部３２Ｐが形成される。この突状部３２Ｐがゲート電極１２およびゲート配線１２Ａの突状部１２Ｐとなる。一方、ゲート電極パターン３２およびゲート配線パターンの下面（転写用基板２１との接触面）は、転写用基板２１の表面に倣って平坦化される。グラビア法は、導電材料を含むインクを所定パターン（ゲート電極パターン３２およびゲート配線パターンの形状に対応するパターン）を有する凹版に充填した後、このインクを転写用基板２１上に移す方法である。転写用基板２１には、その表面が平坦であり、かつ、撥水性を有するもの、例えばブランケット等を用いるようにすればよい。転写用基板２１の表面は、例えばシリコーン樹脂またはフッ素ゴム等の表面自由エネルギーの高い材料により構成されている。導電材料には、例えば上述のような金属ナノ粒子を用いればよく、インクはこの金属ナノ粒子を水または有機溶剤等の液体に分散させたものである。有機溶剤としては、例えば炭化水素，アルコールまたはエーテル等を用いればよい。インクに金属ナノ粒子を分散させるための分散剤を添加するようにしてもよく、金属ナノ粒子を被覆剤で覆って自然凝集を防止するようにしてもよい。金属ナノ粒子を含むインクの他、液体有機金属または導電性樹脂等を用いて印刷を行うことも可能である。印刷法により転写用基板２１上に形成したゲート電極パターン３２およびゲート配線パターンは、十分に乾燥させて仮硬化を行っておく。
ゲート電極パターン３２およびゲート配線パターンは、グラビア法以外の印刷法、例えばインクジェット法、スクリーン印刷法、フレキソ印刷法あるいは反転印刷法等により形成するようにしてもよい。または、転写用基板２１上に、蒸着法あるいはスパッタ法等により導電膜を成膜した後、フォトリソグラフィ法によりパターニングしてゲート電極１２およびゲート配線１２Ａを形成するようにしてもよい。
転写用基板２１上でゲート電極パターン３２およびゲート配線パターンを乾燥させた後、これらを覆うようにして転写用基板２１の全面に硬化前埋込膜３２Ｉを形成する（図５Ｂ）。具体的には、埋込膜１２Ｉを構成する絶縁材料を水または有機溶剤等の液体に溶解または分散させたインクを転写用基板２１上に塗布して平坦化した後、所定時間乾燥させる。インクを構成する有機溶剤としては、例えば、エステル、アルコールまたはエーテルを用いることができ、インクには例えば塗布性を向上するために界面活性剤等を添加するようにしてもよい。この絶縁材料を含むインクを、例えば、スピンコート法、ディップコート法、スリットコート法、スプレーコート法またはロールコート法等により転写用基板２１上に塗布する。塗布後もインクが流動性を有し、硬化前埋込膜３２Ｉ（埋込膜１２Ｉ）が平坦化されることが好ましい。このため、使用する塗布法等に応じてインクに含有させる液体（水または有機溶剤）の沸点および粘性を調整する。
続いて、図５Ｃに示したように、転写用基板２１上の硬化前埋込膜３２Ｉと基板１１とを対向させて、ゲート電極パターン３２、ゲート配線パターンおよび硬化前埋込膜３２Ｉを転写用基板２１から基板１１に転写する。即ち、ゲート電極パターン３２、ゲート配線パターンおよび硬化前埋込膜３２Ｉから転写用基板２１を剥離して、これらの転写用基板２１に接触していた面を露出させる。その後、基板１１上でゲート電極パターン３２、ゲート配線パターンおよび硬化前埋膜３２Ｉを例えば１２０〜２００℃の温度で所定時間加熱して硬化させる。加熱によりインク中の被覆剤が揮発し、金属粒子同士が接触するようになる。即ち、導電性が現れ、ゲート電極１２、ゲート配線１２Ａおよび埋込膜１２Ｉが形成される（図５Ｄ）。本実施の形態ではこのような転写工程を用いるので、転写用基板２１の表面を利用して平坦性の高い埋め込み構造を得ることができる。以下、これについて詳細に説明する。
図７Ａ〜図７Ｅは、比較例に係る埋め込み構造のゲート電極１２２の製造方法を表している（例えば、特許文献５参照）。この方法では、まず基板１１１にマスク２２を用いて凹部１２２を形成した後（図７Ａ，図７Ｂ）、この凹部１２２内に導電ペースト１３２を塗布する（図７Ｃ）。次いで、マスク２２と共にマスク２２に付着した導電ペースト１３２を剥離した後（図７Ｄ）、凹部１２２内の導電ペースト１３２を焼成してゲート電極１１２を形成する（図７Ｅ）。このような凹部１２２を設けて埋め込み構造を形成する方法では、例えば、マスク２２を剥離する際に、導電ペースト１３２にバリが発生する虞がある。また、凹部１２２内の導電ペースト１３２もマスク２２と共に除去されるため、ゲート電極１１２を所望の形状に成型できない。更に、導電ペースト１３２を焼成するとその体積が収縮する。これによりゲート電極１２２の膜厚が不均一になり、ゲート電極１１２にボイド（空洞）が生成する虞もある。
マスクを用いずに凹部を形成することも考えられるが（特許文献１〜４参照）、いずれの方法であってもバリの発生を防ぐことは困難である。バリを除去するために例えば研磨等の処理を施すと工程数が増え、また、このような処理は機能膜の特性を劣化させる虞がある。更に、基板１１１の凹部１２２内で導電ペースト１３２を硬化させると、導電ペースト１３２の収縮により基板１１１との間の平滑性を維持することが困難である。加えて、基板１１１とゲート電極１１２との密着性が低くなる虞もある。
これに対し、ＴＦＴ１では転写工程によりゲート電極１２およびゲート配線１２Ａの埋め込み構造を形成するので、転写用基板２１の表面に倣って、ゲート電極パターン３２、ゲート配線パターンおよび硬化前埋込膜３２Ｉが形成される。つまり、埋込膜１２Ｉの表面と同一平面をなすゲート電極１２およびゲート配線１２Ａを形成して、平坦性の高い埋め込み構造を得ることができる。また、予めゲート電極パターン３２およびゲート配線パターンを仮硬化することにより、ゲート電極１２およびゲート配線１２Ａを所望の形状および膜厚に制御することができる。これにより、体積収縮率の大きさに関わらずに材料を選択することも可能となる。更に、ゲート電極パターン３２、ゲート配線パターンおよび硬化前埋込膜３２Ｉを同時に硬化させることで、ゲート電極１２およびゲート配線１２Ａと埋込膜１２Ｉとの密着性を高めることができる。ゲート電極パターン３２およびゲート配線パターンを硬化させた後に、硬化前埋込膜３２Ｉを硬化させても同様に高い密着性が得られる。加えて、印刷法を用いてゲート電極パターン３２およびゲート配線パターンを形成することにより、均一な膜厚のゲート電極１２（ゲート電極パターン３２）およびゲート配線１２Ａ（ゲート配線パターン）を短工程で容易に得ることができる。
このように埋め込み構造のゲート電極１２およびゲート配線１２Ａを形成した後、埋込膜１２Ｉ上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えばポリビニルフェノールのＰＧＭＥＡ（Propylene Glycol Monomethyl Ether Acetate）溶液をスピンコート法により埋込膜１２Ｉ上、ゲート電極１２上およびゲート配線１２Ａ上に塗布した後、１５０度の熱処理を行うことにより形成する。続いて、このゲート絶縁膜１３上に、例えば金からなるソース電極１４Ａ・ドレイン電極１４Ｂおよびソース配線１４Ｃを形成する。ソース電極１４Ａ・ドレイン電極１４Ｂおよびソース配線１４Ｃは例えばゲート絶縁膜１３の全面に真空蒸着法により金を成膜した後、これをフォトリソグラフィを用いてパターニングすることにより形成する。塗布法，印刷法または鍍金法を用いてソース電極１４Ａ・ドレイン電極１４Ｂおよびソース配線１４Ｃを形成するようにしてもよい。
続いて、ソース電極１４Ａ・ドレイン電極１４Ｂの上面およびこれらの間隙に半導体膜１５を形成する。半導体膜１５は、例えばＴＩＰＳペンタセン（6,13-Bis(triisopropylsilylethynyl)pentacene）のキシレン溶液を用いてインクジェット印刷法により形成する。以上の工程によりＴＦＴ１が完成する。ＴＦＴ１を形成した後、基板１１の全面にパッシベーション膜１６を成膜し、パッシベーション膜１６の接続孔１６Ｈを介してパッシベーション膜１６上の画素電極１７とＴＦＴ１とを電気的に接続させる。これにより、ＴＦＴ１を例えば表示装置等の駆動素子として機能させることが可能となる。
ＴＦＴ１では、ゲート電極１２に所定の閾値電圧以上のゲート電圧が印加されると、半導体膜１５にチャネルが形成されてソース電極１４Ａ・ドレイン電極１４Ｂ間に電流（ドレイン電流）が流れ、トランジスタとして機能する。ここでは、埋め込み構造のゲート電極１２およびゲート配線１２Ａを形成する際に転写工程を用いているので、転写用基板２１の表面を利用することができる。よって、埋込膜１２Ｉの表面とゲート電極１２およびゲート配線１２Ａの面との間で高い平坦性が得られ、上層の配線での断線等の発生を抑えることが可能となる。
また、予めゲート電極パターン３２およびゲート配線パターンにより、ゲート電極１２およびゲート配線１２Ａの形状、膜厚を制御することができる。よって、加熱による体積収縮率の大きさに関わらずゲート電極１２およびゲート配線１２Ａの材料を選択することができる。
以上のように本実施の形態のＴＦＴ１では転写工程によりゲート電極１２およびゲート配線１２Ａの埋め込み構造を形成するようにしたので、高い平坦性を得ることができる。
以下、本技術の変形例について説明するが、上記実施の形態と共通の構成要素については同一符号を付してその説明は省略する。
＜変形例＞
図８は、上記実施の形態の変形例に係るＴＦＴ（ＴＦＴ１Ａ）の断面構成を表すものである。このＴＦＴ１Ａは、基板１１上にゲート電極１２、ゲート絶縁膜１３、埋め込み構造の半導体膜１５および一対のソース電極１４Ａ，ドレイン電極１４Ｂをこの順に有している。即ち、ＴＦＴ１Ａはトップコンタクト・ボトムゲート型構造である。この点を除き、ＴＦＴ１ＡはＴＦＴ１と同様の構成を有し、その作用および効果も同様である。
ＴＦＴ１Ａでは、半導体膜１５が絶縁性の埋込膜１５Ｉに埋設されており、半導体膜１５は埋込膜１５Ｉの表面と同一平面をなしている。この埋込膜１５Ｉの表面から露出された半導体膜１５にソース電極１４Ａ，ドレイン電極１４Ｂが接触して、電気的に接続されている。従って、ソース電極１４Ａ，ドレイン電極１４Ｂには半導体膜に起因する段差が設けられることがなく、ソース電極１４Ａ，ドレイン電極１４Ｂの断線等の発生を防ぐことができる。半導体膜１５の埋め込み構造は、上記実施の形態と同様に転写用基板２１の表面を利用した転写工程により形成される。よって、高い平坦性を得ることができる。ＴＦＴ１Ａでは、ゲート絶縁膜１３を省略して埋込膜１５Ｉがゲート絶縁膜の機能を兼ねるようにしてもよい。
＜適用例＞
図９は上記ＴＦＴ１またはＴＦＴ１Ａを駆動素子として備えた表示装置（表示装置９０）の全体構成を表すものである。表示装置９０は、例えば液晶ディスプレイ、有機ＥＬディスプレイまたは電子ペーパーディスプレイなどであり、基板１１上の表示領域１１０に、マトリクス状に配設された複数の表示素子１０と、表示素子１０を駆動するための各種駆動回路とが形成されたものである。基板１１上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０と、画素駆動回路１４０とが配設されている。この基板１１には、図示しない封止パネルが貼り合わせられ、この封止パネルにより上記駆動回路および表示層（図示せず）などが封止されている。
図１０Ａは、画素駆動回路１４０の回路図である。画素駆動回路１４０は、上記ＴＦＴ１，ＴＦＴ１Ａとして、トランジスタＴｒ１，Ｔｒ２の少なくとも一方が配設されたアクティブ型の駆動回路である。トランジスタＴｒ１，Ｔｒ２の間にはキャパシタＣｓが設けられ、第１の電源ライン（Ｖcc）および第２の電源ライン（ＧＮＤ）の間において、表示素子１０がトランジスタＴｒ１に直列に接続されている。このような画素駆動回路１４０では、列方向に信号線１２０Ａが複数配置され、行方向に走査線１３０Ａが複数配置されている。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介してトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介してトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。図１０Ｂに示したように、画素駆動回路１４０のトランジスタとして、トランジスタＴｒ１のみを用いることも可能である。この表示装置９０では、トランジスタＴｒ１，Ｔｒ２が、上記ＴＦＴ１，ＴＦＴ１Ａにより構成されているので、その歩留りが向上する。このような表示装置９０は、例えば次の適用例１〜７に示した電子機器に搭載することができる。
＜適用例１＞
図１１Ａおよび図１１Ｂは、電子ブックリーダーの外観を表したものである。この電子ブックリーダーは、例えば、表示部２１０および非表示部２２０を有し、この非表示部２２０に操作部２３０が設けられている。この表示部２１０が上記表示装置９０により構成されている。操作部２３０は、図１１Ａに示したように表示部２１０と同じ面（前面）に形成されていても、図１１Ｂに示したように表示部２１０とは異なる面（上面）に形成されていてもよい。
＜適用例２＞
図１２は、タブレットパーソナルコンピュータの外観を表したものである。このタブレットパーソナルコンピュータは、例えば、タッチパネル部３１０および筐体３２０を有しており、タッチパネル部３１０が上記表示装置９０により構成されている。
＜適用例３＞
図１３は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル４１０およびフィルターガラス４２０を含む映像表示画面部４００を有しており、映像表示画面部４００が上記表示装置９０により構成されている。
＜適用例４＞
図１４Ａ，１４Ｂは、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部５１０、表示部５２０、メニュースイッチ５３０およびシャッターボタン５４０を有しており、表示部５２０が上記表示装置９０により構成されている。
＜適用例５＞
図１５は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体６１０、文字等の入力操作のためのキーボード６２０および画像を表示する表示部６３０を有しており、表示部６３０が上記表示装置９０により構成されている。
＜適用例６＞
図１６は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部７１０、この本体部７１０の前方側面に設けられた被写体撮影用のレンズ７２０、撮影時のスタート／ストップスイッチ７３０および表示部７４０を有しており、表示部７４０が上記表示装置９０により構成されている。
＜適用例７＞
図１７Ａ，１７Ｂは、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体８１０と下側筐体８２０とを連結部（ヒンジ部）８３０で連結したものであり、ディスプレイ８４０、サブディスプレイ８５０、ピクチャーライト８６０およびカメラ８７０を有しており、ディスプレイ８４０およびサブディスプレイ８５０のうちの少なくともどちらか一方が上記表示装置９０により構成されている。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、ボトムゲート型のＴＦＴについて説明したが、本技術はトップゲート型のＴＦＴに適用させることも可能である。
また、上記実施の形態等では、基板１１上に埋込膜１２Ｉを設ける場合について説明したが、転写工程後に基板１１を除去して埋込膜１２Ｉ自体が基板の役割を担うようにしてもよい。
更に、上記実施の形態等では、ゲート電極１２およびゲート配線１２Ａ（導電膜）の埋め込み構造と半導体膜１５の埋め込み構造とを示したが、これ以外の機能膜の埋め込み構造に適用させることも可能である。
加えて、上記実施の形態等では、薄膜デバイスの一例としてＴＦＴを挙げて説明したが、本技術はＴＦＴ以外の薄膜デバイスにも適用可能である。
また更に、例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
なお、本技術は以下のような構成も取ることができる。
（１）第１基板の表面に所定パターンの機能膜を形成し、前記第１基板の表面と共に前記機能膜を絶縁膜で覆い、前記第１基板から前記絶縁膜および前記機能膜を第２基板に転写する薄膜デバイスの製造方法。
（２）前記第１基板の表面は平坦であり、前記転写後の機能膜は前記絶縁膜の表面と同一平面をなす前記（１）に記載の薄膜デバイスの製造方法。
（３）前記機能膜を印刷法により形成する前記（１）または（２）に記載の薄膜デバイスの製造方法。
（４）前記第１基板の表面は撥水性を有する前記（１）乃至（３）のうちいずれか１つに記載の薄膜デバイスの製造方法。
（５）前記機能膜を所定時間乾燥させた後、前記第１基板の表面を前記絶縁膜で覆う前記（１）乃至（４）のうちいずれか１つに記載の薄膜デバイスの製造方法。
（６）前記機能膜は導電膜である前記（１）乃至（５）のうちいずれか１つに記載の薄膜デバイスの製造方法。
（７）前記機能膜はゲート電極およびゲート配線である前記（６）に記載の薄膜デバイスの製造方法。
（８）前記機能膜は半導体膜である前記（１）乃至（５）のうちいずれか１つに記載の薄膜デバイスの製造方法。
（９）薄膜デバイスを形成し、前記薄膜デバイスは、第１基板の表面に所定パターンの機能膜を形成し、前記第１基板の表面と共に前記機能膜を絶縁膜で覆い、前記第１基板から前記絶縁膜および前記機能膜を第２基板に転写する表示装置の製造方法。
（１０）絶縁膜および前記絶縁膜に埋設されると共に前記絶縁膜の表面と同一平面をなす機能膜を備え、前記機能膜が前記絶縁膜の裏面に向かう突状部を有する薄膜デバイス。
１…ＴＦＴ、１１…基板、１２…ゲート電極、１２Ｉ…埋込膜、１２Ｐ…突状部、１２Ａ…ゲート配線、１３…ゲート絶縁膜、１４Ａ…ソース電極、１４Ｂ…ドレイン電極、１４Ｃ…ソース配線、１５…半導体膜、１６…パッシベーション膜、１７…画素電極、２１…転写用基板、３２…ゲート電極パターン、３２Ｉ…硬化前埋込膜、９０・・・表示装置、１０・・・画素、１１０・・・表示領域、１２０・・・信号線駆動回路、１３０・・・走査線駆動回路、１４０・・・画素駆動回路、Ｔｒ１，Ｔｒ２・・・トランジスタ。

Claims (10)

  1. 第１基板の表面に所定パターンの機能膜を形成し、
    前記第１基板の表面と共に前記機能膜を絶縁膜で覆い、
    前記第１基板から前記絶縁膜および前記機能膜を第２基板に転写する
    薄膜デバイスの製造方法。
  2. 前記第１基板の表面は平坦であり、前記転写後の機能膜は前記絶縁膜の表面と同一平面をなす
    請求項１に記載の薄膜デバイスの製造方法。
  3. 前記機能膜を印刷法により形成する
    請求項１に記載の薄膜デバイスの製造方法。
  4. 前記第１基板の表面は撥水性を有する
    請求項１に記載の薄膜デバイスの製造方法。
  5. 前記機能膜を所定時間乾燥させた後、前記第１基板の表面を前記絶縁膜で覆う
    請求項１に記載の薄膜デバイスの製造方法。
  6. 前記機能膜は導電膜である
    請求項１に記載の薄膜デバイスの製造方法。
  7. 前記機能膜はゲート電極およびゲート配線である
    請求項６に記載の薄膜デバイスの製造方法。
  8. 前記機能膜は半導体膜である
    請求項１に記載の薄膜デバイスの製造方法。
  9. 薄膜デバイスを形成し、
    前記薄膜デバイスは、
    第１基板の表面に所定パターンの機能膜を形成し、
    前記第１基板の表面と共に前記機能膜を絶縁膜で覆い、
    前記第１基板から前記絶縁膜および前記機能膜を第２基板に転写する
    表示装置の製造方法。
  10. 絶縁膜および前記絶縁膜に埋設されると共に前記絶縁膜の表面と同一平面をなす機能膜を備え、
    前記機能膜が前記絶縁膜の裏面に向かう突状部を有する
    薄膜デバイス。
JP2012261431A 2012-11-29 2012-11-29 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法 Pending JP2014107505A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012261431A JP2014107505A (ja) 2012-11-29 2012-11-29 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法
CN201310532597.XA CN103855085A (zh) 2012-11-29 2013-10-31 薄膜器件、薄膜器件制造方法和显示器制造方法
US14/086,241 US20140145310A1 (en) 2012-11-29 2013-11-21 Thin film device, method of manufacturing the same, and method of manufacturing display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012261431A JP2014107505A (ja) 2012-11-29 2012-11-29 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法

Publications (1)

Publication Number Publication Date
JP2014107505A true JP2014107505A (ja) 2014-06-09

Family

ID=50772525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012261431A Pending JP2014107505A (ja) 2012-11-29 2012-11-29 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法

Country Status (3)

Country Link
US (1) US20140145310A1 (ja)
JP (1) JP2014107505A (ja)
CN (1) CN103855085A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034024A (ja) * 2015-07-30 2017-02-09 凸版印刷株式会社 薄膜トランジスタシート
JP2018206667A (ja) * 2017-06-07 2018-12-27 矢崎総業株式会社 端子
JP2021034463A (ja) * 2019-08-21 2021-03-01 日本電信電話株式会社 電界効果トランジスタおよびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106168865B (zh) * 2016-06-28 2019-11-26 京东方科技集团股份有限公司 内嵌式触摸屏及其制作方法、显示装置
CN106531746A (zh) * 2016-11-30 2017-03-22 京东方科技集团股份有限公司 一种阵列基板、阵列基板的制作方法、显示面板及显示装置
CN106653775A (zh) * 2017-01-04 2017-05-10 京东方科技集团股份有限公司 阵列基板及其制作工艺、显示面板、显示装置
CN108110010B (zh) 2017-12-15 2021-10-01 京东方科技集团股份有限公司 阵列基板及其制备方法、触控显示面板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US7795373B2 (en) * 2006-04-06 2010-09-14 Xerox Corporation Ethynylene acene polymers
KR20140043249A (ko) * 2009-06-30 2014-04-09 디아이씨 가부시끼가이샤 전자 부품의 제조 방법 및 상기 방법으로 제조된 전자 부품

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034024A (ja) * 2015-07-30 2017-02-09 凸版印刷株式会社 薄膜トランジスタシート
JP2018206667A (ja) * 2017-06-07 2018-12-27 矢崎総業株式会社 端子
JP2021034463A (ja) * 2019-08-21 2021-03-01 日本電信電話株式会社 電界効果トランジスタおよびその製造方法
JP7228161B2 (ja) 2019-08-21 2023-02-24 日本電信電話株式会社 電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
US20140145310A1 (en) 2014-05-29
CN103855085A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
US10341475B2 (en) Display unit, method of manufacturing the same, and electronic apparatus
JP4927045B2 (ja) 半導体装置の作製方法
JP2014107505A (ja) 薄膜デバイスおよびその製造方法、並びに表示装置の製造方法
US7781760B2 (en) Thin film transistor, electro-optical device, and electronic apparatus
JP5025110B2 (ja) 半導体装置の作製方法
TWI491050B (zh) 電晶體，顯示器及電子裝置
TW200947779A (en) Method for forming semiconductor thin film and method for manufacturing thin-film semiconductor device
US20130009161A1 (en) Semiconductor device and method of manufacturing the same, and method of manufacturing image display device
JP5439723B2 (ja) 薄膜トランジスタ、マトリクス基板、電気泳動表示装置および電子機器
JP2010212587A (ja) 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、有機薄膜トランジスタアレイ及び表示装置
US9634271B2 (en) Semiconductor device, method of manufacturing the same, and electronic apparatus
JP2014038911A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
CN102376892A (zh) 半导体装置、显示装置和电子设备
JP2013115098A (ja) トランジスタ、トランジスタの製造方法、表示装置および電子機器
WO2010104005A1 (ja) 薄膜トランジスタの製造方法、及び薄膜トランジスタ
JP2006261528A (ja) 有機薄膜トランジスタ、それを備えた表示装置および有機薄膜トランジスタの製造方法。
JP2013089760A (ja) 積層構造、有機半導体素子、配線および表示装置、並びに有機半導体素子の製造方法
US8735998B2 (en) Transistor and method of producing same, and display
JP2012059757A (ja) 半導体装置の製造方法、半導体装置、表示装置、および電子機器