JPH04338730A - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JPH04338730A JPH04338730A JP3111279A JP11127991A JPH04338730A JP H04338730 A JPH04338730 A JP H04338730A JP 3111279 A JP3111279 A JP 3111279A JP 11127991 A JP11127991 A JP 11127991A JP H04338730 A JPH04338730 A JP H04338730A
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- 239000011159 matrix material Substances 0.000 title claims abstract description 38
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 26
- 239000010408 film Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 239000004020 conductor Substances 0.000 abstract 5
- 238000002407 reforming Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003287 optical effect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- XOLBLPGZBRYERU-UHFFFAOYSA-N SnO2 Inorganic materials O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示素子に関する。詳しくは、アクティブマトリク
ス型液晶表示素子に用いる薄膜トランジスタマトリクス
基板の配線抵抗の低減,冗長性の向上と信号の干渉防止
などを実現するための回路配線パターン構造の改良に関
する。
液晶表示素子に関する。詳しくは、アクティブマトリク
ス型液晶表示素子に用いる薄膜トランジスタマトリクス
基板の配線抵抗の低減,冗長性の向上と信号の干渉防止
などを実現するための回路配線パターン構造の改良に関
する。
【0002】
【従来の技術】図形表示を行う液晶表示装置には単純マ
トリクス型液晶表示装置とアクティブマトリクス型液晶
表示装置が多く用いられているが、表示品質の点ではア
クティブマトリクス型液晶表示装置が優れており,とく
に、カラー表示の場合にはアクティブマトリクス型液晶
表示装置が有利であり既に実用化されている。
トリクス型液晶表示装置とアクティブマトリクス型液晶
表示装置が多く用いられているが、表示品質の点ではア
クティブマトリクス型液晶表示装置が優れており,とく
に、カラー表示の場合にはアクティブマトリクス型液晶
表示装置が有利であり既に実用化されている。
【0003】図4はアクティブマトリクス型液晶表示素
子の外観斜視図である。図中、1は薄膜トランジスタマ
トリクス基板で、透明な基板11の上に薄膜トランジス
タ素子アレイが形成され、各素子には表示画素に対応し
て透明な画素電極が配設されている。40および50は
各薄膜トランジスタ素子のゲート電極およびドレイン電
極が接続されたゲートバスライン端子およびドレインバ
スライン端子である。12は配向膜である。
子の外観斜視図である。図中、1は薄膜トランジスタマ
トリクス基板で、透明な基板11の上に薄膜トランジス
タ素子アレイが形成され、各素子には表示画素に対応し
て透明な画素電極が配設されている。40および50は
各薄膜トランジスタ素子のゲート電極およびドレイン電
極が接続されたゲートバスライン端子およびドレインバ
スライン端子である。12は配向膜である。
【0004】一方、2は共通電極基板で透明な基板20
の上に透明なベタ電極21と配向膜22が積層形成され
ている。両基板は配向膜面を中にして狭い空間が形成さ
れるように図示してないスペーサを挟み、基板の周縁部
を同じく図示してないシール材で密閉接着し、その空間
に液晶3が注入封止されてアクティブマトリクス型液晶
表示素子が構成されている。
の上に透明なベタ電極21と配向膜22が積層形成され
ている。両基板は配向膜面を中にして狭い空間が形成さ
れるように図示してないスペーサを挟み、基板の周縁部
を同じく図示してないシール材で密閉接着し、その空間
に液晶3が注入封止されてアクティブマトリクス型液晶
表示素子が構成されている。
【0005】なお、本図は白黒表示用の場合であるが、
これにカラーフィルタを付加すればカラー液晶表示素子
が構成される。図5は薄膜トランジスタマトリクス基板
の回路構成例を示す図である。
これにカラーフィルタを付加すればカラー液晶表示素子
が構成される。図5は薄膜トランジスタマトリクス基板
の回路構成例を示す図である。
【0006】図中、10は薄膜トランジスタで、基板1
1上にドレインバス配線5に接続されるドレイン電極1
4と、たとえば,ITO(In2O3−SnO2)など
の透明導電膜からなる画素電極19に接続されるソース
電極15が形成され、その上に動作半導体層,たとえば
、アモルファスシリコン膜( α−Si膜) が形成さ
れ、さらに,その上にゲート絶縁膜とゲートバス配線4
に接続される,たとえば、 Al ,Ti などの金属
からなるゲート電極13とが積層形成されたもので、い
わゆる,トップ・ゲート・スタガー型の薄膜トランジス
タがマトリクス型に配置されている。その動作メカニズ
ムは衆知であるので説明は省略する。
1上にドレインバス配線5に接続されるドレイン電極1
4と、たとえば,ITO(In2O3−SnO2)など
の透明導電膜からなる画素電極19に接続されるソース
電極15が形成され、その上に動作半導体層,たとえば
、アモルファスシリコン膜( α−Si膜) が形成さ
れ、さらに,その上にゲート絶縁膜とゲートバス配線4
に接続される,たとえば、 Al ,Ti などの金属
からなるゲート電極13とが積層形成されたもので、い
わゆる,トップ・ゲート・スタガー型の薄膜トランジス
タがマトリクス型に配置されている。その動作メカニズ
ムは衆知であるので説明は省略する。
【0007】なお、45はゲートバス配線4とドレイン
バス配線5との交差部,いわゆる、クロスオーバである
。また、ゲートバス配線4とドレインバス配線5が取り
囲む領域には、通常,図示したごとく一つの画素電極1
9が配置され、ゲートバス配線4から送信される外部信
号によって薄膜トランジスタ10の開閉,すなわち、光
のスイッチングが行われ、それによって表示画像の最小
単位を構成している。
バス配線5との交差部,いわゆる、クロスオーバである
。また、ゲートバス配線4とドレインバス配線5が取り
囲む領域には、通常,図示したごとく一つの画素電極1
9が配置され、ゲートバス配線4から送信される外部信
号によって薄膜トランジスタ10の開閉,すなわち、光
のスイッチングが行われ、それによって表示画像の最小
単位を構成している。
【0008】図6は従来の薄膜トランジスタマトリクス
基板の構成例を示す図で、同図(イ)は画素部平面図,
同図(ロ)は交差部拡大図,同図(ハ)はA−A’断面
図である。
基板の構成例を示す図で、同図(イ)は画素部平面図,
同図(ロ)は交差部拡大図,同図(ハ)はA−A’断面
図である。
【0009】図中、6は透明導電膜ブリッジで、たとえ
ば,ITO(In2O3−SnO2)などからなり、通
常は画素電極19と同時形成されるので製造プロセス上
極めて容易に形成できる。61はスルーホールで、Al
などからなるゲートバス配線4と透明導電膜ブリッジ6
とを電気的に接続する導通路である。
ば,ITO(In2O3−SnO2)などからなり、通
常は画素電極19と同時形成されるので製造プロセス上
極めて容易に形成できる。61はスルーホールで、Al
などからなるゲートバス配線4と透明導電膜ブリッジ6
とを電気的に接続する導通路である。
【0010】なお、前記の図面で説明したものと同等の
部分については同一符号を付し、かつ、同等部分につい
ての説明は省略する。同図(ロ)および同図(ハ)に交
差部45の詳細を図示したが、前記したように製造プロ
セス上の要請から交差部45のゲートバス配線4はドレ
インバス配線5の下で切り離されており、その部分では
透明導電膜ブリッジ6を介して接続されている。そして
Alなどからなるゲートバス配線4と透明導電膜ブリッ
ジ6とは絶縁膜7,たとえば、SiNX 膜に形成され
たスルーホール61を通して図示したごとく電気的に接
続されて薄膜トランジスタマトリクス基板が構成されて
いる。
部分については同一符号を付し、かつ、同等部分につい
ての説明は省略する。同図(ロ)および同図(ハ)に交
差部45の詳細を図示したが、前記したように製造プロ
セス上の要請から交差部45のゲートバス配線4はドレ
インバス配線5の下で切り離されており、その部分では
透明導電膜ブリッジ6を介して接続されている。そして
Alなどからなるゲートバス配線4と透明導電膜ブリッ
ジ6とは絶縁膜7,たとえば、SiNX 膜に形成され
たスルーホール61を通して図示したごとく電気的に接
続されて薄膜トランジスタマトリクス基板が構成されて
いる。
【0011】
【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリクス型液晶表示素子に用いる薄膜トラン
ジスタマトリクス基板のゲートバス配線4は、ドレイン
バス配線5との交差部45それぞれの部分で透明導電膜
ブリッジ6によって接続される回路配線構造をなしてお
り、通常この透明導電膜,たとえば、ITO膜は金属,
たとえば、Alなどに比較して1〜2桁程度電気抵抗が
大きく、各交差点45には図5に示したごとく抵抗rが
挿入された状態になっている。
クティブマトリクス型液晶表示素子に用いる薄膜トラン
ジスタマトリクス基板のゲートバス配線4は、ドレイン
バス配線5との交差部45それぞれの部分で透明導電膜
ブリッジ6によって接続される回路配線構造をなしてお
り、通常この透明導電膜,たとえば、ITO膜は金属,
たとえば、Alなどに比較して1〜2桁程度電気抵抗が
大きく、各交差点45には図5に示したごとく抵抗rが
挿入された状態になっている。
【0012】そのためにゲートバス配線4の配線抵抗は
必然的に高くなる。このゲートバス配線4は前記したご
とく各薄膜トランジスタ10のゲート電極に接続されて
いるので、ゲート信号を与えている信号源から遠ざかる
ほどゲート信号に歪みが生じて表示画素の光スイッチン
グの誤動作を生ずる。さらに、データ信号が送信される
ドレインバス配線5と画素電極19との間の寄生容量に
よって、アドレスしている画素以外の画素電極の電位を
変化させ、その画素の光スイッチ動作の安定性を損なう
などといった重大な問題があり、その解決が求められて
いる。
必然的に高くなる。このゲートバス配線4は前記したご
とく各薄膜トランジスタ10のゲート電極に接続されて
いるので、ゲート信号を与えている信号源から遠ざかる
ほどゲート信号に歪みが生じて表示画素の光スイッチン
グの誤動作を生ずる。さらに、データ信号が送信される
ドレインバス配線5と画素電極19との間の寄生容量に
よって、アドレスしている画素以外の画素電極の電位を
変化させ、その画素の光スイッチ動作の安定性を損なう
などといった重大な問題があり、その解決が求められて
いる。
【0013】
【課題を解決するための手段】上記の課題は、配向膜1
2が被覆形成された薄膜トランジスタマトリクス基板1
と配向膜22が被覆形成された共通電極基板2との間に
液晶3が注入封止されてなるアクティブマトリクス型液
晶表示素子において、前記薄膜トランジスタマトリクス
基板1のゲートバス配線4とドレインバス配線5の交差
部45における前記ゲートバス配線4の接続が、該ゲー
トバス配線4の巾よりも広い巾を有する透明導電膜ブリ
ッジ6と折り曲げ配線4a,4bとの長穴スルーホール
60a,60b接続により行われるアクティブマトリク
ス型液晶表示素子によって解決することができる。
2が被覆形成された薄膜トランジスタマトリクス基板1
と配向膜22が被覆形成された共通電極基板2との間に
液晶3が注入封止されてなるアクティブマトリクス型液
晶表示素子において、前記薄膜トランジスタマトリクス
基板1のゲートバス配線4とドレインバス配線5の交差
部45における前記ゲートバス配線4の接続が、該ゲー
トバス配線4の巾よりも広い巾を有する透明導電膜ブリ
ッジ6と折り曲げ配線4a,4bとの長穴スルーホール
60a,60b接続により行われるアクティブマトリク
ス型液晶表示素子によって解決することができる。
【0014】さらに、前記ゲートバス配線4とドレイン
バス配線5が取り囲む領域に配置された画素電極19の
両側に沿って延長された2本の前記透明導電膜ブリッジ
6の両先端部から前記ゲートバス配線4の折り曲げ配線
4a,4bが引き出され、前記画素電極19を取り囲む
ように連結されて閉回路を形成するように構成すること
によって一層効果的に解決することができる。
バス配線5が取り囲む領域に配置された画素電極19の
両側に沿って延長された2本の前記透明導電膜ブリッジ
6の両先端部から前記ゲートバス配線4の折り曲げ配線
4a,4bが引き出され、前記画素電極19を取り囲む
ように連結されて閉回路を形成するように構成すること
によって一層効果的に解決することができる。
【0015】
【作用】本発明によれば、ゲートバス配線4とドレイン
バス配線5の交差部45における透明導電膜ブリッジ6
の巾をゲートバス配線4の巾よりも遙かに大きくして、
両側のゲートバス配線4を長穴スルーホール60を経由
して接続しているので、ゲートバス配線4全体の配線抵
抗が大巾に低下し、ゲート信号に歪みが生じることがな
く全ての薄膜トランジスタ10は正常に動作することが
できる。
バス配線5の交差部45における透明導電膜ブリッジ6
の巾をゲートバス配線4の巾よりも遙かに大きくして、
両側のゲートバス配線4を長穴スルーホール60を経由
して接続しているので、ゲートバス配線4全体の配線抵
抗が大巾に低下し、ゲート信号に歪みが生じることがな
く全ての薄膜トランジスタ10は正常に動作することが
できる。
【0016】さらに、ゲートバス配線4の折り曲げ配線
4a,4bを延長し、画素電極19を取り囲むように連
結して閉回路を形成すれば、それによってデータ信号が
送信されるドレインバス配線5と画素電極19との間は
ほゞシールドされて配線間の干渉は抑止され、全ての画
素の光スイッチ動作の安定性が向上する。また、ゲート
バス配線の経路が2本になるのでゲートバスラインの断
線障害に対する冗長性が増し装置全体の信頼性が向上す
る。
4a,4bを延長し、画素電極19を取り囲むように連
結して閉回路を形成すれば、それによってデータ信号が
送信されるドレインバス配線5と画素電極19との間は
ほゞシールドされて配線間の干渉は抑止され、全ての画
素の光スイッチ動作の安定性が向上する。また、ゲート
バス配線の経路が2本になるのでゲートバスラインの断
線障害に対する冗長性が増し装置全体の信頼性が向上す
る。
【0017】
【実施例】図1は本発明の第1実施例を示す図で、薄膜
トランジスタマトリクス基板の一画素領域の配線パター
ン配置の平面図である。
トランジスタマトリクス基板の一画素領域の配線パター
ン配置の平面図である。
【0018】図中、4a,4bは折り曲げ配線で、ゲー
トバス配線4のドレインバス配線5との交差部45の前
でドレインバス配線5に沿って図示したごとく折り曲げ
られた部分である。13は動作半導体層で,たとえば、
アモルファスSi膜である。
トバス配線4のドレインバス配線5との交差部45の前
でドレインバス配線5に沿って図示したごとく折り曲げ
られた部分である。13は動作半導体層で,たとえば、
アモルファスSi膜である。
【0019】60a,60bは長穴スルーホールで、前
記折り曲げ配線4a,4bの下方に図示してない絶縁膜
を挟んで形成された巾の広い透明導電膜ブリッジ6と折
り曲げ配線4a,4bとの導通を確保するための細長い
スリット状の導通路である。
記折り曲げ配線4a,4bの下方に図示してない絶縁膜
を挟んで形成された巾の広い透明導電膜ブリッジ6と折
り曲げ配線4a,4bとの導通を確保するための細長い
スリット状の導通路である。
【0020】なお、前記の諸図面で説明したものと同等
の部分については同一符号を付し、かつ、同等部分につ
いての説明は省略する。本実施例によりAlなどの配線
抵抗の低い金属からなるゲートバス配線4は交差部45
の左右で折り曲げられて、それぞれ折り曲げ配線4a,
4bを形成しており、その長さを十分に大きく,たとえ
ば、ゲートバス配線4の巾の数10倍にすることができ
る。同時に透明な画素電極19,すなわち、ITO膜と
同時形成される透明導電膜ブリッジ6の巾も同様にゲー
トバス配線4の巾の数10倍にすることができる。
の部分については同一符号を付し、かつ、同等部分につ
いての説明は省略する。本実施例によりAlなどの配線
抵抗の低い金属からなるゲートバス配線4は交差部45
の左右で折り曲げられて、それぞれ折り曲げ配線4a,
4bを形成しており、その長さを十分に大きく,たとえ
ば、ゲートバス配線4の巾の数10倍にすることができ
る。同時に透明な画素電極19,すなわち、ITO膜と
同時形成される透明導電膜ブリッジ6の巾も同様にゲー
トバス配線4の巾の数10倍にすることができる。
【0021】したがって、折り曲げ配線4a,4bと透
明導電膜ブリッジ6とを長穴スルーホール4a,4bを
介して電気的に接続すれば、交差部45でのゲートバス
配線4の接続抵抗は従来例の場合に比較して数10分の
1に低減されるので、ゲート信号の波形歪みなどが防止
され表示品質が向上するのである。
明導電膜ブリッジ6とを長穴スルーホール4a,4bを
介して電気的に接続すれば、交差部45でのゲートバス
配線4の接続抵抗は従来例の場合に比較して数10分の
1に低減されるので、ゲート信号の波形歪みなどが防止
され表示品質が向上するのである。
【0022】図2は本発明の第2実施例を示す図で、同
図(イ)は画素部平面図,同図(ロ)は回路構成図であ
る。本実施例ではゲートバス配線4とドレインバス配線
5が取り囲む領域に配置された画素電極19の両側に沿
って延長された2本の透明導電膜ブリッジ6の両先端部
からゲートバス配線4の折り曲げ配線4a,4bが引き
出され、画素電極19を取り囲むようにして,さらに、
折り曲げられ、両者の末端が連結されて閉回路を形成す
るようにしてある。すなわち、ゲートバス配線4→折り
曲げ配線4a→4c→4b→ゲートバス配線4の経路を
辿って画素電極19を取り囲む閉回路が形成される。
図(イ)は画素部平面図,同図(ロ)は回路構成図であ
る。本実施例ではゲートバス配線4とドレインバス配線
5が取り囲む領域に配置された画素電極19の両側に沿
って延長された2本の透明導電膜ブリッジ6の両先端部
からゲートバス配線4の折り曲げ配線4a,4bが引き
出され、画素電極19を取り囲むようにして,さらに、
折り曲げられ、両者の末端が連結されて閉回路を形成す
るようにしてある。すなわち、ゲートバス配線4→折り
曲げ配線4a→4c→4b→ゲートバス配線4の経路を
辿って画素電極19を取り囲む閉回路が形成される。
【0023】これを回路図に示すと同図(ロ)のごとく
になり、画素電極19がAlなどの低抵抗のゲートバス
配線4,4a,4c,4bで取り囲まれるだけでなく、
ゲートバスラインとして画素電極19を挟んで上下に2
経路が確保されている。
になり、画素電極19がAlなどの低抵抗のゲートバス
配線4,4a,4c,4bで取り囲まれるだけでなく、
ゲートバスラインとして画素電極19を挟んで上下に2
経路が確保されている。
【0024】これによって、データ信号が送信されるド
レインバス配線5と画素電極19との間はほゞシールド
されて配線間の干渉は抑止され、全ての画素の光スイッ
チ動作の安定性が向上する。また、ゲートバスラインの
断線障害に対する冗長性が増し装置全体の信頼性が向上
する。
レインバス配線5と画素電極19との間はほゞシールド
されて配線間の干渉は抑止され、全ての画素の光スイッ
チ動作の安定性が向上する。また、ゲートバスラインの
断線障害に対する冗長性が増し装置全体の信頼性が向上
する。
【0025】図3は本発明の第3実施例を示す図で、同
図(イ)は画素部平面図,同図(ロ)は回路構成図であ
る。上記の実施例では何れも薄膜トランジスタ10のド
レイン電極14は隣接画素領域,たとえば、上方の画素
領域にはみ出して配線されてドレインバス配線5に接続
されている。このために画素電極19の上下にデッドス
ペースが生じて有効面積が減少する,すなわち、開口率
が低下し表示画面が暗くなる。
図(イ)は画素部平面図,同図(ロ)は回路構成図であ
る。上記の実施例では何れも薄膜トランジスタ10のド
レイン電極14は隣接画素領域,たとえば、上方の画素
領域にはみ出して配線されてドレインバス配線5に接続
されている。このために画素電極19の上下にデッドス
ペースが生じて有効面積が減少する,すなわち、開口率
が低下し表示画面が暗くなる。
【0026】そこで、本実施例では薄膜トランジスタ1
0のドレイン電極14を図示したごとくそれぞれが制御
する画素電極19の所属領域の中に収めることによって
開口率を上げるようにした例である。なお、ドレインバ
ス配線5とゲートバス配線4との交差部45におけるゲ
ートバス配線4の接続構造や画素電極19を囲んでの閉
回路構成などは前記第1あるいは第2の実施例に準じて
行えばよい。
0のドレイン電極14を図示したごとくそれぞれが制御
する画素電極19の所属領域の中に収めることによって
開口率を上げるようにした例である。なお、ドレインバ
ス配線5とゲートバス配線4との交差部45におけるゲ
ートバス配線4の接続構造や画素電極19を囲んでの閉
回路構成などは前記第1あるいは第2の実施例に準じて
行えばよい。
【0027】以上の実施例では薄膜トランジスタ10と
してトップ・ゲート・スタガー型の場合について示した
が、ゲートを最下層に形成するボトム・ゲート・スタガ
ー型の場合にも本発明が適用できることは言うまでもな
い。
してトップ・ゲート・スタガー型の場合について示した
が、ゲートを最下層に形成するボトム・ゲート・スタガ
ー型の場合にも本発明が適用できることは言うまでもな
い。
【0028】また、上記の実施例は例を示したものであ
り、本発明の趣旨に沿うものである限り使用する素材や
細部の構成,プロセスなどは、適宜その他のものあるい
はそれらの組み合わせを選択使用してよいことは勿論で
ある。
り、本発明の趣旨に沿うものである限り使用する素材や
細部の構成,プロセスなどは、適宜その他のものあるい
はそれらの組み合わせを選択使用してよいことは勿論で
ある。
【0029】
【発明の効果】以上説明したように、本発明によればゲ
ートバス配線4とドレインバス配線5の交差部45にお
ける透明導電膜ブリッジ6の巾をゲートバス配線4の巾
よりも遙かに大きくして、両側のゲートバス配線4を長
穴スルーホール60を経由して接続しているので、ゲー
トバス配線4全体の配線抵抗が大巾に低下し、ゲート信
号に歪みが生じることがなく全ての薄膜トランジスタ1
0は正常に動作することができる。さらに、ゲートバス
配線4の折り曲げ配線4a,4bを延長して画素電極1
9を取り囲むように連結して閉回路を形成することによ
って、データ信号が送信されるドレインバス配線5と画
素電極19との間はほゞシールドされて配線間の干渉は
抑止され、全ての画素の光スイッチ動作の安定性が向上
する。また、ゲートバス配線の経路が2本になるのでゲ
ートバスラインの断線障害に対する冗長性が増し、アク
ティブマトリクス型液晶表示装置の性能,品質ならびに
信頼性の向上に寄与するところが極めて大きい。
ートバス配線4とドレインバス配線5の交差部45にお
ける透明導電膜ブリッジ6の巾をゲートバス配線4の巾
よりも遙かに大きくして、両側のゲートバス配線4を長
穴スルーホール60を経由して接続しているので、ゲー
トバス配線4全体の配線抵抗が大巾に低下し、ゲート信
号に歪みが生じることがなく全ての薄膜トランジスタ1
0は正常に動作することができる。さらに、ゲートバス
配線4の折り曲げ配線4a,4bを延長して画素電極1
9を取り囲むように連結して閉回路を形成することによ
って、データ信号が送信されるドレインバス配線5と画
素電極19との間はほゞシールドされて配線間の干渉は
抑止され、全ての画素の光スイッチ動作の安定性が向上
する。また、ゲートバス配線の経路が2本になるのでゲ
ートバスラインの断線障害に対する冗長性が増し、アク
ティブマトリクス型液晶表示装置の性能,品質ならびに
信頼性の向上に寄与するところが極めて大きい。
【図1】本発明の第1実施例を示す図である。
【図2】本発明の第2実施例を示す図である。
【図3】本発明の第3実施例を示す図である。
【図4】アクティブマトリクス型液晶表示素子の外観斜
視図である。
視図である。
【図5】薄膜トランジスタマトリクス基板の回路構成例
を示す図である。
を示す図である。
【図6】従来の薄膜トランジスタマトリクス基板の構成
例を示す図である。
例を示す図である。
1は薄膜トランジスタマトリクス基板、2は共通電極基
板、 3は液晶、 4はゲートバス配線、4a,4b,4cは折り曲げ配線
、 5はドレインバス配線、 6は透明導電膜ブリッジ、 10は薄膜トランジスタ、 11は基板、 13はゲート電極、 14はドレイン電極、 15はソース電極、 19は画素電極、 45は交差部、 60(60a,60b)は長穴スルーホール、61はス
ルーホール、
板、 3は液晶、 4はゲートバス配線、4a,4b,4cは折り曲げ配線
、 5はドレインバス配線、 6は透明導電膜ブリッジ、 10は薄膜トランジスタ、 11は基板、 13はゲート電極、 14はドレイン電極、 15はソース電極、 19は画素電極、 45は交差部、 60(60a,60b)は長穴スルーホール、61はス
ルーホール、
Claims (2)
- 【請求項1】 配向膜(12)が被覆形成された薄膜
トランジスタマトリクス基板(1)と配向膜(22)が
被覆形成された共通電極基板(2)との間に液晶(3)
が注入封止されてなるアクティブマトリクス型液晶表示
素子において、前記薄膜トランジスタマトリクス基板(
1)のゲートバス配線(4)とドレインバス配線(5)
の交差部(45)における前記ゲートバス配線(4)の
接続が、該ゲートバス配線(4)の巾よりも広い巾を有
する透明導電膜ブリッジ(6)と折り曲げ配線(4a,
4b)との長穴スルーホール(60a,60b)接続に
より行われることを特徴としたアクティブマトリクス型
液晶表示素子。 - 【請求項2】 前記ゲートバス配線(4)とドレイン
バス配線(5)が取り囲む領域に配置された画素電極(
19)の両側に沿って延長された2本の前記透明導電膜
ブリッジ(6)の両先端部から前記ゲートバス配線(4
)の折り曲げ配線(4a,4b)が引き出され、前記画
素電極(19)を取り囲むように連結されて閉回路を形
成することを特徴とした請求項1記載のアクティブマト
リクス型液晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111279A JPH04338730A (ja) | 1991-05-16 | 1991-05-16 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111279A JPH04338730A (ja) | 1991-05-16 | 1991-05-16 | アクティブマトリクス型液晶表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04338730A true JPH04338730A (ja) | 1992-11-26 |
Family
ID=14557201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3111279A Withdrawn JPH04338730A (ja) | 1991-05-16 | 1991-05-16 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04338730A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06258670A (ja) * | 1992-12-10 | 1994-09-16 | Gold Star Co Ltd | 液晶表示装置及びその製造方法 |
JPH0818058A (ja) * | 1994-06-27 | 1996-01-19 | Furontetsuku:Kk | 薄膜トランジスタアレイおよび液晶表示装置 |
KR100467176B1 (ko) * | 2000-10-11 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이패널 및 그 제조방법 |
WO2006064887A1 (ja) * | 2004-12-17 | 2006-06-22 | Sharp Kabushiki Kaisha | 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 |
US9299759B2 (en) | 2013-02-20 | 2016-03-29 | Samsung Display Co., Ltd. | Organic light-emitting display device and method of manufacturing the same |
-
1991
- 1991-05-16 JP JP3111279A patent/JPH04338730A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Legal Events
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---|---|---|---|
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