JPS62203375A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62203375A JPS62203375A JP4531186A JP4531186A JPS62203375A JP S62203375 A JPS62203375 A JP S62203375A JP 4531186 A JP4531186 A JP 4531186A JP 4531186 A JP4531186 A JP 4531186A JP S62203375 A JPS62203375 A JP S62203375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ｐ７２業上の利用分野〕
本発明は薄膜１−ランジスタの製造方法に係り、特にシ
リコン薄膜を半導体膜とする薄膜トランジスタの製造方
法に関する。
リコン薄膜を半導体膜とする薄膜トランジスタの製造方
法に関する。
現在、非晶質シリコン（Ａｍｏｒｐｈｏｕｓ ５ｉｌｉ
ｃｏｎ、以下ａ−３ｉと略す）を半導体膜とした薄膜ト
ランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ、以下ＴＰＴと略す）は、液晶パネル等の平面ディス
プレイのアクティブマトリックス用スイッチング素子と
して注目されている。
ｃｏｎ、以下ａ−３ｉと略す）を半導体膜とした薄膜ト
ランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ、以下ＴＰＴと略す）は、液晶パネル等の平面ディス
プレイのアクティブマトリックス用スイッチング素子と
して注目されている。
このａ−３ｉＴＰＴは、第６図に示すように絶縁基板１
上にゲート電極３を設け、このゲート電極３を覆うよう
にゲート絶縁膜４を設け、このゲート絶縁膜４上にシリ
コン薄膜５を設け、このシリコン薄膜Ｓ上に対向してソ
ース電極７と１くレイン電極８を設けた逆スタガ構造が
、良好なゲート絶縁膜／半導体膜界面が得られ、配線も
容易であることから、最も多く用いられている。
上にゲート電極３を設け、このゲート電極３を覆うよう
にゲート絶縁膜４を設け、このゲート絶縁膜４上にシリ
コン薄膜５を設け、このシリコン薄膜Ｓ上に対向してソ
ース電極７と１くレイン電極８を設けた逆スタガ構造が
、良好なゲート絶縁膜／半導体膜界面が得られ、配線も
容易であることから、最も多く用いられている。
従来、このａ−５ｉＴＰＴは、例えばジャパン・ディス
プレイ′８３．第３５６頁〜第３５９頁（１９８３）（
Ｊａｐａｎ Ｄｉｓｐｌａｙｙ ’８３．ＰＰ３５６〜
３５９（１９８３））で論じられているように、第７図
に示したプロセスで製造していた。即ち、第７図（Ａ）
に示すように少なくとも表面が絶縁物よりなる絶縁基板
１上にＡＱ。
プレイ′８３．第３５６頁〜第３５９頁（１９８３）（
Ｊａｐａｎ Ｄｉｓｐｌａｙｙ ’８３．ＰＰ３５６〜
３５９（１９８３））で論じられているように、第７図
に示したプロセスで製造していた。即ち、第７図（Ａ）
に示すように少なくとも表面が絶縁物よりなる絶縁基板
１上にＡＱ。
Ｃｒ等の第１金属薄膜２を設け、この第１金屈薄膜２を
第７図（Ｂ）に示すようにフォトリソグラフィによって
パターニングし、ゲート電極３を設ける。次に第７図（
Ｃ）に示すようにゲート絶縁膜４とシリコン薄膜５とを
真空を破らずに堆積し、第７図（Ｄ）に示すようにａ−
５ｉ膜をホトリソグラフィによってパターニングする。
第７図（Ｂ）に示すようにフォトリソグラフィによって
パターニングし、ゲート電極３を設ける。次に第７図（
Ｃ）に示すようにゲート絶縁膜４とシリコン薄膜５とを
真空を破らずに堆積し、第７図（Ｄ）に示すようにａ−
５ｉ膜をホトリソグラフィによってパターニングする。
その後第７図（Ｅ）に示すように第２金属薄膜６を堆積
し、これを第７図（Ｆ）に示すようにフォトリソグラフ
ィによってパターニングし、ゲート電極６とソース電極
７を設けてａ −５ｉＴ Ｐ Ｔを製造していた。
し、これを第７図（Ｆ）に示すようにフォトリソグラフ
ィによってパターニングし、ゲート電極６とソース電極
７を設けてａ −５ｉＴ Ｐ Ｔを製造していた。
〔発明が解決しようとする問題点〕
第６図に示す構造のａ −５ｉＴ Ｐ Ｔを第７図に示
すプロセスで構造する場合、シリコン薄膜表面がホトプ
ロセスにさらさせるためこのＴＰＴはしきい値′１１圧
やオン電流等の諸特性が変動し易かった。
すプロセスで構造する場合、シリコン薄膜表面がホトプ
ロセスにさらさせるためこのＴＰＴはしきい値′１１圧
やオン電流等の諸特性が変動し易かった。
また、第７図のプロセスでアクティブマトリックス基板
に適用した場合、ＴＰＴ領域や走査線と信号線との交差
部で断線やショートが発生しろかった。このため大面積
のアクティダマ１−リツクス基板の製造歩留りが決して
高いものとは云えず、コスト高になるという問題があっ
た。
に適用した場合、ＴＰＴ領域や走査線と信号線との交差
部で断線やショートが発生しろかった。このため大面積
のアクティダマ１−リツクス基板の製造歩留りが決して
高いものとは云えず、コスト高になるという問題があっ
た。
本発明の目的はＴＰＴの素子特性のばらつきを小さくし
、かつＴＦＴ部での欠陥をなくすことによりＴＰＴの製
造歩留りを向上させることにある。
、かつＴＦＴ部での欠陥をなくすことによりＴＰＴの製
造歩留りを向上させることにある。
上記目的はシリコン薄膜の加工を行なう前に、ソース電
極、ドレイン電極に用いる少なくとも１つの金属薄膜を
堆積してコンタクトをとることで達成される。
極、ドレイン電極に用いる少なくとも１つの金属薄膜を
堆積してコンタクトをとることで達成される。
シリコン薄膜を加工する前にソース電極と１〜レイン電
極用の金属薄膜を堆積することでシリコン薄膜表面がホ
トプロセスにさらされなくなる。従ってシリコン膜とソ
ース電極、ドレイン電極の界面が従来のものより良好と
なり、シリコン薄膜の加工より生じるエッチング不良、
異物等による欠陥発生がなくなる。またソース電極、ド
レイン電極加工時にシリコン薄膜による段差が無いため
平坦性が良好となり、断線、ショートによる不良がなく
なる。
極用の金属薄膜を堆積することでシリコン薄膜表面がホ
トプロセスにさらされなくなる。従ってシリコン膜とソ
ース電極、ドレイン電極の界面が従来のものより良好と
なり、シリコン薄膜の加工より生じるエッチング不良、
異物等による欠陥発生がなくなる。またソース電極、ド
レイン電極加工時にシリコン薄膜による段差が無いため
平坦性が良好となり、断線、ショートによる不良がなく
なる。
以下、本発明で使用する材料等について詳述する。少な
くとも表面が絶縁膜からなる基板は、ガラス基板、サフ
ァイヤ基板等が挙げられる。ゲート′社極は、クロム、
アルミニウム等で形成される。
くとも表面が絶縁膜からなる基板は、ガラス基板、サフ
ァイヤ基板等が挙げられる。ゲート′社極は、クロム、
アルミニウム等で形成される。
ゲート絶縁膜は、シリコン窒化膜等から形成される。そ
してシリコンを主成分とする薄膜はシリコン薄膜、アモ
ルファスシリコン薄膜等が挙げられる。そして、シリコ
ンを主成分とする薄膜は、ゲート絶縁膜上の少なくとも
グー１−電極上に位置する個所に形成する。ソース電極
とドレイン電極はクロム、シリサイド、Ｍｏ、Ｔｉから
選ばれた１種類の全屈と、この上に設けられたアルミニ
ウムよりなっている。そして一対のソース電極とドレイ
ン電極は少なくともゲート電極よりも内側にはみ出して
形成する。
してシリコンを主成分とする薄膜はシリコン薄膜、アモ
ルファスシリコン薄膜等が挙げられる。そして、シリコ
ンを主成分とする薄膜は、ゲート絶縁膜上の少なくとも
グー１−電極上に位置する個所に形成する。ソース電極
とドレイン電極はクロム、シリサイド、Ｍｏ、Ｔｉから
選ばれた１種類の全屈と、この上に設けられたアルミニ
ウムよりなっている。そして一対のソース電極とドレイ
ン電極は少なくともゲート電極よりも内側にはみ出して
形成する。
以下、本発明を実施例により詳細に説明する。
実施例１
第１図は、本発明を説明するプロセス図である。
即ち、第１図（Ａ）に示すように絶縁基板１上にＣｒ。
ＡＱ等の第１金屈膜２を形成し、第１図（Ｂ）に示すよ
うにホトリソグラフィによりパターニングしてゲート電
極３を形成し、第１図（Ｃ）に示すようにゲートＭ３．
極３を覆うようにゲート絶縁膜４を形成シ、このゲート
絶縁膜４上にシリコン薄膜５を形成し、第１図（Ｄ）に
示すようにシリコン薄膜上に第２金属簿膜６を形成し、
第１図（Ｅ）に示すように第２金ｍ薄膜６をホトリソグ
ラフィによりパターニングしてソース電極７、ドレイン
電極８を形成し、第１図（Ｆ）に示すようにシリコン薄
膜をホトリソグラフィによってパターニングして第２図
に示すＴＰＴを得る。
うにホトリソグラフィによりパターニングしてゲート電
極３を形成し、第１図（Ｃ）に示すようにゲートＭ３．
極３を覆うようにゲート絶縁膜４を形成シ、このゲート
絶縁膜４上にシリコン薄膜５を形成し、第１図（Ｄ）に
示すようにシリコン薄膜上に第２金属簿膜６を形成し、
第１図（Ｅ）に示すように第２金ｍ薄膜６をホトリソグ
ラフィによりパターニングしてソース電極７、ドレイン
電極８を形成し、第１図（Ｆ）に示すようにシリコン薄
膜をホトリソグラフィによってパターニングして第２図
に示すＴＰＴを得る。
第２図に示したａ −５ｉＴ Ｐ Ｔのしきい値電圧の
法板内でのばらつきを、第６図に示した従来のａ −３
ｉＴ Ｆ Ｔと比較して、第３図の曲線９，１ｏに示す
。本発明の方法で製造したａ−５ｉＴＦＴ（曲線９）は
、従来品（曲線１０）に比べてばらつき幅が半分以下に
なっていることがわかる。
法板内でのばらつきを、第６図に示した従来のａ −３
ｉＴ Ｆ Ｔと比較して、第３図の曲線９，１ｏに示す
。本発明の方法で製造したａ−５ｉＴＦＴ（曲線９）は
、従来品（曲線１０）に比べてばらつき幅が半分以下に
なっていることがわかる。
本発明の方法によって形成したａ−３ｉＴＰＴ（第２図
）の特性を、従来品（第６図）と比較して第４図に曲線
１１．１２に示す。本発明の方法によって製造したａ
−５ｉＴ Ｐ Ｔは、実効移動度Ｍｅｆｆが０．８ｃｍ
２／ Ｖ−５となり、従来品０．４ｃｍ”／Ｖ−３と比
較して大きく特性の向上していることがわかる。
）の特性を、従来品（第６図）と比較して第４図に曲線
１１．１２に示す。本発明の方法によって製造したａ
−５ｉＴ Ｐ Ｔは、実効移動度Ｍｅｆｆが０．８ｃｍ
２／ Ｖ−５となり、従来品０．４ｃｍ”／Ｖ−３と比
較して大きく特性の向上していることがわかる。
また５本発明の方法によってａ−３ｉＴＰＴを製造する
と、第５図に示す構造にもなる。
と、第５図に示す構造にもなる。
そして、アクティブマトリックス基板内で走査線と接続
されるゲート電極と、信号線と接続されるソース電極が
、ゲート絶！ａ膜の他にシリコン薄膜によって層間絶縁
されていると共に、信号線のＴＦＴ部での断差がないた
め、ＴＦＴ部でのショート、断線の発生確率が非常に低
くなる。
されるゲート電極と、信号線と接続されるソース電極が
、ゲート絶！ａ膜の他にシリコン薄膜によって層間絶縁
されていると共に、信号線のＴＦＴ部での断差がないた
め、ＴＦＴ部でのショート、断線の発生確率が非常に低
くなる。
以上述べたように、本発明によれば、アクティブマトリ
ックス基板内でのＴＰＴの特性分布を均一なものとでき
ると共にアクティブマトリックス基板において、ＴＦＴ
部における欠陥をなくせるのでアクティブマトリックス
基板の製造歩留りを大幅に向上せしめる効果がある。
ックス基板内でのＴＰＴの特性分布を均一なものとでき
ると共にアクティブマトリックス基板において、ＴＦＴ
部における欠陥をなくせるのでアクティブマトリックス
基板の製造歩留りを大幅に向上せしめる効果がある。
第１図は本発明の薄膜トランジスタの製造工程を示す第
１図、第２図、第５図は本発明の方法で製造した薄膜ト
ランジスタの断面図、第３図は本発明の方法で製造した
薄膜トランジスタと従来の方法で製造した薄膜トランジ
スタのしきい値電圧分布図、第４図は本発明の方法で製
造した薄膜トランジスタと従来の方法で製造した薄膜ト
ランジスタのドレイン電圧〜ゲート電圧特性、第６図は
従来の薄膜トランジスタの断面図、第７図は従来の薄膜
トランジスタの製造工程を示す図である。 １・・・絶縁基板、２・・・第１金属薄膜、３・・・ゲ
ート電極、４・・・ゲート絶縁膜、５・・シリコン薄膜
、６・・・第２金属薄膜、７・・・ソース電極、８・・
・ドレイン電極。 代理人 弁理士 秋 本 正 実第１図 奪 ８−−−ドレイン電」曳 第２図 第３図 しきいΔ乞ｆｆ１（Ｖ＞ 第４図 −５０５１０＋５２０ Ｇ 第５図 第６図 ＴＰＴ、Ｊ？ｆ４域 第７ ３′５
１図、第２図、第５図は本発明の方法で製造した薄膜ト
ランジスタの断面図、第３図は本発明の方法で製造した
薄膜トランジスタと従来の方法で製造した薄膜トランジ
スタのしきい値電圧分布図、第４図は本発明の方法で製
造した薄膜トランジスタと従来の方法で製造した薄膜ト
ランジスタのドレイン電圧〜ゲート電圧特性、第６図は
従来の薄膜トランジスタの断面図、第７図は従来の薄膜
トランジスタの製造工程を示す図である。 １・・・絶縁基板、２・・・第１金属薄膜、３・・・ゲ
ート電極、４・・・ゲート絶縁膜、５・・シリコン薄膜
、６・・・第２金属薄膜、７・・・ソース電極、８・・
・ドレイン電極。 代理人 弁理士 秋 本 正 実第１図 奪 ８−−−ドレイン電」曳 第２図 第３図 しきいΔ乞ｆｆ１（Ｖ＞ 第４図 −５０５１０＋５２０ Ｇ 第５図 第６図 ＴＰＴ、Ｊ？ｆ４域 第７ ３′５
Claims (1)
- １、少なくとも表面が絶縁膜から成る基板と、その基板
上に設けられたゲート電極と、このゲート電極を覆うよ
うに設けられたゲート絶縁膜と、このゲート絶縁膜上の
少なくともゲート電極上に位置する個所に設けられたシ
リコンを主成分とする薄膜と、このシリコンを主成分と
する薄膜上に設けられた少なくともゲート電極の端部よ
りも内側にはみ出した一対のソース電極とドレイン電極
からなる薄膜トランジスタの製造方法において、上記シ
リコン薄膜の加工より前に上記ソース電極と上記ドレイ
ン電極となる少なくとも１種類からなる金属薄膜を堆積
してから前記シリコン薄膜のパターン化を行なうことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4531186A JPS62203375A (ja) | 1986-03-04 | 1986-03-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4531186A JPS62203375A (ja) | 1986-03-04 | 1986-03-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62203375A true JPS62203375A (ja) | 1987-09-08 |
Family
ID=12715763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4531186A Pending JPS62203375A (ja) | 1986-03-04 | 1986-03-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203375A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828870A (ja) * | 1981-08-12 | 1983-02-19 | Toshiba Corp | 薄膜半導体装置 |
| JPS6050963A (ja) * | 1983-08-30 | 1985-03-22 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS6132577A (ja) * | 1984-07-25 | 1986-02-15 | Toshiba Corp | 薄膜半導体電界効果トランジスタの製造方法 |
| JPS6151878A (ja) * | 1984-08-21 | 1986-03-14 | Seiko Instr & Electronics Ltd | 表示用パネルの製造方法 |
-
1986
- 1986-03-04 JP JP4531186A patent/JPS62203375A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828870A (ja) * | 1981-08-12 | 1983-02-19 | Toshiba Corp | 薄膜半導体装置 |
| JPS6050963A (ja) * | 1983-08-30 | 1985-03-22 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS6132577A (ja) * | 1984-07-25 | 1986-02-15 | Toshiba Corp | 薄膜半導体電界効果トランジスタの製造方法 |
| JPS6151878A (ja) * | 1984-08-21 | 1986-03-14 | Seiko Instr & Electronics Ltd | 表示用パネルの製造方法 |
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