KR20110010762A - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

메모리 셀의 면적을 증가시키지 않고, 메모리 트랜지스터의 기록 전압 및 소거 전압을 저감하고, 기록 전압 및 소거 전압을 증가시키지 않고 메모리 셀 면적을 축소한다. 메모리 셀에는 제 1 섬 형상 반도체 영역, 플로팅 게이트, 컨트롤 게이트를 갖는 메모리 트랜지스터가 형성된다. 또한, 플로팅 게이트 아래 쪽에는 절연막을 사이에 두고 제 2 섬 형상 반도체 영역이 형성된다. 제 2 섬 형상 반도체 영역은 컨트롤 게이트에 전기적으로 접속되기 때문에, 제 2 섬 형상 반도체 영역과 플로팅 게이트 사이에 정전 용량이 형성된다. 이 정전 용량은 메모리 트랜지스터의 커플링 비율의 증가에 기여하기 때문에, 메모리 셀의 면적을 증가시키지 않고, 커플링 비율을 높일 수 있다. 또한, 커플링 비율을 저하시키지 않고, 메모리 셀의 면적을 축소할 수 있다.

Description

비휘발성 반도체 기억 장치{NON-Volatile semiconductor memory device}
본 발명은 데이터의 기록, 판독 및 소거가 가능한 비휘발성 반도체 기억 장치에 관한 것이다.
비휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리 등이 알려져 있다. 이들 비휘발성 반도체 기억 장치는 디지털 스틸 카메라나 휴대형 오디오 플레이어, 휴대 전화 등 다양한 기억 매체로서 이용되어 있다. 한층 더 제품 크기의 소형화, 기억 용량의 대용량화, 데이터의 기록 및 판독 고속화, 저소비 전력화 등의 다양한 시장의 요구에 부응하기 위하여 비휘발성 반도체 기억 장치의 활발한 연구 개발이 행해지고 있다.
상기 시장의 요구에 부응하는 하나의 수법으로서, 최근에는 절연막을 사이에 두고 기판 위에 형성된 실리콘막에 소자를 형성하는 소위 SOI(Silicon On Insulator)형의 비휘발성 반도체 기억 장치의 연구가 활발히 행해지고 있다.
예를 들어, 특허 문헌 1에는 소거 전압 등의 동작 전압의 저전압화나 저비용화를 도모한 SOI 구조의 비휘발성 메모리 트랜지스터가 기재되어 있다. 특허 문헌 1에서는 저비용화를 위하여 기판에 유리 기판이나 플라스틱 기판이 사용된다. 또한, 유리 기판 위에 형성된 SOI 구조의 비휘발성 메모리 트랜지스터에 관해서는 본 출원의 발명자를 발명자의 하나로 포함하는 특허 출원으로서, 예를 들어, 특허 문헌 2가 있다.
특개 2006-013534호 공보 특개 2007-288176호 공보
그러나, 특허 문헌 1, 특허 문헌 2에 제시하는 바와 같은 SOI 구조의 비휘발성 메모리 소자에서는, 메모리 셀 면적을 증가시키지 않고 기록 전압 및 소거 전압을 저감시키기 매우 어렵다. 그 이유를 이하에서 설명한다. 여기서는, 비휘발성 메모리 소자로서, 비휘발성 메모리 트랜지스터(이하, "메모리 트랜지스터"라고 축약할 경우도 있음)를 예로 들어 설명한다. 우선, 메모리 셀의 구조에 대하여 설명하고, 그 다음에, 데이터의 기록 방법, 판독 방법 및 소거 방법에 대하여 설명한다.
이하, 도 15 내지 도 16b를 참조하면서, 메모리 셀의 구조에 대하여 설명한다. 도 15에 종래의 메모리 셀의 구성예를 설명하는 평면도를 도시하고, 도 15를 A1-A2선, B1-B2선에서 절단한 단면도를 각각 도 16a, 도 16b에 도시한다.
메모리 셀에는 메모리 소자로서 하나의 메모리 트랜지스터가 형성되고, 메모리 트랜지스터는 소스선(Source Line: SL), 비트선(Bit Line: BL), 및 워드선(Word Line: WL)에 전기적으로 접속된다.
도 16a, 도 16b에 도시하는 바와 같이, 기판(1100) 위에 절연막(1130)이 형성되고, 절연막(1130) 위에 섬 형상 반도체 영역(1102)이 형성된다. 섬 형상 반도체 영역(1102)에는 n형 또는 p형의 불순물 원소가 도핑된 제 1 불순물 영역(1103, 1104), n형 또는 p형의 불순물 원소가 도핑된 제 2 불순물 영역(1105, 1106), 이들에 끼워진 채널 형성 영역(1107)이 형성된다. 제 2 불순물 영역(1105, 1106)은 제 1 불순물 영역(1103, 1104)보다 불순물 농도가 낮은 LDD(Lightly Doped Drain) 영역으로서 형성되는 경우나, 제 1 불순물 영역(1103, 1104)과 대략(substantially) 등가의 불순물 원소 농도를 갖는 경우나, 불순물 원소가 첨가되지 않고 채널 형성 영역(1107)과 대략 등가인 경우도 있다. 제 2 불순물 영역(1105, 1106)은 메모리 소자의 특성에 따라 형성하면 좋다.
섬 형상 반도체 영역(1102) 위에는 절연막(1108)이 형성된다. 절연막(1108) 위에는 섬 형상 반도체 영역(1102)과 겹쳐지는 도전막(1109)이 형성된다. 도전막(1109)은 메모리 트랜지스터의 플로팅 게이트(Floating Gate: FG)를 구성한다. 도전막(1109) 위에는 절연막(1110)이 형성된다. 절연막(1110) 위에는 섬 형상 반도체 영역(1102)과 겹쳐지는 도전막(1111)이 형성된다. 도전막(1111)은 메모리 트랜지스터의 컨트롤 게이트(Control Gate: CG)와, 컨트롤 게이트에 전기적으로 접속되는 워드선을 구성한다. 도전막(1111)에 의하여 컨트롤 게이트 및 워드선을 형성함으로써 컨트롤 게이트와 워드선이 전기적으로 접속된다.
그리고, 그 도전막(1111) 위에는 절연막(1112)이 형성되고, 도전막(1113, 1114)이 절연막(1112) 위에 형성된다. 도전막(1113)은 메모리 트랜지스터에 전기적으로 접속되는 소스선(SL)을 구성하고, 도전막(1114)은 메모리 트랜지스터에 전기적으로 접속되는 비트선(BL)을 구성한다. 도전막(1113, 1114)은 각각 절연막(1112)에 형성된 개구(1119, 1120)를 통하여 제 1 불순물 영역(1103, 1104)에 전기적으로 접속된다. 도 15의 2점쇄선으로 둘러싼 영역(1121)은 하나의 메모리 셀이 차지하는 영역이다.
플로팅 게이트를 사용한 비휘발성 메모리 트랜지스터는 플로팅 게이트 내에 축적된 전하량에 의하여 데이터를 기록하는 메모리 소자이다. 이 전하량을 제어하는 것이 데이터의 기록 동작 또는 소거 동작이고, 전하량을 검출하는 것이 데이터의 판독이다. 이하, 기록 방법, 판독 방법, 및 소거 방법에 대하여 설명한다.
도 15에 도시하는 메모리 트랜지스터에서는 플로팅 게이트(도전막(1109))는 전기적으로 부유 상태이다. 따라서, 컨트롤 게이트(도전막(1111))에 의하여 간접적으로 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 전압을 인가함으로써, 이 메모리 트랜지스터는 트랜지스터로서 기능한다. 플로팅 게이트 내에 전자가 축적되면, 전자가 축적되지 않는 상태와 비교하여 컨트롤 게이트에 인가한 전압이 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 인가되기 어려워지므로, 메모리 트랜지스터의 임계값 전압이 양의 방향으로 시프트한다. 따라서, 메모리 트랜지스터의 임계값 전압의 변화를 검출함으로써, 메모리 트랜지스터에 기억된 데이터를 판독할 수 있다. 제 1 불순물 영역(1103)과 제 1 불순물 영역(1104)의 전위가 동등한 경우, 플로팅 게이트 내에 축적된 전하량과 임계값 전압의 관계는 다음 수식(1), 수식(2)로 표시할 수 있다.
[수식 1]
Figure pct00001
[수식 2]
Figure pct00002
수식(1), 수식(2) 중, VFG는 플로팅 게이트의 전위, VCG는 컨트롤 게이트의 전위, C1는 섬 형상 반도체 영역과 플로팅 게이트 사이의 정전 용량, C2는 플로팅 게이트와 컨트롤 게이트 사이의 정전 용량, QFG는 플로팅 게이트 내의 전하량, △Vtm는 메모리 트랜지스터의 임계값 전압의 변동량을 나타낸다. 또한, 수식(1) 중의 C2/(C1+C2)는 일반적으로 커플링 비율이라고 불린다. 수식(1)에 제시하는 바와 같이, 이 값이 클수록 컨트롤 게이트의 전위 VCG에 대한, 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 인가되는 전압의 비율이 높아진다.
메모리 트랜지스터에 데이터를 기록하는 경우, 컨트롤 게이트에 높은 전압(예를 들어, 양의 고전압)을 인가함으로써, 간접적으로 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 전압을 인가한다. 다음에, F-N(Fowler-Nordheim) 터널 전류나, 열 전자를 이용하여 플로팅 게이트 내에 전자를 주입한다. 또한, 메모리 트랜지스터로부터 데이터를 소거하는 경우는 컨트롤 게이트에 높은 전압(예를 들어, 음의 고전압)을 인가함으로써, 간접적으로 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 전압을 인가하여 플로팅 게이트로부터 전자를 뽑는다.
따라서, 커플링 비율을 높임으로써 컨트롤 게이트에 인가한 전압을 섬 형상 반도체 영역(1102)과 플로팅 게이트 사이에 효율적으로 인가할 수 있으므로 기록 전압 및 소거 전압을 낮출 수 있다. 즉, 커플링 비율은 기록 전압 및 소거 전압에 크게 영향을 준다.
이하, 메모리 셀 면적과 커플링 비율의 관계와 함께, 메모리 셀 면적과 기록 전압 및 소거 전압의 관계를 설명한다.
수식(1)에 제시하는 바와 같이, 커플링 비율을 높이기 위해서는 플로팅 게이트와 컨트롤 게이트 사이의 정전 용량 C2를 크게 하는 것이 유효하다. 정전 용량 C2를 크게 하는 방법으로서, 절연막(1110)의 막 두께를 얇게 하는 방법과, 도 15와 같은 평면 배치(레이아웃)에 있어서, 플로팅 게이트와 컨트롤 게이트가 겹쳐지는 부분의 면적을 증가시키는 방법이 있다.
그러나, 상술한 메모리 트랜지스터의 동작 원리 때문에, 절연막(1110)의 한계 막 두께가 저절로 결정되어 있고, 절연막(1110)을 박막화하는데도 한계가 있다. 그것은, 플로팅 게이트를 사용한 메모리 트랜지스터는 플로팅 게이트 내에 축적된 전하가 용이하게 누설되면, 기록한 데이터를 유지하기 어렵기 때문이다. 따라서, 절연막(1110)은 어느 두께보다 얇게 할 수는 없다. 또한, 같은 이유로, 절연막(1108)도 어느 두께보다 얇게 할 수는 없다. 절연막(1108)의 막 두께는 8nm 내지 10nm 정도가 바람직하고, 절연막(1110)의 막 두께는 10nm 내지 20nm 정도가 바람직하다.
또한, 절연막(1108)은 섬 형상 반도체 영역(1102) 위에 형성되는 한편, 절연막(1110)은 플로팅 게이트 위에 형성되므로, 절연막(1110)은 절연막(1108)보다 절연막으로서 신뢰성이 떨어진다. 따라서, 플로팅 게이트로부터 전하가 누설되는 것을 방지하기 위하여, 일반적으로, 절연막(1108)보다 절연막(1110)을 두껍게 할 필요가 있다고 한다. 또한, 커플링 비율이 낮은 경우, 절연막(1110)이 지나치게 얇으면 기록을 행하였을 때, 플로팅 게이트 내에 축적되어야 하는 전자가 절연막(1110)을 터널하여 컨트롤 게이트로 이동한다.따라서, 데이터의 기록 또는 소거를 행할 수 없어 메모리 소자로서 기능하지 않게 될 우려가 있다. 또한, 메모리 셀 외의 다른 기능 회로를 동일 기판(1100) 위에 형성하는 경우, 그 기능 회로를 구성하는 트랜지스터의 제작 프로세스의 상황에 따라, 절연막(1110)을 충분히 박막화할 수 없는 경우도 있다.
따라서, 도 15와 같은 평면 배치에 있어서, 플로팅 게이트와 컨트롤 게이트가 겹쳐지는 부분의 면적을 확대하는 것은 메모리 트랜지스터의 동작에는 특별히 지장이 없으므로, 커플링 비율을 높이는 수단으로서는 용이한 수단이다. 그러나, 이 면적을 확대하는 것은 결과적으로 메모리 소자에 필요한 메모리 셀 면적이 확대되므로, 메모리 셀의 집적도의 저하를 초래하고, 결과적으로 비휘발성 반도체 기억 장치의 비트 단가가 올라가 버리는 결점이 있다.
또한, 도 15와 같은 평면 배치에 있어서, 메모리 셀 면적을 축소하는 것은 플로팅 게이트와 컨트롤 게이트가 겹쳐지는 부분의 면적을 축소하게 되고, 결과적으로, 커플링 비율이 저하되고, 기록 전압 및 소거 전압의 증가를 초래한다.
그래서, 상기 문제점을 감안하여 본 발명의 일 형태는 메모리 셀 면적을 확대하지 않고, 기록 전압 및 소거 전압이 저감되는 비휘발성 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는 기록 전압, 소거 전압을 증가시키지 않고, 메모리 셀 면적을 축소할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것을 다른 과제의 하나로 한다.
본 발명의 일 형태는 EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리 등에 적용할 수 있다.
본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치는 복수의 메모리 셀을 갖고, 메모리 셀은 절연 표면 위에 형성되고, 채널 형성 영역, 소스 영역 또는 드레인 영역이 되는 한 쌍의 불순물 영역이 형성되는 제 1 섬 형상 반도체 영역과, 절연 표면 위에 형성되는 제 2 섬 형상 반도체 영역과, 제 1 섬 형상 반도체 영역 및 제 2 섬 형상 반도체 영역과 겹쳐지는 플로팅 게이트와, 플로팅 게이트와 겹쳐지고 또 제 2 섬 형상 반도체 영역에 전기적으로 접속되는 컨트롤 게이트와, 제 1 섬 형상 반도체 영역 및 제 2 섬 형상 반도체 영역과 플로팅 게이트 사이에 형성되는 제 1 절연막과, 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 제 2 절연막을 갖는다.
상기 형태에 있어서, 제 1 절연막의 제 1 섬 형상 반도체 영역과 겹쳐지는 영역의 두께를 부분적으로 얇게 할 수 있다. 또한, 제 2 섬 형상 반도체 영역과 겹쳐지는 영역의 두께를 부분적으로 얇게 할 수도 있다. 상술한 바와 같이 부분적으로 박막화된 제 1 절연막은, 예를 들어, 박막화시키는 부분에 개구를 갖는 절연막을 형성하고, 이 절연막 위에 다른 절연막을 적층함으로써 형성할 수 있다.
또한, 상기 형태에 있어서, 제 2 섬 형상 반도체 영역 대신에, 컨트롤 게이트와 전기적으로 접속되는 도전막을 형성할 수 있다.
본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치는 플로팅 게이트 아래 쪽에 절연막을 사이에 두고 컨트롤 게이트에 전기적으로 접속되는 섬 형상 반도체 영역 또는 도전막이 설치된다. 따라서, 섬 형상 반도체 영역 또는 도전막과 플로팅 게이트 사이에 정전 용량이 부가된다.
따라서, 본 발명의 일 형태에 의하여 메모리 셀 면적을 확대하지 않고, 커플링 비율을 크게 할 수 있다. 즉, 본 발명의 일 형태에 의하여, 메모리 셀 면적을 확대하지 않고, 기록 전압, 소거 전압을 저감할 수 있으므로, 본 발명은 비휘발성 반도체 기억 장치의 저소비 전력화에 유효하다.
또는, 본 발명의 일 형태에 의하여, 커플링 비율을 감소시키지 않고, 메모리 셀 면적을 축소할 수 있다. 즉, 본 발명의 일 형태에 의하여 기록 전압, 소거 전압을 증가시키지 않고, 메모리 셀 면적을 축소할 수 있으므로, 본 발명의 일 형태는 메모리 셀의 고집적화에 유효하다.
도 1은 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀의 구성예를 도시하는 평면도.
도 2a는 도 1의 A1-A2선의 단면도.
도 2b는 도 1의 B1-B2선의 단면도.
도 2c는 도 1의 C1-C2선의 단면도.
도 3은 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 구성예를 도시하는 블록도.
도 4는 본 발명의 일 형태에 따른 메모리 셀의 구성예를 도시하는 회로도.
도 5는 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 제작 방법을 설명하는 평면도.
도 6a는 도 5의 A1-A2선의 단면도.
도 6b는 도 5의 B1-B2선의 단면도.
도 6c는 도 5의 C1-C2선의 단면도.
도 7은 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 제작 방법을 설명하는 평면도.
도 8a는 도 7의 A1-A2선의 단면도.
도 8b는 도 7의 B1-B2선의 단면도.
도 8c는 도 7의 C1-C2선의 단면도.
도 9는 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀의 구성예를 도시하는 평면도.
도 10a는 도 9의 A1-A2선의 단면도.
도 10b는 도 9의 B1-B2선의 단면도.
도 10c는 도 9의 C1-C2선의 단면도.
도 11은 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀의 구성예를 도시하는 평면도.
도 12a는 도 11의 A1-A2선의 단면도.
도 12b는 도 11의 B1-B2선의 단면도.
도 12c는 도 11의 C1-C2선의 단면도.
도 13은 본 발명의 일 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀의 구성예를 도시하는 평면도.
도 14a는 도 13의 A1-A2선의 단면도.
도 14b는 도 13의 B1-B2선의 단면도.
도 14c는 도 13의 C1-C2선의 단면도.
도 15는 종래의 비휘발성 반도체 기억 장치의 메모리 셀의 구성예를 도시하는 평면도.
도 16a는 도 15의 A1-A2선의 단면도.
도 16b는 도 15의 B1-B2선의 단면도.
도면을 사용하여 본 발명의 실시형태에 대하여 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하의 설명에 있어서, 상이한 도면간에서 같은 요소에는 같은 부호를 붙인다.
(실시형태 1)
본 실시형태에 따른 비휘발성 반도체 기억 장치는 행렬 상태로 배치된 복수의 메모리 셀(데이터를 기억하는 기본 단위), 및 복수의 소스선, 비트선 및 워드선을 갖는다. 각 메모리 셀에는 각각 메모리 소자가 형성되고, 메모리 소자는 소스선, 비트선 및 워드선에 각각 전기적으로 접속된다. 또한, 본 실시형태에서는 메모리 소자로서 메모리 트랜지스터가 사용된다.
도 1 내지 도 4를 참조하여, 본 실시형태의 비휘발성 반도체 기억 장치(이하, "기억 장치"라고 부르는 경우도 있음)를 설명한다. 도 1은 본 실시형태의 기억 장치의 하나의 메모리 셀의 평면 레이아웃을 도시하는 평면도이다. 도 2a는 도 1의 A1-A2선의 단면도이고, 도 2b는 도 1의 B1-B2선의 단면도이고, 도 2c는 도 1의 C1-C2선의 단면도이다. 또한, 도 3은 본 실시형태의 비휘발성 반도체 기억 장치의 구성예를 도시하는 블록도이고, 도 4는 본 실시형태의 메모리 셀의 구성예를 도시하는 회로도이다.
우선, 도 3을 참조하여, 본 실시형태의 비휘발성 반도체 기억 장치를 설명한다. 비휘발성 반도체 기억 장치(40)(이하, "기억 장치(40)"라고 부름)는 메모리 셀 어레이(51)와, 메모리 셀 어레이(51)와 전기적으로 접속되고, 기록 동작, 소거 동작 및 판독 동작 등을 제어하는 구동 회로부(52)를 갖는다. 메모리 셀 어레이(51)와 구동 회로부(52)는 동일 기판 위에 형성된다. 메모리 셀 어레이(51)는 복수의 워드선WL과, 워드선WL과 교차하여 형성된 복수의 비트선BL 및 소스선SL, 및 워드선WL과, 비트선 BL 및 소스선SL에 전기적으로 접속된 복수의 메모리 셀을 갖는다.
구동 회로부(52)는 구동 회로부(52)의 각종 회로를 제어하기 위한 컨트롤 회로(60), 워드선을 선택하기 위한 로우 디코더(61), 비트선을 선택하기 위한 컬럼 디코더(62), 어드레스 버퍼(63), 승압 회로(64), 센스앰프(65), 데이터 버퍼(66) 및 데이터 입출력 버퍼(67)를 갖는다. 도 3은 구동 회로부(52)의 구성의 일례를 도시하는 것이고, 본 발명의 비휘발성 반도체 기억 장치는 도 3의 구성에 한정되지 않는다.
어드레스 데이터Add는 어드레스 버퍼(63)를 통하여 컨트롤 회로(60)에 입력된다. 어드레스 데이터Add는 데이터의 기록, 판독 또는 소거를 행하는 메모리 셀의 어드레스를 지정하기 위한 데이터이다. 어드레스 데이터Add가 컨트롤 회로(60)에 입력되면, 컨트롤 회로(60)는 내부 로우 어드레스 신호 및 내부 컬럼 어드레스 신호를 생성하고, 전자를 로우 디코더(61)에 전송하고, 후자를 컬럼 디코더(62)에 전송한다.
기억 장치(40)의 경우, 데이터의 기록 및 소거에는 전원 전위를 승압한 전위가 사용된다. 따라서, 컨트롤 회로(60)에 의하여 승압 회로(64)를 제어함으로써 동작 모드에 대응한 전위를 승압 회로(64)로 생성한다. 승압 회로(64)의 출력은 로우 디코더(61)나 컬럼 디코더(62)를 통하여, 메모리 셀 어레이(51)에 형성되는 워드선WL, 비트선BL에 공급된다.
컬럼 디코더(62)에 의하여 메모리 셀 어레이(51)로부터 판독된 데이터(DATA)는 센스 앰프(65)에 입력된다. 센스 앰프(65)에 입력된 데이터는 데이터 버퍼(66)에 유지된다. 컨트롤 회로(60)의 제어에 의하여 데이터 버퍼(66)에 유지된 데이터가 데이터 입출력 버퍼(67)를 통하여 기억 장치(40)로부터 출력된다. 메모리 셀 어레이(51)에 기록되는 데이터(DATA)는 데이터 입출력 버퍼(67)를 통하여 데이터 버퍼(66)에 일단 유지되고, 컨트롤 회로(60)의 제어에 의하여 컬럼 디코더(62)에 전송된다. 그리고, 이 데이터는 컬럼 디코더(62)에 의하여 메모리 셀 어레이(51)의 소정의 메모리 셀에 기록된다.
다음에, 도 4를 사용하여, 메모리 셀 어레이의 구성예를 설명한다. 기억 장치(40)의 경우, 메모리 셀 어레이(51)는 복수의 메모리 셀(70)이 행렬 상태로 배치된다. 도 4에는 3행×3행으로 배치된 9개의 메모리 셀(70)을 도시한다. 각 메모리 셀(70)은 메모리 소자로서 플로팅 게이트를 구비한 비휘발성 메모리 트랜지스터Tm(이하, "메모리 트랜지스터Tm"이라고 함)를 갖는다. 여기서는, 비트선BL0 및 워드선WL1로 특정되는 메모리 셀(70)의 구성에 대하여 설명하지만, 다른 메모리 셀(70)도 같은 구성을 갖는다.
메모리 셀(70)에 있어서, 메모리 트랜지스터Tm의 게이트가 워드선WL1에 전기적으로 접속되고, 드레인이 비트선BL0에 전기적으로 접속되고, 소스가 소스선SL0에 전기적으로 접속된다.
다음에, 메모리 트랜지스터Tm를 n채널형트랜지스터로 한 경우, 비트선BL0 및 워드선WL1로 특정되는 메모리 셀(70)로의 데이터의 기록 동작, 및 메모리 셀(70)로부터의 소거 동작의 일례를 설명한다.
예를 들어, F-N 터널 전류에 의하여 데이터를 기록하는 경우, 소스선SL0 및 비트선BL0의 전위를 음의 고전압으로 하고, 워드선WL1에 양의 고전압을 인가한다. 이 음의 고전압과 양의 고전압의 전위차가 기록 전압이다.
"1"의 데이터를 기록하는 경우, 컨트롤 게이트에 양의 고전압이 인가되기 때문이다.따라서, 메모리 트랜지스터Tm01에서는 채널 형성 영역과 플로팅 게이트 사이의 절연막(도 1의 절연막(108)에 상당하는 절연막)에서 F-N 터널 전류가 발생하고, 전자가 플로팅 게이트에 주입된다. 즉, F-N 터널 전류에 의하여 플로팅 게이트에 전자가 주입되고, 메모리 트랜지스터Tm01의 임계값 전압이 높아진다. 이 상태가 메모리 셀(70)에 "1"의 데이터를 기록한 상태이다.
데이터를 소거하는 경우는 소스선SL0 및 비트선BL0에 양의 고전압을 인가하고, 워드선WL1에 음의 고전압을 인가하면, 메모리 트랜지스터Tm01의 플로팅 게이트로부터 섬 형상 반도체 영역으로 전자가 뽑힌다. 여기서는, 메모리 셀(70)에 "0"의 데이터를 기록하는 상태이고, 즉, 메모리 셀(70)은 소거 상태이다. 또한, 양의 고전압과 음의 고전압의 전위차가 소거 전압이다.
데이터의 판독은, 예를 들어, 다음과 같이 행한다. 소스선SL0의 전위를 0V, 비트선 BL0의 전위를 1.5V정도로 하고, 워드선WL1에 데이터 "0"과 "1"에 상당하는 임계값 전압의 중간 값으로 설정된 판독 전압을 인가한다. 워드선 WL1에 판독 전압을 인가하였을 때의 비트선BL0에 흐르는 전류의 유무를 비트선BL에 접속되는 센스 앰프(65)로 판정한다.
다음에, 도 1의 평면도, 및 도 2a 내지 도 2c의 단면도를 사용하여 본 실시형태의 메모리 셀의 구성을 설명한다.
도 1에 도시하는 바와 같이, 하나의 메모리 셀은 2개의 섬 형상 반도체 영역(101 및 102)을 갖는다. 2개의 섬 형상 반도체 영역(101, 102)에 의하여, 메모리 셀에 배치되는 하나의 메모리 소자가 구성된다. 도 2a는 본 실시형태의 기억 장치의 섬 형상 반도체 영역(102)을 포함하는 부분의 단면 구조를 나타내고, 도 2b는 섬 형상 반도체 영역(101)을 포함하는 부분의 단면 구조를 도시한다. 2개의 섬 형상 반도체 영역(101, 102)은 절연 표면 위에 형성된다.
도 2a에 도시하는 바와 같이, 섬 형상 반도체 영역(102)에는 제 1 불순물 영역(103, 104), 제 2 불순물 영역(105, 106), 채널 형성 영역(107)이 각각 형성된다. 채널 형성 영역(107)은 제 2 불순물 영역(105)과 제 2 불순물 영역(106) 사이에 존재하고, 제 2 불순물 영역(105)은 제 1 불순물 영역(103)과 채널 형성 영역 사이에 존재하고, 제 2 불순물 영역(106)은 제 1 불순물 영역(104)과 채널 형성 영역 사이에 존재한다. 제 1 불순물 영역(103, 104)의 한쪽이 소스 영역을 구성하고, 다른 쪽이 드레인 영역을 구성한다. 여기서는, 제 1 불순물 영역(103)이 드레인 영역을 구성하고, 제 1 불순물 영역(104)이 소스 영역을 구성한다.
도 2b에 도시하는 바와 같이, 섬 형상 반도체 영역(101)에는 제 1 불순물 영역(133, 134)을 갖고, 제 1 불순물 영역(133)과 제 1 불순물 영역(134) 사이에 제 2 불순물 영역(135), 채널 형성 영역(137)이 형성된다. 제 1 불순물 영역(133)은 채널 형성 영역(137)의 주위를 둘러싸도록 형성된다. 제 1 불순물 영역(133)은 전극 또는 배선과의 접속 부분을 구성하는 저저항 반도체 영역이다.
여기서는, 제 2 불순물 영역(105, 106, 135)은 제 1 불순물 영역(103, 104, 133, 134)보다 불순물 농도가 낮은 LDD(Lightly Doped Drain) 영역으로서 형성된다. 또한, 바꾸어 말하면, 제 2 불순물 영역(105, 106, 135)은 제 1 불순물 영역(103, 104, 133, 134)보다 저항이 높은 고저항 반도체 영역으로서 형성된다.
도 2a 내지 도 2c에 도시하는 바와 같이, 기판(100) 위에 1층 또는 복수층으로 이루어지는 절연막(130)이 형성되고, 절연막(130) 위에 섬 형상 반도체 영역(101) 및 섬 형상 반도체 영역(102)이 형성된다. 절연막(130)은 섬 형상 반도체 영역(101, 102)이 형성되는 절연 표면을 구성한다. 기판(100)으로서는, 예를 들어, 유리 기판, 석영 기판, 세라믹스 기판, 수지 기판 및 반도체 기판 등을 사용할 수 있다.
또한, 기판(100)에 유리 기판이나 석영 기판과 같은 절연체로 이루어지는 기판을 사용한 경우, 기판(100) 자체가 절연 표면을 구성하기 때문에, 절연막(130)은 형성하지 않아도 좋다. 그러나, 기판(100)으로부터 불순물이 섬 형상 반도체 영역(101, 102)에 확산되는 것을 방지하거나, 섬 형상 반도체 영역(101, 102)과 하지 사이의 계면 준위 밀도를 적게 하기 위하여 절연막(130)을 형성하는 것이 바람직하다. 절연막(130)은 산화실리콘, 질화실리콘, 산화질화실리콘(SiOxNy, x>y>0), 질화산화실리콘(SiNxOy, x>y>0) 등의 절연 재료를 사용하여 형성한다. 형성 방법에 대해서는 특히 한정되지 않고, CVD법이나 스퍼터링법 등을 사용할 수 있다. 절연막(130)을 형성함으로써, 기판(100)의 요철 영향을 경감(輕減)하거나 기판(100)으로부터 절연막(130) 위에 형성되는 소자로 불순물이 확산되는 것을 방지하는 등이 가능하다. 절연막(130)이 복수층으로 이루어지는 경우는 상기 절연막 등의 후보 중에서 불순물 오염의 방지, 인접하는 막과 성질이 잘 맞는지 등의 목적에 따라 각층을 구성하는 막을 적절히 선택할 수 있다.
섬 형상 반도체 영역(101, 102)을 덮어 절연막(108)이 형성된다. 절연막(108) 위에는 플로팅 게이트를 구성하는 도전막(109)이 형성된다. 도전막(109)은 절연막(108)을 사이에 두고 섬 형상 반도체 영역(101, 102)과 겹쳐진다. 또한, 도전막(109)은 전기적으로 부유 상태이다. 도전막(109)을 덮어 절연막(110)이 형성되고, 절연막(110) 위에 컨트롤 게이트 및 워드선을 구성하는 도전막(111)이 형성된다. 도전막(111)은 절연막(110)을 사이에 두고 플로팅 게이트(도전막(109))에 겹쳐진다.
플로팅 게이트(도전막(109)), 절연막(110) 및 컨트롤 게이트(도전막(111))이 적층되기 때문에, 플로팅 게이트와 컨트롤 게이트 사이에 정전 용량이 형성된다. 이러한 적층 구조를 유효하게 활용하여 메모리 트랜지스터의 커플링 비율을 크게 하기 위하여, 절연막(110)을 사이에 두고, 플로팅 게이트(도전막(109))의 상면 전체는 컨트롤 게이트(도전막(111))와 겹쳐진다. 또한, 컨트롤 게이트와 플로팅 게이트 사이에 큰 용량을 갖는 정전 용량을 얻기 위하여, 도전막(111)은 도전막(109)의 측면까지 덮도록 형성된다.
도전막(111)의 상부에는 절연막(112)이 형성된다. 절연막(112)에는 도전막(111)에 도달하는 개구(116)가 형성된다. 또한, 절연막(112, 110, 108)으로 이루어지는 적층막에는 제 1 불순물 영역(133, 134, 103, 104,)에 도달하는 개구(117 내지 120)가 형성된다(도 1 참조).
도 2a에 도시하는 바와 같이, 소스선(SL)을 구성하는 도전막(113), 비트선(BL)을 구성하는 도전막(114)이 절연막(112) 위에 형성되고, 각각 개구(119, 120)를 통하여 섬 형상 반도체 영역(102)의 제 1 불순물 영역(103, 104)과 전기적으로 접속된다.
도 2c에 도시하는 바와 같이, 접속 전극(또는 접속 배선)은 구성하는 도전막(115)이 절연막(112) 위에 형성된다. 도전막(115)은 개구(116)를 통하여 도전막(111)에 전기적으로 접속된다. 또한, 도 2b에 도시하는 바와 같이, 도전막(115)은 개구(117,118)를 통하여, 섬 형상 반도체 영역(101)의 제 1 불순물 영역(133, 134)에 전기적으로 접속된다. 또한, 도 1 중의 2점쇄선으로 둘러싼 영역(121)은 하나의 메모리 셀(데이터를 기억하는 단위 요소)이 차지하는 영역을 나타낸다. 또한, 영역(121)에는 각 도전막(111, 113, 114)이 배선을 구성하는 부분을 포함하지 않는다.
또한, 도 2a 내지 도 2c에서는 단층으로 도시되지만, 절연막(130, 108, 110, 112) 등의 각 절연막, 및 도전막(109, 111, 113, 114) 등의 각 도전막은 단층 구조와 적층 구조의 어느 쪽이라도 좋다.
즉, 섬 형상 반도체 영역(102), 절연막(108, 110), 도전막(109, 111, 113, 114)에 의하여, 플로팅 게이트를 구비한 종래의 비휘발성 메모리 트랜지스터가 구성된다(도 2a 참조). 또한, 섬 형상 반도체 영역(101)은 컨트롤 게이트(도전막(111))와 전기적으로 접속되기 때문에, 섬 형상 반도체 영역(101)을 컨트롤 게이트로서 기능시킬 수 있다. 컨트롤 게이트와 전기적으로 접속되고, 또 플로팅 게이트 아래 쪽에 존재하므로, 이하의 설명에서는 섬 형상 반도체 영역(101)을 백 컨트롤 게이트(Back Control Gate: BCG)라고 부르기로 한다. 즉, 본 실시형태의 메모리 소자는 플로팅 게이트 및 백 컨트롤 게이트를 구비한 비휘발성 메모리 트랜지스터로 구성된다.
본 실시형태에서는, 플로팅 게이트 상부에 존재하는 컨트롤 게이트뿐만 아니라 그 하부에 백 컨트롤 게이트를 형성함으로써 메모리 셀이 차지하는 영역(121)을 유효하게 활용한다. 이로써, 영역(121)의 크기에 대하여, 수식(1)의 C2에 상당하는 정전 용량을 효율적으로 증가시킬 수 있다. 즉, 본 실시형태에 의하여, 커플링 비율을 효율적으로 높일 수 있다. 본 실시형태의 메모리 소자에 대해서는 플로팅 게이트의 전위와, 메모리 트랜지스터의 임계값 전압의 변동은 다음 수식(3), 수식(4)으로 나타낼 수 있다.
[수식 3]
Figure pct00003
[수식 4]
Figure pct00004
수식(3), 수식(4) 중, VFG는 플로팅 게이트(도전막(109))의 전위, VCG는 컨트롤 게이트(도전막(111))의 전위, C1는 섬 형상 반도체 영역(102)과 플로팅 게이트 사이의 정전 용량, C21는 플로팅 게이트와 백 컨트롤 게이트 사이의 정전 용량, C22는 플로팅 게이트와 컨트롤 게이트 사이의 정전 용량, QFG는 플로팅 게이트 내의 전하량, △Vtm은 섬 형상 반도체 영역(101)으로 구성되는 메모리 트랜지스터의 임계값 전압의 변동량을 나타낸다. 또한, 수식(3) 중, 커플링 비율은 (C21+C22)/(C1+C21+C22)이다.
도 1의 도전막(109)과 도전막(111)이 겹쳐지는 영역과, 도 15의 도전막(1109)과 도전막(1111)이 겹쳐지는 영역의 면적이 동일하다고 가정하면, C22=C2이다. 본 실시형태에서는 도 15의 메모리 트랜지스터의 정전 용량 C2에 상당하는 정전 용량이 C21+C22이므로 커플링 비율이 (C21+C22)/(C1+C21+C22)>C2/(C1+C2)가 된다. 따라서, 도 15의 메모리 트랜지스터보다 본 실시형태의 메모리 소자의 커플링 비율이 높아지기 때문에, 본 실시형태에 의하여 기록 전압, 및 소거 전압의 저전압화가 가능하다.
다음에, 메모리 셀 면적의 관점에서, 본 실시형태가 갖는 효과를 검토한다. 본 실시형태의 메모리 소자(도 1 참조)와 도 15의 메모리 트랜지스터는 커플링 비율이 동일하고, 또 기록 전압, 및 소거 전압이 동일하다고 가정하면, 본 실시형태에 의하여 원하는 커플링 비율을 실현하기 위하여 필요한 정전 용량 C22를 작게 할 수 있다. 즉, 본 실시형태의 메모리 소자의 구조는 이 정전 용량 C22를 얻기 위하여 필요한 플로팅 게이트와 컨트롤 게이트가 겹쳐지는 부분의 면적을 작게 할 수 있으므로, 메모리 셀의 면적을 작게 할 수 있고, 메모리 셀의 고집적화에 유리하다.
도 15의 메모리 트랜지스터에서는, 플로팅 게이트와 컨트롤 게이트 사이에 부가되는 정전 용량은 절연막(1110)을 사이에 두고 도전막(1109)과 도전막(1111)이 겹쳐지는 부분에 형성되는 정전 용량뿐이다. 한편, 본 발명에서는 메모리 트랜지스터에 백 컨트롤 게이트를 형성함으로써, 플로팅 게이트와 컨트롤 게이트 사이에 부가되는 정전 용량은 절연막(110)을 사이에 두고 도전막(109)(플로팅 게이트)과 도전막(111)(컨트롤 게이트)이 겹쳐지는 부분에 형성되는 정전 용량과, 그것에 추가하여, 절연막(108)을 사이에 두고, 섬 형상 반도체 영역(101)(백 컨트롤 게이트)과 도전막(109)(플로팅 게이트)이 겹쳐지는 부분에 형성되는 정전 용량이 있다. 또, 백 컨트롤 게이트와 플로팅 게이트 사이에 형성되는 정전 용량의 유전체가 절연막(110)보다 얇게 형성할 수 있는 절연막(108)이므로, 단위 면적당 얻을 수 있는 정전 용량이 커진다.
따라서, 본 실시형태가 적용되는 기억 장치는 커플링 비율을 높일 수 있으므로, 기록 전압, 소거 전압의 저전압화를 행할 수 있다(수식(3), 수식(4)을 참조). 또한, 본 실시형태가 적용되는 기억 장치는 플로팅 게이트와 컨트롤 게이트 및 백 컨트롤 게이트 사이에 일정 값 이상의 정전 용량을 부가하기 때문에, 컨트롤 게이트와 플로팅 게이트가 겹쳐지는 영역의 면적을 감소시킬 수 있다. 즉, 본 발명에 의하여, 메모리 셀의 면적을 축소할 수 있다.
상술한 바와 같이, 본 실시형태가 적용되는 기억 장치는 메모리 셀이 차지하는 영역을 유효하게 활용함으로써, 단위 면적당의 메모리 트랜지스터의 커플링 비율을 향상시킬 수 있다. 즉, 단위 면적에 대한 커플링 비율의 향상에 의하여 기록 전압 및 소거 전압의 저감을 실현할 수 있다. 또한, 단위 면적에 대한 커플링 비율을 향상시킬 수 있으므로, 기록 전압 및 소거 전압의 증가를 수반하지 않고, 메모리 셀의 면적의 축소를 행할 수 있다.
또한, 본 실시형태는 다른 실시형태에 적절히 적용할 수 있다. 또한, 도 1 내지 도 2c에 도시한 기억 장치의 구조는 일례이고, 각종 공지 구조를 적용할 수 있는 것은 두말할 나위 없다. 예를 들어, 반도체막에 복수의 LDD 영역을 형성하여도 좋고, 컨트롤 게이트의 측면에 사이드 월을 형성하여도 좋다. 또한, 멀티 게이트 구조(직렬로 접속된 적어도 2개 이상의 채널 형성 영역을 포함한 반도체막과, 각각의 채널 형성 영역에 전계를 인가하는 적어도 2개 이상의 게이트 전극을 갖는 구조)나, 듀얼 게이트 구조(반도체막의 상하에 게이트 전극으로 끼운 구조)를 적용할 수도 있다.
이하, 본 실시형태의 기억 장치(40)의 제작 방법을 설명한다.
우선, 기판(100) 위에 절연막(130)을 형성하고, 절연막(130) 위에 섬 형상 반도체 영역(101), 섬 형상 반도체 영역(102)을 형성한다. 섬 형상 반도체 영역(101, 102)은 실리콘(Si), 또는 게르마늄(Ge)을 주성분으로 하는 반도체(예를 들어, Si, Ge, 탄화실리콘, SixGe1 -x(0<x<1) 등)으로 이루어지는 막을 사용하여 형성할 수 있다. 이들 반도체막은 CVD법이나 스퍼터링법을 사용하여 형성할 수 있다. 또한, 섬 형상 반도체 영역(101, 102)을 구성하는 반도체막에는 비정질, 미결정, 다결정 및 단결정 상태 중의 어느 상태라도 좋고, 기억 장치(40)에 요구되는 특성에 따라 적절히 선택할 수 있다.
예를 들어, 비정질 반도체막을 결정화함으로써 다결정 상태의 반도체막을 형성할 수 있다. 결정화는 레이저 결정화법, RTA 또는 어닐링로(annealing furnace)를 사용하는 열 결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열 결정화법 또는 이들 방법을 조합한 방법 등에 의하여 행할 수 있다.
레이저 결정화법에 있어서, Ar 레이저, Kr 레이저, CO2 레이저 등의 기체 레이저, 헬륨카드뮴 레이저 등의 금속 증기 레이저, YAG 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, Y2O3 레이저, YVO4 레이저 등의 고체 레이저가 있다. 또한, 레이저 광 발진기에 있어서, 레이저 광을 TEM(싱글 횡 모드)로 발진하여 사출하면, 피조사 면에서의 빔의 에너지 분포의 균일성이 좋으므로 바람직하다.
구체적인 예로서는, 반도체 레이저(LD) 여기의 연속 발진(CW) 레이저(YVO4), 제 2 고조파(파장 532nm)를 사용할 수 있다. 특히, 제 2 고조파에 한정할 필요는 없지만, 제 2 고조파는 에너지 효율의 점에서 더 고차의 고조파보다 우수하다. CW 레이저 빔을 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어진다. 따라서, 일단 반도체막을 용융 상태로 하면, 용융 상태를 계속시킬 수 있다. 또한, CW 레이저 빔을 주사함으로써 반도체막의 고액 계면을 이동시켜, 이 이동의 방향을 따라 한 방향으로 긴 결정립을 형성할 수 있다. 또한, 고체 레이저를 사용하는 것은 기체 레이저 등과 비교하여 출력의 안정성이 높고, 안정한 처리가 예상되기 때문이다. 또한, CW 레이저에 한정되지 않고, 반복 주파수가 10MHz 이상인 펄스 레이저를 레이저 결정화에 사용할 수도 있다. 반복 주파수가 높은 펄스 레이저를 사용하면, 반도체막이 용융하고 나서 고화될 때까지의 시간보다 레이저의 펄스 간격이 짧으면, 빔이 조사되는 동안, 항상 반도체막을 용융 상태로 유지할 수 있고, 고액 계면의 이동에 의하여 한 방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 그 외의 CW 레이저 및 반복 주파수가 10MHz 이상의 펄스 레이저를 사용할 수도 있다. 그 외에도, 펄스 발진의 엑시머 레이저를 사용하여도 좋다.
또한, 단결정 상태의 반도체막을 형성하는 방법으로서, 산소 분자를 이온 주입에 의하여 실리콘 결정 표면으로부터 매립하고, 그것을 고열로 산화시킴으로써 실리콘 결정 중에 산화실리콘의 절연막을 형성하는 방법이 있다. 또한, 2장의 실리콘 웨이퍼를 준비하고, 한 쪽의 기판에 이온 주입에 의하여 박리하기 위한 취화층을 형성해 두고, 2장의 실리콘 웨이퍼를 접합한 후, 한 쪽의 기판을 박리하여 형성하는 방법에 의하여 형성할 수 있다. 이 방법의 경우, 유리 기판에 취화층을 형성한 실리콘 웨이퍼를 접합하여도 좋다.
기판(100) 상방에 목적에 따른 결정 상태의 반도체 영역(반도체막)을 형성한 후, 선택적으로 에칭함으로써 섬 형상 반도체 영역(101, 102)을 형성할 수 있다.
다음에, 섬 형상 반도체 영역(101, 102) 위에 절연막(108)을 형성한다. 절연막(108)으로서는 적어도 산소를 함유하는 막을 형성한다. 예를 들어, CVD법 또는 스퍼터링법 등에 의하여, 산화실리콘, 산화질화실리콘(SiOxNy, x>y>0), 질화산화실리콘(SiNxOy, x>y>0), 산화알루미늄, 산화탄탈을 사용하여 절연막(108)을 형성할 수 있다. 또한, 산화하프늄 등의 고유전율 재료를 사용할 수도 있다. 이들 막은 CVD법 및 스퍼터링법 등에 의하여 형성할 수 있다. 또한, 절연막(108)은 고밀도 플라즈마에 의하여 섬 형상 반도체 영역(101, 102)을 고상 산화 처리함으로써 형성할 수 있다. 예를 들어, 절연막(108)을 산화실리콘막, 또는 산화질화실리콘막으로 형성하는 경우는 막 두께 1nm 이상 20nm 이하인 것이 바람직하고, 7nm 이상 10nm 이하인 것이 더 바람직하다.
절연막(108)을 산화질화실리콘막으로 형성하는 경우, 모노실란(SiH4) 가스와 아산화질소(N2O) 가스를 소스 가스로 하여 플라즈마 CVD장치에 의하여 형성할 수 있다. 이 성막 조건의 일례를 이하에 나타낸다. 소스 가스의 질량 유량 비율은 SiH4: N2O=1:800로 하고, 플라즈마 CVD장치에 있어서, 고주파 전력은 파워 150W, 주파수 60MHz, 성막 온도(기판 온도) 400℃, 처리실 내 압력 40Pa, 전극 간격 28mm로 한다. 또한, 본 명세서에서 나타내는 가스 질량 유량 비율은 성막실 내에 공급되는 가스의 질량 유량(sccm)의 비율이다.
절연막(108)에 대하여 플라즈마 산화를 행하여도 좋다. 플라즈마 산화는 마이크로파(대표적으로는 2.45GHz) 등의 고주파로 여기되고, 전자 밀도가 1×1011cm-3 이상이고, 전자 온도가 1.5eV 이하의 고밀도 플라즈마를 이용하는 것이 바람직하다. 구체적으로는 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하이고, 전자 온도가 0.5eV 이상 1.5eV 이하의 고밀도 플라즈마이다. 또한, 절연막(108)에 대한 플라즈마 산화 시간은 60초 이상인 것이 바람직하다. 예를 들어, 섬 형상 반도체 영역(101, 102)에 플라즈마 산화 처리를 행한 후, 상기 조건하에서 플라즈마 CVD 장치에 의하여 산화질화실리콘막을 형성하고, 이 산화질화실리콘막에 플라즈마 산화 처리를 행함으로써, 절연막(108)을 형성할 수 있다.
다음에, 절연막(108) 위에 도전막(109)을 형성한다. 도전막(109)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 단층 구조 또는 적층 구조의 도전막을 형성하고, 에칭법 등에 의하여 이 도전막을 선택적으로 제거하고, 원하는 형상으로 가공함으로써, 도전막(109)을 형성할 수 있다. 도전막(109)을 구성하는 막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등 중에서 선택된 금속막, 이들 금속을 주성분으로 하는 합금막 또는 금속 화합물막(실리사이드막, 금속 질화물막 등), 또는 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막을 사용할 수 있다. 이들 도전막은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다.
다음에, 도전막(109)을 마스크로 하여 섬 형상 반도체 영역(101, 102)에 n형 또는 p형을 부여하는 불순물 원소를 첨가함으로써 섬 형상 반도체 영역(101, 102)에 각각 불순물 영역을 형성한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 이 불순물 원소의 첨가 공정은 섬 형상 반도체 영역(102)에 제 2 불순물 영역(105, 106)을 형성하기 위한 공정이다. 도 5는 불순물 원소의 첨가 공정까지를 행한 기억 장치(40)의 메모리 셀(70)의 평면도이다. 도 6a 내지 도 6c는 각각 도 5의 A1-A2선, B1-B2선, 및 C1-C2선의 단면도이다.
도 6a에 도시하는 바와 같이, 섬 형상 반도체 영역(102)에 있어서, 도전막(109)과 겹쳐지는 부분이 채널 형성 영역(107)이 되고, 불순물 원소가 첨가된 불순물 영역(205, 206)이 제 2 불순물 영역(105, 106)을 구성한다. 또한, 도 6b에 도시하는 바와 같이, 섬 형상 반도체 영역(101)에 있어서, 도전막(109)과 겹쳐지는 부분이 채널 형성 영역(137)이 되고, 불순물이 첨가된 불순물 영역(235)이 제 2 불순물 영역(135)을 구성한다.
다음에, 절연막(110)을 형성한다. 절연막(110)으로서, 산화실리콘, 질화실리콘, 산화질화실리콘(SiOxNy, x>y>0), 질화산화실리콘(SiNxOy, x>y>0) 등의 산소 또는 질소를 갖는 절연막을 CVD법, 스퍼터링법, 도포법 등을 사용하여 형성할 수 있다. 이 막 두께는 10nm 이상 100nm 이하인 것이 바람직하고, 20nm 이상 50nm 이하인 것이 바람직하다.
다음에, 절연막(110) 위에 도전막(111)을 형성한다. 도전막(111)은 워드선, 컨트롤 게이트를 구성한다. 도전막(111)은 도전막(109)과 같은 방법으로 형성할 수 있다.
본 실시형태에서는, 도전막(109)은 절연막(108)에 의하여 하부가 덮이고 절연막(110)만으로 상부 및 측면이 덮인다. 따라서, 도전막(109) 내에 축적된 전하가 유지되기 쉬운 구조가 되고, 메모리 소자의 전하 유지 특성의 개선에 있어서 바람직하다. 그것은 기판(100)에 유리 기판을 사용하는 경우는 가열 온도의 상한이 600℃ 정도이기 때문에, 형성할 수 있는 절연막은 고온으로 가열 처리된 절연막보다 절연 내압이 떨어지므로 도전막(109)을 둘러싸는 절연막의 매수를 줄이고 소자 구조를 단순하게 하는 것이 플로팅 게이트 내로부터 전하가 누설되는 것을 억제할 수 있기 때문이다.
다음에, 도전막(111)을 마스크로 하고, 섬 형상 반도체 영역(101, 102)에 n형 또는 p형을 부여하는 불순물 원소를 첨가한다. 도 7은 이 불순물 원소의 첨가 공정까지를 행한 메모리 셀의 평면도이다. 도 8a 내지 도 8c는 각각 도 7의 A1-A2선, B1-B2선, 및 C1-C2선의 단면도이다.
도 8a에 도시하는 바와 같이, 섬 형상 반도체 영역(102)에는 제 1 불순물 영역(103, 104)이 형성된다. 제 1 불순물 영역(103, 104)은 메모리 트랜지스터의 소스 영역 또는 드레인 영역을 구성한다. 불순물 영역(205, 206)(도 6a 참조)에 있어서, 도전막(111)과 겹쳐지는 영역이 제 2 불순물 영역(105, 106)이 된다. 도 8b에 도시하는 바와 같이, 섬 형상 반도체 영역(101)에는 제 1 불순물 영역(133, 134)이 형성된다. 또한, 불순물 영역(235)(도 6b 참조)에 있어서, 도전막(111)과 겹쳐지는 영역이 제 2 불순물 영역(135)이 된다.
여기서는, 제 2 불순물 영역(105, 106, 135)은 제 1 불순물 영역(103, 104, 133, 134)보다 불순물 농도가 낮은 LDD(Lightly Doped Drain) 영역으로서 형성한다. 제 2 불순물 영역(105, 106, 135)이 제 1 불순물 영역(103, 104, 133, 134)과 대략 등가의 불순물 농도로 되면, 제 2 불순물 영역(105, 106, 135)은 소스 영역 또는 드레인 영역을 구성할 수 있다. 또한, 도전막(109)을 마스크로 하여 행해지는 불순물 원소의 첨가를 생략함으로써, 제 2 불순물 영역(105, 106, 135)은 채널 형성 영역(107, 137)과 대략 등가의 불순물 농도를 갖는 영역이 된다.
제 1 불순물 영역(103, 104)과 제 2 불순물 영역(105, 106)의 불순물 농도가 대략 등가인 경우, 메모리 트랜지스터에 있어서의 온 특성을 가장 높일 수 있다. 다만, 제 1 불순물 영역(103, 104)을 형성하기 위하여 불순물 원소를 과잉으로 도핑하면, 절연막(108)이 대미지를 받아 메모리 트랜지스터의 신뢰성을 손상할 가능성이 있으므로 주의하여야 한다. 제 2 불순물 영역(105, 106)이 채널 형성 영역(107)과 불순물 농도가 대략 등가인 경우, 소위, 오프셋형이 된다. 따라서, 데이터의 과잉 소거를 방지하고, 소거 동작 후의 메모리 트랜지스터를 노멀리 오프 상태로 고정할 수 있다. 본 실시형태에서는 제 2 불순물 영역(105, 106, 135)은 제 1 불순물 영역(103, 104, 133, 134)보다 불순물 농도가 낮은 LDD 영역으로 함으로써 핫 일렉트론에 대한 내성 향상과 메모리 트랜지스터의 온 특성의 향상을 양립시킨다.
다음에, 절연막(112)을 형성한다. 절연막(112)은 산화실리콘막, 질화실리콘막, 산화질화실리콘막(SiOxNy, x>y>0), 질화산화실리콘막(SiNxOy, x>y>0) 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 함유한 막 또는 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막으로 형성할 수 있다. 이들 절연막은 CVD법, 스퍼터링법, 도포법 등을 사용하여 형성할 수 있다.
또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어, 알킬기, 아릴기)가 사용된다. 치환기로서 플루오르기를 사용할 수도 있다. 또는 치환기로서 적어도 수소를 포함하는 유기기와 플루오르기를 사용하여도 좋다. 유기 재료 또는 실록산 재료로 이루어진 막을 절연막(112)으로서 형성함으로써 반도체막이나 도전막 등으로 인한 단차를 평탄화할 수 있으므로 바람직하다. 다만, 유기 재료 또는 실록산 재료로 이루어진 막은 수분을 흡수, 통과하기 쉬우므로, 반도체막, 절연막, 도전막 등의 다른 막이 수분으로 인한 악영향을 받을 우려가 높은 경우는 무기 재료로 이루어진 막을 유기 재료 또는 실록산 재료로 이루어진 막의 상면 및/또는 하면에 접하여 형성하는 것이 바람직하다. 이러한 무기 재료로 이루어진 막으로서 질화실리콘, 질화산화실리콘 등을 갖는 막은 수분에 대한 블록킹 효과가 높으므로 특히 바람직하다.
다음에, 에칭에 의하여 절연막(112, 110, 108)을 선택적으로 제거하고, 도전막(111)에 도달하는 개구(116), 섬 형상 반도체 영역(101)에 형성된 제 1 불순물 영역(133, 134)에 도달하는 개구(117, 118), 및 섬 형상 반도체 영역(102)에 형성된 제 1 불순물 영역(103, 104)에 도달하는 개구(119, 120)를 형성한다.
다음에, 절연막(112) 위에 도전막을 형성하고, 에칭에 의하여 소정의 형상으로 가공하여 도전막(113 내지 115)을 형성한다. 도전막(113 내지 115)은 단층 구조와 2층 이상의 적층 구조의 어느 쪽이라도 좋다. 도전막(113 내지 115)을 구성하는 막은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd) 중에서 선택된 금속막, 또는 이들 금속을 주성분으로 하는 합금막 또는 금속 화합물막으로 형성할 수 있다. 이들 금속막 또는 금속을 주성분으로 하는 막은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 예를 들어, 알루미늄을 주성분으로 하는 합금으로서는 알루미늄을 주성분으로 하고 니켈을 함유하는 합금, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소와 실리콘의 한쪽 또는 양쪽을 함유하는 합금을 들 수 있다.
도전막(113 내지 115)을 적층 구조로 하는 경우는, 예를 들어, 배리어막과 알루미늄실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 예를 들어, 배리어막에는 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 막으로 형성할 수 있다. 알루미늄이나 알루미늄실리콘 등의 알루미늄을 주성분으로 하는 재료는 저항값이 낮고, 가격이 저렴하므로, 도전막(113 내지 115)을 형성하는 재료로서 최적이지만, 힐록이 발생하기 쉽다. 따라서, 알루미늄을 주성분으로 하는 막을 도전막(113 내지 115)에 사용하는 경우는, 힐록의 발생을 방지하기 위하여, 이 막의 상면과 하면에 배리어막을 형성하는 것이 바람직하다. 또한, 이 경우, 환원성이 높은(high reducing property) 원소인 티타늄으로 이루어지는 배리어막을 알루미늄을 주성분으로 하는 막의 하면에 형성하는 것이 바람직하다. 반도체막 위에 얇은 자연 산화막이 형성되어도, 이 자연 산화막을 환원할 수 있으므로, 도전막(113, 114)과 섬 형상 반도체 영역(101, 102)과 양호한 콘택트를 형성할 수 있다.
여기서는, 도전막(115)을 도전막(113, 114)과 동일 공정으로 형성하지만, 도전막(115)을 도전막(113,114)과 상이한 공정으로 형성할 수도 있다.
상술한 공정으로, 복수의 메모리 셀(70)을 포함하는 메모리 셀 어레이(51)가 완성된다. 또한, 메모리 셀 어레이(51)의 제작 과정에서 기억 장치(40)의 구동 회로부(52)를 구성하는 트랜지스터, 용량 소자, 저항 소자 등도 동시에 제작되고, 메모리 셀 어레이(51)와 함께 구동 회로부(52)가 기판(100) 위에 제작된다.따라서, 본 실시형태의 기억 장치(40)가 제작된다.
여기서는, 백 컨트롤 게이트를 섬 형상 반도체 영역(102)과 동시에 제작되는 반도체막으로 구성하지만, 다른 도전막으로 구성할 수도 있다. 이 도전막은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 예를 들어, CVD법 또는 스퍼터링법 등에 의하여, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al) 등 중에서 선택된 금속막, 또는 이들 금속을 주성분으로 하는 합금막 또는 금속 화합물막(예를 들어, 실리사이드막, 금속 질화물막)을 백 컨트롤 게이트를 구성하는 도전막으로서 형성할 수 있다.
본 실시형태에서 제시한 기억 장치의 제작 방법은 일례이고, 각종 공지 방법을 적용할 수 있다는 것은 두말할 나위 없다. 또한, 본 실시형태에서 설명한 기억 장치의 제작은 다른 실시형태의 기억 장치의 제작 방법에 적용할 수 있다.
(실시형태 2)
본 실시형태는 실시형태 1의 변형예이다. 본 실시형태의 기억 장치는 섬 형상 반도체 영역과 플로팅 게이트 사이의 절연막의 두께가 부분적으로 상이한 메모리 소자를 갖는다. 이하, 도 9 내지 도 10c를 참조하여 본 실시형태를 설명한다.
도 9는 본 실시형태의 메모리 셀의 구성예를 도시하는 평면도이고, 도 10a 내지 도 10c는 각각 도 9의 A1-A2선, B1-B2선, 및 C1-C2선의 단면도이다. 이하, 본 실시형태의 메모리 셀의 제작 방법 및 그 구성예에 대하여 설명한다. 또한, 실시형태 1과 같은 구성에 대한 설명은 중복되므로 생략한다.
우선, 실시형태 1에서 설명한 바와 같이, 기판(100) 위에 절연막(130)을 사이에 두고 섬 형상 반도체 영역(101, 102)을 형성한다. 다음에, 섬 형상 반도체 영역(101, 102)을 덮어 단층 구조 또는 적층 구조의 절연막(301)을 형성한다. 절연막(301)으로서, 적어도 산소를 함유하는 절연막을 형성한다. 이러한 절연막은, 예를 들어, 산화실리콘, 산화질화실리콘(SiOxNy, x>y>0), 및 질화산화실리콘(SiNxOy, x>y>0) 등의 실리콘 산화물을 함유하는 막, 산화알루미늄 등의 금속산화물막, 및 산화탄탈 및 산화하프늄 등의 고유전율체막 등으로 형성할 수 있다. 절연막(301)은 고밀도 플라즈마에 의한 고상 산화 처리, CVD법 또는 스퍼터링법 등에 의하여 형성된다. 예를 들어, 산화실리콘막, 산화질화실리콘막이면, 바람직하게는 막 두께 1nm 이상 50nm 이하, 더 바람직하게는 막 두께 3nm 이상 30nm 이하로 형성한다.
다음에, 에칭에 의하여 절연막(301)을 선택적으로 제거하고, 섬 형상 반도체 영역(102)에 도달하는 개구(310)를 형성한다. 개구(310)가 형성되는 부분은 섬 형상 반도체 영역(102)이 도전막(109) 및 도전막(111)과 겹쳐지는 영역의 일부분이다. 바꾸어 말하면, 개구(310)는 섬 형상 반도체 영역(102)에 있어서, 채널 형성 영역(107)이 형성되는 부분의 일부분과 겹쳐진다.
다음에, 섬 형상 반도체 영역(101, 102) 및 절연막(301)을 덮어 단층 구조 또는 적층 구조의 절연막(302)을 형성한다. 절연막(302)은 절연막(108)과 같은 방법으로 형성할 수 있다. 절연막(302)의 막 두께는 1nm 이상 20nm 이하인 것이 바람직하고, 7nm 이상 10nm 이하인 것이 더 바람직하다. 본 실시형태에서는, 섬 형상 반도체 영역(102)과 플로팅 게이트 사이의 절연막을 부분적으로 얇게 하기 위하여 개구(310)를 갖는 절연막(301)과 절연막(302)의 적층 구조를 적용한다. 이후의 공정은 실시형태 1과 같은 방법으로 행함으로써 본 실시형태의 기억 장치를 제작할 수 있다.
본 실시형태의 기억 장치도 실시형태 1과 마찬가지로 백 컨트롤 게이트(BCG)를 메모리 소자에 형성한다. 따라서, 커플링 비율이 커지고, 메모리 셀 면적을 확대시키지 않고, 기록 전압, 소거 전압의 저감이 가능하다.
또한, 필요한 커플링 비율을 얻는 데 필요한 메모리 셀 면적을 축소할 수 있다. 즉, 기록 전압, 소거 전압의 증가를 수반하지 않고, 메모리 셀 면적을 축소할 수 있으므로, 메모리 셀의 고집적화가 용이해진다.
또한, 절연막(301)에 형성되는 개구는 적어도 채널 형성 영역(107)과 겹쳐진 부분을 포함하는 것이 바람직하다. 도 9에 도시하는 개구(310)는 그 일례이다. 예를 들어, 도전막(109) 및 도전막(111)과 겹쳐지지 않는 부분을 포함하도록 절연막(301)에 개구(320)를 형성할 수도 있다.
도 11은 본 실시형태의 기억 장치의 구성예를 도시하는 평면도이고, 도 11의 A1-A2선, B1-B2선, 및 C1-C2선의 단면도를 도 12a 내지 도 12c에 도시한다. 도 11 및 도 12a에 도시하는 바와 같이, 개구(320)는 절연막(301)의 섬 형상 반도체 영역(102)에 형성된 제 1 불순물 영역(103, 104), 제 2 불순물 영역(105, 106) 및 채널 형성 영역(107)과 겹쳐지는 영역에 형성된다. 개구(320)를 형성함으로써, 채널 형성 영역(107)과 도전막(109) 사이의 절연막은 채널 길이 방향(A1-A2선에 평행한 방향)은 절연막(302)만으로 형성되고 박막화된다. 한편, 채널 폭 방향(C1-C2선에 평행한 방향)에 있어서는, 채널 형성 영역(107)과 도전막 사이의 절연막의 중앙부는 절연막(302)만으로 이루어지고, 박막화되고, 양쪽 단부는 절연막(301)과 절연막(302)으로 이루어지고 두껍다.
본 실시형태의 기억 장치와, 실시형태 1의 기억 장치가 상이한 점은 본 실시형태에서는 개구(310; 또는 개구(320))를 갖는 절연막(301)과 절연막(302)으로 이루어지는 적층막을 섬 형상 반도체 영역(101)과 플로팅 게이트 사이에 존재시킴으로써, 섬 형상 반도체 영역(102)과 플로팅 게이트 사이의 절연막의 두께를 부분적으로 얇게 하는 점에 있다.
따라서, 절연막(301, 302)의 막 두께에 따라, 본 실시형태에서는 수식(3)에 있어서, 섬 형상 반도체 영역(102)과 플로팅 게이트(도전막(109)) 사이의 정전 용량 C1는 실시형태 1보다 작아지고 커플링 비율이 높아진다. 한편, 백 컨트롤 게이트(섬 형상 반도체 영역(101))와 플로팅 게이트(도전막(109)) 사이의 정전 용량 C21가 작아지고 커플링 비율이 낮아진다. 따라서, 수식(3) 중의 커플링 비율(C21+C22)/(C1+C21+C22)은 실시형태 1과 비교하여 커플링 비율이 동등 또는 낮아질 경우가 있다.
이러한 경우라도, 본 실시형태는 다음 새로운 효과를 갖는다. 본 실시형태의 메모리 소자는 실시형태 1과 비교하여 백 컨트롤 게이트와 플로팅 게이트 사이의 절연막을 두껍게 하기 용이해진다. 그리고, 이 절연막의 후막화(厚膜化)는 플로팅 게이트로부터의 전하 누설의 억제에 기여하기 때문에, 메모리 소자의 전하 유지 특성을 향상시킬 수 있다. 또한, 섬 형상 반도체 영역(102) 위에서 절연막(301) 및 절연막(302)이 적층된 영역에서는 절연막의 열화가 발생하기 어렵다.따라서, 기록 동작, 소거 동작의 반복으로 인한 메모리 소자의 특성 열화가 억제되므로 메모리 소자의 재기록 내성을 향상시킬 수 있다.
(실시형태 3)
본 실시형태는 실시형태 1과 상이한 비휘발성 반도체 기억 장치이고, 또한, 실시형태 2의 변형예이기도 하다. 본 실시형태의 기억 장치는 섬 형상 반도체 영역(101)과 플로팅 게이트 사이의 절연막의 두께가 부분적으로 상이한 메모리 소자를 구비한다. 이하, 도 13 내지 도 14c를 참조하여, 본 실시형태를 설명한다. 또한, 실시형태 1, 실시형태 2와 같은 구성에 대한 설명은 중복되므로 생략한다.
도 13은 본 실시형태의 기억 장치의 메모리 셀의 평면도이고, 도 14a 내지 도 14c는 각각 도 13의 A1-A2선, B1-B2선, 및 C1-C2선의 단면도이다.
우선, 실시형태 2에서 설명한 바와 같이, 기판(100) 위에 절연막(130)을 사이에 두고 섬 형상 반도체 영역(101, 102)을 형성한다. 다음에, 섬 형상 반도체 영역(101, 102)을 덮어 단층 구조 또는 적층 구조의 절연막(301)을 형성한다.
다음에, 에칭 처리에 의하여, 절연막(301)을 선택적으로 제거하여 개구(310)및 개구(311)를 형성한다. 개구(311)가 형성되는 부분은 섬 형상 반도체 영역(101) 및 도전막(109)이 겹쳐지는 영역의 일부분에 형성된다. 바꾸어 말하면, 개구(311)는 절연막(301)이 채널 형성 영역(137)과 겹쳐지는 부분에 형성된다. 또한, 절연막(301)의 섬 형상 반도체 영역(102)과 겹쳐지는 부분에는 개구(310) 대신에 도 11 및 도 12a에 도시하는 바와 같은 도전막(109) 및 도전막(111)과 겹쳐지지 않는 부분을 포함하도록 개구(320)를 형성하여도 좋다. 또한, 절연막(301)에는 섬 형상 반도체 영역(102)과 겹쳐지는 부분에 개구를 형성하지 않아도 좋다. 이후의 공정은 실시형태 1과 같은 방법으로 행함으로써 본 실시형태의 기억 장치를 제작할 수 있다.
본 실시형태의 기억 장치도 실시형태 1과 마찬가지로, 백 컨트롤 게이트(BCG)를 형성한다. 따라서, 커플링 비율이 커지고, 메모리 셀 면적을 증가하지 않고, 기록 전압, 소거 전압의 저감이 가능하고, 기억 장치의 저소비 전력화가 실현된다.
또한, 필요한 커플링 비율을 얻는데 필요한 메모리 셀 면적을 축소할 수 있다. 즉, 기록 전압, 소거 전압의 증가를 수반하지 않고, 메모리 셀 면적을 축소할 수 있으므로, 메모리 셀의 고집적화가 용이해진다.
또한, 실시형태 2와 마찬가지로, 본 실시형태도 백 컨트롤 게이트와 플로팅 게이트 사이의 절연막에 실시형태 1보다 두꺼운 부분을 용이하게 형성할 수 있다. 그리고, 이 절연막의 후막화가 플로팅 게이트로부터의 전하 누설의 억제에 기여하기 때문에, 메모리 소자의 전하 유지 특성을 향상시킬 수 있다. 또한, 섬 형상 반도체 영역(102) 위에서 절연막(301) 및 절연막(302)이 적층한 영역에서는 절연막의 열화가 발생하기 어렵다. 따라서, 기록 동작, 소거 동작의 반복에 의한 메모리 소자의 특성 열화가 억제되어 메모리 소자의 재기록 내성을 향상시킬 수 있다.
또한, 본 실시형태와 실시형태 2를 비교하면, 본 실시형태에서는 절연막(301)에 섬 형상 반도체 영역(101)과 도전막(109)이 겹쳐지는 부분에 개구(311)를 형성하고, 백 컨트롤 게이트와 플로팅 게이트 사이의 절연막을 부분적으로 얇게 하는 점이 실시형태 2와 상이하다. 이 절연막의 박막화는 커플링 비율의 증가에 기여하기 때문에 실시형태 2보다 본 실시형태의 커플링 비율을 더 높게 할 수 있다.
실시형태 1 내지 실시형태 3에서 설명된 비휘발성 반도체 기억 장치는 데이터를 전자적으로 기억하고, 또 기억한 데이터를 재기록할 수 있는 기억 매체로서 사용할 수 있다. 따라서, 각 실시형태의 비휘발성 반도체 기억 장치는 모든 분야의 전자기기에 적용할 수 있다. 전자기기로서는, 예를 들어, 촬영 장치(비디오 카메라, 디지털 카메라 등), 표시 장치(액정 표시 장치, 일렉트로루미네선스 표시장치 등), 네비게이션 시스템, 음향 재생 장치(카 오디오 시스템, 오디오 컴포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임 기기 및 전자 서적 등), 화상 재생 장치, 녹화 장치, IC칩, RFID 등을 들 수 있다.
[실시예 1]
본 실시예에서는 본 발명의 일 형태에 따른 메모리 셀과 도 15 내지 도 16b에 도시하는 종래의 메모리 셀을 제작하고, 그 특성을 비교한다. 본 발명의 일 형태에 따른 메모리 셀로서, 실시형태 1의 메모리 셀(여기서는 "메모리 셀 A"라고 부름)을 제작하였다. 우선, 메모리 셀 A의 제작 방법을 설명한다.
기판(100)에는 유리 기판을 사용하였다. 절연막(130)으로서, CVD법에 의하여 두께 50nm의 질화산화실리콘(SiNxOy, x>y>0) 및 두께 100nm의 산화질화실리콘(SiOxNy, x>y>0)을 유리 기판(기판(100)) 위에 형성하였다(도 6a 내지 도 6c 참조).
섬 형상 반도체 영역(101, 102)은 다결정 실리콘으로 형성하였다. 다결정 실리콘막은 다음과 같이 형성하였다. 우선, 플라즈마 CVD장치를 사용하여 수소 및 모노실란을 원료로 두께 66nm의 비정질 실리콘막을 형성하였다. 다음에, 500℃로 1시간, 및 550℃로 4시간의 가열 처리를 행하여 비정질 실리콘막의 수소를 방출시켰다. 그리고, YVO4 레이저 발진기의 제 2 고조파(파장 532nm)의 빔을 조사하여 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하였다. YVO4 레이저 발진기는 반도체 레이저(LD) 여기의 연속 발진 레이저 발진기이었다. 그리고, 에칭 처리에 의하여 이 다결정 실리콘막을 원하는 형상으로 가공하여 절연막(130) 위에 섬 형상 반도체 영역(101, 102)을 형성하였다(도 5 내지 도 6c 참조).
절연막(108)을 형성하기 위하여, 우선, 섬 형상 반도체 영역(101, 102)에 고밀도 플라즈마 산화 처리를 행하였다. 다음에, 플라즈마 CVD 장치로 모노 실란(SiH4) 가스와 아산화질소(N2O) 가스를 원료로 하여 두께 9nm의 산화질화실리콘막을 형성하였다. 소스 가스의 가스 질량 유량 비율은 SiH4: N2O=1:800로 하고, 또한, 플라즈마 여기의 조건은 고주파 전력 150W(주파수 60MHz), 성막 온도(기판 온도) 400℃, 처리실내 압력 40Pa, 전극 간격 28mm로 하였다. 산화질화실리콘막의 형성 후, 다시 고밀도 플라즈마 산화 처리를 행하였다. 이상의 공정으로 절연막(108)을 형성하였다. 다음에, 스퍼터링 장치를 사용하여 30nm의 막 두께의 텅스텐막을 절연막(108) 위에 형성하였다. 에칭 처리에 의하여, 이 텅스텐막을 소정의 형상으로 가공하여 도전막(109)을 형성하였다. 다음에, 플라즈마 도핑 장치에 의하여 섬 형상 반도체 영역(101, 102)에 인(P)을 첨가하여 불순물 영역(205, 206, 235)을 형성하였다. 소스 가스에는 수소로 희석한 PH3를 사용하였다(도 5 내지 도 6c 참조).
다음에, 도전막(109)을 덮어 절연막(110)을 형성하였다. 여기서는, 플라즈마 CVD 장치를 사용하여 두께 50nm의 산화질화실리콘막을 형성하였다. 절연막(110) 위에 스퍼터링 장치를 사용하여 두께 20nm의 질화탄탈 및 두께 370nm의 텅스텐막의 적층막을 형성하였다. 이 적층막을 에칭하여 도전막(111)을 형성하였다. 다음에, 도전막(111)을 마스크로 하여 플라즈마 도핑 장치에 의하여, 섬 형상 반도체 영역(101) 및 섬 형상 반도체 영역(102)에 인을 첨가하였다. 소스 가스에는 수소로 희석한 PH3를 사용하였다. 이 공정으로, 섬 형상 반도체 영역(101)에 제 1 불순물 영역(103, 104) 및 제 2 불순물 영역(105, 106)을 형성하고, 섬 형상 반도체 영역(102)에 제 1 불순물 영역(133, 134), 제 2 불순물 영역(135)을 형성하였다(도 7 내지 도 8c 참조).
다음에, 도전막(111)을 덮어 절연막(112)으로서 두께 100nm의 산화질화실리콘막과, 두께 600nm의 산화실리콘막의 적층막을 형성하였다. 산화실리콘막을 형성한 후, 질소분위기에서 550℃의 가열 처리를 행함으로써 섬 형상 반도체 영역(101, 102)에 첨가한 인을 활성화하였다. 다음에, 절연막(108, 110, 112)의 적층막을 에칭 처리하여, 개구(116 내지 120)를 형성하였다. 다음에, 절연막(112) 위에 스퍼터링 장치를 사용하여 두께 60nm의 티타늄막, 두께 40nm의 질화티타늄막, 두께 500nm의 순 알루미늄막, 및 두께 100nm의 티타늄막으로 이루어지는 적층 구조의 도전막을 형성하였다. 에칭 처리에 의하여 이 적층막을 원하는 형상으로 가공하고, 도전막(113 내지 115)을 형성하였다. 상술한 공정에 의하여 메모리 셀 A를 제작하였다(도 1 내지 도 2c 참조).
또한, 본 실시예에서는 비교 예로서, 2종류의 메모리 셀x, 메모리 셀y를 형성하였다. 메모리 셀x, 메모리 셀y의 구조는 도 15의 종래의 메모리 셀과 같다. 메모리 셀x, 메모리 셀y의 제작은 백 컨트롤 게이트를 구성하는 섬 형상 반도체 영역(101), 및 도전막(115)을 형성하지 않는 점 외는 메모리 셀A와 같은 조건으로 행하였다.
여기서, 메모리 셀A, 메모리 셀x, 메모리 셀y의 구성의 차이는 메모리 트랜지스터의 섬 형상 실리콘막(섬 형상 반도체 영역(102)), 플로팅 게이트(도전막(109)), 컨트롤 게이트(도전막(111))가 서로 겹쳐지는 면적비와, 백 컨트롤 게이트(섬 형상 반도체 영역(101))의 유무다. 이들 조건에 의하여 커플링 비율이 결정된다. 표 1에 메모리 셀A, 메모리 셀x, 메모리 셀y의 구성의 차이, 및 그 기록 전압 값, 소거 전압 값을 나타낸다.
[표 1]
Figure pct00005
기록 동작, 소거 동작은 함께 F-N(Fowler-Nordheim) 터널 전류를 사용하여 행하였다. 또한, 판독 전압을 3V로 설정하여 기록 상태의 메모리 트랜지스터의 임계값 전압을 4.3V로 설정하고 소거 상태의 메모리 트랜지스터의 임계값 전압을 1.3V로 설정함으로써, 각 메모리 셀A, 메모리 셀x, 메모리 셀y의 기록 전압, 및 소거 전압을 측정하였다.
또한, 표 1에 있어서, Si-FG는 메모리 트랜지스터를 구성하는 섬 형상 반도체 영역(102)과 도전막(109)이 겹쳐지는 부분의 면적을 나타내고, FG-CG는 도전막(109)과 도전막(111)이 겹쳐지는 부분의 면적을 나타내고, FG-BCG는 도전막(109)과 백 컨트롤 게이트를 구성하는 섬 형상 반도체 영역(101)이 겹쳐지는 부분의 면적을 나타낸다. 표 1에 이들 면적비를 나타낸다.
여기서, 메모리 셀x의 레이아웃은 도 15에 상당한다. 메모리 셀A의 섬 형상 반도체 영역(102)과 메모리 셀x의 섬 형상 반도체 영역(1102)의 형상이 같고, 또 크기가 같다. 메모리 셀A와 메모리 셀x는 Si-FG의 크기가 동일하게 되도록 제작하였다. 그리고, 메모리 셀x에서는 플로팅 게이트를 구성하는 도전막(1109)과 컨트롤 게이트를 구성하는 도전막(1111)이 각각 메모리 셀A의 도전막(109), 도전막(111)보다 크고 메모리 셀x의 FG-CG가 메모리 셀A의 2배다. 메모리 셀A의 면적은 메모리 셀x의 면적보다 약 13% 작았다.
또한, 메모리 셀y는 메모리 셀A로부터 섬 형상 반도체 영역(101) 및 도전막(115)을 제거한 구조이다. 메모리 셀y의 Si-FG 및 FG-CG의 면적의 크기는 메모리 셀A와 같게 하였다.
메모리 셀A와 메모리 셀x의 기록 전압, 소거 전압은 각각 표 1의 값을 소수점 제 1위를 반올림하면 서로 동일 값이다. 한편, 메모리 셀A의 면적은 메모리 셀x의 면적과 비교하여 약 13%나 감소된다. 이것은 메모리 트랜지스터에 백 컨트롤 게이트를 형성함으로써 기록 전압, 소거 전압을 증가시키지 않고, 메모리 셀의 면적을 축소할 수 있는 것을 나타낸다. 또한, 본 실시예의 메모리 셀A에서는 섬 형상 반도체 영역(102)을 도전막(109)의 매우 일부분과 겹쳐지도록 형성하였다. 다만, 메모리 셀A의 구성은 본 발명의 일례이고, 영역(121) 내에 있어서, 섬 형상 반도체 영역(102)이 형성되는 영역과, 소자 분리의 영역을 제거하여 도전막(109)과 겹쳐지는 거의 모든 영역에 걸쳐 백 컨트롤 게이트(섬 형상 반도체 영역(101))를 형성할 수 있다. 이로써, 본 실시예의 효과가 더 현저하게 되는 것은 물론이다. 즉, 본 실시예의 메모리 셀의 구성은 메모리 셀의 고집적화에 매우 유효한 것을 알 수 있었다.
또한, 표 1에 도시한 바와 같이, 백 컨트롤 게이트를 형성함으로써, 기록 전압, 소거 전압의 저전압화가 달성되는 것을 알 수 있다. 메모리 셀A와 메모리 셀y에 착안하면, 이들 면적비 Si-FG: FG-CG가 동일하지만, 기록 전압, 소거 전압은 메모리 셀y보다 메모리 셀A가 더 작다. 이것은 메모리 트랜지스터에 백 컨트롤 게이트를 형성함으로써, 메모리 셀의 면적을 확대하지 않고, 기록 전압 및 소거 전압을 저감할 수 있다는 것을 나타낸다. 즉, 본 실시예의 구성은 메모리 셀의 저소비 전력화에 매우 유효하다는 것을 알 수 있었다.
본 발명은 본원에 참조로서 통합된 2008년 5월 9일 출원된 일본 특허출원번호 2008-123583호에 기초한다.
40: 비휘발성 반도체 기억 장치, 51: 메모리 셀 어레이, 52: 구동 회로, 60: 컨트롤 회로, 61: 로우 디코더, 62: 컬럼 디코더, 63: 어드레스 버퍼 64: 승압 회로, 65: 센스앰프, 66: 데이터 버퍼, 67: 데이터 입출력 버퍼, 70: 메모리 셀, 100: 기판, 101: 섬 형상 반도체 영역, 102: 섬 형상 반도체 영역, 103: 제 1 불순물 영역, 104: 제 1 불순물 영역, 105: 제 2 불순물 영역, 106: 제 2 불순물 영역, 107: 채널 형성 영역, 108: 절연막, 109: 도전막, 110: 절연막, 111: 도전막, 112: 절연막, 113: 도전막, 114: 도전막, 115: 도전막, 116: 개구, 117: 개구, 119: 개구, 121: 영역, 130: 절연막, 133: 제 1 불순물 영역, 134: 제 1 불순물 영역, 135: 제 2 불순물 영역, 137: 채널 형성 영역, 205: 불순물 영역, 206: 불순물 영역, 235: 불순물 영역, 301: 절연막, 302: 절연막, 310: 개구, 311: 개구, 320: 개구, 1100: 기판, 1102: 섬 형상 반도체 영역, 1103: 제 1 불순물 영역, 1104: 제 1 불순물 영역, 1105: 제 2 불순물 영역, 1106: 제 2 불순물 영역, 1107: 채널 형성 영역, 1108: 절연막, 1109: 도전막, 1110: 절연막, 1111: 도전막, 1112: 절연막, 1113: 도전막, 1114: 도전막, 1119: 개구, 1120: 개구, 1121: 영역, 1130: 절연막

Claims (22)

  1. 복수의 메모리 셀을 갖는 비휘발성 반도체 기억 장치로서,
    상기 메모리 셀 각각은,
    절연 표면 위에 형성되고, 채널 형성 영역과 한 쌍의 불순물 영역을 포함하는 제 1 섬 형상 반도체 영역과;
    상기 절연 표면 위에 형성되는 제 2 섬 형상 반도체 영역과;
    상기 제 1 섬 형상 반도체 영역 및 상기 제 2 섬 형상 반도체 영역 위에 형성되는 제 1 절연막과;
    상기 제 1 절연막 위에 형성되고, 상기 제 1 섬 형상 반도체 영역 및 상기 제 2 섬 형상 반도체 영역과 겹쳐지는 플로팅 게이트와;
    상기 플로팅 게이트 위에 형성되는 제 2 절연막과;
    상기 제 2 절연막 위에 형성되고, 상기 플로팅 게이트와 겹쳐지고 상기 제 2 섬 형상 반도체 영역에 전기적으로 접속되는 컨트롤 게이트를 포함하는, 비휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 섬 형상 반도체 영역과 겹쳐지는 상기 제 1 절연막의 일 부분의 두께는 선택적으로 감소되는, 비휘발성 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 제 2 섬 형상 반도체 영역과 겹쳐지는 상기 제 1 절연막의 일 부분의 두께는 선택적으로 감소되는, 비휘발성 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 제 1 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 제 2 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 컨트롤 게이트는 상기 제 2 절연막을 사이에 두고 상기 플로팅 게이트의 상면과 측면을 덮는, 비휘발성 반도체 기억 장치.
  7. 복수의 메모리 셀을 갖는 비휘발성 반도체 기억 장치로서,
    상기 메모리 셀 각각은,
    절연 표면 위에 형성되고, 채널 형성 영역과 한 쌍의 불순물 영역을 포함하는 섬 형상 반도체 영역과;
    상기 절연 표면 위에 형성되는 도전막과;
    상기 섬 형상 반도체 영역과 상기 도전막 위에 형성되는 제 1 절연막과;
    상기 제 1 절연막 위에 형성되고, 상기 섬 형상 반도체 영역 및 상기 도전막과 겹쳐지는 플로팅 게이트와;
    상기 플로팅 게이트 위에 형성되는 제 2 절연막과;
    상기 제 2 절연막 위에 형성되고, 상기 플로팅 게이트와 겹쳐지고 상기 도전막에 전기적으로 접속되는 컨트롤 게이트를 포함하는, 비휘발성 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 섬 형상 반도체 영역과 겹쳐지는 상기 제 1 절연막의 일 부분의 두께는 선택적으로 감소되는, 비휘발성 반도체 기억 장치.
  9. 제 7 항에 있어서,
    상기 도전막과 겹쳐지는 상기 제 1 절연막의 일 부분의 두께는 선택적으로 감소되는, 비휘발성 반도체 기억 장치.
  10. 제 7 항에 있어서,
    상기 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  11. 제 7 항에 있어서,
    상기 컨트롤 게이트는 상기 제 2 절연막을 사이에 두고 상기 플로팅 게이트의 상면과 측면을 덮는, 비휘발성 반도체 기억 장치.
  12. 복수의 메모리 셀을 갖는 비휘발성 반도체 기억 장치로서,
    상기 메모리 셀 각각은,
    절연 표면 위에 형성되고, 채널 형성 영역과 한 쌍의 불순물 영역을 포함하는 제 1 섬 형상 반도체 영역과;
    상기 절연 표면 위에 형성되는 제 2 섬 형상 반도체 영역과;
    상기 제 1 섬 형상 반도체 영역 및 상기 제 2 섬 형상 반도체 영역 위에 형성되는 제 1 절연막과;
    상기 제 1 절연막 위에 형성되는 제 2 절연막과;
    상기 제 2 절연막 위에 형성되고, 상기 제 1 섬 형상 반도체 영역 및 상기 제 2 섬 형상 반도체 영역과 겹쳐지는 플로팅 게이트와;
    상기 플로팅 게이트 위에 형성되는 제 3 절연막과;
    상기 제 3 절연막 위에 형성되고, 상기 플로팅 게이트와 겹쳐지고 상기 제 2 섬 형상 반도체 영역에 전기적으로 접속되는 컨트롤 게이트를 포함하고,
    상기 제 1 절연막은 상기 제 1 섬 형상 반도체 영역과 겹쳐지는 부분에 개구를 갖는, 비휘발성 반도체 기억 장치.
  13. 제 12 항에 있어서,
    상기 제 1 절연막은 상기 제 2 섬 형상 반도체 영역과 겹쳐지는 부분에 다른 개구를 갖는, 비휘발성 반도체 기억 장치.
  14. 제 12 항에 있어서,
    상기 제 1 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  15. 제 12 항에 있어서,
    상기 제 2 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  16. 제 12 항에 있어서,
    상기 컨트롤 게이트는 상기 제 3 절연막을 사이에 두고 상기 플로팅 게이트의 상면과 측면을 덮는, 비휘발성 반도체 기억 장치.
  17. 제 12 항에 있어서,
    상기 복수의 메모리 셀은 기판 위에 형성되고,
    상기 기판은 유리 기판, 석영 기판, 수지 기판으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  18. 복수의 메모리 셀을 갖는 비휘발성 반도체 기억 장치로서,
    상기 메모리 셀 각각은,
    절연 표면 위에 형성되고, 채널 형성 영역과 한 쌍의 불순물 영역을 포함하는 섬 형상 반도체 영역과;
    상기 절연 표면 위에 형성되는 도전막과;
    상기 섬 형상 반도체 영역과 상기 도전막 위에 형성되는 제 1 절연막과;
    상기 제 1 절연막 위에 형성되는 제 2 절연막과;
    상기 제 2 절연막 위에 형성되고, 상기 섬 형상 반도체 영역 및 상기 도전막과 겹쳐지는 플로팅 게이트와;
    상기 플로팅 게이트 위에 형성되는 제 3 절연막과;
    상기 제 3 절연막 위에 형성되고, 상기 플로팅 게이트와 겹쳐지고 상기 도전막과 전기적으로 접속되는 컨트롤 게이트를 포함하고,
    상기 제 1 절연막은 상기 섬 형상 반도체 영역과 겹쳐지는 부분에 개구를 갖는, 비휘발성 반도체 기억 장치.
  19. 제 18 항에 있어서,
    상기 제 1 절연막은 상기 도전막과 겹쳐지는 부분에 다른 개구를 갖는, 비휘발성 반도체 기억 장치.
  20. 제 18 항에 있어서,
    상기 섬 형상 반도체 영역은 단결정 실리콘막, 다결정 실리콘막, 미결정 실리콘막으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
  21. 제 18 항에 있어서,
    상기 컨트롤 게이트는 상기 제 3 절연막을 사이에 두고 상기 플로팅 게이트의 상면과 측면을 덮는, 비휘발성 반도체 기억 장치.
  22. 제 18 항에 있어서,
    상기 복수의 메모리 셀은 기판 위에 형성되고,
    상기 기판은 유리 기판, 석영 기판, 수지 기판으로 이루어지는 그룹 중에서 선택되는 하나를 포함하는, 비휘발성 반도체 기억 장치.
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