JPH088315B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH088315B2 JPH088315B2 JP1277591A JP27759189A JPH088315B2 JP H088315 B2 JPH088315 B2 JP H088315B2 JP 1277591 A JP1277591 A JP 1277591A JP 27759189 A JP27759189 A JP 27759189A JP H088315 B2 JPH088315 B2 JP H088315B2
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 34
- 239000002356 single layer Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- HILUWRPVFKJTAD-ZGHMGGRHSA-N GA21 Chemical compound O=C(O)[C@H]1[C@@H]2[C@]3(C(=O)O)C(=O)O[C@@]2([C@H]2[C@]41CC(=C)[C@@](O)(C4)CC2)CCC3 HILUWRPVFKJTAD-ZGHMGGRHSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 マスクROMの冗長セル等に用いられる一層ゲート紫外
線消去型ROM（EPROM）及びその製造方法に関し， 位置合わせ余裕を大きくし，セル面積を小さくし，マ
スクROMと同一工程で形成し，ゲート酸化膜厚を均一に
し，書込特性を向上させることを目的とし， （１）マスクROMの冗長セルとして作り込む際に，制御
ゲートを形成し，周辺回路FETのゲートとワード線及び
浮遊ゲートを同時に形成する工程を有する，（２）マス
クROMの冗長セルとして作り込む際に，ビット線形成と
同時に制御ゲートを形成し，ワード線と周辺回路FETの
ゲート及び浮遊ゲートを同時に形成する工程を有する，
（３）ゲート酸化膜を形成し，次に該基板上全面に導電
膜を成長し，該導電膜上にレジストを被着し，制御ゲー
ト形成部の該レジストを開口し，該レジストをマスクに
して開口部より不純物を導入して該制御ゲートを形成す
る工程を有する，（４）制御ゲートが基板上に絶縁膜を
介して形成された裏打ち配線と並列に接続されているよ
うに構成する。
線消去型ROM（EPROM）及びその製造方法に関し， 位置合わせ余裕を大きくし，セル面積を小さくし，マ
スクROMと同一工程で形成し，ゲート酸化膜厚を均一に
し，書込特性を向上させることを目的とし， （１）マスクROMの冗長セルとして作り込む際に，制御
ゲートを形成し，周辺回路FETのゲートとワード線及び
浮遊ゲートを同時に形成する工程を有する，（２）マス
クROMの冗長セルとして作り込む際に，ビット線形成と
同時に制御ゲートを形成し，ワード線と周辺回路FETの
ゲート及び浮遊ゲートを同時に形成する工程を有する，
（３）ゲート酸化膜を形成し，次に該基板上全面に導電
膜を成長し，該導電膜上にレジストを被着し，制御ゲー
ト形成部の該レジストを開口し，該レジストをマスクに
して開口部より不純物を導入して該制御ゲートを形成す
る工程を有する，（４）制御ゲートが基板上に絶縁膜を
介して形成された裏打ち配線と並列に接続されているよ
うに構成する。
本発明は一層ゲート紫外線消去型ROM（EPROM）と一層
ゲートEPROMを有するマスクROMの製造方法に関する。
ゲートEPROMを有するマスクROMの製造方法に関する。
一層ゲートEPROMは基板に制御ゲートを有し,1層目の
導電膜で不揮発性記憶部の浮遊ゲートを形成した構造を
持ち，マスクROMの冗長セルに用いられるようになっ
た。
導電膜で不揮発性記憶部の浮遊ゲートを形成した構造を
持ち，マスクROMの冗長セルに用いられるようになっ
た。
近年，マスクROMは大容量化に伴い，チップの収拾率
が悪くなってきている。このため,RAMでよく使われてい
る冗長セルを用いて不良部分のセルを置き換える方法が
考えられるが，マスクROMの場合セルの持つデータが固
定されているため，このような方法は採用できない。こ
のため不揮発性記憶装置である一層ゲートEPROMを用い
た冗長が考えられる。
が悪くなってきている。このため,RAMでよく使われてい
る冗長セルを用いて不良部分のセルを置き換える方法が
考えられるが，マスクROMの場合セルの持つデータが固
定されているため，このような方法は採用できない。こ
のため不揮発性記憶装置である一層ゲートEPROMを用い
た冗長が考えられる。
本明細書においては，以下に記載する（１）〜（４）
項は請求項（１）〜（４）に対応して説明する。
項は請求項（１）〜（４）に対応して説明する。
本発明の各請求項に対応する従来例の説明の前に，従
来例及び改良された従来例の一層ゲートEPROMの概略に
ついて第７〜11図を用いて説明する。
来例及び改良された従来例の一層ゲートEPROMの概略に
ついて第７〜11図を用いて説明する。
第７図（１），（２）は従来例による一層ゲートEPRO
Mのレイアウトを示す平面図とＡ−Ａ断面図である。
Mのレイアウトを示す平面図とＡ−Ａ断面図である。
図において,1は基板,2は不揮発性記憶部で浮遊ゲート
（フローティングゲート,FGと略記）,3は制御ゲート
（コントロールゲート,CGと略記，ここでは基板）,4は
ソース,5はドレイン,6は絶縁膜,7は配線であり，ソー
ス，ドレイン間がチャネル領域である。
（フローティングゲート,FGと略記）,3は制御ゲート
（コントロールゲート,CGと略記，ここでは基板）,4は
ソース,5はドレイン,6は絶縁膜,7は配線であり，ソー
ス，ドレイン間がチャネル領域である。
図示の各記号はそれぞれ以下のようである。
LFG:FGのゲート長 WFG:FGのゲート幅 LCG:CGのゲート長 WCG:CGのゲート幅 d1:FGのゲート酸化膜の厚さ d2:フィールド酸化膜の厚さ d3:CGのゲート酸化膜の厚さ WCF:チャネル領域とCG間の距離 又，各矢印はそれぞれX,Y方向を示す。
いま，一層ゲートEPROMにおいて， VFG:FGの電圧 VCG:CGの電圧 とすれば，これらの電圧はFG各部の容量比と次の関係が
成立する。
成立する。
VFG＝VCG/〔（d3/d1）（LFGWFG/LCGWCG） ＋１＋（d3/d2）（LCFWCF/LCGWCG）〕 ・・・（１） ここで通常,d3＜＜d2であるから， VFG≒VCG/〔１＋（d3/d1）（LFGWFG/LCGWCG）〕 ・・・
・・（２） ここで,VFGを大きくできると，しきい値電圧Vthの変
化量ΔVthの幅を大きくとることができ，書込特性を向
上することができる。
・・（２） ここで,VFGを大きくできると，しきい値電圧Vthの変
化量ΔVthの幅を大きくとることができ，書込特性を向
上することができる。
VFGを大きくして書込特性を向上させるには,VFG≒VCG
になるようにするのが理想であるが，そのためには
（２）式において，通常のデバイスではd3＝d1であるの
で,LFGWFG＜＜LCGWCGになるようにするのがよい。
になるようにするのが理想であるが，そのためには
（２）式において，通常のデバイスではd3＝d1であるの
で,LFGWFG＜＜LCGWCGになるようにするのがよい。
ここで，従来例の第７図においてWCGがＸ方向に−Δ
ｘずれると， LFGWFG/LCGWCGはLFGWFG/LCG（WCG−Δｘ）となり，特性
の良くない方向にずれる。
ｘずれると， LFGWFG/LCGWCGはLFGWFG/LCG（WCG−Δｘ）となり，特性
の良くない方向にずれる。
このため，このレイアウトではＸ方向の位置合わせ余
裕がなく，厳密な位置精度に対応したデバイス製造が困
難であった。
裕がなく，厳密な位置精度に対応したデバイス製造が困
難であった。
このように，従来のレイアウトでは一層ゲートEPROM
の安定性を確保するためには位置合わせが非常にきびし
かった。
の安定性を確保するためには位置合わせが非常にきびし
かった。
第８図は従来例による一層ゲートEPROMを集積化する
ときのセルのレイアウトを示す平面図である。
ときのセルのレイアウトを示す平面図である。
この場合,2個の矩形状の浮遊ゲート２がソースのコン
タクトホールVSSを挟んで形成されている。
タクトホールVSSを挟んで形成されている。
ここで,LFGWFG＜＜LCGWCGになるようにするには，ゲ
ート長を一定（LFG＝LCG）に形成するとWCGを大きくし
なければならず，セルは横方向に延び，セルの面積が大
きくなってしまうことになる。
ート長を一定（LFG＝LCG）に形成するとWCGを大きくし
なければならず，セルは横方向に延び，セルの面積が大
きくなってしまうことになる。
次に，一層ゲートEPROMの上記の問題点を解決するた
めに，位置合わせ余裕を大きくするレイアウトができ，
書込特性を向上させ，製造を容易にすることを目的とし
て改良された一層ゲート,EPROMについて説明する（本出
願人より出願された特開昭60−260147参照）。
めに，位置合わせ余裕を大きくするレイアウトができ，
書込特性を向上させ，製造を容易にすることを目的とし
て改良された一層ゲート,EPROMについて説明する（本出
願人より出願された特開昭60−260147参照）。
第９図（１）〜（４）は改良された一層ゲートEPROM
で，平面図と,A−Ａ断面図と,B−Ｂ断面図と,C−Ｃ断面
図とを示す。
で，平面図と,A−Ａ断面図と,B−Ｂ断面図と,C−Ｃ断面
図とを示す。
この構造は，制御ゲートをゲート幅方向に跨ぐように
して浮遊ゲートを形成して第１図の（ａ）部を設けるこ
とにより−Δｘの影響をなくし，安定した特性を得るよ
うにしたものである。
して浮遊ゲートを形成して第１図の（ａ）部を設けるこ
とにより−Δｘの影響をなくし，安定した特性を得るよ
うにしたものである。
第10図は改良された一層ゲートEPROMのレイアウトを
示す平面図である。
示す平面図である。
ここでは,LFGWFG＜＜LCGWCGになるようにするめ,WCG
を大きくするとセルの面積が大きくなるため,LFG＜LCG
としたレイアウトを採用した。
を大きくするとセルの面積が大きくなるため,LFG＜LCG
としたレイアウトを採用した。
図において，距離を表す各Ｄ間には次の関係が成立す
る。
る。
D1＋D2＋D3＝D4＋D5＋D6. ここで,D1,D3,D5はパターニングの抜けの最小寸法にと
る。
る。
この例は,LFGWFG＜＜LCGWCGに近づけるため，プロセ
スの可能な限りWCGをWFGより大きくしたレイアウトによ
りセルを横方向に延長しないで，セル面積を小さくでき
るようにしたものである。
スの可能な限りWCGをWFGより大きくしたレイアウトによ
りセルを横方向に延長しないで，セル面積を小さくでき
るようにしたものである。
第９図の例では,WCGは余裕（ａ）により位置合わせの
際にずれても変わらないので，位置合わせ余裕が不要で
ある。
際にずれても変わらないので，位置合わせ余裕が不要で
ある。
第11図（Ａ），（Ｂ）は改良された一層ゲートEPROM
セルを集積化するレイアウトを示す２つの平面図であ
る。第11図（Ａ）はセルの向きが対向した配置，第11図
（Ｂ）は同方向の配置を示す。この例では，セル面積を
小さくできるレイアウトができ，高集積化をはかること
ができる。
セルを集積化するレイアウトを示す２つの平面図であ
る。第11図（Ａ）はセルの向きが対向した配置，第11図
（Ｂ）は同方向の配置を示す。この例では，セル面積を
小さくできるレイアウトができ，高集積化をはかること
ができる。
改良された一層ゲートEPROMの位置合わせ余裕を大き
くしたレイアウトができ，製造を容易にすることがで
き，また，セル面積を小さくできるレイアウトができ，
高集積化をはかることができる。
くしたレイアウトができ，製造を容易にすることがで
き，また，セル面積を小さくできるレイアウトができ，
高集積化をはかることができる。
次に，上記の一層ゲートEPROMを用いて，本発明の各
請求項に対応する従来例について説明する。
請求項に対応する従来例について説明する。
（１），（２）： マスクROMに冗長セルとして一層ゲートEPOROMを作り
込む際は，マスクROMと一層ゲートEPROMのプロセスが相
違するため，工程数が増加し，その分製造歩留を低下さ
せていた。
込む際は，マスクROMと一層ゲートEPROMのプロセスが相
違するため，工程数が増加し，その分製造歩留を低下さ
せていた。
また，従来のマスクROMは全部“0"または全部“1"の
連続領域で冗長する方法がとられていたが，この場合部
分的な冗長がきかないため効率のよい冗長ができなかっ
た。そのため，マスクROMの製造歩留を低下させてい
た。
連続領域で冗長する方法がとられていたが，この場合部
分的な冗長がきかないため効率のよい冗長ができなかっ
た。そのため，マスクROMの製造歩留を低下させてい
た。
（３）： 第12図（１）〜（３）は本発明（３）に対応する従来
例を説明する断面図である。
例を説明する断面図である。
第12図は，本発明の実施例で説明する第２図の工程の
始めの方の一部を抜粋した図である。
始めの方の一部を抜粋した図である。
第12図（１）において，基板１上に酸化膜11,フィー
ルド酸化膜12を形成する。
ルド酸化膜12を形成する。
次に，基板上全面にレジスト52を被着し，制御ゲート
形成部を開口し，開口部よりP+（又はAs+）を注入してn
+型の制御ゲート３を形成する。
形成部を開口し，開口部よりP+（又はAs+）を注入してn
+型の制御ゲート３を形成する。
第12図（２）において,3レジスト52と酸化膜11を除去
し，新たに基板上に熱酸化によりゲート酸化膜11Aを形
成する。
し，新たに基板上に熱酸化によりゲート酸化膜11Aを形
成する。
この際，イオン注入された制御ゲート３上は酸化レー
トが大きくなって酸化膜が厚く成長し，膜厚はd1＜d3と
なる。
トが大きくなって酸化膜が厚く成長し，膜厚はd1＜d3と
なる。
この結果，（２）式よりVFGを小さくするようにな
り，書込特性を悪くする。
り，書込特性を悪くする。
第12図（３）において，気相成長により基板上全面に
導電膜としてポリシリコン膜54を成長し，パターニング
して浮遊ゲート２を形成する。
導電膜としてポリシリコン膜54を成長し，パターニング
して浮遊ゲート２を形成する。
（４）： 一層ゲートEPROMは制御ゲートは拡散層であるため，
層抵抗や接合容量が大きくなり，制御ゲートに印加する
電圧の立ち上がり時間に遅延を生じ，書込，読出特性が
悪くなる。
層抵抗や接合容量が大きくなり，制御ゲートに印加する
電圧の立ち上がり時間に遅延を生じ，書込，読出特性が
悪くなる。
（１），（２）： マスクROMに冗長セルとして一層ゲートEPROMを作り込
む際に，工程数を増やさないでマスクROMと同一工程で
形成できるようにし，製造歩留の向上を目的とする。
む際に，工程数を増やさないでマスクROMと同一工程で
形成できるようにし，製造歩留の向上を目的とする。
（３）： ゲート酸化膜厚を，制御ゲート上とチャネル領域上と
が等しくなるようにして，書込特性の向上をはかること
を目的とする。
が等しくなるようにして，書込特性の向上をはかること
を目的とする。
（４）： 制御ゲートの層抵抗や接合容量を小さくし，制御ゲー
トに印加する電圧の立ち上がり時間を低減し，書込，読
出特性を良くすることを目的とする。
トに印加する電圧の立ち上がり時間を低減し，書込，読
出特性を良くすることを目的とする。
上記課題の解決は， （１）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有するマスクROMの冗長セルを作り込む際
に，該基板内に反対導電型の不純物を導入して該基板表
面に該半導体装置の制御ゲートを形成する工程と，該基
板上に絶縁層を介して導電層を被着し，該導電層をパタ
ーニングしてマスクROMのワード線と周辺回路FETのゲー
ト及び該前記半導体装置の浮遊ゲートを同時に形成し，
これらのワード線及びゲートをマスクにして該基板内に
反対導電型不純物を導入して該基板表面にマスクROMセ
ルのソース，ドレインと周辺回路FETのソース，ドレイ
ン及び前記半導体装置のソース，ドレインを形成する工
程とを有することを特徴とする半導体装置の製造方法，
あるいは （２）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有するマスクROMの冗長セルを作り込む際
に，該基板内に反対導電型の不純物を導入して該基板表
面にマスクROMとビット線及び該半導体装置の制御ゲー
トを形成する工程と，該基板上に絶縁膜を介して導電膜
を被着し，該導電膜をパターニングしてマスクROMのワ
ード線と周辺回路FETのゲート及び前記半導体装置の浮
遊ゲートを形成し，これらのゲートをマスクにして該基
板内に反対導電型不純物を導入して該基板表面にマスク
ROMのワード線及び周辺回路FETのソース，ドレイン及び
前記半導体装置のソース，ドレインを形成する工程とを
有することを特徴とする半導体装置の製造方法，あるい
は （３）請求項１記載の半導体装置の製造方法であって，
該基板上に絶縁膜を介して導電膜を被着する工程と，該
導電膜上にマスク層を被着し，制御ゲート形成部の該マ
スク層を開口し，該マスク層をマスクにして開口部より
不純物を該基板の表面より導入して該制御ゲートを形成
する工程と，該導電膜をパターニングして浮遊ゲートを
形成する工程とを有する半導体装置の製造方法，あるい
は （４）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れた該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有し，該浮遊ゲートが該制御ゲートの幅方向
に跨いで形成され，該基板上に絶縁膜を介して形成され
且つ該制御ゲートとほぼ同じ長さの配線と該制御ゲート
が並列に接続されている半導体装置により達成される。
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有するマスクROMの冗長セルを作り込む際
に，該基板内に反対導電型の不純物を導入して該基板表
面に該半導体装置の制御ゲートを形成する工程と，該基
板上に絶縁層を介して導電層を被着し，該導電層をパタ
ーニングしてマスクROMのワード線と周辺回路FETのゲー
ト及び該前記半導体装置の浮遊ゲートを同時に形成し，
これらのワード線及びゲートをマスクにして該基板内に
反対導電型不純物を導入して該基板表面にマスクROMセ
ルのソース，ドレインと周辺回路FETのソース，ドレイ
ン及び前記半導体装置のソース，ドレインを形成する工
程とを有することを特徴とする半導体装置の製造方法，
あるいは （２）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有するマスクROMの冗長セルを作り込む際
に，該基板内に反対導電型の不純物を導入して該基板表
面にマスクROMとビット線及び該半導体装置の制御ゲー
トを形成する工程と，該基板上に絶縁膜を介して導電膜
を被着し，該導電膜をパターニングしてマスクROMのワ
ード線と周辺回路FETのゲート及び前記半導体装置の浮
遊ゲートを形成し，これらのゲートをマスクにして該基
板内に反対導電型不純物を導入して該基板表面にマスク
ROMのワード線及び周辺回路FETのソース，ドレイン及び
前記半導体装置のソース，ドレインを形成する工程とを
有することを特徴とする半導体装置の製造方法，あるい
は （３）請求項１記載の半導体装置の製造方法であって，
該基板上に絶縁膜を介して導電膜を被着する工程と，該
導電膜上にマスク層を被着し，制御ゲート形成部の該マ
スク層を開口し，該マスク層をマスクにして開口部より
不純物を該基板の表面より導入して該制御ゲートを形成
する工程と，該導電膜をパターニングして浮遊ゲートを
形成する工程とを有する半導体装置の製造方法，あるい
は （４）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れた該基板に形成された反対導電
型の制御ゲートと，該基板と絶縁膜を介して該チャネル
領域上及び該制御ゲート上に一体化して形成された浮遊
ゲートとを有し，該浮遊ゲートが該制御ゲートの幅方向
に跨いで形成され，該基板上に絶縁膜を介して形成され
且つ該制御ゲートとほぼ同じ長さの配線と該制御ゲート
が並列に接続されている半導体装置により達成される。
（１）： 本発明はマスクROMに一層ゲートEPROMを冗長する際，
共通工程で書込を行い，工程数を増やすことなく，製造
歩留を上げるようにしたものである。
共通工程で書込を行い，工程数を増やすことなく，製造
歩留を上げるようにしたものである。
（２）： 本発明はビット線に拡散層を用いたマスクROMを用い
ることにより，工程数を増やすことなく一層ゲートEPRO
Mを冗長できるようにしたものである。
ることにより，工程数を増やすことなく一層ゲートEPRO
Mを冗長できるようにしたものである。
（３）： 本発明は制御ゲート形成のイオン注入に先立ってゲー
ト酸化膜を形成し，浮遊ゲート形成のためのポリシリコ
ン層を通してイオン注入を行うことにより，イオン注入
の影響によって生ずる酸化レートの増加を抑制するよう
にしたものである。
ト酸化膜を形成し，浮遊ゲート形成のためのポリシリコ
ン層を通してイオン注入を行うことにより，イオン注入
の影響によって生ずる酸化レートの増加を抑制するよう
にしたものである。
前記のように従来例ではd1＜d3となり,d1/d3＝1/2〜1
/3程度になる。例えば,d1/d3＝1/3とすると，（２）式
より,VFG≒1/4VCGとなる。
/3程度になる。例えば,d1/d3＝1/3とすると，（２）式
より,VFG≒1/4VCGとなる。
ところが，本発明ではd1/d3＝１であるからVFG≒1/2V
CGとなり，ΔVthの幅を大きくとれることになる。
CGとなり，ΔVthの幅を大きくとれることになる。
（４）： 第４図（１）〜（４）は本発明（４）の説明図で，一
層ゲートEPROMの平面図と断面図を示す。
層ゲートEPROMの平面図と断面図を示す。
本発明は制御ゲートを拡散層３と，これに並列に接続
された裏打ちゲート（基板上に絶縁膜を介して形成され
た導電膜）８により構成することにより，制御ゲートの
抵抗と容量を低減して高速化を図ったものである。
された裏打ちゲート（基板上に絶縁膜を介して形成され
た導電膜）８により構成することにより，制御ゲートの
抵抗と容量を低減して高速化を図ったものである。
次に，その理由を数値例を用いて説明する。
拡散層の容量C1は C1＝［ｑχOXε0NAND/2（NA＋ND）（φ−Ｖ）］1/2S1, 裏打ち用ゲートの容量C2は C2＝（χOXε0/tOX）S2/（１＋２χOX 2ε0V/ χSiqNAtOX 2）1/2． となる。ここで， C1:拡散層の容量 C2:裏打ち用ゲートの容量 S1:拡散層の面積 S2:裏打ち用ゲートの面積 q:電子の電荷 χSi:シリコン（Si）の比誘電率 χOX:酸化膜の比誘電率 ε0:真空の比誘電率 NA:基板のアクセプタ濃度 ND:拡散層のドナー濃度 φ：ビルトイン電圧 V:印加電圧 tOX:拡散層の厚さ である。いま， S1＝S2＝４μｍ×700μm, ｑ＝1.602×10-19C, χSi＝11.7,χOX＝3.9, ε０＝8.86×10-14C/Vcm, NA＝１×1015cm-3,ND＝５×1019cm-3, φ＝0.83V,tOX＝4000Å として,V＝5Vときの容量を計算すると， C1＝1.06×1013C, C2＝1.03×1013C. また， 拡散層の層抵抗＝60Ω／□， ゲートの層抵抗＝40Ω／□ とすると， 拡散層の抵抗 R1＝（700/4）×60＝10.5KΩ， ゲートの抵抗 R2＝（700/4）×40＝7.0KΩ． 従って，時定数τは τ１＝C1×R1＝1.11nS, τ２＝C2×R2＝0.72nS となる。
次に，拡散層（制御ゲート）に裏打ちゲートを並列に
接続した場合の並列抵抗と並列容量を計算する。但し，
この場合 S1＝S2＝２μｍ×700μｍ と各面積を1/2ずつに分割する。
接続した場合の並列抵抗と並列容量を計算する。但し，
この場合 S1＝S2＝２μｍ×700μｍ と各面積を1/2ずつに分割する。
C1＝0.53×1013C, C2＝0.52×1013C. 並列容量Ｃ＝10.5×10−13C. また，上記と同様に 拡散層の層抵抗＝60Ω／□， ゲートの層抵抗＝40Ω／□ とすると， 拡散層の抵抗 R1＝（700/2）×60＝20.1KΩ， ゲートの層抵抗R2＝（700/2）×40＝14.0KΩ． 並列抵抗 Ｒ＝8.25KΩ， 従って，時定数τは τ＝Ｃ×Ｒ＝0.87nS となる。
この場合，時定数τは拡散層のみの場合より約21％向
上する。
上する。
さらに，裏打ちゲートにポリサイド膜を使用すれば，
層抵抗は５〜10Ω／□となり，一層高速化が達成でき
る。
層抵抗は５〜10Ω／□となり，一層高速化が達成でき
る。
（１）： 第１図（１）〜（７）は本発明（１）の一実施例を工
程順に説明する断面図である。
程順に説明する断面図である。
部位：マスクROMのセル部， 部位：周辺回路（ｎチャネルFET）部， 部位：冗長一層ゲートEPROM部 で，工程順を示す第５図（１）〜（５）は部位〜に
共通した工程である。
共通した工程である。
第１図（１）の工程 基板１上に厚さ300Åの酸化膜（SiO2膜）11,厚さ1500
Åの窒化膜（Si3N4膜）51を形成し，窒化膜51を部位
，，でフィールド酸化膜形成部を開口する。
Åの窒化膜（Si3N4膜）51を形成し，窒化膜51を部位
，，でフィールド酸化膜形成部を開口する。
第１図（２）の工程 ウエット熱酸化により厚さ6000Åのフィールド酸化膜
12を形成する。
12を形成する。
第１図（３）の工程 窒化膜51を除去し，基板上全面に厚さ7000Åのレジス
ト52を被着し，部位では書込セル部を開口し，部位
では制御ゲート形成部を開口し，開口部よりP+（又はAs
+）を注入して部位では書込セル部の基板表面をn+型
にして書込を行い，部位にn+型の制御ゲート３を形成
する。
ト52を被着し，部位では書込セル部を開口し，部位
では制御ゲート形成部を開口し，開口部よりP+（又はAs
+）を注入して部位では書込セル部の基板表面をn+型
にして書込を行い，部位にn+型の制御ゲート３を形成
する。
P+注入条件はエネルギ60KeV,ドーズ量１×1015cm-2で
ある。
ある。
以後の工程における，イオン注入後の活性化アニール
は後工程の熱処理又は単独工程により行われる。
は後工程の熱処理又は単独工程により行われる。
第１図（４）の工程 酸化膜11を除去し，基板上に新たに熱酸化により厚さ
250Åのゲート酸化膜11Aを形成し， 気相成長により，基板上全面に導電膜として厚さ4000
Åのポリシリコン膜（又はポリサイド膜）54を成長す
る。
250Åのゲート酸化膜11Aを形成し， 気相成長により，基板上全面に導電膜として厚さ4000
Åのポリシリコン膜（又はポリサイド膜）54を成長す
る。
第１図（５）の工程 ポリシリコン膜54をパターニングして部位ではFET
のゲート55を形成し，部位では浮遊ゲート２を形成
し，部位ではセルのワード線（ゲート）58を形成す
る。
のゲート55を形成し，部位では浮遊ゲート２を形成
し，部位ではセルのワード線（ゲート）58を形成す
る。
次に，部位，，の各ゲートをマスクにしてAs+
（又はP+）を注入して，部位には FETのn+型のソース56とドレイン57を形成し，部位に
はEPROMのソース４とドレイン５を形成し，部位には
セルのn+型のソース59とドレイン60を形成する。
（又はP+）を注入して，部位には FETのn+型のソース56とドレイン57を形成し，部位に
はEPROMのソース４とドレイン５を形成し，部位には
セルのn+型のソース59とドレイン60を形成する。
部位では,A−Ａ部の紙面に垂直な方向の断面をその
下側に示す。
下側に示す。
部位では,B−Ｂ部及びＣ−Ｃ部の紙面に垂直な方向
の断面をその下側に示す。
の断面をその下側に示す。
As+注入条件はエネルギ70KeV,ドーズ量４×1015cm-2
である。
である。
以上で冗長EPROMを，マスクROMと共通工程で工程数を
増やすことなく製造することができた。
増やすことなく製造することができた。
この後はマスクROMの通常の工程（次の第１図
（６），（７）参照）を経て冗長EPROMを付加したマス
クROMを完成する。
（６），（７）参照）を経て冗長EPROMを付加したマス
クROMを完成する。
第１図（６）で，ワード線58を覆って基板全面に気相
成長により厚さ1000ÅのSiO2膜61,厚さ6000ÅのPSG（燐
珪酸ガラス）膜62を順次成長し，基板表面を平坦化す
る。
成長により厚さ1000ÅのSiO2膜61,厚さ6000ÅのPSG（燐
珪酸ガラス）膜62を順次成長し，基板表面を平坦化す
る。
第１図（７）で,PSG膜62上に厚さ１μｍのAlビット線
63を形成し，その上にカバーPSG膜64を成長する。
63を形成し，その上にカバーPSG膜64を成長する。
（２）： 第２図（１）〜（７）は本発明（２）の一実施例を工
程順に説明する断面図である。
程順に説明する断面図である。
部位：マスクROMのセル部， 部位：周辺回路（ｎチャネルFET）部， 部位：冗長一層ゲートEPROM部 で，工程順を示す第２図（１）〜（５）は部位〜に
共通した工程である。
共通した工程である。
第２図（１）の工程 基板１上に厚さ300Åの酸化膜（SiO2膜）11,厚さ1500
Åの窒化膜（Si3N4膜）51を形成し，窒化膜51を部位
，でフィールド酸化膜形成部を開口する。
Åの窒化膜（Si3N4膜）51を形成し，窒化膜51を部位
，でフィールド酸化膜形成部を開口する。
第２図（２）の工程 ウエット熱酸化により厚さ6000Åのフィールド酸化膜
12を形成する。
12を形成する。
第２図（３）の工程 窒化膜51を除去し，基板上全面に厚さ7000Åのレジス
ト52を被着し，部位ではビット線形成部を開口し，部
位では制御ゲート形成部を開口し，開口部よりP+（又
はAs+）を注入して部位にn+型のビット線53,部位に
n+型の制御ゲート３を形成する。
ト52を被着し，部位ではビット線形成部を開口し，部
位では制御ゲート形成部を開口し，開口部よりP+（又
はAs+）を注入して部位にn+型のビット線53,部位に
n+型の制御ゲート３を形成する。
P+注入条件はエネルギ70KeV,ドーズ量１×1015cm-2で
ある。
ある。
以後の工程における，イオン注入後の活性化アニール
は後工程の熱処理又は単独工程により行われる。
は後工程の熱処理又は単独工程により行われる。
第２図（４）の工程 酸化膜11を除去し，基板上に新たに熱酸化により厚さ
250Åのゲート酸化膜11Aを形成し，気相成長により，基
板上全面に導電膜として厚さ4000Åのポリシリコン膜
（又はポリサイド膜）54を成長する。
250Åのゲート酸化膜11Aを形成し，気相成長により，基
板上全面に導電膜として厚さ4000Åのポリシリコン膜
（又はポリサイド膜）54を成長する。
第２図（５）の工程 ポリシリコン膜54をパターニングして部位ではFET
のゲート55を形成し，部位では浮遊ゲート２を形成す
る。部位ではセルのワード線58を形成する。
のゲート55を形成し，部位では浮遊ゲート２を形成す
る。部位ではセルのワード線58を形成する。
次に，部位を厚さ7000Åレジスト（特に図示せず）
で覆い，部位，のゲートをマスクにしてAs+（又はP
+）を注入して，部位にはFETのn+型のソース56とドレ
イン57を形成し，部位にはEPROMのソース４とドレイ
ン５を形成する。
で覆い，部位，のゲートをマスクにしてAs+（又はP
+）を注入して，部位にはFETのn+型のソース56とドレ
イン57を形成し，部位にはEPROMのソース４とドレイ
ン５を形成する。
部位では,A−Ａ部の紙面に垂直な方向の断面をその
下側に示す。
下側に示す。
部位では,B−Ｂ部及びＣ−Ｃ部の紙面に垂直な方向
の断面をその下側に示す。
の断面をその下側に示す。
As+注入条件はエネルギ70KeV,ドーズ量４×1015cm-2
である。
である。
以上で冗長EPROMを，マスクROMと共通工程で工程数を
増やすことなく製造することができた。この後はマスク
ROMの通常の工程（第２図（６），（７）参照）を経て
冗長EPROMを付加したマスクROMを完成する。
増やすことなく製造することができた。この後はマスク
ROMの通常の工程（第２図（６），（７）参照）を経て
冗長EPROMを付加したマスクROMを完成する。
第２図（６）で，書込セル部を開口したレジスト65を
マスクにして,B+を注入する。
マスクにして,B+を注入する。
B+注入条件はエネルギ180KeV,ドーズ量１×1013cm-2
である。
である。
注入セルはしきい値電圧が上がり，書込が行われる。
第２図（７）で，ワード線58を覆って基板全面に，気
相成長により厚さ1000ÅのSiO2膜61,厚さ6000ÅのPSG膜
62を順次成長し，基板表面を平坦化する。
相成長により厚さ1000ÅのSiO2膜61,厚さ6000ÅのPSG膜
62を順次成長し，基板表面を平坦化する。
次に,PSG膜62上に厚さ１μｍのAlビット線63（拡散ビ
ット線の裏打ち用）を形成し，その上にカバーPSG膜64
を成長する。
ット線の裏打ち用）を形成し，その上にカバーPSG膜64
を成長する。
（３）： 第３図（１）〜（３）は本発明（３）の一実施例を説
明する断面図である。
明する断面図である。
この図は一層ゲートEPROMの工程改善を説明する図で
ある。
ある。
第２図との相違点は制御ゲート形成前にゲート酸化膜
を形成し，浮遊ゲート形成用のポリシリコン層を通じて
イオン注入して制御ゲート形成を行うことにより制御ゲ
ート部分のゲート酸化膜の増加を抑えた点である。
を形成し，浮遊ゲート形成用のポリシリコン層を通じて
イオン注入して制御ゲート形成を行うことにより制御ゲ
ート部分のゲート酸化膜の増加を抑えた点である。
第３図（１）において，基板１上に酸化膜11,フィー
ルド酸化膜12を形成する。
ルド酸化膜12を形成する。
第３図（２）において，酸化膜11を除去し，基板上に
熱酸化によりゲート酸化膜11Aを形成する。
熱酸化によりゲート酸化膜11Aを形成する。
第３図（３）において，基板上全面に導電膜としてポ
リシリコン膜54を成長する。
リシリコン膜54を成長する。
次に，基板上にレジスト52を被着し，レジスト52の制
御ゲート形成部を開口し，開口部よりP+を注入してn+型
の制御ゲート３を形成する。
御ゲート形成部を開口し，開口部よりP+を注入してn+型
の制御ゲート３を形成する。
P+注入条件はエネルギ200KeV,ドーズ量１×1015cm-2
である。
である。
この後は第２図と同様で，ポリシリコン膜54をパター
ニングして浮遊ゲートを形成し,EPROMのソースとドレイ
ンを形成する。
ニングして浮遊ゲートを形成し,EPROMのソースとドレイ
ンを形成する。
（４）： 第４図（１）〜（５）は本発明（４）の一実施例の説
明図である。
明図である。
この例では制御ゲート（拡散層）３と浮遊ゲート２を
形成するポリシリコン膜を用いて形成された裏打ち用ゲ
ート８が配線７により制御ゲート３の両端に並列に接続
されている。
形成するポリシリコン膜を用いて形成された裏打ち用ゲ
ート８が配線７により制御ゲート３の両端に並列に接続
されている。
第５図及び第６図は一層ゲートEPROMセルを集積化す
るレイアウトを示す本発明（４）の２つの平面図であ
る。第５図はセルの向きが対向した配置，第６図は同方
向の配置を示す。
るレイアウトを示す本発明（４）の２つの平面図であ
る。第５図はセルの向きが対向した配置，第６図は同方
向の配置を示す。
これらの例では，セル面積を小さくできるレイアウト
が得られ，高集積化を図ることができる。
が得られ，高集積化を図ることができる。
次に，本発明（４）をマスクROMにつくりつける場合
の製造工程の実施例を第１図及び第２図に対応して説明
する。
の製造工程の実施例を第１図及び第２図に対応して説明
する。
（Ａ）第１図に対応 第１図（５）の工程において， ポリシリコン膜54をパターニングして部位ではFET
のゲート55を形成し，部位では浮遊ゲート２及び裏打
ち用ゲート８を形成し，部位ではセルのワード線（ゲ
ート）58を形成する。
のゲート55を形成し，部位では浮遊ゲート２及び裏打
ち用ゲート８を形成し，部位ではセルのワード線（ゲ
ート）58を形成する。
（Ｂ）第２図に対応 第２図（５）の工程において， ポリシリコン膜54をパターニングして部位ではFET
のゲート55を形成し，部位では浮遊ゲート２及び裏打
ち用ゲート８を形成し，部位ではセルのワード線58を
形成する。
のゲート55を形成し，部位では浮遊ゲート２及び裏打
ち用ゲート８を形成し，部位ではセルのワード線58を
形成する。
上記（Ａ），（Ｂ）とも，その他の工程はすべて第１
図，第１図と全く同じである。
図，第１図と全く同じである。
以上明したように本発明によれば， （１），（２）： マスクROMに冗長セルとして一層ゲートEPROMを工程数
を増やさないで作り込むことができ，製造歩留の向上に
寄与することができた。
を増やさないで作り込むことができ，製造歩留の向上に
寄与することができた。
（３）： ゲート酸化膜厚を，制御ゲート上とチャネル領域上と
で等しくなるように形成できて，書込特性の一つの指標
であるのΔVth幅を30〜50％向上することができた。
で等しくなるように形成できて，書込特性の一つの指標
であるのΔVth幅を30〜50％向上することができた。
（４）： 制御ゲートの層抵抗や接合容量が小さくなり，メモリ
の書込，読出特性が向上した。
の書込，読出特性が向上した。
実施例では，裏打ち配線は浮遊ゲート形成の際のポリ
シリコン膜で形成し，制御ゲートとの接続に金属配線を
用いておりますが，ポリシリコン配線に限られるもので
なく制御ゲートとほぼ同じ長さの配線であれば金属配線
でも，裏打ち配線としての効果が得られることは明らか
である。
シリコン膜で形成し，制御ゲートとの接続に金属配線を
用いておりますが，ポリシリコン配線に限られるもので
なく制御ゲートとほぼ同じ長さの配線であれば金属配線
でも，裏打ち配線としての効果が得られることは明らか
である。
第１図 本発明（１）の一実施例を説明する断面図 第２図 本発明（２）の一実施例を説明する断面図 第３図 本発明（３）の一実施例を説明する断面図 第４図 本発明（４）の一実施例を説明する断面図
（Ａ） 第５図 本発明（４）の一実施例を説明する断面図
（Ｂ） 第６図 本発明（４）の一実施例を説明する断面図
（Ｃ） 第７図 従来の一層ゲートEPROMの説明図 第８図 従来の一層ゲートEPROMのセルのレイアウト例
を示す平面図 第９図 改良された一層ゲートEPROMの説明図 第10図 改良された一層ゲートEPROMの平面図 第11図 改良された一層ゲートEPROMセルのレイアウト
例を示す平面図 第12図 本発明（３）に対応する従来例を説明する断面
図 図において， １は基板， ２は不揮発性記憶部で浮遊ゲート（フローティングゲー
ト,FG）， ３は制御ゲート（コントロールゲート,CG,）， ４はソース,5はドレイン， ６は絶縁膜,7は配線 である。
（Ａ） 第５図 本発明（４）の一実施例を説明する断面図
（Ｂ） 第６図 本発明（４）の一実施例を説明する断面図
（Ｃ） 第７図 従来の一層ゲートEPROMの説明図 第８図 従来の一層ゲートEPROMのセルのレイアウト例
を示す平面図 第９図 改良された一層ゲートEPROMの説明図 第10図 改良された一層ゲートEPROMの平面図 第11図 改良された一層ゲートEPROMセルのレイアウト
例を示す平面図 第12図 本発明（３）に対応する従来例を説明する断面
図 図において， １は基板， ２は不揮発性記憶部で浮遊ゲート（フローティングゲー
ト,FG）， ３は制御ゲート（コントロールゲート,CG,）， ４はソース,5はドレイン， ６は絶縁膜,7は配線 である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】一導電型半導体基板にチャネル領域を隔て
て形成された反対導電型のソースと反対導電型のドレイ
ンと，該チャネル領域より離れて該基板に形成された反
対導電型の制御ゲートと，該基板と絶縁膜を介して該チ
ャネル領域上及び該制御ゲート上に一体化して形成され
た浮遊ゲートとを有するマスクROMの冗長セルを作り込
む際に， 該基板内に反対導電型の不純物を導入して該基板表面に
該半導体装置の制御ゲートを形成する工程と， 該基板上に絶縁層を介して導電層を被着し，該導電層を
パターニングしてマスクROMのワード線と周辺回路FETの
ゲート及び該前記半導体装置の浮遊ゲートを同時に形成
し，これらのワード線及びゲートをマスクにして該基板
内に反対導電型不純物を導入して該基板表面にマスクRO
Mセルのソース，ドレインと周辺回路FETのソース，ドレ
イン及び前記半導体装置のソース，ドレインを形成する
工程 とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】一導電型半導体基板にチャネル領域を隔て
て形成された反対導電型のソースと反対導電型のドレイ
ンと，該チャネル領域より離れて該基板に形成された反
対導電型の制御ゲートと，該基板と絶縁膜を介して該チ
ャネル領域上及び該制御ゲート上に一体化して形成され
た浮遊ゲートとを有するマスクROMの冗長セルを作り込
む際に， 該基板内に反対導電型の不純物を導入して該基板表面に
マスクROMのビット線及び該半導体装置の制御ゲートを
形成する工程と， 該基板上に絶縁膜を介して導電膜を被着し，該導電膜を
パターニングしてマスクROMのワード線と周辺回路FETの
ゲート及び前記半導体装置の浮遊ゲートを形成し，これ
らのゲートをマスクにして該基板内に反対導電型不純物
を導入して該基板表面にマスクROMのワード線及び周辺
回路FETのソース，ドレイン及び前記半導体装置のソー
ス，ドレインを形成する工程 とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１記載の半導体装置の製造方法であ
って， 該基板上に絶縁膜を介して導電膜を被着する工程と， 該導電膜上にマスク層を被着し，制御ゲート形成部の該
マスク層を開口し，該マスク層をマスクにして開口部よ
り不純物を該基板の表面より導入して該制御ゲートを形
成する工程と， 該導電膜をパターニングして浮遊ゲートを形成する工程 とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】一導電型半導体基板にチャネル領域を隔て
て形成された反対導電型のソースと反対導電型のドレイ
ンと，該チャネル領域より離れて該基板に形成された反
対導電型の制御ゲートと，該基板と絶縁膜を介して該チ
ャネル領域上及び該制御ゲート上に一体化して形成され
た浮遊ゲートとを有し， 該浮遊ゲートが該制御ゲートの幅方向に跨いで形成さ
れ，該基板上に絶縁膜を介して形成され且つ該制御ゲー
トとほぼ同じ長さの配線と該制御ゲートが並列に接続さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277591A JPH088315B2 (ja) | 1989-03-08 | 1989-10-25 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5540189 | 1989-03-08 | ||
| JP1-55401 | 1989-03-08 | ||
| JP1277591A JPH088315B2 (ja) | 1989-03-08 | 1989-10-25 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316182A JPH0316182A (ja) | 1991-01-24 |
| JPH088315B2 true JPH088315B2 (ja) | 1996-01-29 |
Family
ID=26396295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277591A Expired - Fee Related JPH088315B2 (ja) | 1989-03-08 | 1989-10-25 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088315B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859292B2 (ja) * | 2001-07-02 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体集積回路装置およびｎａｎｄ型不揮発性半導体装置 |
| JP4832823B2 (ja) * | 2005-07-21 | 2011-12-07 | パナソニック株式会社 | 半導体記憶装置およびｒｏｍデータパターンの発生方法 |
| US7538384B2 (en) | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| JP2007335717A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| WO2009136615A1 (en) * | 2008-05-09 | 2009-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile semiconductor memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968964A (ja) * | 1982-10-13 | 1984-04-19 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS60260147A (ja) * | 1984-06-06 | 1985-12-23 | Fujitsu Ltd | 半導体装置 |
| JP2561071B2 (ja) * | 1985-06-14 | 1996-12-04 | 株式会社リコー | 半導体メモリ装置とその製造方法 |
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS6396953A (ja) * | 1986-10-13 | 1988-04-27 | Sharp Corp | 半導体装置 |
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1989
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| JPH0316182A (ja) | 1991-01-24 |
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