CN114373766A

CN114373766A - 非易失性存储器装置

Info

Publication number: CN114373766A
Application number: CN202011102793.XA
Authority: CN
Inventors: 宁丹; 王明
Original assignee: Chengdu Analog Circuit Technology Inc
Current assignee: Chengdu Analog Circuit Technology Inc
Priority date: 2020-10-15
Filing date: 2020-10-15
Publication date: 2022-04-19

Abstract

本发明涉及一种具有深N阱的电可擦除可编程的非易失性存储单元及其存储器装置，深N阱可将存储单元与衬底隔离开。该非易失性存储器装置适用于3.3v或更高电压的芯片电路。它包含至少一个非易失性存储单元，被构建在一个P型衬底上，其中每个非易失性存储单元包含：一个深N阱，位于P型衬底中，而且一个N阱和一个P阱位于深N阱中；一个PMOS晶体管位于N阱中，其中该PMOS晶体管包含PMOS栅氧化物；一个NMOS电容位于P阱中，其中该NMOS电容包含NMOS栅氧化物和位于P阱中的N+耦合区；和一个浮栅，该浮栅覆在PMOS晶体管和NMOS电容上；其中PMOS晶体管的栅氧化物位于PMOS晶体管与浮栅之间，NMOS栅氧化物位于NMOS电容与浮栅之间，PMOS晶体管的栅氧化物和NMOS栅氧化物的厚度相同或不同。

Description

非易失性存储器装置

技术领域

本发明总体涉及非易失性存储器，更具体地，涉及具有深N阱的电可擦除可编程的非易失性存储单元，可将存储单元与衬底隔离开。它适用于3.3v或更高电压的芯片电路。

背景技术

随着半导体制造工艺持续等比例缩小，硅芯片上集成的晶体管数量持续增多。将整个系统集成至一个芯片上，使许多应用成为可能。但是，多系统包含许多独立的元件，例如DRAM、EEPROM、和FLASH，它们一般采用特殊工艺进行制造。这些特殊工艺会与用来制备逻辑元件例如微处理器和系统逻辑器件的通用逻辑制程不兼容。

芯片制造厂商提供的通用逻辑工艺和专用集成电路（ASIC）制造工艺通常是最大限度地压缩制造工艺冗余。为了在逻辑工艺下集成这些特殊的存储器部分（如EEPROM，DRAM和FLASH），通常需要在原有逻辑工艺基础上增加额外的制造工艺。增加的工艺步骤会使得包括逻辑电路部分在内的整个芯片制造成本增加。

基于上述，存储器电路需要设计得和逻辑工艺兼容，这种兼容性变得格外必要，尤其对于逻辑电路占据绝大部分面积的芯片。

芯片制造厂商提供的深亚微米（例如130nm和90nm）通用逻辑工艺，通常具有以下特征：（1）单层多晶硅；（2）具有薄氧化物的晶体管，用于在较低电源电压（例如1.0v）下操作的逻辑电路，和具有厚氧化物的晶体管，用于处理更高电压（例如3.3v或更高）；（3）用于隔离N沟道晶体管的深N阱，所述N沟道晶体管用于噪声敏感电路，例如时钟同步器。

虽然现有技术中的方法尝试了采用逻辑工艺制备非易失性存储器（例如EEPROM和FLASH），但是每个都会包含这样的局限性：需要特殊电路、存储单元尺寸偏大、数据保持能力下降、功耗增加、制备复杂性增加等。

例如，存储单元包括PMOS晶体管和NMOS耦合电容，晶体管的体端和逻辑电路衬底是连接在一起的。该存储单元的衬底在多数情形下接地或为0v。在该结构中，存储器会需要一个较高电压（例如12v或更高）连接至PMOS晶体管的源极或漏极。如果没有高压晶体管，在擦除存储单元时就需要构建可以承受高压的电路结构（意味着更为复杂的电路和芯片面积的牺牲）。另外，为了使高压下F-N隧穿更加容易，晶体管的氧化物厚度会受到限制，使数据保持可靠性下降。由此，所述的存储单元也需要特定电路增强数据保持时间。

还有其他的存储单元的变型，它们都存在各种不同的限制。例如，一种单层多晶硅的EPROM存储单元不能电擦除。另一种存储单元会需要两个NMOS晶体管，而且需要热空穴或热电子注入浮栅。在再一种存储单元中，编程和擦除操作需要氮化物层俘获热载流子的存储单元。

另一种存储单元会需要使用三个晶体管和一个共享的浮栅来形成一个存取器件、一个编程器件和一个耦合电容。另一种存储单元会需要四个MOS器件。再一个存储单元需要一个耦合器件，其操作时的电容小于存储单元的存储器件的栅电容。另一种闪存存储单元需要在浮栅下方形成N+区，其中N+区接续扩散成一条字线。该N+区需要额外离子注入，该额外离子注入不能作为逻辑制程的部分而形成。

另一种存储单元会需要使用一个具有两个电荷注入区的耦合电容。所述存储单元需要直接在衬底上淀积，由此造成源极和漏极的电压相比电源电压不能太正，或者比地的电压更负。在130nm甚至更小的工艺节点，这会严重限制存储单元制造。再一种存储单元会需要使用一个PMOS晶体管和一个PMOS耦合电容。

另外，行业的发展趋势还需求尺寸越来越小、又能保持良好性能甚至优化性能的存储器。因此，需求有一种非易失性存储单元，它可以避免现有技术中的所述限制。

发明内容

本发明提供一种电可擦除可编程（EEPROM）的非易失性存储器装置及其方法，该装置包含至少一个非易失性存储单元和衬底。所述存储单元具有深N阱，以将存储单元与衬底隔离开。该存储单元可以采用具有深亚微米技术的硅芯片厂中常见的工艺制成，所述深亚微米技术具有小于等于0.13µm（130nm）的特征尺寸。本发明的存储单元及其所述装置优选采用单层多晶硅工艺形成。

本发明的非易失性存储器装置适用于3.3v或5v或更高电压的芯片IO电路。这样的高压芯片电路中，通常要求EEPROM存储区域的栅氧比较厚（例如12nm），以获得所需性能和长期的数据保持力。而本发明的非易失性存储单元中，存储区域中的PMOS晶体管和NMOS电容的栅氧化物厚度为7nm以下，仍适用于3.3v或5v的高压芯片电路时，同时能维持较好性能和长期数据保持力。栅氧化物厚度减薄大大缩减了存储单元的面积尺寸（低至原来的40%），使存储器尺寸得以大幅度缩小。同时，还能降低存储单元的操作电压，提高器件耐久性；并使存储单元的编程电流与擦除电流之间的间隔窗口增大，提高存储器的编程和擦除能力，而且电流分布收敛得更窄，使读写性能更好，干扰更小。

在第一个实施方式中，所述非易失性存储单元包括：一个P型衬底，一个位于该P型衬底中的深N阱，一个P阱和一个N阱位于所述深N阱中；一个PMOS晶体管构建于所述N阱中，一个NMOS电容构建于所述P阱中，其中所述PMOS晶体管包含PMOS栅氧化物和覆于其上的多晶硅栅；所述NMOS电容包含一个位于所述P阱中的N+耦合区、栅氧化物和覆于其上的多晶硅栅。所述N+耦合区由N+ 源极/漏极离子注入形成。NMOS电容的多晶硅栅延伸，并与PMOS的栅合并，形成存储单元的浮栅。N+ 耦合区域将字线/控制线（WL/CL）连接至存储单元的控制栅。所述控制栅由NMOS电容的沟道区域形成。由此，耦合电容的结构由P阱中部分重叠有源区的浮栅、下方的栅氧化物和NMOS沟道组成。为了提高耦合栅的效率，耦合电容做成比PMOS栅的电容大得多。

其中所述PMOS晶体管的栅氧化物位于该PMOS晶体管与浮栅之间，所述NMOS栅氧化物位于该NMOS电容与浮栅之间，所述PMOS晶体管的栅氧化物和NMOS栅氧化物的厚度相同或不同，均小于7nm，优选5.1-6.9nm，更优选5.5-6.5nm。

所述PMOS晶体管的沟道中优选注入有负离子。在栅氧化物厚度减薄较多的情形下，会使晶体管的阈值电压升高，和沟道漏电电流增大。因此，需要时，可以注入负离子补偿该变化，即：向PMOS晶体管的沟道中注入负离子，使其阈值电压降低至所需值（例如-0.7v），和使源漏端击穿电压达到8v或以上，由此维持所需的晶体管和存储单元的性能。

所述PMOS晶体管中优选还包含：P沟道、和被P沟道分离的P+源极和P+漏极。更优选地，在所述PMOS晶体管中，没有P轻掺杂区存在于P+源极和P+漏极旁边。删除轻掺杂区，可显著强化重掺杂的源/漏区对沟道热载流子的注入，提高编程时电子的注入效率，大大缩短编程时间。所述存储单元通过沟道热电子隧穿至浮栅进行编程。擦除操作是基于F-N隧穿机制，将PMOS浮栅中的电子隧穿到沟道中。用于编程和擦除两种操作的隧穿氧化物是位于PMOS沟道区域上方的所述栅氧化物。

在本发明的该非易失性存储单元的存储器装置中，所述的非易失性存储单元优选排列成多行和多列，其中：每行中的存储单元的NMOS电容位于一个合并的P阱内，每行中的存储单元的PMOS晶体管位于一个合并的N阱内，所有行中的所述合并的P阱和合并的N阱都位于一个合并的N深阱内。

所述非易失性存储器装置优选还包含：每列中有一根位线和一根公共线，所述位线连接至该列中非易失性存储单元的每个PMOS晶体管的漏极，所述公共线连接至该列非易失性存储单元的每个PMOS晶体管的源极；和每行中有一根字线，连接至该行非易失性存储单元的每个NMOS电容的N+耦合区域。

上述阵列中的每个非易失性存储单元都可以独立地进行编程和擦除。

在另一个实施方式中，所述非易失性存储单元包括：一个P型衬底，一个位于该P型衬底中的深N阱，一个位于所述深N阱中的P阱，和一个紧邻P阱的N阱，也位于所述深N阱中；第一PMOS晶体管，构建于所述N阱中，具有被P沟道分离的 P+源极和P+漏极；第二PMOS晶体管，构建于同一N阱中；一个NMOS电容，构建于所述P阱中。

所述第一PMOS晶体管包含栅氧化物和覆于其上的多晶硅栅。第一PMOS的栅氧化层覆盖在沟道之上形成隧穿氧化层，在擦除操作时电子从浮栅隧穿到沟道里，编程操作时电子从沟道隧穿进入浮栅中。

所述NMOS电容包含一个位于所述P阱中的N+耦合区、栅氧化物和覆于其上的多晶硅栅。所述N+耦合区由N+ 源极/漏极离子注入形成。NMOS电容的多晶硅栅延伸，并与第一PMOS的栅融合，形成存储单元的浮栅。N+ 耦合区域将控制栅信号（CG）连接至存储单元的控制栅。所述控制栅由NMOS电容的沟道区域形成。

由此，耦合电容的结构由：部分重叠P阱中有源区的浮栅、下方的栅氧化物和NMOS沟道组成。为了提高耦合栅的效率，耦合电容比第一PMOS栅电容大得多。

第二PMOS紧邻第一PMOS晶体管构建，两个PMOS晶体管的源极和漏极中的一个极连接成一体，在一个优选实施方式中，第一PMOS晶体管的漏极耦合到第二PMOS晶体管的源极上。第二PMOS晶体管也包含栅氧化物和覆于其上的多晶硅栅，其连接至存取字线（WL）信号。所述存储单元通过第一PMOS晶体管的沟道热电子注入从沟道隧穿至浮栅进行编程，通过F-N机制使得电子从第一PMOS的浮栅中隧穿进入沟道中完成擦除操作。

其中上述第二PMOS晶体管的栅氧化物的厚度与第一PMOS晶体管的栅氧化物的厚度相同，或比第一PMOS晶体管的栅氧化物厚度更小。

所述第二PMOS晶体管的栅氧化物的厚度小于7.0nm，优选为5.1-6.5nm，更优选为5.5-6.0nm。

所述第二PMOS晶体管优选沟道中注入有负离子，第一PMOS晶体管同样。如同上述第一个实施方式中所述。

所述第二PMOS晶体管中优选还包含：P沟道、和被P沟道分离的P+源极和P+漏极，更优选地，在所述第二PMOS晶体管中，没有P轻掺杂区存在于P+源极和P+漏极旁边。第一PMOS晶体管同样。如同上述第一个实施方式中所述。

所述存储单元的第一个实施方式中仅使用了两个器件，因此，它比使用三个器件的第二个实施方式的尺寸小。第二个实施方式采用第二PMOS晶体管作为可编程的第一PMOS晶体管的选通管，使编程干扰或读出干扰问题最小化。

在本发明的该非易失性存储单元的存储器装置中，所述的非易失性存储单元优选排列成多行和多列，其中：每行中的所有存储单元的NMOS电容位于一个合并的P阱内，每行中的所有存储单元的第一和第二PMOS晶体管均位于一个合并的N阱内，所有行中的合并的P阱和合并的N阱都位于一个合并的N深阱内。

所述非易失性存储器装置中，优选还包含：每列中有一根位线和一根公共线，所述位线连接至该列中非易失性存储单元的第二PMOS晶体管的漏极，所述公共线连接至该列非易失性存储单元的第一PMOS晶体管的源极；和每行中有一根控制线和一根字线，所述控制线连接至该行非易失性存储单元的每个NMOS电容的N+耦合区域，所述字线连接至该行非易失性存储单元的第二个PMOS晶体管的栅极。

本发明的再一个实施方式，涉及一种制作上述非易失性存储器装置的方法，该装置包括位于P衬底上的至少一个非易失性存储单元，所述方法包括：形成每个非易失性存储单元的过程，该过程包括：在P衬底内形成一个深N阱，其中一个P阱和一个N阱位于所述深N阱中；将一个PMOS晶体管或两个串联起来的PMOS晶体管放置于所述N阱中，所述的PMOS晶体管均包含PMOS栅氧化物，所述两个串联起来的PMOS晶体管中，第一PMOS晶体管的漏极耦合到第二PMOS晶体管的源极上；在P阱中形成一个NMOS电容，该NMOS电容包含一个位于P阱中的N+耦合区、和NMOS栅氧化物；和将一个包含多晶硅的浮栅放置于所述PMOS晶体管（对于两个串联起来的PMOS晶体管，指其中的第一PMOS晶体管）的沟道区域和所述NMOS电容的上方。

本发明的又一个实施方式，涉及上述非易失性存储器装置的一种用途，其用于被3.3v或更高电压（5.0v或更高）所驱动的芯片接口电路。

附图说明

实施例的实施方式通过示例方式来说明，而且不局限于附图的图片所示的例子。附图中相同的编号指示相似的元件。

图1示出了本发明一个实施方式中的非易失性存储单元的顶部视图。

图2示出了图1所示实施方式中的存储单元沿剖面线A-A的剖面视图。

图3示出了图1所示实施方式中的存储单元沿剖面线B-B的剖面视图。

图4示出了本发明一个实施方式中的2×2阵列部分的非易失性存储单元。

图5 (a-d) 示出了图4所示实施方式中的不同操作期间连接至存储阵列的偏压信号，其中图5a-5d分别是存储单元栅氧化物层厚度不同的存储阵列的偏压值。

图6示出了附加实施方式中非易失性存储单元的顶部视图。

图7示出了图6所示实施方式中的存储单元沿剖面线A-A的剖面视图。

图8示出了图6所示实施方式中的存储单元沿剖面线B-B的剖面视图。

图9示出了图6所示实施方式中的存储单元沿剖面线C-C的剖面视图

图10示出了图6所示实施方式中2行×2列排布的包括4个存储单元的存储阵列。

图11 (a-d) 示出了图10所示实施方式中的不同操作期间连接至存储阵列的偏压信号，其中图11a-11d分别是存储单元栅氧化物层厚度不同的存储阵列的偏压值。

图12示出了一个实施方式中两个存储单元组合形成一个差分单元。

图13示出了源/漏极中有和没有P轻掺杂区的存储单元的编程脉冲时间与编程后的读出电流之间的关系。

图14示出了存储单元栅氧化物厚度不同的存储阵列的编程电流与擦除电流的分布图。

本发明实施方式的其他特征可以通过附图和下面的详细描述清楚地知晓。

发明的详细描述

本发明揭示了一种使用深N阱隔离存储单元和衬底的电可擦除可编程的非易失性存储器结构及其方法。虽然本发明的实施方式是参照特定实施例进行描述的，但是显然，在不脱离本发明各种实施方式的宗旨和较宽范围的情形下，可以对这些实施方式进行各种调整和改变。另外，虽然实施例和附图中提供了特定电压值，但是应当明白，这些数值不必是精准值，而是用来表达偏置方案的一般概念的。

根据本发明的一个实施方式，提供了一种可在浮栅中注入、抽取和存储电荷的一个晶体管一个电容的单元。作为第一个实施方式，图1示出了非易失性单元100的顶视图。图2是其沿剖面线A-A的剖面视图，图3是其沿剖面线B-B的剖面视图。

在该实施方式中，所述单元采用130nm逻辑工艺制造。

在该实施方式中，非易失性存储单元100构建于P型硅衬底101中。深N阱104设置于P衬底101中，将存储单元与衬底电隔离。N阱102和P阱103彼此紧邻，设置于N深阱104中。一个PMOS读出晶体管110设置于N阱 102中。该PMOS晶体管110包括P型漏极112和源极111。漏极112包括轻掺杂区112A和重掺杂P+接触区112B。源极111包括轻掺杂区111A和重掺杂P+接触区111B。

优选地，漏极112也可以仅包含重掺杂P+接触区112B，不包含轻掺杂P-区。源极111仅包含重掺杂P+接触区111B，不包含轻掺杂P-区。

对于逻辑器件来说，在重掺杂P+源区和/或漏区旁边，通常要构造轻掺杂的源和/或漏区，目的是减少源/漏区的耗尽层宽度，进而在沟道长度较短时，减小源、漏之间的漏电。而本发明的发明人发现；删除重掺杂P+区旁边的轻掺杂区，意外地可以提高编程时电子的注入效率，大大缩短编程时间。这是由于重掺杂源/漏区对沟道的热载流子注入得以强化所致。同时，源漏极之间的漏电也不明显。

如图13所示，图中横坐标是用于给存储单元编程的脉冲时间，纵坐标是编程后存储单元的读出电流。当存储单元的读出电流趋向饱和时，定义其对应的脉冲时间为编程时间。从图中可以明显看出，相对于下边曲线（□点曲线）表示的传统的有P轻掺杂区的结构，上边曲线（◊点曲线）表示的本发明的删除P轻掺杂区的结构，可以在更短的脉冲时间内达到饱和，意味着编程时间更短，电子注入效率更高。

源极111连接公共线（COM），漏极112连接位线（BL）。晶体管110被浅沟槽围绕，该浅沟槽填充有厚场氧化物114。在源极111与漏极112之间，是沟道区113。覆于沟道113上面的是栅氧化物层115。导电掺杂的多晶硅栅置于栅氧化物115的顶部，形成PMOS晶体管的浮栅116。

浮栅116和栅氧化物115延伸至P阱103，并与有源区125部分重叠，构成NMOS电容120的上极板和电介质。浮栅116也与电荷注入元件122部分重叠，电荷注入元件122由轻掺杂N区122A和重掺杂N+区122B组成。浮栅116被边墙隔离117围绕，该边墙隔离117一般采用氮化硅或氧化硅形成。

在形成N+或P+区时，边墙隔离层117阻止N+或P+注入物进入轻掺杂N区或P区。电荷注入件122连接至字线（WL），字线（WL）也通过P+接触区（未示出）连接至P阱。在操作期间，当浮栅116的电势比WL的大，其电压差大于NMOS电容的阈值电压，浮栅下方的P阱区121反型，由注入件122发出的电子在区域121内形成一个电子层，由此形成NMOS电容120的下极板。下极板121通过注入件122连接WL。

形成存储单元100所需要的所有加工步骤，都是在逻辑制程中用来形成其他芯片上电路的那些步骤。不需要额外的加工步骤。根据一个实施方式，NMOS电容120的栅电容值几乎是PMOS晶体管110的栅电容值的2.5倍。

在大多数应用中，多个非易失性单元100可以放在一起，形成存储阵列。为了示例说明，图4中描述和示出了一个2×2存储阵列250的操作。该阵列包含4个存储单元，排列成2行和2列。通过增加和/或减少行和/或列的数量，可以形成不同尺寸的阵列。存储阵列250包括存储单元200、210、220、和230。存储阵列250还包括NMOS电容201、211、221、和231，和PMOS晶体管202、212、222、和232。

在一个实施方式中，存储单元200和210的WL连接至WL0，形成一个存储行，存储单元220和230的WL连接至WL1，形成另一个存储行。单元200和220的公共线（COM）和位线（BL）分别连接至COM0和BL0，形成一个存储列。相似地，单元210和230的公共线（COM）和位线（BL）分别连接至COM1和BL1，形成另一个存储列。所述存储阵列构建于P型衬底中。所述这些存储单元的深N阱都合并起来，形成一个单一的深N阱（例如深N阱254）。一个存储行内的存储单元的N阱和P阱分别合并起来。由此，每个存储行包含有一个N阱（例如NW252A，NW252B）和一个P阱（例如PW253A, PW253B）。

每个N阱都连接至深N阱，依次均连接至一个DNW。第“m”存储行的P阱连接至字线WLm，其中“m”表示行数。通过将一行内的阱合并起来，阵列中存储单元就能够更紧密地封装，因为消除了多数阱与阱之间的空间。所述存储阵列构建在与其他芯片逻辑电路相同的衬底内，所述逻辑电路要求衬底接地或为0v。

图5（a-d）示出了一个实施方式中上述存储阵列在不同操作模式下的偏置电压。在一个存储阵列中，所有存储单元的结构都相同。其中所有PMOS晶体管的栅氧化物层厚度都相同，所有NMOS电容的栅氧化物厚度也相同。优选地，阵列中每个存储单元中的PMOS晶体管与NMOS电容两者的栅氧化物厚度也相同。图5a-5c分别表示存储单元栅氧化物层厚度不同的存储阵列的偏置电压。即：图5a-5c中存储单元的栅氧化物层的厚度分别为5.5nm、6.0nm、和6.5nm，每图中存储单元的PMOS晶体管与NMOS电容两者的栅氧化物层厚度均相同。图5d为本发明的对比例图，其存储器结构与本发明相似，差别仅在于存储单元的栅氧化物层厚度更厚，为12nm，其PMOS晶体管与NMOS电容的栅氧化物层厚度也相同。从图5a-5d可以看出，随着存储单元的栅氧化物层厚度减薄，其操作电压下降。无论是编程、擦除、还是读出操作，其操作电压均随存储单元的栅氧化物层厚度减薄而下降，由此提高器件的耐久性。

图5a-5d中“\”电位表示悬空态，没有连接固定电位。

阵列250中的每个存储单元都可以独立地进行擦除或编程。因此，存储阵列250能够用来形成一个大的电可擦除可编程存储器（EEPROM），它与FLASH存储器不同，FLASH存储器中一页内的所有单元是一起擦除的。或者，存储阵列250也可以通过一起擦除或编程阵列250内的单元，来形成一个FLASH存储器。

根据一个实施方式，指定的存储单元可以被单独编程。在编程期间，电子注入所选单元的浮栅，导致读出晶体管的阈值电压降低，使之更容易导通，并引起读操作期间的读出电流升高。例如，参见图5a（PMOS晶体管与NMOS电容两者的栅氧化物层厚度相同，均为5.5nm），存储单元200可以通过驱动WL0至0v，BL0至3.0v，COM0为-2.5v，进行编程。

在读出晶体管中，PMOS晶体管的源极与漏极之间电压差为5.5v，自源极至漏极横向电场比自源极至浮栅的纵向电场强得多。因此，空穴从沟道一边到另一边进行加速（例如图3中的沟道113），导致漏极耗尽区处发生碰撞电离。由碰撞电离产生的热电子，被正向偏置的栅所吸引，并注入浮栅内。负的源极偏压（-2.5）吸引大部分热空穴，使极少数热空穴隧穿进入浮栅。因此，浮栅中的电子数量在编程期间增加。

存储单元210字线同样接0v电压，但是其读出晶体管并不导通，因为其位线悬空，其源极和漏极分别连接至COM1和BL1。因此，单元210内的读出晶体管212的阈值电压不受影响。当WL1被驱动至4v，单元220和230两者内的读出晶体管都关断，读出晶体管的沟道区内产生的空穴最小化；这是因为单元220和230的浮栅耦合到的电位与N阱接近，而且单元230的位线悬空。因此，由碰撞离子化产生的热电子数量少，这些单元上的编程干扰也达最小化。单元230内的编程干扰小于单元220内，这是因为单元230的读出晶体管232的漏极悬空，没有固定电位，横向电场为0。在编程期间，深N阱被驱动至3.0v，以确保阵列250内的所有结合合处都被反向偏置。

在另一个操作中，指定的存储单元可以进行擦除。在擦除操作期间，电子从所选单元的浮栅脱除，引起读出晶体管的阈值电压增高，使之更难以导通，并使读出操作期间的读出电流下降。

例如，参见图5a（PMOS晶体管与NMOS电容两者的栅氧化物层厚度相同，均为5.5nm），存储单元200通过驱动WL0至-5.5v、BL0悬空和COM0至5.5v进行擦除。在该偏置条件下，NMOS电容201的下极板形成一个反型层，浮栅耦合到大约-3.85v。在读出晶体管的源极被驱动至5.5v、漏极电位悬空情形下，PMOS晶体管202的沟道区内也形成反型层。反型的沟道把源极和漏极连通起来，接受到5.5v电压。由此，施加到PMOS晶体管202的栅氧化物的总电压大约为9.35v，形成一个高电场，足以引起陷于浮栅内的电子隧穿至充满正载流子的反型沟道。高电场可以超过大约10MeV，隧穿机理是直接隧穿和/或福勒-诺德海姆隧穿。

在该实施方式中，单元200和210共享的WL0和P阱253B能够被驱动至一个比衬底偏压（0v）更小的负电势值，因为P阱253B被深N阱254隔开衬底。深N阱254在擦除期间被驱动至5.5v。

存储单元210也接收到字线电压-5.5v，但是其读出晶体管212的源极为0v，漏极悬空。结果，贯穿栅氧化物的电压仅为3.85v，即使读出晶体管212和NMOS电容211两者的沟道都形成反型层，所形成的电场也不足以触发福勒-诺德海姆隧穿。因此，存储单元210在擦除期间不受影响。

在存储单元220中，读出晶体管222的源极被驱动至5.5v，漏极悬空。但是连接至WL1的字线接收到偏压0v。结果，读出晶体管222的贯穿栅氧化物的电压仅为3.85v。即使读出晶体管222和NMOS电容221两者的沟道都形成反型层，该电场也不足以触发福勒-诺德海姆隧穿。因此，存储单元220在擦除期间不受影响。

在存储单元230中，读出晶体管232的字线和源极的偏压都是0v，漏极悬空。读出晶体管232的贯穿栅氧化物的电场由此可以忽略，该单元在擦除期间不受影响。

在读出操作中，一行存储单元内的数据可以同时读出。已编程和已擦除的单元中的PMOS读出晶体管分别具有大约0v和-1.5v的阈值电压。在一个实施方式中，0行内的存储单元选定为读出操作，单元200处于已编程的状态，但是单元210处于已擦除的状态。例如，参见图5a，所有公共线（COM）被驱动至2.0v，所有位线（BL）被预充电至0v，N阱和深N阱被驱动至2.0v。未选定的字线被驱动至3.5v，但是选定的字线WL0被驱动至0v。

结果，单元200中的读出晶体管202被导通，将BL0拉升至2.0v，但是单元210中的读出晶体管212保持关断，BL1仍为0v，因为读出晶体管212的负阈值电压比浮栅偏压更低。BL0中的高压随后被灵敏放大器测到，并被驱动输出一个状态“1”的数据信号。同样，BL1的低状态被另一个放大器测到，并被驱动输出另一个状态“0”的信号。要注意：未被选定的行中单元的读出晶体管是关断的，与它们的编程或擦除的状态无关，这是由于它们的高字线电压所致。因此，它们对位线没有影响。

在上述存储单元中包含一个PMOS晶体管的实施方式中，存储单元中PMOS晶体管与NMOS电容的栅氧化物层厚度减薄，可以大大缩小存储单元的面积。在PMOS晶体管与NMOS电容的栅氧化物层厚度均为5.5nm、6.0nm、或6.5nm时，存储单元的面积分别为1.90µm²、1.95µm²、或2.10µm²。而作为对比，PMOS晶体管与NMOS电容的栅氧化物层厚度均为12nm时，存储单元的面积则大很多，为5.2µm²。即：面积缩小可以低至原来的40%。由此，可以大大缩小存储器的尺寸。同时，本发明的存储单元及其存储器装置仍能维持很好的工作性能、甚至优化的性能。

在另一个实施方式中，存取PMOS晶体管330被加入（称为第二PMOS晶体管），与读出晶体管310（称为第一PMOS晶体管）相串联，如图6所示。所述读出晶体管310与图1中的非易失性存储单元100的读出晶体管110相似。图6示出了带有PMOS晶体管330的非易失性存储单元300的顶视图。根据不同的实施方式，图6的沿剖面线A-A, B-B, 和C-C的剖面图分别如图7、8、和9所示。

非易失性存储单元300由NMOS耦合电容320、读出PMOS晶体管310、和存取PMOS晶体管330组成。读出晶体管310包括P型漏区312，该漏区312包括轻掺杂区312A和P+接触区312B。读出晶体管310的漏极P+接触区312B与存取晶体管330的源极P+接触区共享。由此，这两个PMOS晶体管串联起来。另外，单元300包括厚场氧化物314。沟道区313位于晶体管310的源极与漏极之间。

另外，优选地，读出晶体管310的源极和漏极都仅有P+重掺杂区，没有P轻掺杂区。存取晶体管330也同样。即：读出晶体管310的漏极区312没有轻掺杂区312A，只有P+接触区312B。该P+接触区312B与存取晶体管330的源极P+接触区共享。由此，这两个PMOS晶体管串联起来。

与包含一个PMOS晶体管的实施方式相同，该实施方式中删除重掺杂P+区旁边的轻掺杂区时，也可以提高编程时电子的注入效率，大大缩短编程时间。

位线（BL）连接至存取晶体管330的漏极。NMOS耦合电容320的电荷注入件322连接至控制栅信号CG，在存储操作期间，该控制栅信号CG用来控制浮栅的电压。电荷注入件122包括轻掺杂N区322A和重掺杂N+区322B。存取晶体管330的栅连接至字线（WL）。通过由WL控制存取栅电压的方式，存取晶体管330就能够导通或关断，由此将读出晶体管与位线BL连接/分离。读出晶体管310的源极与公共信号（COM）连接，如存储单元100内一样。与存储单元100相似，NMOS耦合电容320置于P阱303内，PMOS晶体管310和330置于邻接P阱的N阱302内。这两个阱都位于深N阱（DNW）304内，深N阱304置于P型衬底301内。

图10示出了一个实施方式中的存储阵列450，包括排列成2行和2列的4个存储单元300。由此，单元420和430形成一存储行，它们的WL和CG线分别连接至WL1和CG1。同样，单元400和410形成另一存储行，它们的WL和CG线分别连接至WL0和CG0。单元400和420形成一列，它们的公共线和位线分别连接至COM0和BL0。单元410和430形成另一列，它们的公共线和位线分别连接至COM1和BL1。

所述存储阵列450构建于P型衬底中。所述这些存储单元的深N阱都合并起来，形成一个单一的N深阱 304。一个存储行内的存储单元的N阱和P阱分别合并起来。由此，每个存储行包含有一个N阱（例如NW452A，NW452B）和一个P阱（例如PW453A, PW453B）。

每个N阱都连接至深N阱，依次均连接至一个DNW454。第“m”存储行的P阱连接至字线CGm，其中“m”表示行数。通过将一行内的阱合并起来，阵列中存储单元就能够更紧密地封装，因为消除了多数阱与阱之间的空间。所述存储阵列构建在与其他芯片逻辑电路相同的衬底内，所述逻辑电路要求衬底接地或为0v。

图11（a-d）示出了一个实施方式中上述存储阵列在不同操作期间的偏置电压。在一个存储阵列中，所有存储单元的结构都相同。其中所有的第一PMOS晶体管的栅氧化物层厚度都相同，第二PMOS晶体管的栅氧化物层厚度也相同，同样，所有NMOS电容的栅氧化物厚度也相同。优选地，阵列中每个存储单元中的第一、第二PMOS晶体管与NMOS电容三者的栅氧化物厚度均相同，或者，每个存储单元中的第二PMOS晶体管的厚度比第一晶体管的略薄。图11a-11c分别表示存储单元栅氧化物层厚度不同的存储阵列的偏置电压。即：图11a-11c中存储单元的栅氧化物层的厚度分别为5.5nm、6.0nm、和6.5nm，每图中存储单元的第一、第二PMOS晶体管与NMOS电容三者的栅氧化物层厚度均相同。图11d为本发明的对比例图，其存储器结构与本发明相似，差别仅在于存储单元的栅氧化物层厚度更厚，为12nm，其两个PMOS晶体管与NMOS电容的栅氧化物层厚度均相同。从图11a-11d可以看出，随着存储单元的栅氧化物层厚度减薄，其操作电压下降。无论是编程、擦除、还是读出操作，其操作电压均随存储单元的栅氧化物层厚度减薄而下降，由此提高装置的耐久性。

图11a-11d中“\”电位表示悬空态，没有连接固定电位。

阵列450中的每个存储单元都可以独立地进行擦除或编程。因此，存储阵列450能够用来形成一个大的电可擦除可编程存储器（EEPROM）。存储阵列450内的单元也可以区块方式一起进行擦除或编程，类似一个FLASH存储器。

在一个实施方式中，阵列450的一个指定的存储单元可以用于编程。在编程期间，电子注入所选单元的浮栅，导致读出晶体管的阈值电压降低，使之更容易导通，从而引起读出操作期间的读出电流升高。在编程期间，深N阱被驱动至3.0v或更高，确保阵列内的所有PN结都被反向偏置。

假设存储单元阵列450中的存储单元400被选定，如图11a所示（第一和第二PMOS晶体管与NMOS电容三者的栅氧化物层厚度相同，均为5.5nm），存储单元400这样进行编程：驱动CG0至-1.0v，WL0至0v，BL0至3.0v，COM0至-2.5v。存储单元400中的浮栅被NMOS电容401耦合。存取晶体管403被导通，连接BL0至读出晶体管402的漏极。

结果，在读出晶体管402的源极与漏极之间被施加了5.5v电压差，产生贯穿沟道（例如图8中的沟道313）的高横向电场。因此，空穴从沟道一边到另一边进行加速，导致漏极耗尽区处发生碰撞电离。由碰撞电离所产生的热电子，被正向偏置控制栅所吸引，并注入浮栅内。负的源极偏压（-2.5）吸引大部分热空穴，使极少数空穴隧穿进入浮栅。因此，浮栅中的电子数量在编程期间增加。

存储单元410也分别接收到CG和WL的电压-1.0v和0v。存取晶体管413被导通，但读出晶体管412的沟道内的横向电场微不足道，因为源极电压为0，漏极悬空。因此，很少热载流子产生，单元410上的编程干扰也微不足道。在单元420和430中，当WL1被驱动至4.0v，存取晶体管423和433都截止，位线自单元内的读出晶体管422和432上断开连接，使它们沟道内的横向电场最小化。结果，读出晶体管422和432中产生的热载流子微不足道，晶体管420和430的阈值基本不受影响。

阵列450中的编程干扰比阵列250中的小。在阵列250的单元220的编程期间，当-2.5v和3v施加到读出晶体管的源极和漏极时，一个强横向电场施加到晶体管的沟道并贯穿之。即使晶体管由于高耦合栅电压4.0v而截止，而且沟道内的自由载流子数量很少，该强横向电场也会施加。自由载流子仍可以由该强横向电场加速，并引起碰撞电离。在阵列450中，由热载流子导致的碰撞电离不会发生，即使在单元420中，也是这样。这是因为位线电压由于存取晶体管423的截止而与读出晶体管422分隔开，贯穿读出晶体管422沟道的横向电场太弱，不会引发碰撞电离。结果，阵列450中的单元420接收到的编程干扰比阵列250中的单元220要小得多。

在另一个实施方式中，阵列450的一个存储单元可以进行擦除。在擦除操作期间，电子从所选单元的浮栅脱除，导致读出晶体管的阈值电压升高。读出晶体管402的升高的阈值电压，使之更难以导通，并使读出操作期间的读出电流下降。

在一个实施方式中，存储单元400可以被进行擦除。例如，参见图11a（第一和第二PMOS晶体管与NMOS电容三者的栅氧化物层厚度相同，均为5.5nm），，CG0被驱动至-5.5v，WL0被驱动至5.5v、BL0悬空，COM0被驱动至5.5v。结果，存取晶体管被截止，使读出晶体管402从BL0断开。NMOS电容401处于强反型，一个反型层形成于下极板内。浮栅耦合到大约-3.85v。在读出晶体管的源极被驱动至5.5v情形下，PMOS晶体管402的沟道区内也形成反型层。在读出晶体管的漏极与BL0隔开的情形下，读出晶体管402处于线性区。反型的沟道把源极和漏极连通起来，接受到5.5v电压。由此，施加到栅和/或隧道氧化物的总电压大约为9.35v，形成一个高电场，可以超过大约10MeV，贯穿隧道氧化物。这使得多数陷于浮栅内的电子获得足够的能量，隧穿至反转的沟道，并于空穴重新结合。机理是直接隧穿和/或福勒-诺德海姆隧穿。

在该实施方式中，单元400和410共享CG0和由此P阱能够被驱动至一个比衬底偏压（0v）更小的负电势值，因为P阱被深N阱隔开衬底。N深阱在擦除期间被驱动至5.5v。存储单元410也接收到CG电压-5.5v，但是其读出晶体管412的源极接收到偏压0v。结果，贯穿栅氧化物的电压仅为3.85v，即使读出晶体管412和NMOS电容411两者的沟道内都形成反型层，所形成的电场也不足以触发福勒-诺德海姆隧穿。因此，存储单元410在擦除期间不受影响。

在存储单元420中，读出晶体管的源极被驱动至5.5v，但是连接至CG1的耦合栅接收到偏压0v。结果，读出晶体管的贯穿栅氧化物的电压仅为3.85v。即使读出晶体管422和NMOS电容421两者的沟道都形成反型层，该电场也不足以触发福勒-诺德海姆隧穿。因此，存储单元420上的擦除干扰微不足道。

在存储单元430中，读出晶体管432的CG和源极和漏极的偏压都是0v。读出晶体管432的贯穿栅氧化物的电场由此可以忽略，读出晶体管432内的隧穿电流可以忽略。单元430内的擦除干扰由此不明显。

在阵列450的读出操作中，一行存储单元内的数据可以同时读出。已编程和已擦除的单元中的PMOS读出晶体管分别具有大约0v和-1.5v的阈值电压。在一个实施方式中，当单元400处于已编程的状态，单元410处于已擦除的状态，0行选定为读出操作时，可以进行读出操作。例如，参见图11a，所有公共线（COM）被驱动至2.0v，所有位线（BL）被预充电至0v，耦合栅线（CG0）被驱动至0v，N阱和DNW被驱动至2.0v。未选定的字线被驱动至5.0v，但是选定的字线WL0被驱动至-1.0v。结果，单元400中的存取晶体管403和读出晶体管402两者都导通，BL0被拉升至2.0v。

在单元410中，存取晶体管413导通，但是单元中的读出晶体管412截止，因为读出晶体管412处于擦除状态，负阈值电压比浮栅电压更低。因此，BL1保持在0v。BL0中的高电压随后被灵敏放大器测到，并被驱动输出一个状态“1”的数据信号。同样，BL1的低状态被另一个发大器测到，并被驱动输出另一个状态“0”的信号。要注意：未被选定的行中单元的读出晶体管是截止态的，使所述单元从位线上断开。

在上述存储单元中包含两个PMOS晶体管的实施方式中，存储单元中两个PMOS晶体管与NMOS电容的栅氧化物层厚度减薄，可以大大缩小存储单元的面积。在两个PMOS晶体管与NMOS电容的栅氧化物层厚度均为5.5nm、6.0nm、或6.5nm时，存储单元的面积分别为2.82µm²、2.91µm²、或3.00µm²。而作为对比，两个PMOS晶体管与NMOS电容的栅氧化物层厚度均为12nm时，存储单元的面积则大很多，为5.2µm²。即：面积可以缩小至原来的55%。由此可以使制作的存储器的尺寸大幅度减小。同时，本发明的存储单元及其存储器还能维持很好的工作性能，甚至更优化的性能。

另外，图14示出了存储单元栅氧化物层厚度不同的3种存储阵列的编程电流与擦除电流的分布图，其中栅氧化物层厚度分别为6.0nm（60Å）、6.5nm（65Å）、和12nm（120Å）。图14中横坐标是编程电流/擦除电流的值，纵坐标是存储阵列中存储单元的个数。每个存储阵列中所有的存储单元结构均相同，而且阵列中各存储单元中的第一、第二PMOS晶体管与NMOS电容三者的栅氧化物厚度均相同。沿横坐标>10µA区域中的电流分布是编程电流分布，<6µA区域中的电流分布是擦除电流分布。

从图14中可以看出，存储单元栅氧化物层厚度越薄，编程电流与擦除电流之间间隔的电流窗口越宽，从而提高存储器的编程和擦除能力，而且栅氧化物层厚度越薄，电流分布收敛得越窄，使读写性能越好、干扰越小。

本发明的存储单元及其装置采用常规的130nm逻辑工艺制造。其中存储单元区域的栅氧化物厚度的形成方式是：先通过常规的热氧化方式生成标准逻辑器件的栅氧层（包括外围逻辑区域和存储单元区域的栅氧层）的厚度（例如12nm），然后利用掩膜板，通过蚀刻方式，将存储单元区域的栅氧化物厚度减薄至7nm以下，或完全蚀刻掉存储单元区域的第一步形成的栅氧化物层，然后通过热氧化方式在存储单元区域第二次形成所需的栅氧化物层厚度。第二次热氧化生成栅氧化物层的方式与第一次的相同。

具体步骤包括：在第一步生成标准逻辑器件的栅氧厚度后，在存储单元区域和外围逻辑区域涂一层光阻材料，并在外围逻辑区域上盖上掩膜板，曝光并脱除存储单元区域的栅氧化物上方的光阻材料；随后，对露出的存储单元区域的栅氧化物层进行湿法蚀刻。可以将栅氧化物层厚度部分蚀刻，至所需厚度即可；也可以将栅氧化物全部蚀刻掉，再通过第二次热氧化生长栅氧化物层，至所需厚度。

优选后一种方式。即：把第一步形成的存储单元区域的栅氧化物层全部蚀刻掉，再二次生成栅氧化物层。因为部分蚀刻会导致蚀刻残留物存在于下方的栅氧化物中，影响器件质量。

如果需要向PMOS晶体管的沟道中注入负离子，以补偿因栅氧化物层减薄所导致的阈值电压上升等性能变化，优选在曝光脱除光阻材料步骤之后和蚀刻步骤之前进行。

热氧化形成栅氧化物层的工艺是本行业内的已知技术。采用常规的常压炉管进行，例如日本东电电子公司的AP炉管。热氧化的温度750-850°C，氢气与氧气的进气量之比0.25-1。湿法蚀刻采用氢氟酸和NH₄F缓冲剂进行。

上述过程中的热氧化、掩膜板和湿法蚀刻、和离子注入，及其具体步骤和工艺参数，都是半导体行业内的公知技术。

本发明的技术方案有许多可能的变化，对本行业内的普通技术人员是显而易见的。例如，两个存储单元（例如图1中的存储单元100）能够组合形成一个差分单元550，以提高单元的操作效益，如图12所示。

差分单元550包括存储单元500和510，构建于P型硅衬底中，该衬底与存储单元装置电隔离。深N阱554置于P型衬底中。N阱552和P阱553彼此相邻设置于深N阱554中。PMOS晶体管502和512置于N阱552中，NMOS电容501和511设置于P阱553中。

单元550的两半部分共享一个COM信号和一个字线（WL）信号，但是两个读出晶体管512和502都连接至互补的字线信号BL和BL_B。当在单元中存储数据（例如“1”）时，一个读出晶体管（例如读出晶体管502）可以置于编程状态，另一个读出晶体管（例如读出晶体管512）可以置于擦除状态。当存储相反数据（例如“0”）时，读出晶体管502可以置于已擦除状态，而读出晶体管512可以置于已编程状态。

在读出操作中，两个位线都能够预充电至0v，两个读出晶体管都可以被导通，COM的电压比WL的电压高。例如，COM 和WL可以分别被驱动至3.3v和0v。即使两个晶体管（例如读出晶体管502和读出晶体管512）都导通，而且两个位线都充电至3.3v，连接至已编程读出晶体管的位线内的电压也上升得更快。当两个位线内的电压仍在上升时，能够通过感应位线电压的差异进行感测。在该体系中，数据在单元中是通过两个读出晶体管的阈值的差来表示，而不是它们的阈值电压的绝对值。因此，单元550更能耐受编程和擦除的变化。单元550的读出操作速度比单端的单元更快，因为单元550能够偏置成达到两个读出晶体管内的最大差分电流。

可以认识到，本文中所述的各种操作、工艺和方法，可以具体体现于与数据处理系统（例如计算机系统）相容的机器可读介质和/或机器可存取介质内，而且可以以任何次序（例如包括采用方法实现各种不同操作）实施。因此，该说明书及其附图应被认为仅是示例性而非限制性。

Claims

1.一种非易失性存储器装置，包含：至少一个非易失性存储单元，被构建在一个P型衬底上，其中每个非易失性存储单元包含：

一个深N阱，位于所述P型衬底中，而且一个N阱和一个P阱位于所述深N阱中；

一个PMOS晶体管位于所述N阱中，其中该PMOS晶体管包含PMOS栅氧化物；

一个NMOS电容位于所述P阱中，其中该NMOS电容包含NMOS栅氧化物和位于所述P阱中的N+耦合区；和

一个浮栅，该浮栅覆在所述PMOS晶体管和NMOS电容上；

其中所述PMOS晶体管的栅氧化物位于该PMOS晶体管与浮栅之间，所述NMOS栅氧化物位于该NMOS电容与浮栅之间，所述PMOS晶体管的栅氧化物和NMOS栅氧化物的厚度相同或不同，均小于7nm。

2.如权利要求1所述的非易失性存储器装置，其中所述的PMOS晶体管为第一PMOS晶体管，该存储器装置还包含第二PMOS晶体管，紧邻第一PMOS晶体管位于所述N阱内，所述的第一PMOS晶体管的漏极耦合到第二PMOS晶体管的源极上，所述第二PMOS晶体管也包含栅氧化物，该第二PMOS晶体管的栅氧化物的厚度与第一PMOS晶体管的栅氧化物的厚度相同，或比第一PMOS晶体管的栅氧化物厚度更小。

3.如权利要求2所述的非易失性存储器装置，其中所述的第二PMOS晶体管的栅氧化物的厚度小于6.5nm。

4.如权利要求1或2任一项所述的非易失性存储器装置，其中所述的PMOS晶体管或第一PMOS晶体管和第二PMOS晶体管的沟道中注入有负离子。

5.如权利要求1或2任一项所述的非易失性存储器装置，其中所述的PMOS晶体管或第一PMOS晶体管和第二PMOS晶体管，还包含：P沟道、和被P沟道分离的P+源极和P+漏极，而且没有P轻掺杂区存在于P+源极和P+漏极旁边。

6.如权利要求1所述的非易失性存储器装置，其中所述的非易失性存储单元排列成多行和多列，其中：每行中的存储单元的NMOS电容位于一个合并的P阱内，每行中的存储单元的PMOS晶体管位于一个合并的N阱内，所有行中的所述合并的P阱和合并的N阱都位于一个合并的深N阱内。

7.如权利要求2所述的非易失性存储器装置，其中所述的非易失性存储单元排列成多行和多列，其中：每行中的所有存储单元的NMOS电容位于一个合并的P阱内，每行中的所有存储单元的第一和第二PMOS晶体管均位于一个合并的N阱内，所有行中的合并的P阱和合并的N阱都位于一个合并的N深阱内。

8.如权利要求6所述的非易失性存储器装置，它还包含：

每列中有一根位线和一根公共线，所述位线连接至该列中非易失性存储单元的每个PMOS晶体管的漏极，所述公共线连接至该列非易失性存储单元的每个PMOS晶体管的源极；和

每行中有一根字线，连接至该行非易失性存储单元的每个NMOS电容的N+耦合区域。

9.如权利要求7所述的非易失性存储器装置，它还包含：

每列中有一根位线和一根公共线，所述位线连接至该列中非易失性存储单元的第二PMOS晶体管的漏极，所述公共线连接至该列非易失性存储单元的第一PMOS晶体管的源极；和

每行中有一根控制线和一根字线，所述控制线连接至该行非易失性存储单元的每个NMOS电容的N+耦合区域，所述字线连接至该行非易失性存储单元的第二个PMOS晶体管的栅极。

10.一种如权利要求1所述的非易失性存储器装置的用途，其用于被3.3v或更高电压所驱动的芯片接口电路。