JP2015207644A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2015207644A
JP2015207644A JP2014086920A JP2014086920A JP2015207644A JP 2015207644 A JP2015207644 A JP 2015207644A JP 2014086920 A JP2014086920 A JP 2014086920A JP 2014086920 A JP2014086920 A JP 2014086920A JP 2015207644 A JP2015207644 A JP 2015207644A
Authority
JP
Japan
Prior art keywords
well
transistor
voltage
bit line
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014086920A
Other languages
English (en)
Other versions
JP6280428B2 (ja
Inventor
裕 品川
Yutaka Shinagawa
裕 品川
秀男 葛西
Hideo Kasai
秀男 葛西
泰彦 川嶋
Yasuhiko Kawashima
泰彦 川嶋
櫻井　良多郎
Riyoutarou Sakurai
良多郎 櫻井
谷口　泰弘
Yasuhiro Taniguchi
泰弘 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to JP2014086920A priority Critical patent/JP6280428B2/ja
Priority to CN201580019455.0A priority patent/CN106233455B/zh
Priority to KR1020167028723A priority patent/KR102293640B1/ko
Priority to PCT/JP2015/062025 priority patent/WO2015159994A1/ja
Priority to US15/304,649 priority patent/US9830989B2/en
Priority to TW104112652A priority patent/TWI645543B/zh
Publication of JP2015207644A publication Critical patent/JP2015207644A/ja
Application granted granted Critical
Publication of JP6280428B2 publication Critical patent/JP6280428B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】回路構造が微細化されている接合耐圧の低い回路素子にも混載し得る不揮発性半導体記憶装置を提案する。
【解決手段】メモリユニット1aでは、第1ディープウェルDW1および第2ディープウェルDW2が互いに拘束されることなく、第1ディープウェルDW1および第2ディープウェルDW2に対し、第1ウェルW1の容量トランジスタ3a,3bや、第2ウェルW2の書き込みトランジスタ4a,4bの動作に必要な電圧を、第1ディープウェルDW1および第2ディープウェルDW2にそれぞれ個別に印加し得る。これにより、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（18［V］）よりも小さくでき、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を小さくできる。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、例えば電荷の蓄積が可能なフローティングゲートを有するメモリセルを備えた不揮発性半導体記憶装置に適用して好適なものである。
従来、不揮発性半導体記憶装置としては、ウェルをコントロールゲートとして利用する大面積の容量トランジスタと、データの書き込みや消去に用いる書き込み消去トランジスタと、データの読み出しに用いる読み出しトランジスタとを備え、これら容量トランジスタ、書き込み消去トランジスタ、および読み出しトランジスタにてフローティングゲートを共有しているメモリセルを備えた不揮発性半導体記憶装置が知られている（例えば、特許文献1参照）。
また、特許文献1（特開2011-23567号公報）では、Ｐ型のシリコン単結晶でなる半導体基板IS上にＮ型の埋込ウェルDNW（ディープウェル）が形成され、当該埋込ウェルDNWにＰ型のウェルHPW1,HPW2,HPW3が形成されたトリプルウェル構造でなる不揮発性半導体記憶装置が開示されている。以下、特許文献1について説明するが、ここでは、特許文献1の各構成要件に付されている符号を用いて説明する。
特許文献1では、特許文献1の図５や図９に示すように、書き込み消去トランジスタとしてデータ書き込み・消去用の容量部CWEがＰ型のウェルHPW2に形成されているとともに、容量トランジスタとして容量部CがＰ型のウェルHPW1に形成され、さらに読み出しトランジスタとしてデータ読み出し用のＭＩＳ・ＦＥＴQRがＰ型のウェルHPW3に形成されている。
このような構成を有した特許文献1の不揮発性半導体記憶装置では、データの書き込み動作時、容量部Cが形成されたウェルHPW1に9[V]が印加されるとともに、容量部CWEが形成されたウェルHPW2に-9[V]が印加されており（特許文献1の図９参照）、容量部CWEにて発生するトンネル効果により、フローティングゲートに電子を注入し、データを書き込み得るようになされている。ここで、この不揮発性半導体記憶装置では、ウェルHPW1を9[V]にすると、ウェルHPW1と、埋込ウェルDNWとがPN接合の順方向になるため、埋込ウェルDNWに外部から電圧を印加しなくても当該埋込ウェルDNWが9[V]弱になる。
そのため、特許文献1では、半導体領域8aの導体部7bから埋込ウェルDNWに9[V]を印加し、半導体基板ISへのバイポーラ動作を防止し得るようになされている（特許文献1の図９参照）。これにより特許文献1では、埋込ウェルDNWと、データ書き込み・消去用の容量部CWEが形成されたＰ型のウェルHPW2との接合部分にも逆バイアスが18[V]かかることになり、当該ウェルHPW2と、埋込ウェルDNWとの濃度をその耐圧に耐えるような濃度に抑える必要がある。
特開２０１１‐２３５６７号公報
しかしながら、近年、不揮発性半導体記憶装置では、回路構成の微細化が一段と進んでおり、当該回路構成を微細化するに伴い電気的特性を確保するため、スケーリング則によりウェルの不純物濃度を高濃度化させざるをえない。そのため、実際に従来の不揮発性半導体記憶装置の回路構成を微細化させた際には、データの書き込みに用いるトランジスタの形成領域にてウェルの濃度が高濃度化してしまい、埋込ウェルDNWとウェルHPW2との間の接合耐圧を、トンネル効果が生じる電圧差（18［V］）以上に確保することが困難となり、回路構成が微細化されている接合耐圧の低い回路素子に混載し難いという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、回路構造が微細化されている接合耐圧の低い回路素子にも混載し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の請求項１は、フローティングゲートの電圧を調整する容量トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートに電荷を注入する電荷注入トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートから電荷を引き抜く電荷引抜トランジスタと、前記フローティングゲート内の電荷の有無に応じてオンオフ動作する読み出しトランジスタとを備え、前記容量トランジスタ、前記電荷注入トランジスタ、前記電荷引抜トランジスタ、および前記読み出しトランジスタで前記フローティングゲートを共有するメモリセルを有しており、前記メモリセルは、前記容量トランジスタが形成された第1導電型の第1ウェルと、前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が形成された前記第1導電型の第2ウェルと、前記電荷注入トランジスタおよび前記電荷引抜トランジスタのうち残りの他方が形成された第2導電型の第3ウェルと、前記第2導電型でなり、前記第1ウェルの形成領域でトリプルウェル構造を形成する第1ディープウェルと、前記第2導電型でなり、前記第3ウェルと接するとともに、前記第2ウェルの形成領域でトリプルウェル構造を形成する第2ディープウェルとを備え、前記第1ディープウェルと前記第2ディープウェルとが電気的に分離され、前記第1ディープウェルに印加される電圧とは異なる電圧を、前記第2ディープウェルに印加可能に形成されていることを特徴とする。
ここで、トリプルウェル構造とは、例えば第１導電型のウェルと、第１導電型の半導体基板と、それらを電気的に分離する第２導電型のウェルとで形成される構造を指す。
かかる課題を解決するため本発明の請求項２は、フローティングゲートの電圧を調整する容量トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートに電荷を注入する電荷注入トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートから電荷を引き抜く電荷引抜トランジスタと、前記フローティングゲート内の電荷の有無に応じてオンオフ動作する読み出しトランジスタとを備え、前記容量トランジスタ、前記電荷注入トランジスタ、前記電荷引抜トランジスタ、および前記読み出しトランジスタで前記フローティングゲートを共有するメモリセルを有しており、前記メモリセルには、前記容量トランジスタが形成された第1導電型の第1ウェルと、前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が形成された前記第1導電型の第2ウェルと、前記電荷注入トランジスタおよび前記電荷引抜トランジスタのうち残りの他方が形成された第2導電型の第3ウェルと、前記第2導電型でなり、前記第1ウェルと隣接するように形成された第1分離ウェルと、前記第1導電型でなり、前記第1分離ウェルおよび前記第3ウェルを電気的に分離する第2分離ウェルとを備え、前記第1ウェルと前記第1分離ウェルとの間の電圧差と、前記第2分離ウェルと前記第3ウェルとの電圧差とが、トンネル効果によって前記フローティングゲートに電荷を注入、または引き抜く際に必要となる電圧差よりも小さく選定されていることを特徴とする。
また、本発明の不揮発性半導体記憶装置は、上記特徴に加えて、さらに、電気的に絶縁された複数のフローティングゲートと、第1ビット線および第2ビット線とを備え、前記フローティングゲート毎にセルを構成した不揮発性半導体記憶装置であって、各前記セルは、前記フローティングゲート内の電荷の有無に応じてオンオフ動作するリードトランジスタと、前記フローティングゲートに電荷を注入するプログラムトランジスタと、前記フローティングゲートから電荷を引き抜くイレーストランジスタと、前記フローティングゲートの電位を調整するコントロールキャパシタとを備え、前記リードトランジスタ、前記プログラムトランジスタ、前記イレーストランジスタ、および前記コントロールキャパシタの各活性領域上に前記フローティングゲートが延在しており、一の前記セルは、データの書き込み動作時に、一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させない書き込み禁止電圧、または当該一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させる書き込み電圧が印加される前記第1ビット線に、一端が接続され、他端が一の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第1ビット線から当該一の前記リードトランジスタへの前記書き込み禁止電圧および前記書き込み電圧の供給を遮断する一のスイッチトランジスタを備え、前記第2ビット線が当該一の前記プログラムトランジスタに直接接続された構成を有しており、前記一のセルと対をなす他の前記セルは、前記データの書き込み動作時に、前記書き込み電圧または前記書き込み禁止電圧が印加され、前記一のセルに接続された前記第2ビット線に、一端が接続され、他端が他の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第2ビット線から当該他の前記リードトランジスタへの前記書き込み電圧および前記書き込み禁止電圧の供給を遮断する他のスイッチトランジスタを備え、前記第1ビット線が当該他の前記プログラムトランジスタに直接接続された構成を有しており、データの読み出し動作時には、前記データの書き込み動作時に前記書き込み電圧または前記書き込み禁止電圧が印加される前記第1ビット線および前記第2ビット線に読み出し電圧が印加され、前記スイッチトランジスタがオン動作し、該スイッチトランジスタに接続された前記第1ビット線または前記第2ビット線と、前記リードトランジスタの前記一端とを電気的に接続させることを特徴とする。
本発明の請求項1によれば、第1ディープウェルと第1ウェルとの電圧差や、第2ディープウェルと第2ウェルとの電圧差を従来よりも小さくできるので、その分、第1ディープウェルおよび第1ウェル間の接合電圧や、第2ディープウェルおよび第2ウェル間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子に混載させることができる。
また、本発明の請求項2によれば、第1ウェルと第1分離ウェルとの電圧差や、第2分離ウェルと第3ウェルとの電圧差を、トンネル効果によってフローティングゲートに電荷を注入、または引き抜く際に必要となる電圧差よりも小さくできるので、その分、第1ウェルおよび第1分離ウェル間の接合電圧や、第2分離ウェルおよび第3ウェル間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載させることができる。
第1の実施の形態によるメモリユニットの回路構成を示す概略図である。 図１に示したメモリユニットが行列状に配置された不揮発性半導体記憶装置の回路構成と、所定のメモリユニットにデータを書き込む際の各部位での電圧値を示した概略図である。 データ消去時における各部位の電圧値を示す概略図である。 第1の実施の形態による他のメモリユニットの回路構成を示す概略図である。 第2の実施の形態によるメモリユニットの回路構成を示す概略図である。 図５に示したメモリユニットが行列状に配置された不揮発性半導体記憶装置の回路構成と、所定のメモリユニットにデータを書き込む際の各部位での電圧値を示した概略図である。 データ消去時における各部位での電圧値を示す概略図である。 データ読み出し時における各部位での電圧値を示す概略図である。 第2の実施の形態による他のメモリユニットの回路構成（1）を示す概略図である。 第2の実施の形態による他のメモリセルの回路構成を示す概略図である。 図１０に示すメモリセルの側断面構成を示す概略図である。 図１０に示すメモリセルのレイアウトパターンを示す概略図である。 第2の実施の形態による他のメモリユニットの回路構成（2）を示す概略図である。 他の実施の形態によるメモリセルの側断面構成を示す概略図である。 ＳＲＡＭを備えたメモリユニットの回路構成を示す概略図である。 図１６Ａは、図１５に示すメモリユニットにおいてＳＲＡＭへのアクセス動作時と、メモリデータのＳＲＡＭへの書き込み動作時と、ＳＲＡＭデータをメモリセルに書き込むプログラム動作時と、メモリデータの消去動作時における各部位の電圧値を示す表であり、図１６Ｂは、図１７に示すメモリユニットにおいてＳＲＡＭへのアクセス動作時と、メモリデータのＳＲＡＭへの書き込み動作時と、ＳＲＡＭデータをメモリセルに書き込むプログラム動作時と、メモリデータの消去動作時における各部位の電圧値を示す表である。 電圧変換回路を設けた他の実施の形態によるメモリユニットの回路構成を示す概略図である。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）第1の実施の形態による不揮発性半導体記憶装置
（１‐１）メモリユニットの回路構成
図１において、1aは本発明の不揮発性半導体記憶装置に設けられるメモリユニットを示す。不揮発性半導体記憶装置は、図２にて後述するように複数のメモリユニットが行列状に配置されるが、先ず初めに1つのメモリユニット1aに着目して以下この構成について説明する。図１に示すように、メモリユニット1aは、一のメモリセル2aおよび他のメモリセル2bを備えており、第1ビット線BLP1および第2ビット線BLN1が一のメモリセル2aに接続されているとともに、これら第1ビット線BLP1および第2ビット線BLN2が他のメモリセル2bにも接続されている。
また、一のメモリセル2aおよび他のメモリセル2bには、第1ディープウェル配線WEDNW、第1ウェル配線WEG1、第2ディープウェル配線ENW、ソース線SL、リードゲート線RGP1,RGN1、第2ウェル配線WPW、および消去ビット線EBL1が設けられており、これら第1ディープウェル配線WEDNW、第1ウェル配線WEG1、第2ディープウェル配線ENW、ソース線SL、リードゲート線RGP1,RGN1、第2ウェル配線WPW、および消去ビット線EBL1から必要に応じて所定の電圧が印加され得るようになされている。
ここでメモリユニット1aを構成する一のメモリセル2aには、第1ビット線BLP1および第2ビット線BLN1の2本が接続されており、ビット線本数がセル当たり2本存在することになる。しかしながら、このメモリユニット1aでは、例えば一のメモリセル2aにて書き込み用となる第2ビット線BLN1が、他のメモリセル2bにて読み出し用のビット線を兼ねるため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となる。
この実施の形態の場合、一のメモリセル2aおよび他のメモリセル2bは同一構成を有しており、例えばこれら2セルで1ビットを記憶する相補型セルを構成している。なお、ここでは、一のメモリセル2aと他のメモリセル2bの2セルで1ビットを記憶する相補型セルを構成する場合について述べるが、本発明はこれに限らず、各メモリセル2a,2b毎に1ビットを記憶するメモリユニット（すなわち、一のメモリセル2aおよび他のメモリセル2bでそれぞれ1ビットを記憶し、合わせて2ビットを記憶するメモリユニット）としてもよい。
ここで一のメモリセル2aの構成に着目すると、このメモリセル2aは、書き込みＭＯＳ（Metal-Oxide-Semiconductor)トランジスタ（以下、書き込みトランジスタと呼び、図中、「WRITE」と表記する）4aと、読み出しＭＯＳトランジスタ（以下、単に読み出しトランジスタと呼び、図中、「READ」と表記する）6aと、消去ＭＯＳトランジスタ（以下、単に消去トランジスタと呼び、図中、「ERASE」と表記する）7aと、容量ＭＯＳトランジスタ（以下、単に容量トランジスタと呼ぶ）3aと、スイッチＭＯＳトランジスタ（以下、スイッチトランジスタと呼ぶ）5aとを備えており、書き込みトランジスタ4a、読み出しトランジスタ6a、消去トランジスタ7a、および容量トランジスタ3aで1つのフローティングゲートFGaを共有している。
フローティングゲートFGaは、書き込みトランジスタ4a、読み出しトランジスタ6a、消去トランジスタ7a、および容量トランジスタ3aの各活性領域に延在しており、書き込みトランジスタ4a、読み出しトランジスタ6a、および消去トランジスタ7aの制御ゲートとして機能し、かつ容量トランジスタ3aの電極として機能し得る。この場合、フローティングゲートFGaは、消去トランジスタ7aのゲート絶縁膜と、読み出しトランジスタ6aのゲート絶縁膜と、書き込みトランジスタ4aのゲート絶縁膜と、容量トランジスタ3aのゲート絶縁膜とに接続されている。
容量トランジスタ3aは、例えばＰ型（第1導電型）の第1ウェルW1に形成されたＮ型ＭＯＳであり、一端の拡散層が第1ウェル配線WEG1に接続され、容量結合によって第1ウェル配線WEG1の電圧を、ゲート絶縁膜を介してフローティングゲートFGaへ伝え得る。なお、容量トランジスタ3aの他端の拡散層は後述する第1ウェルW1と短絡（ショート）している。電荷引抜トランジスタとしての消去トランジスタ7aは、例えばＮ型（第2導電型）の第3ウェルW3に形成されたＰ型ＭＯＳであり、一端の拡散層が消去ビット線EBL1に接続され、他端の拡散層が第3ウェルW3と短絡（ショート）している。
また、読み出しトランジスタ6aは、例えばＰ型の第2ウェルW2に形成されたＮ型ＭＯＳであり、一端の拡散層がソース線SLに接続され、他端の拡散層がスイッチトランジスタ5aの一端の拡散層に接続されている。ここで、スイッチトランジスタ5aは、読み出しトランジスタ6aと同じ第2ウェルW2に形成されたＮ型ＭＯＳであり、第1ビット線BLP1が他端の拡散層に接続された構成を有し、必要に応じてオンオフ動作することで第1ビット線BLP1と読み出しトランジスタ6aとを電気的に接続させたり、或いは電気的な接続を遮断し得るようになされている。
この実施の形態の場合、一のメモリセル2aには、スイッチトランジスタ5aのゲートに一のスイッチゲート線RGP1が接続され、他のメモリセル2bには、スイッチトランジスタ5bのゲートに、一のスイッチゲート線RGP1とは異なる他のスイッチゲート線RGN1が接続されている。これにより、メモリユニット1aでは、所定の電圧をスイッチゲート線RGP1,RGN1毎に印加し得、各スイッチトランジスタ5a,5bを必要に応じて個別にオンオフ動作し得るようになされている。
一端がスイッチトランジスタ5a,5bに接続された読み出しトランジスタ6a,6bには、他端に共通のソース線SLが接続されており、ソース線SLを介して所定電圧が一律に印加され得るようになされている。電荷注入トランジスタとしての書き込みトランジスタ4a,4bは、スイッチトランジスタ5a,5bおよび読み出しトランジスタ6a,6bと同じＰ型の第2ウェルW2に形成されたＮ型ＭＯＳである。この場合、一のメモリセル2aに配置された書き込みトランジスタ4aにはその一端の拡散層に第2ビット線BLN1が接続され、他のメモリセル2bに配置された書き込みトランジスタ4bにはその一端の拡散層に第1ビット線BLP1が接続されている。
このように、本発明では、第1ビット線BLP1が、一のメモリセル2aの読み出しトランジスタ6aにスイッチトランジスタ5aを介して接続されているとともに、他のメモリセル2bの書き込みトランジスタ4bにも直接接続されている。また、第2ビット線BLN1も、第1ビット線BLP1と同様に、他のメモリセル2bの読み出しトランジスタ6bにスイッチトランジスタ5bを介して接続されているとともに、一のメモリセル2aの書き込みトランジスタ4aにも直接接続されている。
因みに、図１では、容量トランジスタ3a,3bのゲート絶縁膜の面積が、書き込みトランジスタ4a,4bや、消去トランジスタ7a,7bのゲート絶縁膜の面積よりも大きく形成されている。メモリユニット1aは、容量トランジスタ3a,3bの絶縁膜の面積を大きくさせた分だけ、第1ウェル配線WEG1からの電圧がフローティングゲートFGa,FGbへ伝わり易くなり、例えばメモリセル2aにデータを書き込む際、書き込みトランジスタ4aのゲート絶縁膜にて大きなトンネル電流を発生させ、基板からフローティングゲートFGaへ多くの電荷を注入し得るようになされている。
ここで、本発明のメモリユニット1aは、Ｐ型（第1導電型）の半導体基板（図示せず）上に、Ｎ型（第2導電型）の第1ディープウェルDW1および第2ディープウェルDW2が形成されている。第1ディープウェルDW1は、Ｐ型（第1導電型）の第1ウェルW1を囲むように形成されており、第1ウェルW1を半導体基板から電気的に分離し、当該第1ウェルW1の形成領域にてトリプルウェル構造を形成し得るようになされている。ここで、第1ウェルW1には、容量トランジスタ3a,3bのチャネル領域が形成されており、容量トランジスタ3a,3bに印加する所定電圧が第1ウェル配線WEG1を介して印加され得るようになされている。
一方、第2ディープウェルDW2は、Ｐ型の第2ウェルW2を囲むように形成されており、第2ウェルW2を半導体基板から電気的に分離し、当該第2ウェルW2の形成領域にてトリプルウェル構造を形成し得るようになされている。また、この第2ディープウェルDW2には、Ｎ型（第2導電型）の第3ウェルW3が第2ウェルW2と隣接するように形成されている。なお、第2ウェルW2には、書き込みトランジスタ4a,4bと、読み出しトランジスタ6a,6bと、スイッチトランジスタ5a,5bの各チャネル領域が形成されており、第2ウェル配線WPWを介して所定電圧が印加され得る。また、第3ウェルW3は、消去トランジスタ7a,7bのチャネル領域が形成された構成を有し、極性が同じであるＮ型（第2導電型）の第2ディープウェルDW2と同電位となり得る。
これに加えて、本発明では、第1ディープウェルDW1および第2ディープウェルDW2が電気的に分離されており、第1ディープウェルDW1に印加される電圧とは異なる電圧を第2ディープウェルDW2に別途印加し得るように形成されている。これにより第1ディープウェルDW1には、第2ディープウェルDW2に印加される電圧に拘束されることなく、第1ウェルW1の容量トランジスタ3a,3bの動作に必要な電圧を、第1ディープウェル配線WEDNWを介して別途印加し得るようになされている。かくして、第1ディープウェルDW1では、容量トランジスタ3a,3bにおいて書き込み動作や消去動作を行う際に必要となる電圧のうち、容量トランジスタ3a,3bが形成された第1ウェルW1との間で電圧差が小さくなるような電圧を印加し得る。
これに加えて、このとき第2ディープウェルDW2でも、第1ディープウェルDW1に印加される電圧に拘束されることなく、第2ウェルW2の書き込みトランジスタ4a,4bや、第3ウェルW3の消去トランジスタ7a,7bの動作に必要な電圧を、第2ディープウェル配線ENWを介して別途印加し得るようになされている。これにより、第2ディープウェルDW2でも、書き込みトランジスタ4a,4bによる書き込み動作や、消去トランジスタ7a,7bによる消去動作を行う際に必要となる電圧のうち、極性が異なる第2ウェルW2との間で電圧差が小さくなるような電圧を印加し得る。
かくして、このようなメモリユニット1aを備えた不揮発性半導体記憶装置は、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
（１‐２）データの書き込み動作
ここで、図２は、図１に示したメモリユニット1aと同じ回路構成を有した複数のメモリユニット1b,1c,1dを行列状（この場合、行方向2つ、列方向2つの行列状）に配置させた不揮発性半導体記憶装置10を示す。図２では、これら複数のメモリユニット1a,1b,1c,1dのうち、1行1列目のメモリユニット1aの一のメモリセル2a（すなわち、エリアER1）にのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、一のメモリセル2aまたは他のメモリセル2bのいずれかにデータが書き込まれるメモリユニット1aを選択メモリユニット11aと呼び、一のメモリセル2aおよび他のメモリセル2bのいずれにもデータが書き込まれないメモリユニット1b,1c,1dを非選択メモリユニット11bと呼ぶ。
因みに、この不揮発性半導体記憶装置10では、一方向（例えば、行方向）に配置された複数のメモリユニット1a,1b（1c,1d）に沿って第1ディープウェルDW1および第2ディープウェルDW2が形成されており、これら複数のメモリユニット1a,1b（1c,1d）で第1ディープウェルDW1および第2ディープウェルDW2を共有している。また、この第1ディープウェルDW1では、一方向に配置された複数のメモリユニット1a,1b（1c,1d）に沿って、第1ウェルW1が形成されており、これら複数のメモリユニット1a,1b（1c,1d）で第1ウェルW1も共有している。一方、第2ディープウェルDW2でも、一方向に配置された複数のメモリユニット1a,1b（1c,1d）に沿って、第2ウェルW2および第3ウェルW3が形成されており、これら複数のメモリユニット1a,1b（1c,1d）で第2ウェルW2および第3ウェルW3を共有している。
因みに、この実施の形態の場合、複数の第1ディープウェルDW1には、同じ第1ディープウェル配線WEDNWが接続されており、当該第1ディープウェル配線WEDNWにより同じ電圧が一律に印加され得る。また、複数の第2ディープウェルDW2にも、同じ第2ディープウェル配線ENWが接続されており、当該第2ディープウェル配線ENWにより同じ電圧が一律に印加され得る。さらに、この実施の形態の場合、複数の第2ウェルW2にも、同じ第2ウェル配線WPWが接続されており、当該第2ウェル配線WPWにより同じ電圧が一律に印加され得る。
かかる構成のもと、不揮発性半導体記憶装置10では、選択メモリユニット11aに接続された第1ウェル配線WEG1に9[V]の書き込み電圧が印加される。これにより、この第1ウェル配線WEG1に接続された第1ウェルW1の容量トランジスタ3a,3bでは、ゲート絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧が上昇してゆき、9[V]となり得る。
このとき、選択メモリユニット11aが配置された1列目において、データの書き込みを行う一のメモリセル2a（以下、選択セル12aとも呼ぶ）では、第2ビット線BLN1を介して一の書き込みトランジスタ4aに-9[V]の書き込みビット電圧が印加されるとともに、第2ウェル配線WPWを介して第2ウェルW2に、書き込みビット電圧と同じ-9[V]の電圧が印加され得る。これにより選択セル12aの書き込みトランジスタ4aでは、チャネル電位が書き込みビット電圧と同じ-9[V]となる。
その結果、選択セル12aでは、容量トランジスタ3aによって電圧が上昇されているフローティングゲートFGaと、書き込みトランジスタ4aのチャネル領域との電圧差が18［V］となり、フローティングゲートFGaと、書き込みトランジスタ4aのチャネル領域との間に大きな電圧差が生じる。これにより選択セル12aでは、フローティングゲートFGaと書き込みトランジスタ4aとの電圧差（18[V]）により生じるトンネル効果によって、書き込みトランジスタ4aのチャネル領域（第2ウェルW2）から、フローティングゲートFGaに電荷が注入され得る。かくして、選択セル12aでは、フローティングゲートFGa内に電荷が蓄積されてデータが書き込まれた状態となり得る。
この際、不揮発性半導体記憶装置10では、第1ウェル配線WEG1に印加される9［V］の書き込み電圧と同じ電圧（9［V］）が、第1ディープウェル配線WEDNWを介して第1ディープウェルDW1に一律に印加され得る。これにより、選択メモリユニット11aでは、容量トランジスタ3aにおいてゲート絶縁膜とフローティングゲートFGaとの容量結合により、フローティングゲートFGaの電圧を上昇させつつ、容量トランジスタ3aが形成されている第1ウェルW1と、第1ディープウェルDW1との印加電圧が同じになり、これら第1ウェルW1と、第1ディープウェルDW1との間の電圧差が0［V］になり得る。
この際、不揮発性半導体記憶装置10では、第1ディープウェルDW1に印加される9［V］の電圧とは異なる電圧を第2ディープウェルDW2に印加し得ることから、第2ウェルW2に印加されている-9［V］の電圧と電圧差が小さい0［V］の電圧を、第2ディープウェル配線ENWを介して第2ディープウェルDW2に印加し得るようになされている。
これにより、第2ウェルW2に形成された書き込みトランジスタ4aの形成領域では、フローティングゲートFGaとチャネル領域との間でトンネル効果が発生する18［V］の電圧差を生じさせる一方で、第2ウェルW2および第2ディープウェルDW2間の電圧差を、トンネル効果が発生する電圧差よりも小さい9［V］に抑えることができる。
なお、このとき非選択となっている第1ビット線BLP1には0［V］の書き込み禁止ビット電圧が印加され得る。これにより選択メモリユニット11aでは、フローティングゲートFGbに電荷が注入されない他のメモリセル2b（以下、非選択セル12bとも呼ぶ）の書き込みトランジスタ4bの一端に、第1ビット線BLP1から0［V］の書き込み禁止ビット電圧が印加され得る。そのため、選択メモリユニット11aの非選択セル12bでは、書き込みトランジスタ4bのチャネル電位が第1ビット線BLP1の書き込み禁止ビット電圧と同じ0[V]になることから、容量結合により9［V］となっているフローティングゲートFGbとの電位差が9[V]と小さくなり、その結果、トンネル効果が発生することなく、フローティングゲートFGbに電荷が注入され得ない。
なお、このとき消去ビット線EBL1およびソース線SLには0［V］の書き込み禁止電圧が印加されている。これにより、選択メモリユニット11aの一のメモリセル2aおよび他のメモリセル2bでは、消去ビット線EBL1に接続された消去トランジスタ7a,7bのゲート絶縁膜と、ソース線SLに接続された読み出しトランジスタ6a,6bのゲート絶縁膜とにおいてフローティングゲートFGa,FGbとの電圧差が小さくなり、その領域でトンネル効果が発生することなく、フローティングゲートFGa,FGbに電荷が注入され得ない。
また、このとき選択メモリユニット11aに配置された一のリードゲート線RGP1および他のリードゲート線RGN1にはそれぞれ-9［V］のオフ電圧が印加されている。これにより選択メモリユニット11aにおいて選択セル12aのスイッチトランジスタ5aは、一のリードゲート線RGP1からゲートに-9［V］のオフ電圧が印加されることでオフ動作し、第1ビット線BLP1の書き込み禁止電圧が遮断され、一の読み出しトランジスタ6aに第1ビット線BLP1の書き込み禁止ビット電圧が印加され得ない。
同様に、選択メモリユニット11aにおいて非選択セル12bのスイッチトランジスタ5bも、他のリードゲート線RGN1からゲートに-9［V］のオフ電圧が印加されることでオフ動作し、第2ビット線BLN1の書き込みビット電圧が遮断され、他の読み出しトランジスタ6bに第2ビット線BLN1の書き込みビット電圧が印加され得ない。因みにこの場合、ソース線SLは、複数のメモリユニット1a,1b,1c,1dで共有しており、各メモリユニット1a,1b,1c,1dの読み出しトランジスタ6a,6bに所定電圧を一括して印加し得るようになされている。
なお、非選択メモリユニット11bとなるメモリユニット1bでは、選択メモリユニット11aと共有している第1ウェル配線WEG1に9［V］の書き込み電圧が印加されるものの、非選択の第1ビット線BLP2および第2ビット線BLN2にそれぞれ0［V］の書き込み禁止ビット電圧が印加されていることから、フローティングゲートFGa,FGbと書き込みトランジスタ4a,4bとの間の電圧差が小さく、その領域でトンネル効果が発生することなく、フローティングゲートFGa,FGbに電荷が注入され得ない。
この際、選択メモリユニット11aと第1ウェルW1および第1ディープウェルDW1を共有するメモリユニット1bでも、上述したように選択メモリユニット11aと同様、第1ウェルW1に9[V]が印加され、第1ディープウェルDW1に9［V］が印加されることから、これら第1ウェルW1および第1ディープウェルDW1間の電圧差が0［V］となり得る。
また、メモリユニット1bでは、選択メモリユニット11aと第2ウェルW2および第2ディープウェルDW2も共有していることから、上述したように選択メモリユニット11aと同様、第2ウェルW2に-9[V]が印加されているものの、第2ディープウェルDW2に0［V］が印加されることから、これら第2ウェルW2および第2ディープウェルDW2間の電圧差を9[V]に抑えることができる。
一方、選択メモリユニット11aと第1ビット線BLP1および第2ビット線BLN1を共有している非選択メモリユニット11bとなるメモリユニット1cでは、第2ビット線BLN1に書き込みビット電圧（-9[V]）が印加されるものの、第1ウェル配線WEG2に0［V］の書き込み禁止電圧が印加されていることから、容量トランジスタ3aにてフローティングゲートFGaの電圧が上昇せず、当該フローティングゲートFGaと書き込みトランジスタ4aとの間でトンネル効果が発生することなく、フローティングゲートFGaに電荷が注入され得ない。
因みに、0［V］の書き込み禁止ビット電圧が印加される非選択の第1ビット線BLP1に接続されているメモリユニット1cや、同じく、0［V］の書き込み禁止ビット電圧が印加される非選択の第1ビット線BLP2および第2ビット線BLN2に接続されたメモリユニット1dでは、フローティングゲートFGbとチャネル領域との電圧差が小さくなり、トンネル効果が発生することなく、フローティングゲートFGbに電荷が注入され得ない。この際、第1ディープウェルDW1に9[V]が印加されているものの、第1ウェル配線WEG2には書き込み禁止電圧の0[V]が印加されるため、第1ウェルW1および第1ディープウェルDW1間の電圧差を9［V］に抑えることができる。
かくして、この不揮発性半導体記憶装置10では、メモリユニット1a,1b,1c,1dのうちメモリユニット1aのメモリセル2aにだけデータを書き込むことができる。また、以上のように、この不揮発性半導体記憶装置10では、メモリユニット1aにデータを書き込む際でも、第1ディープウェルDW1と第1ウェルW1との間の電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（18［V］）よりも小さくできることから、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くできる。
（１‐３）データの消去動作
図２との対応部分に同一符号を付して示す図３は、行例状に配置されたメモリユニット1a,1b,1c,1dのうち、一列一行目のエリアER2にあるメモリユニット1aのデータを消去し、残りの他のメモリユニット1b,1c,1dのデータを消去しないときの各部位の電圧値を示している。
この場合、不揮発性半導体記憶装置10では、メモリユニット1aの容量トランジスタ3a,3bに第1ウェル配線WEG1を介して-9[V]の消去電圧が印加され得る。これにより、この第1ウェル配線WEG1に接続された第1ウェルW1の容量トランジスタ3a,3bでは、ゲート絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧が下降してゆき、-9［V］になり得る。
このとき、データを消去するメモリユニット1aでは、消去ビット線EBL1を介して消去トランジスタ7a,7bに9[V]の消去ビット電圧が印加されるとともに、第2ディープウェル配線ENWを介して第2ディープウェルDW2に、消去ビット電圧と同じ9[V]の電圧が印加され得る。これによりメモリユニット1aの消去トランジスタ7a,7bでは、チャネル電位が消去ビット電圧と同じ9[V]となる。
その結果、メモリユニット1aでは、容量トランジスタ3a,3bによって電圧が-9[V]になっているフローティングゲートFGa,FGbと、消去トランジスタ7a,7bのチャネル領域との電圧差が18［V］となり、フローティングゲートFGa,FGbと、消去トランジスタ7a,7bのチャネル領域との間に大きな電圧差が生じる。これによりメモリユニット1aでは、フローティングゲートFGa,FGbと消去トランジスタ7a,7bとの電圧差（18[V]）により生じるトンネル効果によって、フローティングゲートFGa,FGb内から電荷を引き抜く。かくして、メモリユニット1aでは、フローティングゲートFGa,FGb内に電荷が蓄積されていない状態となり、データが消去された状態となり得る。
因みに、この際、ソース線SLには0［V］が印加され、リードゲート線RGP1,RGN1,RGP2,RGN2にはそれぞれ0［V］が印加され得る。メモリユニット1a,1b,1c,1dの全てのスイッチトランジスタ5a,5bは、オフ動作し、メモリユニット1a,1b,1c,1dにおいて、第1ビット線BLP1,BLP2および読み出しトランジスタ6a間と、第2ビット線BLN1,BLN2および読み出しトランジスタ6b間の電気的な接続が遮断されている。
ここで、本発明では、第1ディープウェルDW1と第2ディープウェルDW2とが電気的に分離しており、第2ディープウェルDW2に印加される電圧とは異なる電圧を、第1ディープウェルDW1に対し印加可能に形成されている。このため、第1ディープウェルDW1には、第2ディープウェルDW2に印加される9[V]の電圧とは異なる0［V］の電圧が印加され得る。
これにより、第1ウェルW1に形成された容量トランジスタ3a,3bの形成領域では、第1ウェル配線WEG1を介して消去電圧である-9［V］が印加され、フローティングゲートFGa,FGbの電圧を容量結合により-9［V］に下降させる一方で、第1ウェルW1と第1ディープウェルDW1との間の電圧差を、トンネル効果が発生する電圧差よりも小さい9［V］に抑えることができる。かくして、メモリユニット1aでは、第1ディープウェルDW1と第1ウェルW1との間の電圧差を、トンネル効果が発生する電圧差よりも小さくできる分、第1ディープウェルDW1および第1ウェルW1間で必要となる接合電圧を低くできる。
因みに、9[V]の消去ビット電圧が印加される消去ビット線EBL1に接続された他のメモリユニット1cでは、第1ウェル配線WEG2に0［V］の消去禁止電圧が印加されることで、消去トランジスタ7a,7bにおいてフローティングゲートFGa,FGbとチャネル領域との電圧差が小さくなり得る。これにより他のメモリユニット1cの消去トランジスタ7a,7bでは、これらフローティングゲートFGa,FGb内から電荷が引き抜かれず、データを保持した状態を維持し得る。
また、‐9[V]の消去電圧が印加される第1ウェル配線WEG1に接続された他のメモリユニット1bでは、消去ビット線EBL2に0［V］の消去禁止ビット電圧が印加されることで、消去トランジスタ7a,7bにおいてフローティングゲートFGa,FGbとチャネル領域との電圧差が小さくなり得る。これにより他のメモリユニット1bの消去トランジスタ7a,7bでは、これらフローティングゲートFGa,FGb内から電荷が引き抜かれず、データを保持した状態を維持し得る。なお、他のメモリユニット1dでも同様にフローティングゲートFGa,FGbとチャネル領域との電圧差が小さくなり、これらフローティングゲートFGa,FGb内から電荷が引き抜かれず、データを保持した状態を維持し得る。
かくして、この不揮発性半導体記憶装置10では、メモリユニット1a,1b,1c,1dのうちメモリユニット1aのデータだけを消去することができる。また、以上のように、この不揮発性半導体記憶装置10では、メモリユニット1aのデータを消去する際でも、第1ディープウェルDW1と第1ウェルW1との間の電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（18［V］）よりも小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くできる。
なお、上述した実施の形態においては、一方向（例えば、行方向）とは異なる一の他方向（例えば、列方向）に並ぶ複数のメモリセルと、他の他方向に並ぶ複数のメモリセルとで消去ビット線EBL1を共有させ、当該消去ビット線EBL1を共有している複数のメモリセル2a,2bに対して、消去ビット線EBL1を介して共通の電圧を一律に印加させるようにした。
また、本発明では、消去ビット線EBL1と消去ビット線EBL2とを独立に制御し、消去ビット線単位で消去する事例について説明した。しかしながら、本発明はこれに限らず、例えば消去ビット線EBL1と消去ビット線EBL2とを統合し、一つの消去ビット線とし、当該消去ビット線によって共通の電圧を、列の異なるメモリユニット1a,1bに一律に印加し、これら異なる列のメモリユニット1a,1bを同時に消去する方法を用いても良い。
すなわち、この場合、一方向（例えば、行方向）とは異なる一の他方向（例えば、列方向）に並ぶメモリユニット1aと、他の他方向に並ぶメモリユニット1bとで消去ビット線を共有させ、当該消去ビット線を共有している複数のメモリユニットセル1a,1bに対して、消去ビット線を介して共通の電圧を一律に印加させることができ、列の異なるメモリユニット1a,1bに対して一括して同時に消去動作を行わせることができる。
（１‐４）データの読み出し動作
次に、不揮発性半導体記憶装置10において、メモリユニット1a,1b,1c,1dうち、メモリユニット1a,1bのデータを読み出す場合について以下説明する。なお、ここでは、メモリユニット1aにだけ着目して説明し、他のメモリユニット1bの説明は重複するため省略する。この場合、メモリユニット1aでは、リードゲート線RGP1,RGN1にオン電圧が印加され、スイッチトランジスタ5a,5bがいずれもオン動作される。このとき、例えばソース線SLには0［V］が印加され、第1ビット線BLP1および第2ビット線BLN1には読み出し電圧として電源電圧VDDが印加され得る。ここでは、メモリユニット1aにおいて一のメモリセル2aにだけデータが書き込まれ、他のメモリセル2bにはデータが書き込まれていないものとする。
ここで、フローティングゲートFGaに電荷が蓄積された一のメモリセル2aでは、ソース線SLを介して読み出しトランジスタ6aのソースに0［V］が印加されると、当該読み出しトランジスタ6aがオフ動作し、読み出しトランジスタ6aおよび第1ビット線BLP1間の電気的な接続が遮断され、第1ビット線BLP1での電圧が電源電圧VDDのままとなる。
一方、フローティングゲートFGbに電荷が蓄積されていない他のメモリセル2bでは、ソース線SLから読み出しトランジスタ6bのソースに0［V］が印加されると、当該読み出しトランジスタ6bがオン動作し、読み出しトランジスタ6bおよび第2ビット線BLN1間が電気的に接続され、第2ビット線BLN1の電圧が変化して電源電圧VDDよりも低くなる。
これにより、不揮発性半導体記憶装置10では、第1ビット線BLP1に比べて第2ビット線BLN1が低電位となり、これら第1ビット線BLP1および第2ビット線BLN1の電位差を、図示しないラッチ回路でラッチすることにより、電圧の高い第1ビット線BLP1が電源電圧VDDに固定されるとともに、電圧の低い第2ビット線BLN1が0Vに固定され、読み出し情報が確定し得る。
この実施の形態の場合、メモリユニット1aでは、一のメモリセル2aにて書き込み用として用いる第2ビット線BLN1が、他のメモリセル2bにて読み出し用のビット線を兼ね、同様に他のメモリセル2bにて書き込み用として用いる第1ビット線BLP1が、一のメモリセル2aにて読み出し用のビット線を兼ねように構成されている。これにより、メモリユニット1a,1b,1c,1dでは、各メモリセル2a,2b毎にそれぞれ書き込み用と読み出し用のビット線を個別に設ける場合に比して、ビット本数を減らすことができ、回路構成を簡素化し得る。
また、この場合、第1ビット線BLP1では、データ書き込み時、例えばHighレベルとなる0［V］の電圧が印加されると、これにより他のメモリセル2bのフローティングゲートFGb内に電荷が蓄積されていない状態となる。このとき、相補型の第2ビット線BLN1では、Lowレベルとなる-9［V］の電圧が印加されるため、トンネル効果によって一のメモリセル2aのフローティングゲートFGaに電荷が注入され、当該電荷が蓄積された状態となる。
このようなメモリユニット1aのデータを読み出すと、上述したように、第1ビット線BLP1では、電源電圧VDDのままとなり、データ書き込み時と同じHighレベルの電圧状態となり、一方、第2ビット線BLN1では、電源電圧VDD以下となり、データ書き込み時と同様にLowレベルの電圧状態となる。かくして、メモリユニット1aでは、データ書き込み時とデータ読み出し時で、第1ビット線BLP1および第2ビット線BLN1に表れる電圧高低が一致し得、データ書き込み時とデータ読み出し時とで電圧高低を反転させる反転回路が不要となる。
因みに、この実施の形態の場合、データ読み出しを行わないメモリユニット1c,1dでは、各スイッチトランジスタ5a,5bをオフ動作させることにより、フローティングゲートFGa,FGbのデータ読み出しを防止し得、かくして、所望のメモリユニット1a,1bのデータのみを読み出すことができる。
（１‐５）動作及び効果
以上の構成において、不揮発性半導体記憶装置10では、フローティングゲートFGa,FGbの電圧を調整する容量トランジスタ3a,3bと、容量トランジスタ3a,3bとの電圧差によりフローティングゲートFGa,FGbに電荷を注入する書き込みトランジスタ（電荷注入トランジスタ）4a,4bと、容量トランジスタ3a,3bとの電圧差によりフローティングゲートFGa,FGbから電荷を引き抜く消去トランジスタ（電荷引抜トランジスタ）7a,7bと、フローティングゲートFGa,FGb内の電荷の有無に応じた電圧を読み出すための読み出しトランジスタ6a,6bとを備え、容量トランジスタ3a,3b、書き込みトランジスタ4a,4b、消去トランジスタ7a,7b、および読み出しトランジスタ6a,6bでフローティングゲートFGa,FGbを共有するメモリセル2a,2bを設けるようにした。
また、メモリセル2a,2bでは、容量トランジスタ3a,3bが形成された第1導電型（Ｐ型）の第1ウェルW1と、書き込みトランジスタ4a,4bが形成された第1導電型の第2ウェルW2と、消去トランジスタ7a,7bが形成された第2導電型（Ｎ型）の第3ウェルW3とを設けるようにした。さらに、メモリセル2a,2bでは、第2導電型でなり、第1ウェルW1を囲んで当該第1ウェルW1の形成領域でトリプルウェル構造を形成する第1ディープウェルDW1と、同じく第2導電型でなり、第3ウェルW3と接するとともに、第2ウェルW2を囲んで当該第2ウェルW2の形成領域でトリプルウェル構造を形成する第2ディープウェルDW2とが電気的に分離されており、第1ディープウェルDW1に印加される電圧とは異なる電圧を、第2ディープウェルDW2に印加可能に形成するようにした。
このように不揮発性半導体記憶装置10では、第1ディープウェルDW1および第2ディープウェルDW2が互いに拘束されることなく、第1ディープウェルDW1および第2ディープウェルDW2に対し、第1ウェルW1の容量トランジスタ3a,3bや、第2ウェルW2の書き込みトランジスタ4a,4bの動作に必要な電圧を、第1ディープウェルDW1および第2ディープウェルDW2にそれぞれ個別に印加し得る。
従って、不揮発性半導体記憶装置10では、例えばメモリセル2aにおいてデータの書き込み動作を行う際、容量トランジスタ3aにてフローティングゲートFGaの電圧を上昇させるのに必要な第1ディープウェルDW1の電圧値に拘束されることなく、第2ディープウェルDW2に印加する電圧値を別途選定できることから、第2ディープウェルDW2への電圧値を調整することで、第2ディープウェルDW2と第2ウェルW2との間の電圧差を、トンネル効果が発生する電圧差よりも小さくでき、その分、第2ディープウェルDW2および第2ウェルW2間で必要となる接合耐圧を低くできる。
また、不揮発性半導体記憶装置10では、例えばメモリセル2a,2bにおいてデータの消去動作を行う際も、消去トランジスタ7a,7bにてフローティングゲートFGa,FGbから電荷を引き抜くのに必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1と第1ウェルW1との間の電圧差を、トンネル効果が発生する電圧差よりも小さくでき、その分、第1ディープウェルDW1および第1ウェルW1間で必要となる接合耐圧を低くできる。
かくして、不揮発性半導体記憶装置10では、メモリユニット1aにおいて、第1ディープウェルDW1と第1ウェルW1との間の接合電圧や、第2ディープウェルDW2と第2ウェルW2との間の接合電圧を低く抑えることができるので、回路構造が微細化されている接合耐圧の低い回路素子にも混載させることができる。
また、この実施の形態の場合、一のメモリセル2aでは、第1ビット線BLP1を、スイッチトランジスタ5aを介して読み出しトランジスタ6aに接続させ、第2ビット線BLN1を書き込みトランジスタ4aに直接接続させた。一方、一のメモリセル2aと対をなす他のメモリセル2bでは、第2ビット線BLN1を、スイッチトランジスタ5bを介して読み出しトランジスタ6bに接続させ、第1ビット線BLP1を書き込みトランジスタ4bに直接接続させた。
このように、メモリユニット1aでは、ビット線本数が第1ビット線BLP1および第2ビット線BLN1の2本であるにもかかわらず、一のメモリセル2aにて書き込み用となる第2ビット線BLN1が、他のメモリセル2bにて読み出し用のビット線を兼ねるように構成されているため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となることから装置全体として小型化を図ることができる。
また、不揮発性半導体記憶装置10では、読み出しトランジスタ6a,6bと、第1ビット線BLP1および第2ビット線BLN1とがスイッチトランジスタ5a,5bにより電気的な接続が遮断されることから、当該読み出しトランジスタ6a,6bが、データの書き込みや消去の際に電荷の移動経路とならず、読み出しトランジスタ6a,6bのゲート絶縁膜への印加電界やホットキャリアのストレスによるダメージを防止でき、かくしてデータの書き込みや消去によって読み出し電流が劣化することもなく、電流劣化によって生じる誤動作を防止できる。
（１‐６）他の実施の形態
なお、上述した第1の実施の形態においては、図１に示すように、一のメモリセル2aにて書き込み用に用いる第2ビット線BLN1を、他のメモリセル2bにて読み出し用のビット線として用い、他のメモリセル2bにて書き込み用として用いる第1ビット線BLP1を、一のメモリセル2aにて読み出し用のビット線として用いるようにした場合について述べた。
しかしながら、本発明はこれに限らず、例えば、図１との対応部分に同一符号を付して示す図４のように、一方の第1ビット線BLP1を一のメモリセル2aの書き込み用と読み出し用のビット線として用い、他方の第2ビット線BLN1を他のメモリセル2bの書き込み用と読み出し用のビット線として用いるメモリユニット13aであってもよい。
この場合、図４に示すように、不揮発性半導体記憶装置に設けられるメモリユニット13aは、一のメモリセル14aと他のメモリセル14bとで対をなし、例えばこれらメモリセル14a,14bで1ビットを構成し得るようになされている。メモリユニット13aは、上述したメモリユニット1aと同様に、第1ディープウェルDW1に囲まれた第1ウェルW1に容量トランジスタ3a,3bが形成され、第1ディープウェルDW1と電気的に分離した第2ディープウェルDW2に第2ウェルW2および第3ウェルW3が形成されている。第2ウェルW2には、書き込みトランジスタ15a,15bと、読み出しトランジスタ6a,6bと、スイッチトランジスタ5a,5bとが形成されている。
第1ビット線BLP1には、一のメモリセル14aにおける一の書き込みトランジスタ15aの一端が接続されているとともに、同じく一のメモリセル14aにおける一のスイッチトランジスタ5aの一端が接続されている。これにより一の書き込みトランジスタ15aおよび一のスイッチトランジスタ5aには、第1ビット線BLP1から所定電圧が印加され得る。また、第2ビット線BLN1には、他のメモリセル14bにおける他の書き込みトランジスタ15bの一端が接続されているとともに、同じく他のメモリセル14bにおける他のスイッチトランジスタ5bの一端が接続されている。これにより他の書き込みトランジスタ15bおよび他のスイッチトランジスタ5bには、第2ビット線BLN1から所定電圧が印加され得る。
このような構成を有するメモリユニット13aでも、例えばメモリセル14aにおいてデータの書き込み動作を行う際、容量トランジスタ3aにてフローティングゲートFGaの電圧を上昇させるのに必要な第1ディープウェルDW1の電圧値に拘束されることなく、第2ディープウェルDW2に印加する電圧値を別途選定できることから、第2ディープウェルDW2への電圧値を調整することで、第2ディープウェルDW2および第2ウェルW2間の電圧差を、トンネル効果が発生する電圧差よりも小さくし得る。
また、このメモリユニット13aでも、例えばメモリセル14a,14bにおいてデータの消去動作を行う際も、消去トランジスタ7a,7bにてフローティングゲートFGa,FGbから電荷を引き抜くのに必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1および第1ウェルW1間の電圧差を、トンネル効果が発生する電圧差よりも小さくし得る。
かくして、このようなメモリユニット13aを備えた不揮発性半導体記憶装置では、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
また、上述した実施の形態においては、メモリセル2a,2b（14a,14b）を対としたメモリユニット1a,1b,1c,1d(13a)を備える不揮発性半導体記憶装置について適用した場合について述べたが、本発明はこれに限らず、各メモリセル2a,2b（14a,14b）毎に1ビットを記憶するメモリユニット（すなわち、一のメモリセル2a(14a)および他のメモリセル2b(14b)でそれぞれ1ビットを記憶し、合わせて2ビットを記憶するメモリユニット）としてもよい。
（２）第2の実施の形態による不揮発性半導体記憶装置
（２‐１）メモリユニットの回路構成
図１との対応部分に同一符号を付して示す図５において、21aは本発明の不揮発性半導体記憶装置に設けられる第2の実施の形態によるメモリユニットを示す。ここで、この第2の実施の形態では、消去トランジスタ24a,24bが第2ウェルW2に形成され、書き込みトランジスタ27a,27bが第3ウェルW3に形成されている点で、上述した第1の実施の形態とは相違しており、これら消去トランジスタ24a,24bおよび書き込みトランジスタ27a,27bの形成領域が、第1の実施の形態とは逆になっている点に特徴を有する。
なお、不揮発性半導体記憶装置は、図６にて後述するように複数のメモリユニットが行列状に配置されるが、先ず初めに1つのメモリユニット21aに着目して以下この構成について説明する。図５に示すように、メモリユニット21aは、一のメモリセル22aおよび他のメモリセル22bを備えており、第1ビット線BLP1および第2ビット線BLN1が一のメモリセル22aに接続されているとともに、これら第1ビット線BLP1および第2ビット線BLN2が他のメモリセル22bにも接続されている。
一のメモリセル22aおよび他のメモリセル22bには、第1ディープウェル配線WEDNW、第1ウェル配線WEG1、第2ディープウェル配線WNW、ソース線SL、リードゲート線RGP1,RGN1、第2ウェル配線EPW、および消去ビット線EBL1が設けられており、これら第1ディープウェル配線WEDNW、第1ウェル配線WEG1、第2ディープウェル配線WNW、ソース線SL、リードゲート線RGP1,RGN1、第2ウェル配線EPW、および消去ビット線EBL1から必要に応じて所定電圧が印加され得るようになされている。
この実施の形態の場合、一のメモリセル22aおよび他のメモリセル22bは同一構成を有しており、例えばこれら2セルで1ビットを記憶する相補型セルを構成している。なお、この実施の形態においては、一のメモリセル22aと他のメモリセル22bの2セルで1ビットを記憶する相補型セルを構成する場合について述べるが、本発明はこれに限らず、各メモリセル22a,22b毎に1ビットを記憶するメモリユニット（すなわち、一のメモリセル22aおよび他のメモリセル22bでそれぞれ1ビットを記憶し、合わせて2ビットを記憶するメモリユニット）としてもよい。
ここでメモリユニット21aを構成する一のメモリセル22aには、第1ビット線BLP1および第2ビット線BLN1の2本が接続されており、ビット線本数がセル当たり2本存在することになる。しかしながら、このメモリユニット21aでも、上述した第1の実施の形態と同様に、例えば一のメモリセル22aにて書き込み用となる第2ビット線BLN1が、他のメモリセル22bにて読み出し用のビット線を兼ねるため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となる。
ここで、一のメモリセル22aの構成に着目すると、このメモリセル22aは、書き込みトランジスタ27aと、読み出しトランジスタ6aと、消去トランジスタ24aと、容量トランジスタ3aと、スイッチトランジスタ5aとを備えており、書き込みトランジスタ27a、読み出しトランジスタ6a、消去トランジスタ24a、および容量トランジスタ3aで1つのフローティングゲートFGaを共有している。なお、フローティングゲートFGaは、上述した第1の実施の形態と同様に、消去トランジスタ24aのゲート絶縁膜と、読み出しトランジスタ6aのゲート絶縁膜と、書き込みトランジスタ27aのゲート絶縁膜と、容量トランジスタ3aのゲート絶縁膜とに接続されている。
この場合、電荷注入トランジスタとしての消去トランジスタ24aは、例えばＰ型（第1導電型）の第2ウェルW2に形成されたＮ型ＭＯＳであり、一端の拡散層が消去ビット線EBL1に接続され、他端の拡散層が第2ウェルW2と短絡（ショート）している。これに加えて、電荷引抜トランジスタとしての書き込みトランジスタ27aは、例えばＮ型（第2導電型）の第3ウェルW3に形成されたＰ型ＭＯＳである。この場合、一のメモリセル22aに配置された書き込みトランジスタ27aにはその一端の拡散層に第2ビット線BLN1が接続され、他のメモリセル22bに配置された書き込みトランジスタ27bにはその一端の拡散層に第1ビット線BLP1が接続されている。
ここで、メモリユニット21aでも、他のメモリセル22bの書き込みトランジスタ27bに直接接続されている第1ビット線BLP1が、一のメモリセル22aの読み出しトランジスタ6aにスイッチトランジスタ5aを介して接続されているとともに、一のメモリセル22aの書き込みトランジスタ27aに直接接続されている第2ビット線BLN1が、他のメモリセル22bの読み出しトランジスタ6bにスイッチトランジスタ5bを介して接続されている。
かかる構成に加えて第2の実施の形態によるメモリユニット21aでも、上述した第1の実施の形態と同様に、Ｐ型（第1導電型）の半導体基板（図示せず）上に、Ｎ型（第2導電型）の第1ディープウェルDW1および第2ディープウェルDW2が形成されている。この場合も、第1ディープウェルDW1は、Ｐ型（第1導電型）の第1ウェルW1を囲むように形成されており、第1ウェルW1を半導体基板から電気的に分離し、当該第1ウェルW1の形成領域にてトリプルウェル構造を形成し得るようになされている。ここで、第1ウェルW1には、容量トランジスタ3a,3bのチャネル領域が形成されており、容量トランジスタ3a,3bに印加する所定電圧が第1ウェル配線WEG1を介して印加され得る。
一方、第2ディープウェルDW2も、上述した第1の実施の形態と同様に、Ｐ型の第2ウェルW2を囲むように形成されており、第2ウェルW2を半導体基板から電気的に分離し、当該第2ウェルW2の形成領域にてトリプルウェル構造を形成し得るようになされている。また、この第2ディープウェルDW2には、Ｎ型（第2導電型）の第3ウェルW3が第2ウェルW2と隣接するように形成されている。なお、この場合、第2ウェルW2には、消去トランジスタ24a,24bと、読み出しトランジスタ6a,6bと、スイッチトランジスタ5a,5bの各チャネル領域が形成されており、第2ウェル配線EPWを介して所定電圧が印加され得る。また、第3ウェルW3は、書き込みトランジスタ27a,27bのチャネル領域が形成された構成を有し、極性が同じであるＮ型（第2導電型）の第2ディープウェルDW2と同電位となり得る。
これに加えて、第2の実施の形態によるメモリユニット21aでも、第1ディープウェルDW1および第2ディープウェルDW2が電気的に分離されており、第2ディープウェルDW2に印加される電圧とは異なる電圧を第1ディープウェルDW1に別途印加し得るように形成されている。これにより、第2ディープウェルDW2では、第1ディープウェルDW1に印加される電圧に拘束されることなく、第3ウェルW3の書き込みトランジスタ27a,27bの動作に必要な電圧を、第2ディープウェル配線WNWを介して別途印加し得るようになされている。これにより、第2ディープウェルDW2でも、書き込みトランジスタ27a,27bによる書き込み動作や、消去トランジスタ24a,24bによる消去動作を行う際に必要となる電圧のうち、極性が異なる第2ウェルW2との間で電圧差を小さくなるような電圧を印加し得る。
また、第1ディープウェルDW1でも、第2ディープウェルDW2に印加される電圧に拘束されることなく、第1ウェルW1の容量トランジスタ3a,3bの動作に必要な電圧を、第1ディープウェル配線WEDNWを介して別途印加し得るようになされている。これにより、第1ディープウェルDW1では、容量トランジスタ3a,3bにおいて書き込み動作や消去動作を行う際に必要となる電圧のうち、容量トランジスタ3a,3bが形成された第1ウェルW1との間で電圧差が小さくなるような電圧を印加し得る。
かくして、このようなメモリユニット21aを備えた不揮発性半導体記憶装置では、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
（２‐２）データの書き込み動作
ここで、図６は、図５に示したメモリユニット21aと同じ回路構成を有した複数のメモリユニット21b,21c,21dを行列状（この場合、行方向2つ、列方向2つの行列状）に配置させた不揮発性半導体記憶装置29を示す。図６では、これら複数のメモリユニット21a,21b,21c,21dのうち、1行1列目のメモリユニット21aにおける一のメモリセル22a（すなわち、エリアER3）にのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、データの書き込みが行われる一のメモリセル22aを有するメモリユニット21aを選択メモリユニット11aと呼び、一のメモリセル22aおよび他のメモリセル22bのいずれにもデータの書き込みを行わないメモリユニット21b,21c,21dを非選択メモリユニット11bと呼ぶ。
因みに、不揮発性半導体記憶装置29でも、上述した第1の実施の形態と同様に、一方向（例えば、行方向）に配置された複数のメモリユニット21a,21b（21c,21d）に沿って第1ディープウェルDW1および第2ディープウェルDW2が形成されており、これら複数のメモリユニット21a,21b（21c,21d）で第1ディープウェルDW1および第2ディープウェルDW2を共有している。また、この第1ディープウェルDW1では、一方向に配置された複数のメモリユニット21a,21b（21c,21d）に沿って、第1ウェルW1が形成されており、これら複数のメモリユニット21a,21b（21c,21d）で第1ウェルW1を共有している。第2ディープウェルDW2では、一方向に配置された複数のメモリユニット21a,21b（21c,21d）に沿って、第2ウェルW2および第3ウェルW3が形成されており、これら複数のメモリユニット21a,21b（21c,21d）で第2ウェルW2および第3ウェルW3を共有している。
因みに、第2の実施の形態の場合でも、複数の第1ディープウェルDW1には、同じ第1ディープウェル配線WEDNWが接続されており、当該第1ディープウェル配線WEDNWにより同じ電圧が一律に印加され得る。また、複数の第2ディープウェルDW2にも、同じ第2ディープウェル配線WNWが接続されており、当該第2ディープウェル配線WNWにより同じ電圧が一律に印加され得る。さらに、複数の第2ウェルW2にも、同じ第2ウェル配線EPWが接続されており、当該第2ウェル配線EPWにより同じ電圧が一律に印加され得る。
かかる構成のもと、不揮発性半導体記憶装置29では、選択メモリユニット11aに接続された第1ウェル配線WEG1に-9[V]の書き込み電圧が印加される。これにより、この第1ウェル配線WEG1に接続された容量トランジスタ3a,3bでは、ゲート絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧が‐9[V]に下降し得る。
このとき、選択メモリユニット11aが配置された1列目において、データの書き込みを行う一のメモリセル22a（選択セル12a）では、第2ビット線BLN1を介して一の書き込みトランジスタ27aに9[V]の書き込みビット電圧が印加されるとともに、第2ディープウェル配線WNWを介して第2ディープウェルDW2から極性が同じ第3ウェルW3に、書き込みビット電圧と同じ9[V]の電圧が印加され得る。これにより選択セル12aの書き込みトランジスタ27aでは、チャネル電位が書き込みビット電圧と同じ9[V]となる。
その結果、選択セル12aでは、容量トランジスタ3aによって電圧が-9[V]になっているフローティングゲートFGaと、書き込みトランジスタ27aのチャネル領域との電圧差が18［V］となり、フローティングゲートFGaと、書き込みトランジスタ27aのチャネル領域との間に大きな電圧差が生じる。これにより選択セル12aでは、フローティングゲートFGaと書き込みトランジスタ27aとの電圧差（18[V]）により生じるトンネル効果によって、書き込みトランジスタ27aのフローティングゲートFGaから、チャネル領域（第3ウェルW3）に電荷が放出され得る。かくして、選択セル12aでは、フローティングゲートFGa中に電荷が蓄積せず、データが書き込まれた状態となり得る。
この際、不揮発性半導体記憶装置29では、第2ビット線BLN1から選択セル12aの書き込みトランジスタ27aに印加される9［V］の書き込みビット電圧と同じ9［V］の電圧が、第2ディープウェル配線WNWを介して第3ウェルW3にも印加されていることから、書き込みトランジスタ27aの形成領域でフローティングゲートFGaとチャネル領域との間でトンネル効果が発生する18［V］の電圧差を発生させつつも、第2ウェルW2と第2ディープウェルDW2との電圧差を、トンネル効果が発生する電圧差よりも小さい9［V］に選定し得る。
この際、不揮発性半導体記憶装置29では、第2ディープウェルDW2に印加される9[V]の電圧とは異なる電圧を第1ディープウェルDW1に印加し得ることから、第1ウェルW1に印加されている-9［V］の電圧と電圧差が小さい0［V］の電圧を、第1ディープウェル配線WEDNWを介して第1ディープウェルDW1に印加し得るようになされている。
これにより、選択メモリユニット11aでは、容量トランジスタ3aにおいてゲート絶縁膜とフローティングゲートFGaとの容量結合により、フローティングゲートFGaの電圧を‐9[V]とさせつつ、容量トランジスタ3aが形成されている第1ウェルW1と、第1ディープウェルDW1との電圧差を、トンネル効果が発生する電圧差よりも小さい9［V］に抑えることができる。
因みに、選択セル12aに配置された一のリードゲート線RGP1および他のリードゲート線RGN1にはそれぞれ0［V］のオフ電圧が印加され、これにより、選択セル12aのスイッチトランジスタ5a,5bはオフ動作し、第1ビット線BLP1および第2ビット線BLN1の電圧が遮断され得る。
ところで、上述した第1の実施の形態では、この第2の実施の形態とは異なり、図２に示したように、第2ビット線BLN1に‐9［V］の書き込みビット電圧が印加されている。このため、図２に示した第1の実施の形態では、スイッチゲート線RGN1を介してスイッチトランジスタ5bのゲートに‐9［V］の負電圧がオフ電圧として印加されて当該スイッチトランジスタ5bをオフ動作させることにより、第2ビット線BLN1の書き込みビット電圧を遮断している。これにより、このような第1の実施の形態の場合、スイッチトランジスタ5a,5bを高電圧(負電圧である-9[V])で動作させることになり、スイッチトランジスタ5a,5bを制御する制御回路が大きくなってしまう。
これに対して、この第2の実施の形態では、データの書き込み動作時、選択セル12aに接続される第2ビット線BLN1に正電圧の9[V]が印加されることから、スイッチゲート線RGN1に0［V］を印加すれば、当該スイッチゲート線RGN1に接続されたスイッチトランジスタ5bをオフ動作させることができる。このため、この第2の実施の形態の場合、第1の実施の形態よりもスイッチトランジスタ5a,5bを低電圧(0[V])で動作させることができ、その分、スイッチトランジスタ5a,5bを制御する制御回路を小さくし得る。
さらに、第1ビット線BLP1および第2ビット線BLN1に0［V］以上の正電圧を印加するため、読み出し回路に負電圧が加わらず、負電圧を遮断する回路を設ける必要がなくなり、その分、第1の実施の形態よりも制御回路を小さくし得る。
なお、第1の実施の形態および第2の実施の形態に共通する点として、読み出しトランジスタ6a,6bとスイッチトランジスタ5a,5bが半導体基板と分離された第2ウエルW2内にあるため、半導体基板の電位が接地電位ではない製品にも適用できる。
次に、書き込みトランジスタ27bにおいてフローティングゲートFGb内の電荷がチャネル領域に放出されない他のメモリセル22b（非選択セル12b）について説明する。この場合、非選択となっている第1ビット線BLP1には0［V］の書き込み禁止ビット電圧が印加され得る。これにより、選択メモリユニット11aでは、非選択セル12bの書き込みトランジスタ27bの一端に、第1ビット線BLP1から0［V］の書き込み禁止ビット電圧が印加され得る。
その結果、選択メモリユニット11aの非選択セル12bでは、書き込みトランジスタ27bのチャネル電位が第1ビット線BLP1の書き込み禁止ビット電圧と同じ0[V]になることから、容量トランジスタ3bにより-9[V]にされたフローティングゲートFGbとの電位差が9[V]と小さくなり、その結果、トンネル効果が発生することなく、フローティングゲートFGb内の電荷がチャネル領域に放出され得ない。かくして、非選択セル12bでは、フローティングゲートFGb中に電荷が蓄積した状態のままとなり、データが書き込まれていない状態を維持し得る。
なお、このとき消去ビット線EBL1およびソース線SLにも0［V］の電圧が印加されており、選択メモリユニット11aの一のメモリセル22aおよび他のメモリセル22bでは、消去ビット線EBL1に接続された消去トランジスタ24a,24bのゲート絶縁膜と、ソース線SLに接続された読み出しトランジスタ6a,6bのゲート絶縁膜とにおいてフローティングゲートFGa,FGbとの電圧差が小さくなり、その領域でトンネル効果が発生することなく、フローティングゲートFGa,FGb内の電荷を放出し得ない。
なお、非選択メモリユニット11bとなるメモリユニット21bでは、選択メモリユニット11aと共有している第1ウェル配線WEG1に-9［V］の書き込み電圧が印加されるものの、非選択の第1ビット線BLP2および第2ビット線BLN2にそれぞれ0［V］の書き込み禁止ビット電圧が印加されていることから、フローティングゲートFGa,FGbと書き込みトランジスタ27a,27bとの間の電圧差が小さくなり、その領域でトンネル効果が発生することなく、フローティングゲートFGa,FGb内の電荷が放出され得ない。
この際、選択メモリユニット11aと第1ウェルW1および第1ディープウェルDW1を共有するメモリユニット21bでも、上述したように選択メモリユニット11aと同様、第1ウェルW1に‐9[V]が印加され、第1ディープウェルDW1に0［V］が印加されることから、これら第1ウェルW1と第1ディープウェルDW1との電圧差を、トンネル効果が発生する電圧差よりも小さく抑えることができる。
また、メモリユニット21bでは、選択メモリユニット11aと第2ウェルW2および第2ディープウェルDW2も共有していることから、上述したように選択メモリユニット11aと同様、第2ウェルW2に0[V]が印加されているものの、第2ディープウェルDW2に9［V］が印加されることから、これら第2ウェルW2および第2ディープウェルDW2間の電圧差を9[V]と小さくできる。
一方、選択メモリユニット11aと第1ビット線BLP1および第2ビット線BLN1を共有している非選択メモリユニット11bとなるメモリユニット21cでは、第2ビット線BLN1に書き込みビット電圧（9[V]）が印加されるものの、第1ウェル配線WEG2に0［V］の書き込み禁止電圧が印加されていることから、容量トランジスタ3aにてフローティングゲートFGaの電圧が下降せず、当該フローティングゲートFGaと書き込みトランジスタ27aとの間でトンネル効果が発生することなく、フローティングゲートFGa内の電荷が放出され得ない。
因みに、0［V］の書き込み禁止ビット電圧が印加される非選択の第1ビット線BLP1に接続されているメモリユニット21cや、同じく、0［V］の書き込み禁止ビット電圧が印加される非選択の第1ビット線BLP2および第2ビット線BLN2に接続されたメモリユニット21dでも、フローティングゲートFGa,FGbとチャネル領域との電圧差が小さくなり、トンネル効果が発生することなく、フローティングゲートFGa,FGb内の電荷が放出され得ない。
かくして、この不揮発性半導体記憶装置29では、メモリユニット21a,21b,21c,21dのうちメモリユニット21aのメモリセル22aにだけデータを書き込むことができる。また、以上のように、この不揮発性半導体記憶装置29では、メモリユニット21aにデータを書き込む際でも、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（18［V］）よりも小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を小さくできる。
（２‐３）データの消去動作
図６との対応部分に同一符号を付して示す図７は、行例状に配置されたメモリユニット21a,21b,21c,21dのうち、一列一行目にあるメモリユニット21aのメモリセル22a,22b（すなわち、エリアER4）のデータを消去し、残りの他のメモリユニット21b,21c,21dのデータを消去しないときの各部位の電圧値を示している。
この場合、不揮発性半導体記憶装置29では、メモリユニット21aの容量トランジスタ3a,3bに第1ウェル配線WEG1を介して9[V]の消去電圧が印加され得る。これにより、この第1ウェル配線WEG1に接続された第1ウェルW1の容量トランジスタ3a,3bでは、ゲート絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧が上昇してゆき、9［V］になり得る。
このとき、データを消去するメモリユニット21aでは、消去ビット線（電荷注入ビット線）EBL1を介して消去トランジスタ24a,24bに-9[V]の消去ビット電圧が印加されるとともに、第2ウェル配線EPWを介して第2ウェルW2にも、消去ビット電圧と同じ-9[V]の電圧が印加され得る。これによりメモリユニット21aの消去トランジスタ24a,24bでは、チャネル電位が消去ビット電圧と同じ-9[V]となる。
その結果、メモリユニット21aでは、容量トランジスタ3a,3bによって電圧が9[V]になっているフローティングゲートFGa,FGbと、消去トランジスタ24a,24bのチャネル領域との電圧差が18［V］となり、フローティングゲートFGa,FGbと、消去トランジスタ24a,24bのチャネル領域との間に大きな電圧差が生じる。これによりメモリユニット21aでは、フローティングゲートFGa,FGbと消去トランジスタ24a,24bとの電圧差（18[V]）により生じるトンネル効果によって、フローティングゲートFGa,FGb内に電荷を注入する。かくして、メモリユニット21aでは、フローティングゲートFGa,FGb内に電荷が蓄積された状態となり、データが消去された状態となり得る。
因みに、この際、ソース線SLには0［V］が印加され、リードゲート線RGP1,RGN1,RGP2,RGN2にはそれぞれ0［V］が印加され得る。メモリユニット21a,21b,21c,21dの全てのスイッチトランジスタ5a,5bは、オフ動作し、メモリユニット21a,21b,21c,21dにおいて、第1ビット線BLP1,BLP2および読み出しトランジスタ6a間と、第2ビット線BLN1,BLN2および読み出しトランジスタ6b間の電気的な接続が遮断されている。
ここで、本発明では、第1ディープウェルDW1と第2ディープウェルDW2とが電気的に分離しており、第1ディープウェルDW1に印加される電圧とは異なる電圧を、第2ディープウェルDW2に対し印加可能に形成されている。このため、第2ディープウェルDW2には、第1ディープウェルDW1に印加される9[V]の電圧とは異なる0［V］の電圧が印加され得る。
これにより、第2ウェルW2に形成された消去トランジスタ24a,24bの形成領域では、第2ウェル配線EPWを介して消去電圧である-9［V］が印加され、フローティングゲートFGa,FGbとの電圧差を、トンネル効果が発生する電圧差（18[V]）とする一方で、第2ウェルW2と第2ディープウェルDW2との間の電圧差を、トンネル効果が発生する電圧差よりも小さい9［V］に抑えることができる。かくして、メモリユニット21aでは、第2ディープウェルDW2と第2ウェルW2との間の電圧差を、トンネル効果が発生する電圧差よりも小さくできる分、第2ディープウェルDW2および第2ウェルW2間で必要となる接合耐圧を低くできる。
因みに、-9[V]の消去ビット電圧が印加される消去ビット線EBL1に接続された他のメモリユニット21cでは、第1ウェル配線WEG2に0［V］の消去禁止電圧が印加されることで、消去トランジスタ24a,24bにおいてフローティングゲートFGa,FGbとチャネル領域との電圧差を、トンネル効果が発生しない電圧差以下に選定している。これによりメモリユニット21cの消去トランジスタ24a,24bでは、チャネル領域からフローティングゲートFGa,FGb内に向けて電荷が注入されず、データを保持した状態を維持し得る。
また、9[V]の消去電圧が印加される第1ウェル配線WEG1に接続された他のメモリユニット21bでは、消去ビット線EBL2に0［V］の消去禁止ビット電圧が印加されることで、消去トランジスタ24a,24bにおいてフローティングゲートFGa,FGbとチャネル領域との電圧差を、トンネル効果が発生しない電圧差以下に選定している。これによりメモリユニット21bの消去トランジスタ24a,24bでは、チャネル領域からフローティングゲートFGa,FGb内に向けて電荷が注入されず、データを保持した状態を維持し得る。なお、他のメモリユニット21dでも同様にフローティングゲートFGa,FGbとチャネル領域との電圧差が小さくなり、これらフローティングゲートFGa,FGb内に電荷が注入されず、データを保持した状態を維持し得る。
かくして、この不揮発性半導体記憶装置29では、メモリユニット21a,21b,21c,21dのうちメモリユニット21aのデータだけを消去することができる。また、以上のように、この不揮発性半導体記憶装置29では、メモリユニット21aのデータを消去する際でも、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（18［V］）よりも小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くできる。
なお、上述した実施の形態においては、一方向（例えば、行方向）とは異なる一の他方向（例えば、列方向）に並ぶ複数のメモリセルと、他の他方向に並ぶ複数のメモリセルとで消去ビット線EBL1を共有させ、当該消去ビット線EBL1を共有している複数のメモリセル22a,22bに対して、消去ビット線EBL1を介して共通の電圧を一律に印加させるようにした。
また、本発明では、消去ビット線EBL1と消去ビット線EBL2とを独立に制御し、消去ビット線単位で消去する事例について説明した。しかしながら、本発明はこれに限らず、例えば消去ビット線EBL1と消去ビット線EBL2とを統合し、一つの消去ビット線とし、当該消去ビット線によって共通の電圧を、列の異なるメモリユニット21a,21bに一律に印加し、これら列の異なるメモリユニット21a,21bを同時に消去する方法を用いても良い。 すなわち、この場合、一方向（例えば、行方向）とは異なる一の他方向（例えば、列方向）に並ぶメモリユニット21aと、他の他方向に並ぶメモリユニット21bとで消去ビット線を共有させ、当該消去ビット線を共有している複数のメモリユニット21a,21bに対して、消去ビット線を介して共通の電圧を一律に印加させることができ、列の異なるメモリユニット21a,21bに対して一括して同時に消去動作を行わせることができる。
（２‐４）データの読み出し動作
図６との対応部分に同一符号を付して示す図８は、メモリユニット21a,21b,21c,21dのうち、メモリユニット21a,21bのデータを読み出す際の各部位の電圧値を示している。なお、ここでは、メモリユニット21aにだけ着目して説明し、他のメモリユニット21bの説明は重複するため省略する。
また、この場合、メモリユニット21aにおいて、一のメモリセル22aでは、フローティングゲートFGa内に電荷が蓄積されておらずデータが書き込まれた状態となっており、他のメモリセル22bでは、フローティングゲートFGb内に電荷が蓄積されておりデータが書き込まれていない状態となっているものとする。
この場合、不揮発性半導体記憶装置29は、リードゲート線RGP1,RGN1にオン電圧として電源電圧VDDが印加され、データを読み出すメモリユニット21a,21bのスイッチトランジスタ5a,5bをいずれもオン動作させる。このとき、ソース線SLには0［V］が印加され、第1ビット線BLP1,BLP2および第2ビット線BLN1,BLN2には読み出し電圧として電源電圧VDDが印加され得る。
ここで、フローティングゲートFGa内に電荷が蓄積されていない一のメモリセル22aでは、ソース線SLを介して読み出しトランジスタ6aのソースに0［V］が印加されると、当該読み出しトランジスタ6aがオン動作し、読み出しトランジスタ6aおよび第1ビット線BLP1間が電気的に接続され得る。これにより、メモリセル22aでは、第1ビット線BLP1の電圧が変化し、電源電圧VDDよりも低くなる。
一方、フローティングゲートFGb内に電荷が蓄積されている他のメモリセル22bでは、ソース線SLを介して読み出しトランジスタ6bのソースに0［V］が印加されるとオフ動作し、読み出しトランジスタ6bおよび第2ビット線BLN1間の電気的な接続が遮断され、第2ビット線BLN1の電圧が電源電圧VDDのままとなる。
これにより、不揮発性半導体記憶装置29では、第2ビット線BLN1よりも第1ビット線BLP1が低電位となり、これら第1ビット線BLP1および第2ビット線BLN1の電位差を、図示しないラッチ回路でラッチすることにより、一方の第1ビット線BLP1が0［V］に固定されるとともに、他方の第2ビット線BLN1が電源電圧VDDに固定され、読み出し情報が確定し得る。
なお、この実施の形態の場合、不揮発性半導体記憶装置29では、消去ビット線EBL1に0［V］が印加され、データ読み出し時に消去トランジスタ24a,24bにおいてフローティングゲートFGa,FGbの電荷移動を防止し得るようになされている。
また、この実施の形態の場合においては、第1ウェル配線WEG1に例えば電源電圧VDDが印加されており、当該第1ウェル配線WEG1に接続された容量トランジスタ3aと、フローティングゲートFGaとの容量結合により当該フローティングゲートFGaの電位を上昇させており、その結果、読み出しトランジスタ6aから出力されるオン電流を増加させ、データをラッチするまでの時間短縮を図ることができる。
因みに、この実施の形態の場合においては、第1ウェル配線WEG1に例えば電源電圧VDDを印加するようにした場合について述べたが、本発明はこれに限らず、読み出しトランジスタ6aから出力されるオン電流が確保できれば、第1ウェル配線WEG1に0［V］を印加するようにしてもよい。なお、データの読み出しを行わないメモリユニット21c,21dでは、リードゲート線RGP2,RGN2に0［V］のオフ電圧が印加され、スイッチトランジスタ5a,5bがオフ動作されることで、フローティングゲートFGa,FGbのデータの読み出しが行われず、かくしてメモリユニット21a,21bのデータのみを読み出すことができる。
（２‐５）動作及び効果
以上の構成において、不揮発性半導体記憶装置29では、フローティングゲートFGa,FGbの電圧を調整する容量トランジスタ3a,3bと、容量トランジスタ3a,3bとの電圧差によりフローティングゲートFGa,FGb内の電荷を引き抜く書き込みトランジスタ（電荷引抜トランジスタ）27a,27bと、容量トランジスタ3a,3bとの電圧差によりフローティングゲートFGa,FGb内に電荷を注入する消去トランジスタ（電荷注入トランジスタ）24a,24bと、フローティングゲートFGa,FGb内の電荷の有無に応じた電圧を読み出すための読み出しトランジスタ6a,6bとを備え、容量トランジスタ3a,3b、書き込みトランジスタ27a,27b、消去トランジスタ24a,24b、および読み出しトランジスタ6a,6bでフローティングゲートFGa,FGbを共有するメモリセル22a,22bを設けるようにした。
また、メモリセル22a,22bでは、容量トランジスタ3a,3bが形成された第1導電型（Ｐ型）の第1ウェルW1と、消去トランジスタ24a,24bが形成された第1導電型の第2ウェルW2と、書き込みトランジスタ27a,27bが形成された第2導電型（Ｎ型）の第3ウェルW3とを設けるようにした。さらに、メモリセル22a,22bでは、第2導電型でなり、第1ウェルW1を囲んで当該第1ウェルW1の形成領域でトリプルウェル構造を形成する第1ディープウェルDW1と、同じく第2導電型でなり、第3ウェルW3と接するとともに、第2ウェルW2を囲んで当該第2ウェルW2の形成領域でトリプルウェル構造を形成する第2ディープウェルDW2とが電気的に分離されており、第1ディープウェルDW1に印加される電圧とは異なる電圧を、第2ディープウェルDw2に印加可能に形成するようにした。
このように不揮発性半導体記憶装置29では、第1ディープウェルDW1および第2ディープウェルDW2が互いに拘束されることなく、第1ディープウェルDW1および第2ディープウェルDW2に対し、第1ウェルW1の容量トランジスタ3a,3bや、第3ウェルW3の書き込みトランジスタ27a,27bの動作に必要な電圧を、第1ディープウェルDW1および第2ディープウェルDW2にそれぞれ個別に印加し得る。
従って、不揮発性半導体記憶装置29では、例えばメモリセル22aにおいてデータの書き込み動作を行う際、書き込みトランジスタ27aにてトンネル効果によりフローティングゲートFGa内の電荷を引き抜くために必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1と第1ウェルW1との電圧差を、トンネル効果が発生する電圧差よりも小さくできる。
また、不揮発性半導体記憶装置29では、例えばメモリセル22a,22bにおいてデータの消去動作を行う際も、消去トランジスタ24a,24bにてトンネル効果によりフローティングゲートFGa,FGb内に電荷を注入するために必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1と第1ウェルW1との電圧差を、トンネル効果が発生する電圧差よりも小さくできる。
かくして、不揮発性半導体記憶装置29では、メモリユニット21aにおいて、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
また、この不揮発性半導体記憶装置29では、上述した第1の実施の形態と同様に、一のメモリセル22aにて書き込み用となる第2ビット線BLN1が、他のメモリセル22bにて読み出し用のビット線を兼ねるように構成されているため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となることから装置全体として小型化を図ることができる。
（２‐６）他の実施の形態
なお、上述した第2の実施の形態においては、図５に示すように、一のメモリセル22aにて書き込み用に用いる第2ビット線BLN1を、他のメモリセル22bで読み出し用のビット線として用い、他のメモリセル22bにて書き込み用として用いる第1ビット線BLP1を、一のメモリセル22aで読み出し用のビット線として用いたメモリユニット21aについて説明した。
しかしながら、本発明はこれに限らず、例えば、図５との対応部分に同一符号を付して示す図９のように、一方の第1ビット線BLP1を一のメモリセル31aの書き出し用と読み出し用のビット線として用い、他方の第2ビット線BLN1を他のメモリセル31bの書き込み用と読み出し用のビット線として用いたメモリユニット30aとしてもよい。
この場合、図９に示すように、不揮発性半導体記憶装置に設けられるメモリユニット30aは、一のメモリセル31aと他のメモリセル31bとで対をなし、これらメモリセル31a,31bで1ビットを構成し得るようになされている。メモリユニット30aは、上述したメモリユニット21aと同様に、第1ディープウェルDW1に囲まれた第1ウェルW1に容量トランジスタ3a,3bが形成され、第1ディープウェルDW1と電気的に分離した第2ディープウェルDW2に第2ウェルW2および第3ウェルW3が形成されている。第2ウェルW2には、消去トランジスタ24a,24bと、読み出しトランジスタ6a,6bと、スイッチトランジスタ5a,5bとが形成されている。一方、第3ウェルW3には、書き込みトランジスタ32a,32bが形成されている。
実際上、第1ビット線BLP1には、一の書き込みトランジスタ32aの一端の拡散層が接続されているとともに、一のスイッチトランジスタ5aの一端の拡散層が接続されている。これにより一の書き込みトランジスタ32aおよび一のスイッチトランジスタ5aには、第1ビット線BLP1から所定電圧が印加され得る。また、第2ビット線BLN1には、他の書き込みトランジスタ32bの一端の拡散層が接続されているとともに、他のスイッチトランジスタ5bの一端の拡散層が接続されている。これにより他の書き込みトランジスタ32bおよび他のスイッチトランジスタ5bには、第2ビット線BLN1から所定電圧が印加され得る。
このような構成を有するメモリユニット30aでも、例えば一のメモリセル31aにおいてデータの書き込み動作を行う際、書き込みトランジスタ32aにてトンネル効果によりフローティングゲートFGa内の電荷を引き抜くために必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1と第1ウェルW1との電圧差を、トンネル効果が発生する電圧差よりも小さくできる。
また、メモリユニット30aでは、例えばメモリセル31a,31bにおいてデータの消去動作を行う際も、消去トランジスタ24a,24bにてトンネル効果によりフローティングゲートFGa,FGb内に電荷を注入するために必要な第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1への電圧値を調整することで、第1ディープウェルDW1と第1ウェルW1との電圧差を、トンネル効果が発生する電圧差よりも小さくできる。
かくして、不揮発性半導体記憶装置では、メモリユニット30aにおいて、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
なお、上述した第2の実施の形態においては、メモリセル22a,22b（31a,31b）を対としたメモリユニット21a,21b,21c,21d(30a)を備える不揮発性半導体記憶装置について適用した場合について述べたが、本発明はこれに限らず、メモリセルが単体で設けられた不揮発性半導体記憶装置や、単体のメモリセルが行列状に配置された不揮発性半導体記憶装置を適用してもよい。
さらに、図９との対応部分に同一符号を付して示す図１０は、例えば1ビットを構成する単体のメモリセル35を示す。この場合、メモリセル35は、スイッチトランジスタ5aの一端の拡散層が読み出しビット線RBL1に接続されているとともに、当該読み出しビット線RBL1とは別に設けられた書き込みビット線（電荷引抜ビット線）WBL1に書き込みトランジスタ32aの一端の拡散層が接続されている点で、図９に示すメモリセルと相違している。
図９に示すメモリセル31a,31bのように1本の第1ビット線BLP1（第2ビット線BLN1）が書き込みビット線（電荷引抜ビット線）と読み出しビット線を兼ねている場合は、書き込み時に必要な電圧、例えば9[V]の電圧が、例えば第1スイッチトランジスタ5aおよび第1ビット線BLP1につながる読み出し系の制御回路にも印加され、読み出し系の回路を高耐圧トランジスタで構成する必要がある。
しかしながら、図１０に示すメモリセル35では、書き込みビット線WBL1と読み出しビット線RBL1とを別に設けることで、書き込み時に必要な電圧、例えば9［V］の電圧が、読み出しビット線RBL1につながる読み出し系の制御回路に印加されないため、読み出し系の制御回路は例えば電源電圧VDDで動作すれば良く、ゲート絶縁膜を一段と薄い例えば4［nm］以下の膜厚のトランジスタで構成可能となる。これにより、メモリセル35では、読み出し系の制御回路が小さくなり、高速の読み出しも可能になる。
（２‐７）他の実施の形態によるメモリセルの断面構成について
ここで、図１１は、図１０のメモリセル35の断面構成を示す概略図であり、この図１１を用いてメモリセル35に形成されるトリプルウェル構造について以下説明する。メモリセル35は、例えばＮ型の第1ディープウェルDW1と、同じくＮ型の第2ディープウェルDW2とが電気的に分離された状態でＰ型の半導体基板Sub上に形成されている。この場合、メモリセル35では、第1ディープウェルDW1および第2ディープウェルDW2間にも半導体基板Subが形成されており、当該半導体基板Subによって第1ディープウェルDW1および第2ディープウェルDW2が電気的に分離されている。
また、メモリセル35には、第1ディープウェルDW1の表面にＰ型の第1ウェルW1が形成されており、当該第1ウェルW1の形成領域にて、Ｐ型の半導体基板Sub、Ｎ型の第1ディープウェルDW1、およびＰ型の第1ウェルW1の順に積層されたトリプルウェル構造が形成されている。第1ウェルW1には、Ｎ型の拡散層とＰ型の拡散層とが所定間隔を設けて表面に形成されており、第1ウェル配線WEG1が一端の拡散層38aに接続されている。第1ウェルW1には、一端の拡散層38aと、他端の拡散層38bとの間の表面にゲート絶縁膜を介してフローティングゲートFGaが配置されており、これら拡散層38a,38b間にチャネル領域を有した容量トランジスタ3aが形成されている。
なお、この第1ウェルには、他方の拡散層38bと隣接するように素子分離層37aが形成されている。この素子分離層37aの下面には、第1ウェルW1の末端の他、Ｐ型の分離ウェルW4と、Ｎ型の分離ウェルW5と、Ｎ型の第3ウェルW3の末端とが配置されている。また、第1分離ウェルW4には、下面に第1ディープウェルDW1の末端が配置されている。これによりＰ型の第1ウェルW1は、極性の異なるＮ型の第1ウェルW4および第1ディープウェルDW1で取り囲まれ得る。
さらに、メモリセル35には、第2ディープウェルDW2の表面に第2ウェルW2と第3ウェルW3が形成されており、当該第2ウェルW2の形成領域にて、Ｐ型の半導体基板Sub、Ｎ型の第2ディープウェルDW2、およびＰ型の第2ウェルW2の順に積層されたトリプルウェル構造が形成されている。ここで、第2ディープウェルDW2には、素子分離層37b,37c,37dが所定間隔で形成されており、素子分離層37b,37c間に読み出しトランジスタ6aおよびスイッチトランジスタ5aが形成されているとともに、素子分離層37c,37d間に消去トランジスタ24aが形成されている。
ここで、素子分離層37c,37d間には、Ｐ型の拡散層41aと、消去ビット線EBL1が接続されたＮ型の拡散層41bとが形成されており、これら拡散層41a,41b間にゲート絶縁膜を介してフローティングゲートFGaが配置されている。これにより、第2ウェルW2には、拡散層41a,41b間にチャネル領域を有した消去トランジスタ24aが形成され得る。一方、素子分離層37b,37c間には、ソース線SLが接続されたＮ型の拡散層40aと、同じくＮ型の拡散層40bと、読み出しビット線RBL1が接続されたＮ型の拡散層40cとが形成されている。
第2ウェルW2の拡散層40a,40b間には、ゲート絶縁膜を介してフローティングゲートFGaが配置されており、これら拡散層40a,40b間にチャネル領域を有した読み出しトランジスタ6aが形成されている。また、第2ウェルW2の拡散層40b,40c間には、ゲート絶縁膜を介してスイッチゲート電極36が配置されており、これら拡散層40b,40c間にチャネル領域を有したスイッチトランジスタ5aが形成されている。なお、スイッチゲート電極36にはスイッチゲート線RGP1が接続されている。
なお、第2ウェルW2には、極性が異なるＮ型の第3ウェルW3が隣接するように配置されているとともに、当該第3ウェルW3との間の表面に素子分離層37bが配置されている。この第3ウェルW3には、極性が同じＮ型の第2ディープウェルDW2の表面の末端が配置されており、当該第2ディープウェルDW2の電圧が伝わるようになされている。このような第3ウェルW3は、素子分離層37a,37b間において、Ｎ型の拡散層39aと、書き込みビット線WBL1が接続されたＰ型の拡散層39bとが表面に所定間隔で形成されている。第3ウェルW3には、これら拡散層39a,39b間の表面にゲート絶縁膜を介してフローティングゲートFGaが配置され、これら拡散層39a,39b間にチャネル領域を有した書き込みトランジスタ32aが形成されている。
また、この実施の形態の場合、第3ウェルW3は、隣接する素子分離層37aの下面に形成されたＰ型の第2分離ウェルW5と隣接しており、極性が同じＮ型である第1分離ウェルW4と電気的に分離され得るようになされている。
このようにメモリセル35では、第1ディープウェルDW1と第2ディープウェルDW2とが半導体基板Subや、第2分離ウェルW5によって電気的に分離されており、第2ディープウェルDW2に印加される電圧に拘束されることなく、第1ディープウェルDW1に所定電圧を印加し得る。これにより、メモリセル35では、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくでき、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載できる。
ここで、図１２は、図１０および図１１に示したメモリセル35のレイアウトパターンを示す概略図である。なお、図１２では、第1ディープウェルDW1、第2ディープウェルDW2、第1ウェルW1、および第2ウェルW2への給電箇所は図示していない。また、図１２中、点線で囲まれた領域は、Ｎ型のウェル領域を示しており、この場合、Ｎ型の第1分離ウェルW4と、Ｎ型の第3ウェルW3とを示している。実際上、このメモリセル35では、第1ディープウェルDW1および第2ディープウェルDW2間に半導体基板Subが配置されており、これら第1ディープウェルDW1、半導体基板Sub、および第2ディープウェルDW2の各領域に亘ってフローティングゲートFGaが延在している。
因みに、38の斜線領域は拡散層を示し、39の領域はコンタクトを示し、40はポリシリコンを示す。また、第2ウェルW2にはフローティングゲートFGaと並走するようにスイッチゲート電極36が延在されており、スイッチトランジスタ5aと読み出しトランジスタ6aとが直列接続されるように配置されている。ここで、メモリセル35は、第1ウェル配線WEG1が接続されたＮ型の拡散層の両サイドをＰ型としていることから、対向するＮ型のウェルとのパンチスルー耐性が向上し、Ｎ型のウェルとの距離を縮め得るように構成されている。
なお、上述した実施の形態においては、図１１に示したように、素子分離層37aの下面に極性の異なる第1分離ウェルW4および第2分離ウェルW5を設け、極性が同じ第1ディープウェルDW1と第2ディープウェルDW2とを電気的に分離するようにした場合について述べたが、本発明はこれに限らず、第1分離ウェルW4および第2分離ウェルW5を設けずに、半導体基板Subのみで第1ディープウェルDW1と第2ディープウェルDW2とを電気的に分離するようにしてもよい。また、上述した第1の実施の形態についても、素子分離層37aの下面に極性の異なる第1分離ウェルW4および第2分離ウェルW5を設け、極性が同じ第1ディープウェルDW1と第2ディープウェルDW2とを電気的に分離するようにしてもよい。
（３）第3の実施の形態による不揮発性半導体記憶装置
図５との対応部分に同一符号を付して示す図１３において、43は本発明の不揮発性半導体記憶装置に設けられる第3の実施の形態によるメモリユニットを示す。ここで、この第3の実施の形態では、スイッチトランジスタ46a,46bおよび読み出しトランジスタ47a,47bが第2ディープウェルDW2の領域に形成されておらず、第1ディープウェルDW1と第2ディープウェルDW2との間に形成された別の読み出しトランジスタ形成ウェルW6に、スイッチトランジスタ46a,46bおよび読み出しトランジスタ47a,47bが形成されている点で、上述した第2の実施の形態とは相違している。
このような一のメモリセル44aおよび他のメモリセル44bで構成されたメモリユニット43でも、第1ディープウェルDW1および第2ディープウェルDW2が電気的に分離されており、第1ディープウェルDW1および第2ディープウェルDW2が互いに拘束されることなく、第1ディープウェルDW1および第2ディープウェルDW2に対し、第1ウェルW1の容量トランジスタ3a,3bや、第3ウェルW3の書き込みトランジスタ27a,27b、第2ウェルW2の消去トランジスタ24a,24bの各動作に必要な電圧を、第1ディープウェルDW1および第2ディープウェルDW2にそれぞれ個別に印加し得る。
従って、この場合でも上述した第2の実施の形態と同様に、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を小さくできるので、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を低くでき、かくして、回路構造が微細化されている接合耐圧の低い回路素子にも混載し得る不揮発性半導体記憶装置を実現できる。なお、本実施の形態の書き込み時の電圧印加条件は、第2の実施の形態と同じであるが、読み出しトランジスタ47a,47bとスイッチトランジスタ46a,46bのある読み出しトランジスタ形成ウェルW6には、書き換えの高電圧が印加されないため、高電圧のストレスによるトランジスタの劣化を防止し得る。
（４）第4の実施の形態による不揮発性半導体記憶装置
上述した第1から第3の実施の形態においては、第1ウェルW1の形成領域でトリプルウェル構造を形成する第1ディープウェルDW1と、第2ウェルW2の形成領域でトリプルウェル構造を形成する第2ディープウェルDW2とを電気的に分離させたメモリセル2a,2b,14a,14b,22a,22b,31a,31b,35,44a,44bについて述べたが、本発明はこれに限らず、図１１との対応部分に同一符号を付して示す図１４のように、トリプルウェル構造を持たないメモリセル51とし、第1ウェルW1Nと第3ウェルW3Pとの間に第1分離ウェルW4Pおよび第2分離ウェルW5Nを設け、これら第1ウェルW1Nと第1分離ウェルW4Pとの間の電圧差と、第2分離ウェルW5Nと第3ウェルW3Pとの間の電圧差を小さくして、第1ウェルW1Nおよび第1分離ウェルW4P間の接合電圧や、第2分離ウェルW5Nおよび第3ウェルW3P間の接合電圧を低くして、回路構造が微細化されている接合耐圧の低い回路素子にも混載し得る不揮発性半導体記憶装置を実現してもよい。
なお、図１４に示すメモリセル51では、上述した図１〜図１３とは異なり、第1導電型および第2導電型の極性を逆にして、第1導電型をＮ型とし、第2導電型をＰ型として以下説明する。この場合、メモリセル51は、例えばＰ型の半導体基板Subを有しており、当該半導体基板Sub上にＳｉＯ２でなる絶縁層52が設けられている。絶縁層52上には、Ｎ型の第1ウェルW1Nおよび第2ウェルW2Nが形成されているとともに、これら第1ウェルW1Nおよび第2ウェルW2Nとは極性が異なるＰ型の第3ウェルW3Pが、第1ウェルW1Nおよび第2ウェルW2N間に形成されている。ここで、第1ウェルW1Nおよび第3ウェルW3Pは素子分離層37aにより分離されており、一方の第1ウェルW1Nに容量トランジスタ3aが形成され、他方の第3ウェルW3Pに書き込みトランジスタ32aが形成されている。
かかる構成に加えて、第1ウェルW1Nおよび第3ウェルW3P間の素子分離層37aの下面には、第1ウェルW1Nの末端と、Ｐ型の第1分離ウェルW4Pと、Ｎ型の第2分離ウェルW5Nと、第3ウェルW3Pの末端とが順に配置されている。このように第4の実施の形態では、第1ウェルW1Nおよび第3ウェルW3P間に第1分離ウェルW4Pと第2分離ウェルW5Nとが形成されることで、Ｎ型の第1ウェルW1N、Ｐ型の第1分離ウェルW4P、Ｎ型の第2分離ウェルW5N、およびＰ型の第3ウェルW3Pというように極性が異なるウェルが順に配置され得る。メモリセル51では、このような特徴を有することで、第1ウェルW1N、第1分離ウェルW4P、第2分離ウェルW5N、および第3ウェルW3Pにそれぞれ個別に所定電圧を印加し得る。
因みに、Ｎ型の第1ウェルW1Nには、Ｐ型の拡散層54aおよびＮ型の拡散層54bが表面に形成されており、拡散層54a,54b間にゲート絶縁膜を介してフローティングゲートFGaが配置され、これら拡散層54a,54b間にチャネル領域を有したＰ型ＭＯＳの容量トランジスタ3aが形成されている。この容量トランジスタ3aは、一端の拡散層54aに第1ウェル配線WEG1が接続されているとともに、チャネル領域が形成される第1ウェルW1Nにも第1ウェル配線WEG1が接続されており、一端の拡散層54aおよび第1ウェルW1Nに同じ電圧が印加され得る。
一方、Ｐ型の第3ウェルW3Pには、Ｐ型の拡散層55aおよびＮ型の拡散層55bが表面に形成されており、拡散層55a,55b間にゲート絶縁膜を介してフローティングゲートFGaが配置され、これら拡散層55a,55b間にチャネル領域を有したＮ型ＭＯＳの書き込みトランジスタ32aが形成されている。この書き込みトランジスタ32aは、一端の拡散層55bに書き込みビット線WBL1が接続されているとともに、チャネル領域が形成される第3ウェルW3Pに第3ウェル配線WPWが接続されており、一端の拡散層55bに書き込みビット線WBL1を介して所定電圧が印加されるとともに、第3ウェルW3pに第3ウェル配線WPWを介して所定電圧が印加され得る。
ここで、例えばＮ型ＭＯＳの書き込みトランジスタ32aでは、トンネル効果によりチャネル領域からフローティングゲートFGa内に電荷を注入してデータを書き込む際、Ｐ型ＭＯＳの容量トランジスタ3aにおいて、第1ウェル配線WEG1を介し一端の拡散層54aおよび第1ウェルW1Nに9［V］の正電圧が印加され得る。これにより、容量トランジスタ3aでは、チャネル領域上にてゲート絶縁膜とフローティングゲートFGaとの容量結合により、フローティングゲートFGaの電圧を上昇させ得る。
一方、書き込みトランジスタ32aでは、書き込みビット線WBL1を介して一端の拡散層55bに-9[V]の書き込みビット電圧が印加されるとともに、第3ウェル配線WPWを介して第3ウェルW3Pに-9[V]の電圧が印加され、チャネル電位が-9[V]となり得る。その結果、メモリセル51では、容量トランジスタ3aによって電圧が上昇しているフローティングゲートFGaと、書き込みトランジスタ32aのチャネル領域との電圧差が18［V］となり、フローティングゲートFGaと、書き込みトランジスタ32aのチャネル領域との間に大きな電圧差が生じる。
これによりメモリセル51では、フローティングゲートFGaと書き込みトランジスタ32aとの電圧差（18[V]）により生じるトンネル効果によって、書き込みトランジスタ32aのチャネル領域（第3ウェルW3P）からフローティングゲートFGaに電荷が注入され、その結果、フローティングゲートFGa内に電荷が蓄積してゆき、データが書き込まれた状態となり得る。
これに加えて、この第4の実施の形態では、第1分離ウェルW4Pと第2分離ウェルW5Nとが第1ウェルW1Nと第3ウェルW3Pとから電気的に分離され、第1ウェルW1Nと第3ウェルW3Pとに印加される電圧とは異なる電圧を、第1分離ウェルW4Pと第2分離ウェルW5Nとに印加し得るようになされている。実際上、この実施の形態の場合、メモリセル51にデータを書き込む際には、例えば、第1ウェルW1Nに印加される9［V］の電圧と、第3ウェルW3Pに印加される-9[V]の電圧との中間にある0［V］の電圧が、第1分離ウェル配線SPWを介して第1分離ウェルW4Pに印加されるとともに、第2分離ウェル配線SNWを介して第2分離ウェルW5Nに印加され得る。
このように、メモリセル51では、9［V］が印加される第1ウェルW1Nと隣接する第1分離ウェルW4Pに0［V］が印加されることで、当該第1ウェルW1Nと第1分離ウェルW4Pとの電圧差を、トンネル効果が発生する電圧差（この場合、18［V］）よりも低く選定し得、その分、これら第1ウェルW1Nおよび第1分離ウェルW4P間の接合電圧を低く抑えることができる。また、メモリセル51では、-9［V］が印加される第3ウェルW3Pと隣接する第2分離ウェルW5Nにも0［V］が印加されることで、当該第3ウェルW3Pと第2分離ウェルW5Nとの電圧差も、トンネル効果が発生する電圧差（この場合、18［V］）よりも低く選定し得、その分、これら第3ウェルW3Pおよび第2分離ウェルW5N間の接合電圧も低く抑えることができる。
因みに、第2ウェルW2Nに形成された素子分離層37c,37d間には、拡散層57a,57b間にゲート絶縁膜を介してフローティングゲートFGaが配置され、これら拡散層57a,57b間にチャネル領域を有したＰ型ＭＯＳの消去トランジスタ24aが形成されている。また、第2ウェルW2Nに形成された素子分離層37b,37c間には、拡散層56a,56b,56cが形成されており、拡散層56a,56b間にゲート絶縁膜を介してフローティングゲートFGaが配置され、拡散層56a,56b間にチャネル領域を有したＰ型ＭＯＳの読み出しトランジスタ6aが形成されている。さらに、第2ウェルW2Nには、拡散層56b,56c間にゲート絶縁膜を介してスイッチゲート電極36が配置され、これら拡散層56b,56c間にチャネル領域を有したＰ型ＭＯＳのスイッチトランジスタ5aが形成されている。
因みに、書き込みトランジスタ32aにてフローティングゲートFGa内に電荷を注入するには、第2ウェルW2Nに第2ウェル配線ENWを介して例えば0［V］の電圧が印加され得る。消去トランジスタ24aでは、一端の拡散層57bに消去ビット線EBL1を介して0［V］の電圧が印加され、その結果、チャネル領域とフローティングゲートFGaとの電圧差が小さくなり、その領域でトンネル効果が発生することなく、フローティングゲートFGaに電荷が注入され得ない。
また、読み出しトランジスタ6aでは、一端の拡散層56aにソース線SLを介して0［V］の電圧が印加され、チャネル領域とフローティングゲートFGaとの電圧差が小さくなり、その領域でトンネル効果が発生することなく、フローティングゲートFGaに電荷が注入され得ない。なお、スイッチトランジスタ5aでは、読み出しビット線RBL1およびスイッチゲート線RGP1に0［V］が印加され、オフ動作され得る点は、上述した第2の実施の形態と同様である。
以上の構成において、この不揮発性半導体記憶装置では、フローティングゲートFGaの電圧を調整する容量トランジスタ3aと、容量トランジスタ3aとの電圧差によりフローティングゲートFGaに電荷を注入する書き込みトランジスタ（電荷注入トランジスタ）32aと、容量トランジスタ3aとの電圧差によりフローティングゲートFGaから電荷を引き抜く消去トランジスタ（電荷引抜トランジスタ）24aと、フローティングゲートFGa内の電荷の有無に応じた電圧を読み出すための読み出しトランジスタ6aとを備え、容量トランジスタ3a、書き込みトランジスタ32a、消去トランジスタ24a、および読み出しトランジスタ6aでフローティングゲートFGaを共有するメモリセル51を設けるようにした。
また、メモリセル51では、容量トランジスタ3aが形成された第1導電型（Ｎ型）の第1ウェルW1Nと、消去トランジスタ24aが形成された第1導電型の第2ウェルW2Nと、書き込みトランジスタ32aが形成された第2導電型（Ｐ型）の第3ウェルW3Pとを設けるようにした。さらに、メモリセル51では、容量トランジスタ3aが形成されている第1ウェルW1Nと極性が異なるＰ型の第1分離ウェルW4Pを、当該第1ウェルW1Nと隣接するように形成し、さらに書き込みトランジスタ32aが形成されている第3ウェルW3Pと、当該第1分離ウェルW4Pとを、極性が異なるＮ型の第2分離ウェルW5Nで電気的に分離するようにした。
具体的には、第2分離ウェルW5Nを、第3ウェルW3Pおよび第1分離ウェルW4Pと隣接するように形成し、第1ウェルW1N、第1分離ウェルW4P、第2分離ウェルW5N、および第3ウェルW3Pの順に配置させることで、第3ウェルW3Pと第1分離ウェルW4Pとを、第2分離ウェルW5Nで電気的に分離させるようにした。
このように、不揮発性半導体記憶装置では、第1ウェルW1N、第1分離ウェルW4P、第2分離ウェルW5N、および第3ウェルW3Pが電気的に分離していることで、第1ウェルW1Nおよび第3ウェルW3Pに印加される電圧とは異なる電圧を、第1分離ウェルW4Pおよび第2分離ウェルW5Nに印加できる。これにより、不揮発性半導体記憶装置では、第1ウェルW1Nと第3ウェルW3Pとの電圧差が、トンネル効果が発生する電圧差となるものの、これら第1分離ウェルW4Pおよび第2分離ウェルW5Nに印加される電圧値を選定することで、第1ウェルW1Nおよび第1分離ウェルW4P間の電圧差と、第2分離ウェルW5Nおよび第3ウェルW3P間の電圧差とを、トンネル効果が発生する電圧差よりも小さくできる。かくして、不揮発性半導体記憶装置では、第1ウェルW1Nおよび第1分離ウェルW4P間の電圧差と、第2分離ウェルW5Nおよび第3ウェルW3P間の電圧差とを小さくできる分、第1ウェルW1Nおよび第1分離ウェルW4P間に必要となる接合耐圧や、第2分離ウェルW5Nおよび第3ウェルW3P間で必要となる接合耐圧を低くでき、かくして、回路構造が微細化された接合耐圧の低い回路素子にも混載し得る。
因みに、上述した第4の実施の形態においては、第3ウェルW3Pに書き込みトランジスタ32aが形成され、第2ウェルW2Nに消去トランジスタ24aが形成されたメモリセル51について述べたが、本発明はこれに限らず、上述した第1の実施の形態と同様に、第3ウェルW3Pに消去トランジスタが形成され、第2ウェルW2Nに書き込みトランジスタが形成されたメモリセルとしてもよい。このようなメモリセルでも、上述と同様に、データの書き込み動作時や、データの消去動作時に、第1ウェルW1Nおよび第1分離ウェルW4P間の電圧差や、第2分離ウェルW5Nおよび第3ウェルW3P間の電圧差を、トンネル効果が発生する電圧差よりも小さくでき、その分、第1ウェルW1Nおよび第1分離ウェルW4P間に必要となる接合耐圧や、第2分離ウェルW5Nおよび第3ウェルW3P間で必要となる接合耐圧を低くでき、かくして、回路構造が微細化された接合耐圧の低い回路素子にも混載し得る。
（５）ＳＲＡＭを備えた不揮発性半導体記憶装置
次に、メモリセルとＳＲＡＭ（Static Random Access Memory）とを組み合わせたメモリユニットについて以下説明する。図５との対応部分に同一符号を付して示す図１５は、対となるメモリセル31a,31bに対してＳＲＡＭ61を設けたメモリユニット60の構成を示す。なお、不揮発性半導体記憶装置は、メモリユニット60が行列状に配置された構成となるが、ここでは1つのメモリユニット60に着目して以下説明する。図１５に示すように、実際上、このメモリユニット60は、一のメモリセル31aおよび他のメモリセル31bにＳＲＡＭ61が接続されている。
ＳＲＡＭ61は、Ｎ型ＭＯＳトランジスタからなるアクセストランジスタ64a,64bと、Ｐ型ＭＯＳトランジスタからなるロードトランジスタ65a,65bと、Ｎ型ＭＯＳトランジスタからなるドライブトランジスタ66a,66bとを備えており、合計6個のＭＯＳトランジスタで構成されている。なお、この実施の形態の場合、ＳＲＡＭ61は、Ｎ型でなる1つの第1導電型ＳＲＡＭ形成ウェルW7に、ロードトランジスタ65a,65bが形成され、Ｐ型でなる1つの第2導電型ＳＲＡＭ形成ウェルW8に、アクセストランジスタ64a,64bとドライブトランジスタ66a,66bとが形成されている。
ロードトランジスタ65a,65bは、一端がドライブトランジスタ66a,66bの一端に接続され、他端が電源線VSpに接続されており、さらにゲートがドライブトランジスタ66a,66bのゲートに接続されている。また、ドライブトランジスタ66a,66bは他端が基準電圧線VSnに接続されている。
アクセストランジスタ64aは、相補型第1ビット線SBLP1に一端が接続されており、一方のロードトランジスタ65aおよびドライブトランジスタ66a間のストレージノードCaと、他方のロードトランジスタ65bおよびドライブトランジスタ66bのゲートとに、他端が接続されている。一方、他方のアクセストランジスタ64bも同様に、相補型第2ビット線SBLN1に一端が接続されており、他方のロードトランジスタ65bおよびドライブトランジスタ66b間のストレージノードCbと、一方のロードトランジスタ65aおよびドライブトランジスタ66aのゲートとに、他端が接続されている。さらに、これらアクセストランジスタ64a,64bはゲートが共通のワード線WLに接続され、相補型第1ビット線SBLP1および相補型第2ビット線SBLN1間には、図示しないラッチ回路が接続されている。
かかる構成に加えてＳＲＡＭ61には、一のストレージノードCaに第1接続線RBLPを介して一のメモリセル31aが接続されているとともに、他のストレージノードCbに第2接続線RBLNを介して他のメモリセル31bが接続されている。なお、ここでメモリユニット60に設けたメモリセル31a,31bは、上述した第2の実施の形態で説明した図５に示すメモリセル22a,22bとほぼ同一構成を有するが、ここでは一のメモリセル31aとＳＲＡＭ61との間に一の電圧変換回路68aが設けられているとともに、他のメモリセル31bとＳＲＡＭ61との間に他の電圧変換回路68bが設けられている。
この実施の形態の場合、一の電圧変換回路68aは、Ｎ型ＭＯＳトランジスタでなる第1トランジスタ70aと、Ｐ型ＭＯＳトランジスタでなる第2トランジスタ71aとを有しており、第1トランジスタ70aの一端と第2トランジスタ70bの一端とが接続され、これら第1トランジスタ70aおよび第2トランジスタ71aが直接接続された構成を有する。また、第1トランジスタ70aは、一のストレージノードCaと、一のスイッチトランジスタ5aの一端とに、ゲートが接続されており、他端がソース線SLに接続されている。
また、この一の第2トランジスタ71aは、他の電圧変換回路68bに設けた他の第1トランジスタ70bおよび第2トランジスタ71b間と、他のメモリセル31bの書き込みトランジスタ27bの一端とに、一の書き込みビット線WBLPを介してゲートが接続されている。さらに、第2トランジスタ71aは、第2ディープウェルDW2および第3ウェルW3に所定電圧を印加する第2ディープウェル配線WNWが他端に接続されており、書き込みトランジスタ27aが形成された第3ウェルW3に印加される電圧と同じ電圧が他端に印加され得るようになされている。
また、他の電圧変換回路68bは一の電圧変換回路68aと同様の構成を有しており、Ｎ型ＭＯＳトランジスタでなる第1トランジスタ70bと、Ｐ型ＭＯＳトランジスタでなる第2トランジスタ71bとが直接接続された構成を有する。実際上、第1トランジスタ70bは、他のストレージノードCbおよび他のスイッチトランジスタ5bの一端に、ゲートが接続されており、他端がソース線SLに接続されている。
また、他の第2トランジスタ71bは、一の電圧変換回路68aに設けた一の第1トランジスタ70aおよび第2トランジスタ71a間と、一のメモリセル31aの書き込みトランジスタ27aの一端とに、他の書き込みビット線WBLNを介してゲートが接続されている。さらに、この第2トランジスタ71bも、第2ディープウェル配線WNWが他端に接続されており、第3ウェルW3に印加される電圧と同じ電圧が他端に印加され得るようになされている。
ここで、電圧変換回路68a,68bは、消去トランジスタ24a,24bが形成されているＰ型の第2ウェルW2に第1トランジスタ70a,70bが形成されているとともに、書き込みトランジスタ27a,27bが形成されているＮ型の第3ウェルW3に第2トランジスタ71a,71bが形成されている。これにより、電圧変換回路68a,68bは、メモリセル31a,31bが形成される第2ウェルW2および第3ウェルW3をそのまま流用して形成し得、効率的なレイアウトパターンを実現し得る。
このような構成を有したメモリユニット60は、外部からのデータの書き込みや、データ読み出しをＳＲＡＭ61で行え、当該ＳＲＡＭ61にて保持されたＳＲＡＭデータをメモリセル31a,31bに書き込むことができ、さらにはメモリセル31a,31bに保持されたメモリデータをＳＲＡＭ61に書き込み得るようになされている。この際、メモリユニット60は、上述した第2の実施の形態と同様に、メモリセル31a,31bにおいて、第1ディープウェルDW1が第2ディープウェルDW2に印加される電圧に拘束されずに、容量トランジスタ3a,3bにおいてＳＲＡＭデータ書き込み動作や消去動作を行う際、第1ウェルW1と第1ディープウェルDW1との電圧差を、トンネル効果が発生する電圧差（例えば18［V］）よりも小さくでき、その分、第1ウェルW1および第1ディープウェルDW1間の接合電圧を低くできる。
ここで、図１６Ａは、図１５に示すメモリユニット60において、ＳＲＡＭ61のＳＲＡＭデータの読み出し動作時（図１６Ａ中、「ＳＲＡＭのアクセス リード」と表記）と、ＳＲＡＭ61へ外部データを書き込む外部データ書き込み動作時（図１６Ａ中、「ＳＲＡＭのアクセス ライト」と表記）と、メモリセル31a,31bのメモリデータをＳＲＡＭ61へ書き込むメモリデータ書き込み動作時と、ＳＲＡＭ61のＳＲＡＭデータをメモリセル31a,31bに書き込むＳＲＡＭデータ書き込み動作時と、メモリセル31a,31bでのデータ消去動作時とにおける各部位の電圧状態をまとめた表である。次にこの図１６Ａを基に各動作について以下簡単に説明する。
（５‐１）ＳＲＡＭへの外部データ書き込み動作
この場合、ＳＲＡＭ61への外部データの書き込みは、スイッチゲート線RGP1,RGN1に0［V］が印加されて、スイッチトランジスタ5a,5bがオフ動作され、読み出しトランジスタ6a,6bとＳＲＡＭ61との電気的な接続を遮断する。ＳＲＡＭ61では、ワード線WLにVDDの所定電圧が印加され、当該ワード線WLに接続されたアクセストランジスタ64a,64bを双方ともオン動作させる。また、この際、電源線VSpにもVDDの所定電圧が印加され得る。ＳＲＡＭ61は、例えば一方の相補型第1ビット線SBLP1に書き込み電圧としてVDDが印加されると、他方の相補型第2ビット線SBLN1に書き込み禁止電圧として0［V］が印加され得る。
これにより、一方のロードトランジスタ65aおよびドライブトランジスタ66aは、他方のアクセストランジスタ64bを介して相補型第2ビット線SBLN1とゲートとが電気的に接続し、ゲートが相補型第2ビット線SBLN1と同じLowレベルとなる。その結果、ロードトランジスタ65aはオン動作し、ドライブトランジスタ66aはオフ動作する。かくして、これらロードトランジスタ65aおよびドライブトランジスタ66a間の一のストレージノードCaは、オン動作したロードトランジスタ65aを介して電源線VSpと電気的に接続して電圧がHighレベルとなる。
このとき、他方のロードトランジスタ65bおよびドライブトランジスタ66bは、一方のアクセストランジスタ64aを介して相補型第1ビット線SBLP1とゲートが電気的に接続し、ゲートが相補型第1ビット線SBLP1と同じHighレベルとなる。その結果、ロードトランジスタ65bはオフ動作し、ドライブトランジスタ66bはオン動作する。かくして、これらロードトランジスタ65bおよびドライブトランジスタ66b間の他のストレージノードCbは、オン動作したドライブトランジスタ66bを介して基準電圧線VSnと電気的に接続して電圧がLowレベルとなる。以上によりＳＲＡＭ61は外部データが書き込まれ、これをＳＲＡＭデータとして保持し得る。
（５‐２）ＳＲＡＭからのデータ読み出し動作
ＳＲＡＭ61のデータを読み出す際は、スイッチゲート線RGP1,RGN1に0［V］が印加されて、スイッチトランジスタ5a,5bがオフ動作され、読み出しトランジスタ6a,6bとＳＲＡＭ61との電気的な接続を遮断する。ＳＲＡＭ61では、ワード線WLにVDDの所定電圧が印加され、ワード線WLに接続されたアクセストランジスタ64a,64bを双方ともオン動作させる。これによりメモリユニット60では、相補型第1ビット線SBLP1を介して一方のストレージノードCaの電位を読み出すとともに、相補型第2ビット線SBLN1を介して他方のストレージノードCbの電位を読み出すことで、ラッチ回路によってストレージノードCa,Cbに記録されたデータを判定し得る。
（５‐３）ＳＲＡＭデータをメモリセルへ書き込むＳＲＡＭデータ書き込み動作
本発明のメモリユニット60では、上述したＳＲＡＭ61に保持しているＳＲＡＭデータを、上述した「（２‐２）データの書き込み動作」の原理を基に、マット単位で一括処理によりメモリセル31a,31bに書き込むことができる。なお、ここでは、一例としてＳＲＡＭ61において一方のストレージノードCaが高い電圧状態にあり、他方のストレージノードCbが低い電圧状態にあるとする。
この場合、メモリユニット60では、ワード線WLに0［V］が印加され、当該ワード線WLに接続されたアクセストランジスタ64a,64bを双方ともオフ動作させる。これによりメモリユニット60では、相補型第1ビット線SBLP1と一のストレージノードCaとの電気的な接続を遮断するとともに、相補型第2ビット線SBLN1と他のストレージノードCbとの電気的な接続を遮断する。
また、この際、メモリセル31a,31bでは、スイッチゲート線RGP1,RGN1に0［V］が印加され、スイッチトランジスタ5a,5bがオフ動作されることにより、読み出しトランジスタ6a,6bとＳＲＡＭ61との電気的な接続を遮断する。ここで、本発明によるメモリユニット60では、ＳＲＡＭ61のストレージノードCa,Cbの高い電圧状態および低い電圧状態を、電圧変換回路68a,68bによって、メモリセル31a,31bに印加する書き込み禁止電圧および書き込み電圧に変換し得るようになされている。
この場合、メモリセル31a,31bは、消去ビット線EBL1に0［V］が印加されており、消去ビット線EBL1に接続された消去トランジスタ24a,24bにおいて、フローティングゲートFGa,FGbとの間でトンネル効果が発生しない電圧差にさせ得る。なお、この際、第2ウェル配線EPWには例えば0［V］が印加され得る。
ここで、第1ウェル配線WEG1には-9[V]の書き込み電圧が印加される。これにより、この第1ウェル配線WEG1に接続された容量トランジスタ3a,3bでは、ゲート絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧が下降してゆき、-9[V]となり得る。これに加えて、電圧変換回路68a,68bの第1トランジスタ70a,70bの他端に接続されたソース線SLには0［V］が印加されるとともに、電圧変換回路68a,68bの第2トランジスタ71a,71bの他端に接続された第2ディープウェル配線WNWには9［V］の書き込み電圧が印加され得る。
そして、この場合、一の第1トランジスタ70aでは、データが書き込まれた（すなわち、Highレベルの電圧状態にある）一方のストレージノードCaがゲートに接続されていることから、ソース線SLから他端に0［V］が印加されることで、オン状態となる。これにより一の第1トランジスタ70aは、一の書き込みトランジスタ27aの一端と、他の電圧変換回路68bの第2トランジスタ71bのゲートとにソース線SLの0[V]の電圧を印加し得る。かくして、一のメモリセル31aでは、書き込みトランジスタ27aにてフローティングゲートFGaとの電圧差が小さくなり、その結果、トンネル効果が発生することなく、フローティングゲートFGaに電荷が注入され得ない。
一方、他の第1トランジスタ70bでは、データが書き込まれていない（すなわち、Lowレベルの電圧状態にある）他方のストレージノードCbがゲートに接続されていることから、他端のソース線SLから0［V］が印加されることで、オフ状態となる。この際、第2トランジスタ71bでは、一の電圧変換回路68aの第1トランジスタ70aからゲートにソース線SLの0［V］の電圧が印加されていることから、第2ディープウェル配線WNWから他端に9［V］が印加されることで、オン状態となる。これにより他の第2トランジスタ71bは、他の書き込みトランジスタ27bの一端と、一の電圧変換回路68aの第2トランジスタ71aのゲートとに第2ディープウェル配線WNWの9［V］の電圧を印加し得る。
かくして、他のメモリセル31bでは、書き込みトランジスタ27bにてフローティングゲートFGbとの電圧差（18［V］）が大きくなり、その結果、トンネル効果が発生して、フローティングゲートFGbに電荷が注入され得る。因みに、この際、一の第2トランジスタ71aでは、他の第2トランジスタ71bを介してゲートに第2ディープウェル配線WNWの9［V］の電圧が印されることからオフ動作する。
これに加えて、この際、メモリユニット60では、第2ディープウェル配線WNWに印加されている9［V］の書き込みビット電圧が、第2ディープウェルDW2から極性が同じ第3ウェルW3にも伝わり、当該第3ウェルW3に9［V］の電圧が印加されている。これにより、第3ウェルW3に形成された書き込みトランジスタ27bの領域では、フローティングゲートFGbとチャネル領域との間でトンネル効果が発生する18［V］の電圧差を発生させる一方で、第3ウェルW3と第2ディープウェルDW2との間の電圧差が0［V］となり得る。
また、この際、第1ディープウェルDW1には、第1ウェル配線WEG1に印加される-9［V］の書き込み電圧と電圧差の小さい電圧（0［V］）が、第2ディープウェルDW2に印加される電圧（この場合、9［V］）に拘束されることなく、第1ディープウェル配線WEDNWを介して印加され得る。これにより、メモリユニット60では、第1ウェルW1に形成された容量トランジスタ3bの領域で、絶縁膜とフローティングゲートFGbとの容量結合により、フローティングゲートFGbの電圧を下降させる一方で、第1ウェルW1と第1ディープウェルDW1との電圧差を、トンネル効果が発生する電圧差（この場合、18［V］）よりも小さい9［V］に選定し得、その分、上述と同様に接合電圧を低減し得る。
このようにメモリユニット60は、第1ディープウェルDW1および第1ウェルW1間の電圧差や、第2ディープウェルDW2および第3ウェルW3間の電圧差を、トンネル効果が発生する電圧差よりも小さくしつつ、ＳＲＡＭ61の一のストレージノードCaおよび他のストレージノードCbに保持されているＳＲＡＭデータ（HighレベルまたはLowレベルの電圧状態）をメモリセル31a,31bに書き込むことでき、このＳＲＡＭデータをメモリデータとしてメモリセル31a,31bで保持し得る。
（５‐４）メモリセルのメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作
また、本発明では、上述したようにメモリセル31a,31bのメモリデータを、上述した「（２‐４）データの読み出し動作」の原理を基に、マット一括処理でＳＲＡＭ61に書き込むことができる。ここでは、一のメモリセル31aでフローティングゲートFGa内に電荷が蓄積されてデータが書き込まれていない状態となっており、他のメモリセル31bでフローティングゲートFGb内の電荷が放出されておりデータが書き込まれている状態とする。
この場合、ＳＲＡＭ61では、ワード線WLに0［V］が印加され、ワード線WLに接続されたアクセストランジスタ64a,64bを双方ともオフ動作し、当該アクセストランジスタ64aおよび相補型第1ビット線SBLP1間の電気的な接続を遮断するとともに、アクセストランジスタ64bおよび相補型第2ビット線SBLN1間の電気的な接続を遮断する。また、メモリユニット60では、電源線VSpをHi-Zの電圧、または0［V］にし、ＳＲＡＭ61への電源供給を遮断する。次いで、メモリユニット60では、スイッチゲート線RGP1,RGN1に電源電圧VDDを印加するとともに、ソース線SLに0［V］を印加する。
これにより、メモリユニット60では、フローティングゲートFGb内の電荷が放出されて書き込み側（閾値電圧Vth＜0［V］側）となっている他のメモリセル31bがオン動作し、ＳＲＡＭ61の他のストレージノードCbが、スイッチトランジスタ5bおよび読み出しトランジスタ6bを介してソース線SLと接続する。かくして、ＳＲＡＭ61の他のストレージノードCbは、0［V］が印加されているソース線SLによってLowレベル（0[V]）になる。
なお、この際、フローティングゲートFGa内に電荷が蓄積されている非書き込み側（閾値電圧Vth＞0［V］側）の一のメモリセル31aは、オフ動作し、ＳＲＡＭ61の一のストレージノードCaとソース線SLとの電気的な接続が遮断され得る。その後、メモリユニット60では、電源線VSpを電源電圧VDDとし、ＳＲＡＭ61をラッチすることにより、一のストレージノードCaをHighレベルの電圧とし、他のストレージノードCbをLowレベルの電圧とする。
これにより、ＳＲＡＭ61の一のストレージノードCaには、メモリセル31aに書き込まれる前のＳＲＡＭデータと同じ元のHighレベルの電圧（電源電圧VDD[V]）が印加され、一方、ＳＲＡＭ61の他のストレージノードCbには、メモリセル31bに書き込まれる前のＳＲＡＭデータと同じ元のLowレベルの電圧（0[V]）が印加され、ＳＲＡＭデータを復元し得る。
このようにして、メモリユニット60は、メモリセル31a,31bに保持されているメモリデータをＳＲＡＭ61に書き込むことで、メモリセル31a,31bへ書き込む前にＳＲＡＭ61で保持していたＳＲＡＭデータと同じHighレベルおよびLowレベルの電圧を一のストレージノードCaおよび他のストレージノードCbにそれぞれ印加できる。なお、このメモリユニット60では、このようなＳＲＡＭ61へのデータロードをメモリユニット60の内部において行うことができることから、バス線を介したデータ転送等を行う必要がなく制御を簡素化させることができる。
（５‐５）メモリセルにおけるデータ消去動作
さらに、本発明では、上述した「（２‐３）データの消去動作」の原理を基に、メモリセル31a,31bにおいてデータを消去させることもできる。この場合、メモリユニット60では、消去ビット線EBL1に-9［V］の電圧が印加され、第1ウェル配線WEG1に9［V］が印加され得る。メモリセル31a,31bは、消去ビット線EBL1に接続された消去トランジスタ24a,24bのゲート絶縁膜にのみ強い電界が印加されることで、消去トランジスタ24a,24bのチャネル領域からフローティングゲートFGa,FGbへ電荷を注入して、マット単位で一括処理にてデータ消去を行い得る。
なお、この際も本発明では、上述した第2の実施の形態と同様に、第1ディープウェルDW1に印加される電圧とは異なる電圧を、第2ディープウェルDW2に対し印加可能に形成されているため、第2ウェルW2を囲うように形成された第2ディープウェルDW2には、第1ディープウェルDW1に印加される9[V]の電圧とは異なる0［V］の電圧が、第2ディープウェル配線WNWを介して印加され得る。これにより、第2ディープウェルDW2では、第1ディープウェルDW1に印加される9[V]の電圧がそのまま印加される場合に比して、第2ウェルW2との電圧差を、トンネル効果が発生する電圧差（この場合、18［V］）よりも小さい9［V］に選定できる。
（５‐６）電圧変換回路を設けた他の実施の形態による不揮発性半導体記憶装置
なお、上述した図１５に示すメモリユニット60においては、メモリユニット60単位で電圧変換回路68a,68bを設けるようにした場合について述べたが、本発明はこれに限らず、図１５との対応部分に同一符号を付して示す図１７のように、対となる相補型第1ビット線SBLP1および相補型第2ビット線SBLN1単位で電圧変換回路76を設けるようにしたメモリユニット74としてもよい。
この場合、メモリユニット74は、ＳＲＡＭ61の一のアクセストランジスタ64aの一端に相補型第1ビット線SBLP1が接続された構成を有するとともに、ＳＲＡＭ61の他のアクセストランジスタ64bの一端に相補型第2ビット線SBLN1が接続された構成を有する。また、メモリユニット74は、一のメモリセル31aに設けた一のスイッチトランジスタ5aの他端がＳＲＡＭ61の一のストレージノードCaに接続され、他のメモリセル31bに設けた他のスイッチトランジスタ5bの他端がＳＲＡＭ61の他のストレージノードCbに接続されている。
一のメモリセル31aには、書き込みトランジスタ27aの一端が他の書き込みビット線WBLN1に接続されており、他のメモリセル31bには、書き込みトランジスタ27bの一端が一の書き込みビット線WBLP1に接続されている。なお、この実施の形態の場合、一の書き込みビット線WBLP1は、相補型第1ビット線SBLP1と並走するように配置され、一の書き込みトランジスタ27aを跨いで隣の列にある他の書き込みトランジスタ27bに接続されている。また、他の書き込みビット線WBLN1も、相補型第2ビット線SBLN1と並走するように配置され、他の書き込みトランジスタ27bを跨いで隣の列にある一の書き込みトランジスタ27aに接続されている。
かかる構成に加えて、相補型第1ビット線SBLP1および相補型第2ビット線SBLN1には、1つの電圧変換回路76が設けられており、当該電圧変換回路76を介して、一の書き込みビット線WBLP1と、他の書き込みビット線とが接続されている。ここで、電圧変換回路76は、上述した図１５に示した電圧変換回路68a,68bと同じように第1トランジスタ70a,70bおよび第2トランジスタ71a,71bとから構成されており、これら電圧変換回路68a,68bと同様に、ストレージノードCa,CbのVDDおよび0［V］の振幅電圧を、例えば9［V］および0［V］の振幅電圧に変換し得るようになされている。
そして、このような図１７に示すメモリユニット74でも、例えば一のメモリセル31aに対してデータを書き込む際、書き込みトランジスタ27aの電圧値に応じて選定された第2ディープウェルDW2の電圧値に拘束されることなく、第1ディープウェルDW1に印加する電圧値を別途選定できることから、第1ディープウェルDW1および第1ウェルW1の電圧差を小さくできる。かくして、メモリユニット74を備えた不揮発性半導体記憶装置では、第1ディープウェルDW1と第1ウェルW1との電圧差を小さくできるので、その分、第1ディープウェルDW1と第1ウェルW1間の接合電圧を低くでき、かくして、回路構造が微細化された接合耐圧の低い回路素子にも混載し得る。
ここで、図１６Ｂは、図１７に示す電圧変換回路76を設けたメモリユニット74において、ＳＲＡＭ61のＳＲＡＭデータの読み出し動作時（図１６Ｂ中、「ＳＲＡＭのアクセス リード」と表記）と、ＳＲＡＭ61へ外部データを書き込む外部データ書き込み動作時（図１６Ｂ中、「ＳＲＡＭのアクセス ライト」と表記）と、メモリセル31a,31bのメモリデータをＳＲＡＭ61へ書き込むメモリデータ書き込み動作時と、ＳＲＡＭ61のＳＲＡＭデータをメモリセル31a,31bに書き込むＳＲＡＭデータ書き込み動作時と、メモリセル31a,31bでのデータ消去動作時とにおける各部位の電圧状態をまとめた表である。
（５‐６‐１）ＳＲＡＭデータをメモリセルへ書き込むＳＲＡＭデータ書き込み動作
なお、この図１６Ｂに示す各動作については、「ＳＲＡＭデータのメモリセルへの書き込み」の欄のみ異なるため、ここでは、この異なる点について以下簡単に説明し、その他の欄についての説明は図１６Ａと重複するため省略する。この場合、本発明のメモリユニット74では、先ず始めにＳＲＡＭ61に保持しているＳＲＡＭデータを、上述した「（５‐２）ＳＲＡＭからのデータ読み出し動作」の原理を基に、電圧変換回路76に読み出す。なお、ここでは、一例として、ＳＲＡＭ61において一方のストレージノードCaが高い電圧状態にあり、他方のストレージノードCbが低い電圧状態にあるとする。
すなわち、ＳＲＡＭ61のデータを読み出す際は、スイッチゲート線RGP1,RGN1に0［V］が印加されて、スイッチトランジスタ5a,5bがオフ動作され、読み出しトランジスタ6a,6bとＳＲＡＭ61との電気的な接続を遮断する。ＳＲＡＭ61では、ワード線WLに電源電圧VDDが印加され、ワード線WLに接続されたアクセストランジスタ64a,64bを双方ともオン動作させる。これによりメモリユニット60では、相補型第1ビット線SBLP1を介して一方のストレージノードCaの電位を電圧変換回路76にて検出するとともに、相補型第2ビット線SBLN1を介して他方のストレージノードCbの電位を電圧変換回路76にて検出し、ストレージノードCa,Cbに記録されたデータを判定し得る。
次いで、電圧変換回路76は、ＳＲＡＭ61において一のストレージノードCaが高い電圧状態にあると、他のメモリセル31bの書き込みトランジスタでフローティングゲート中の電荷を引き抜き、データが書き込まれた状態にするため、他の書き込みトランジスタ27bの一端に接続されている書き込みビット線WBLP1に9［V］の書き込みビット電圧を印加する。この際、電圧変換回路76は、ＳＲＡＭ61において他のストレージノードCbが低い電圧状態にあるため、一のメモリセル31aの書き込みトランジスタ27aでフローティングゲートFGa中に電荷を留め、データが書き込まれていない状態にするために、一の書き込みトランジスタ27aの一端に接続されている書き込みビット線WBLN1に0［V］の書き込み禁止ビット電圧を印加する。
ここで、メモリユニット74では、第1ウェル配線WEG1に‐9［V］の書き込み電圧が印加され、この第1ウェル配線WEG1に接続された容量トランジスタ3a,3bにおいて、絶縁膜とフローティングゲートFGa,FGbとの容量結合により、フローティングゲートFGa,FGbの電圧を上昇させ得る。また、この際、書き込みトランジスタ27a,27bが形成されている第3ウェルには第2ディープウェル配線WNWを介して9［V］が印加され得る。
これにより、電圧変換回路76から書き込みビット線WBLP1を介して9［V］の書き込みビット電圧が一端に印加される他の書き込みトランジスタ27bでは、フローティングゲートFGbとの電圧差（18[V]）によりトンネル効果が発生し、フローティングゲートFGb内にある電荷がチャネル領域に放出され、データが書き込まれた状態となり得る。
一方、電圧変換回路76から書き込みビット線WBLN1を介して0［V］の書き込み禁止ビット電圧が一端に印加される一の書き込みトランジスタ27aでは、フローティングゲートFGaとの電圧差（9[V]）が小さく、トンネル効果が発生せずにフローティングゲートFGa内にある電荷がそのまま留まり、データが書き込まれていない状態となり得る。かくして、図１７に示すメモリユニット74でも、図１５に示すメモリユニット60と同じ電圧をメモリセル31a,31bに印加し得、メモリユニット60と同じメモリデータを保持させることができる。なお、メモリセル31a,31bに保持されたメモリデータは、上述した「（５‐４）メモリセルのメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作」と同様にして、ＳＲＡＭ61に書き込むことができるため、ここではその説明は省略する。
ここで、図１５および図１７に示すＳＲＡＭ61は、アクセストランジスタ64a,64bと、ロードトランジスタ65a,65bと、ドライブトランジスタ66a,66bとの合計6個のＭＯＳトランジスタで構成されているが、データ書き込み動作等各種動作時に、これらトランジスタに印加される電圧が電源電圧VDD以下となり得る。従って、ＳＲＡＭ61を構成するトランジスタでは全てのゲート絶縁膜を4［nm］以下に形成し得る。
なお、この実施の形態の書き込み方法の説明においては、図１６Ａおよび図１６Ｂに示したように、ストレージノードの電位が電源電圧VDDのとき電圧変換回路の出力が9[V]となり、ストレージノードの電位が0[V]のとき電圧変換回路の出力が0[V]となる事例について説明したが、本発明はこれに限らず、例えば、ストレージノードの電位が電源電圧VDDのとき電圧変換回路の出力が0[V]となり、ストレージノードの電位が0[V]のとき電圧変換回路の出力が9[V]となるようにしても良い。この場合には、一の電圧変換回路の出力を一の書き込みトランジスタに接続し、他の電圧変換回路の出力を他の書き込みトランジスタに接続するようにすれば、本発明と同様の効果を得ることができる。
（６）その他の実施の形態
なお、上述した第1〜第3の実施の形態においては、第1導電型をＰ型とし、第2導電型をＮ型としたメモリセルを適用した場合について述べたが、本発明はこれに限らず、第1導電型および第2導電型の極性を逆にして、第1導電型をＮ型とし、第2導電型をＰ型としたメモリセルを適用してもよい。
また、上述した第1〜第3の実施の形態においては、読み出しトランジスタ6a,6b,47a,47bを第1導電型の領域に形成する方法で説明したが、本発明はこれに限らず読み出しトランジスタを第2導電型の領域に形成する方法を用いてもよい。その場合には読み出しトランジスタを第2導電型の第3ウェルに形成することにより、書き込みトランジスタ、または消去トランジスタと同じ半導体領域に形成でき、上述した実施の形態と同様にメモリセルを小さくすることができる。
また、上述した第4の実施の形態においては、第1導電型をＮ型とし、第2導電型をＰ型としたメモリセルを適用した場合について述べたが、本発明はこれに限らず、第1導電型および第2導電型の極性を逆にして、第1導電型をＰ型とし、第2導電型をＮ型としたメモリセルを適用してもよい。
また、上述した各実施の形態においては、第1ビット線や、第2ビット線、書き込みビット線は、フローティングゲートに対して電荷を注入するための電圧を印加するときは電荷注入ビット線となり、一方、フローティングゲート内の電荷を引き抜くための電圧を印加するときには電荷引抜ビット線との名称で用いることができることは明らかであり、また、同様に、消去ビット線についても、フローティングゲートに対して電荷を注入するための電圧を印加するときは電荷注入ビット線となり、一方、フローティングゲート内の電荷を引き抜くための電圧を印加するときには電荷引抜ビット線との名称で用いることができることは明らかである。
因みに、上述した第1の実施の形態では、電荷注入トランジスタとして、書き込みトランジスタを適用し、電荷引抜トランジスタとして、消去トランジスタを適用した場合について説明している。また、上述した第2の実施の形態では、電荷注入トランジスタとして、消去トランジスタを適用し、電荷引抜トランジスタとして、書き込みトランジスタを適用した場合について説明している。すなわち、本発明では、メモリセルにおいて、電荷注入トランジスタまたは電荷引抜トランジスタのいずれか一方を書き込みトランジスタとして機能させ、残りの電荷引抜トランジスタまたは電荷注入トランジスタの他方を消去トランジスタとして機能させるようにしている。
また、上述した各実施の形態においては、一方向に並ぶ複数のメモリセルにて、第1ウェルと、第2ウェルと、第3ウェルと、第1ディープウェルと、第2ディープウェルとを共有した構成として、行方向に並ぶ複数のメモリセルにて、第1ウェルW1と、第2ウェルW2と、第3ウェルW3と、第1ディープウェルDW1と、第2ディープウェルDW2とを共有した構成について説明したが、本発明はこれに限らず、列方向に並ぶ複数のメモリセルにて、第1ウェルと、第2ウェルと、第3ウェルと、第1ディープウェルと、第2ディープウェルとを共有した構成としてもよい。
この場合、一方向と異なる他方向とは、行方向を示すことになり、これに合わせて第1ビット線BLP1や、第2ビット線BLN2、第1ディープウェル配線WEDNW、第1ウェル配線WEG1、第2ディープウェル配線ENW、ソース線SL、リードゲート線RGP1,RGN1、第2ウェル配線WPW、消去ビット線EBL1の各種配線も、行列状の配置関係が適宜変更され得る。
1a,1b,1c,1d メモリユニット
2a,2b メモリセル
3a,3b 容量トランジスタ
4a,4b 書き込みトランジスタ
5a,5b スイッチトランジスタ
6a,6b 読み出しトランジスタ
7a,7b 消去トランジスタ
10 不揮発性半導体記憶装置
FGa,FGb フローティングゲート

Claims (16)

  1. フローティングゲートの電圧を調整する容量トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートに電荷を注入する電荷注入トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートから電荷を引き抜く電荷引抜トランジスタと、前記フローティングゲート内の電荷の有無に応じてオンオフ動作する読み出しトランジスタとを備え、前記容量トランジスタ、前記電荷注入トランジスタ、前記電荷引抜トランジスタ、および前記読み出しトランジスタで前記フローティングゲートを共有するメモリセルを有しており、
    前記メモリセルは、
    前記容量トランジスタが形成された第1導電型の第1ウェルと、
    前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が形成された前記第1導電型の第2ウェルと、
    前記電荷注入トランジスタおよび前記電荷引抜トランジスタのうち残りの他方が形成された第2導電型の第3ウェルと、
    前記第2導電型でなり、前記第1ウェルの形成領域でトリプルウェル構造を形成する第1ディープウェルと、
    前記第2導電型でなり、前記第3ウェルと接するとともに、前記第2ウェルの形成領域でトリプルウェル構造を形成する第2ディープウェルとを備え、
    前記第1ディープウェルと前記第2ディープウェルとが電気的に分離され、前記第1ディープウェルに印加される電圧とは異なる電圧を、前記第2ディープウェルに印加可能に形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. フローティングゲートの電圧を調整する容量トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートに電荷を注入する電荷注入トランジスタと、前記容量トランジスタで調整された前記フローティングゲートの電圧との電圧差により前記フローティングゲートから電荷を引き抜く電荷引抜トランジスタと、前記フローティングゲート内の電荷の有無に応じてオンオフ動作する読み出しトランジスタとを備え、前記容量トランジスタ、前記電荷注入トランジスタ、前記電荷引抜トランジスタ、および前記読み出しトランジスタで前記フローティングゲートを共有するメモリセルを有しており、
    前記メモリセルには、
    前記容量トランジスタが形成された第1導電型の第1ウェルと、
    前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が形成された前記第1導電型の第2ウェルと、
    前記電荷注入トランジスタおよび前記電荷引抜トランジスタのうち残りの他方が形成された第2導電型の第3ウェルと、
    前記第2導電型でなり、前記第1ウェルと隣接するように形成された第1分離ウェルと、
    前記第1導電型でなり、前記第1分離ウェルおよび前記第3ウェルを電気的に分離する第2分離ウェルとを備え、
    前記第1ウェルと前記第1分離ウェルとの間の電圧差と、前記第2分離ウェルと前記第3ウェルとの電圧差とが、トンネル効果によって前記フローティングゲートに電荷を注入、または引き抜く際に必要となる電圧差よりも小さく選定されている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記第1ウェルに隣接するように形成された前記第2導電型の第1分離ウェルと、
    前記第1分離ウェルと前記第3ウェルとを電気的に分離する前記第1導電型の第1導電型分離ウェルとを備える
    ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
  4. 前記電荷注入トランジスタは前記第3ウェルに形成され、前記電荷引抜トランジスタは前記第2ウェルに形成されている
    ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
  5. 前記読み出しトランジスタが前記第2ウェルに形成されている
    ことを特徴とする請求項1〜4のうちいずれか1項記載の不揮発性半導体記憶装置。
  6. 前記読み出しトランジスタは、一端がソース線に接続され、他端がスイッチトランジスタの一端に接続されている
    ことを特徴とする請求項1〜5のうちいずれか1項記載の不揮発性半導体記憶装置。
  7. 前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が書き込みトランジスタとして機能し、前記書き込みトランジスタには一端に書き込みビット線が接続されており、
    前記読み出しトランジスタには、前記書き込みビット線とは別に読み出しビット線が前記スイッチトランジスタを介して接続されている
    ことを特徴とする請求項6記載の不揮発性半導体記憶装置。
  8. 複数の前記メモリセルが行列状に配置されており、
    一方向に並ぶ複数の前記メモリセルにて、前記第1ウェルと、前記第2ウェルと、前記第3ウェルと、前記第1ディープウェルと、前記第2ディープウェルとを共有している
    ことを特徴とする請求項1〜7のうちいずれか1項記載の不揮発性半導体記憶装置。
  9. 2つの前記メモリセルが対をなしてメモリユニットを構成しており、
    一の前記メモリセルは、
    第1ビット線がスイッチトランジスタを介して前記読み出しトランジスタに接続され、第2ビット線が前記書き込みトランジスタに直接接続された構成を有し、
    前記一のメモリセルと対をなす他の前記メモリセルは、
    前記第2ビット線がスイッチトランジスタを介して前記読み出しトランジスタに接続され、前記第1ビット線が前記書き込みトランジスタに直接接続された構成を有する
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
  10. 一のストレージノードおよび他のストレージノードを有したＳＲＡＭを備えており、
    前記一のストレージノードが前記一のメモリセルのスイッチトランジスタに接続され、前記他のストレージノードが前記他のメモリセルのスイッチトランジスタに接続されている
    ことを特徴とする請求項9記載の不揮発性半導体記憶装置。
  11. 相補型第1ビット線に一のアクセストランジスタを介して接続された一のストレージノードと、相補型第2ビット線に他のアクセストランジスタを介して接続された他のストレージノードとを有したＳＲＡＭと、
    前記相補型第1ビット線および前記相補型第2ビット線に接続された電圧変換回路とを備え、
    2つの前記メモリセルが対をなしてメモリユニットを構成し、
    一の前記メモリセルは、
    前記読み出しトランジスタが前記スイッチトランジスタを介して前記一のストレージノードに接続され、
    前記一のメモリセルと対をなす他の前記メモリセルは、
    前記読み出しトランジスタが前記スイッチトランジスタを介して前記他のストレージノードに接続された構成を有しており、
    前記電圧変換回路は、
    前記一のストレージノードおよび前記他のストレージノードの電圧状態で表されたＳＲＡＭデータを前記メモリユニットに書き込む際、前記相補型第1ビット線を介して印加された前記一のストレージノードの電圧に応じた電圧を前記他のメモリセルの前記書き込みトランジスタまたは前記一のメモリセルの前記書き込みトランジスタに印加し、前記相補型第2ビット線を介して印加された前記他のストレージノードの電圧に応じた電圧を前記一のメモリセルの前記書き込みトランジスタまたは前記他のメモリセルの前記書き込みトランジスタに印加する
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
  12. 相補型第1ビット線に一のアクセストランジスタを介して接続された一のストレージノードと、相補型第2ビット線に他のアクセストランジスタを介して接続された他のストレージノードとを有したＳＲＡＭと、
    前記一のストレージノードに接続された一の電圧変換回路と、
    前記他のストレージノードに接続された他の電圧変換回路とを備え、
    2つの前記メモリセルが対をなしてメモリユニットを構成し、
    一の前記メモリセルは、
    前記読み出しトランジスタが前記スイッチトランジスタを介して前記一のストレージノードに接続され、
    前記一のメモリセルと対をなす他の前記メモリセルは、
    前記読み出しトランジスタが前記スイッチトランジスタを介して前記他のストレージノードに接続された構成を有しており、
    前記一のストレージノードおよび前記他のストレージノードの電圧状態で表されたＳＲＡＭデータを前記メモリユニットに書き込む際、前記一の電圧変換回路は、前記一のストレージノードの電圧に応じた電圧を前記他のメモリセルの前記書き込みトランジスタまたは前記一のメモリセルの前記書き込みトランジスタに印加し、前記他の電圧変換回路は、前記他のストレージノードの電圧に応じた電圧を前記一のメモリセルの前記書き込みトランジスタまたは前記他のメモリセルの前記書き込みトランジスタに印加する
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
  13. 前記ＳＲＡＭを構成するトランジスタはゲート絶縁膜が4［nm］以下に形成されている
    ことを特徴とする請求項11または12記載の不揮発性半導体記憶装置。
  14. 前記メモリユニットは、
    前記一のメモリセルと前記他のメモリセルとで1ビットを構成し、
    前記メモリセル毎に設けられた各前記スイッチトランジスタには個別にスイッチゲート線が接続されており、各前記スイッチトランジスタが独立にオンオフ動作する
    ことを特徴とする請求項9〜13のうちいずれか1項記載の不揮発性半導体記憶装置。
  15. 複数の前記メモリセルが行列状に配置され、
    一方向に並ぶ複数の前記メモリセルにて、前記第1ウェルと、前記第2ウェルと、前記第3ウェルと、前記第1ディープウェルと、前記第2ディープウェルとを共有した構成を有し、
    各前記メモリセルは、前記電荷注入トランジスタまたは前記電荷引抜トランジスタのいずれか一方が書き込みトランジスタとして機能し、残りの前記電荷引抜トランジスタまたは前記電荷注入トランジスタの他方が消去トランジスタとして機能しており、
    複数の前記メモリセルには、
    前記一方向とは異なる他方向に並ぶ複数の前記メモリセル毎に、前記書き込みトランジスタに対して共通の電圧を一律に印加する書き込みビット線と、
    前記書き込みビット線とは別に、前記一方向とは異なる他方向に並ぶ複数の前記メモリセル毎に、前記消去トランジスタに対して共通の電圧を一律に印加する消去ビット線とが設けられている
    ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性半導体記憶装置。
  16. 前記消去ビット線は、少なくとも、一の他方向に並ぶ複数の前記メモリセルと、他の他方向に並ぶ複数の前記メモリセルとで共有しており、
    前記消去ビット線を共有している複数の前記メモリセルには、前記消去ビット線を介して共通の電圧が一律に印加される
    ことを特徴とする請求項15記載の不揮発性半導体記憶装置。
JP2014086920A 2014-04-18 2014-04-18 不揮発性半導体記憶装置 Active JP6280428B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014086920A JP6280428B2 (ja) 2014-04-18 2014-04-18 不揮発性半導体記憶装置
CN201580019455.0A CN106233455B (zh) 2014-04-18 2015-04-20 非易失性半导体存储装置
KR1020167028723A KR102293640B1 (ko) 2014-04-18 2015-04-20 불휘발성 반도체 기억 장치
PCT/JP2015/062025 WO2015159994A1 (ja) 2014-04-18 2015-04-20 不揮発性半導体記憶装置
US15/304,649 US9830989B2 (en) 2014-04-18 2015-04-20 Non-volatile semiconductor storage device
TW104112652A TWI645543B (zh) 2014-04-18 2015-04-20 Non-volatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014086920A JP6280428B2 (ja) 2014-04-18 2014-04-18 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2015207644A true JP2015207644A (ja) 2015-11-19
JP6280428B2 JP6280428B2 (ja) 2018-02-14

Family

ID=54324195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014086920A Active JP6280428B2 (ja) 2014-04-18 2014-04-18 不揮発性半導体記憶装置

Country Status (6)

Country Link
US (1) US9830989B2 (ja)
JP (1) JP6280428B2 (ja)
KR (1) KR102293640B1 (ja)
CN (1) CN106233455B (ja)
TW (1) TWI645543B (ja)
WO (1) WO2015159994A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021019029A (ja) * 2019-07-18 2021-02-15 ローム株式会社 不揮発性半導体記憶装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6276447B1 (ja) * 2017-03-24 2018-02-07 株式会社フローディア 不揮発性半導体記憶装置
US11387242B2 (en) 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
CN114373766A (zh) * 2020-10-15 2022-04-19 成都锐成芯微科技股份有限公司 非易失性存储器装置
CN113160871B (zh) * 2021-04-23 2023-05-30 成都锐成芯微科技股份有限公司 基于深p阱工艺的非易失性存储器结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324858A (ja) * 2001-04-25 2002-11-08 Hitachi Ltd 不揮発性半導体記憶装置、そのデータ消去方法、情報処理装置および不揮発性記憶装置システム
JP2007123830A (ja) * 2005-09-29 2007-05-17 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
WO2014061425A1 (ja) * 2012-10-19 2014-04-24 株式会社フローディア 不揮発性半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7130213B1 (en) 2001-12-06 2006-10-31 Virage Logic Corporation Methods and apparatuses for a dual-polarity non-volatile memory cell
JP4800109B2 (ja) * 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US7471570B2 (en) 2005-09-19 2008-12-30 Texas Instruments Incorporated Embedded EEPROM array techniques for higher density
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
TW201030947A (en) * 2009-02-10 2010-08-16 Aplus Flash Technology Inc Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
JP5467809B2 (ja) 2009-07-16 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5429305B2 (ja) * 2009-11-26 2014-02-26 富士通セミコンダクター株式会社 不揮発性半導体記憶装置及びその消去方法
US8279681B2 (en) * 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324858A (ja) * 2001-04-25 2002-11-08 Hitachi Ltd 不揮発性半導体記憶装置、そのデータ消去方法、情報処理装置および不揮発性記憶装置システム
JP2007123830A (ja) * 2005-09-29 2007-05-17 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
WO2014061425A1 (ja) * 2012-10-19 2014-04-24 株式会社フローディア 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021019029A (ja) * 2019-07-18 2021-02-15 ローム株式会社 不揮発性半導体記憶装置
JP7462389B2 (ja) 2019-07-18 2024-04-05 ローム株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US9830989B2 (en) 2017-11-28
TWI645543B (zh) 2018-12-21
CN106233455B (zh) 2019-06-07
CN106233455A (zh) 2016-12-14
US20170040058A1 (en) 2017-02-09
KR20160145587A (ko) 2016-12-20
JP6280428B2 (ja) 2018-02-14
WO2015159994A1 (ja) 2015-10-22
KR102293640B1 (ko) 2021-08-24
TW201603246A (zh) 2016-01-16

Similar Documents

Publication Publication Date Title
JP2817500B2 (ja) 不揮発性半導体記憶装置
JP6280428B2 (ja) 不揮発性半導体記憶装置
TWI582909B (zh) Nonvolatile semiconductor memory device
JP5556873B2 (ja) 不揮発性半導体記憶装置
JP4697993B2 (ja) 不揮発性半導体メモリ装置の制御方法
US8552763B2 (en) Switch array including active regions being adjacent to each other in channel width direction of memory cell transistor
KR102578816B1 (ko) 강유전성 메모리 장치
JP4849517B2 (ja) 不揮発性メモリセル及びｅｅｐｒｏｍ
KR100930074B1 (ko) 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ｄｒａｍ 셀 소자
US8873287B2 (en) Nonvolatile programmable logic switch
JP5993479B1 (ja) 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
JP2012204896A (ja) 不揮発プログラマブルロジックスイッチ
KR101700992B1 (ko) 비휘발성 메모리 및 비휘발성 메모리의 제조 방법
JP6069137B2 (ja) 不揮発性半導体記憶装置
US20170352425A1 (en) Nonvolatile Semiconductor Storage Device
JP6175171B2 (ja) 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
CN113506808B (zh) 半导体存储装置
JP6783447B2 (ja) 不揮発性半導体記憶装置のデータ書き込み方法
JPH09199618A (ja) 不揮発性半導体記憶装置
JPH11251462A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180119

R150 Certificate of patent or registration of utility model

Ref document number: 6280428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250