KR101055387B1 - 불휘발성 메모리 소자의 제조방법 - Google Patents

불휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 적층된 게이트 라인 패턴들을 형성하는 단계, 게이트 라인 패턴들의 사이에 층간 절연막을 형성하는 단계, 제2 도전막의 상부 일부가 돌출되도록 층간 절연막의 높이를 낮추는 단계, 돌출된 제2 도전막을 코발트 실리사이트막으로 변화시키는 단계, 코발트 실리사이드막의 그레인 사이즈(grain size)를 감소시키는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
이온 주입, Ar, Xe, 그레인, grain, 코발트 실리사이드, CoSix

Description

불휘발성 메모리 소자의 제조방법{Method of manufacturing non-volatile memory device}
본 발명은 불휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 코발트 실리사이드막을 포함한 불휘발성 메모리 소자의 전기적 특성을 향상시키기 위한 불휘발성 메모리 소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate) 및 구동전압을 전달하는 콘트롤 게이트(control gate)를 포함한다.
불휘발성 메모리 소자는 플로팅 게이트 및 콘트롤 게이트를 포함한 다수의 게이트 라인들을 포함하는데, 불휘발성 메모리 소자의 집적도가 증가하면서 게이트 라인들의 폭 및 간격이 좁아지고 있다.
특히, 게이트 라인들의 폭이 좁아지면서 이에 따른 전기적 특성이 달라질 수 있다. 예를 들면, 게이트 라인들의 저항이 증가할 수 있다. 또한, 콘트롤 게이트용 전극막으로 텅스텐(tungsten; W)막을 사용할 경우, 텅스텐의 이상 산화 현상에 따 른 전기적 특성 열화가 발생할 수도 있다.
이를 해결하기 위하여, 텅스텐막 대신에 코발트 실리사이드막을 이용한 게이트 라인을 형성하게 되었다. 코발트 실리사이드막은 제조 공정 시 이상 산화 현상을 방지할 수 있으며, 게이트 라인의 저항 증가를 억제시킬 수 있다.
하지만, 코발트 실리사이드막의 크고 불규칙한 그레인 크기(grain size)는 코발트 실리사이드막을 형성하기 위한 고온의 열처리 공정 수행시, 내부 결함을 발생시킬 수 있으며, 이에 따라 누설전류가 증가할 수 있다. 이처럼, 코발트 실리사이드막의 그레인 크기 증가는 불휘발성 메모리 소자의 신뢰도를 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제는, 코발트 실리사이드막을 형성한 이후에, 코발트 실리사이드막의 그레인 크기를 감소시키기 위한 이온을 주입하고 열처리 공정을 수행함으로써 불휘발성 메모리 소자의 전기적 특성 열화를 방지하고자 한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 적층된 게이트 라인 패턴들을 형성한다. 게이트 라인 패턴들의 사이에 층간 절연막을 형성한다. 제2 도전막의 상부 일부가 돌출되도록 층간 절연막의 높이를 낮춘다. 돌출된 제2 도전막을 코발트 실리사이트막으로 변화시킨다. 코발트 실리사이드막의 그레인 사이즈(grain size)를 감소시키는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
층간 절연막을 형성하는 단계 이전에 게이트 라인 패턴들의 측벽에 스페이서를 형성하는 단계를 포함한다.
제2 도전막은 폴리실리콘막으로 형성한다.
돌출된 제2 도전막을 코발트 실리사이트막으로 변화시키는 단계는, 돌출된 제2 도전막 및 층간 절연막의 표면을 따라 코발트막을 형성하는 단계, 코발트막의 상부에 코발트막의 산화를 방지하기 위한 차단막을 형성하는 단계, 돌출된 제2 도 전막을 CoSix막으로 변화시키기 위한 제1 열처리 공정을 실시하는 단계, 차단막 및 상기 코발트막을 제거하는 단계, CoSix막을 코발트 실리콘막인 CoSi2막으로 변화시키기 위한 제2 열처리 공정을 실시하는 단계를 포함한다.
차단막은 Ti막 및 TiN막을 적층하여 형성한다.
코발트 실리사이드막의 그레인 사이즈(grain size)를 감소시키는 단계는, 코발트 실리사이드막이 형성된 반도체 기판에 이온 주입 공정을 실시하는 단계를 포함한다.
이온 주입 공정은 불활성 가스를 이용하여 실시한다.
이온 주입 공정은 도펀트(dopant)로 Ar(argon) 또는 Xe(xenon) 이온을 주입하여 실시한다.
이온 주입 공정은 1KeV 내지 80KeV의 에너지를 가하며, 1×1014ion/㎠ 내지 5×1016ion/㎠의 농도로 불순물을 주입하여 수행한다.
불순물을 주입하는 입사 각도는 반도체 기판에 대하여 수직(90°)으로 입사하거나, 입사 각도를 90°내지 40°의 각도도 변화시키는 트위스트 틸팅(twisted tilting) 법으로 수행한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 코발트 실리사이드막이 상부에 형성된 게이트 라인 패턴들 및 게이트 라인 패턴들의 사이에 채워진 층간 절연막이 형성된 반도체 기판이 제공된다. 코발트 실리사이드막에 불활성 가스를 이용한 이온 주입 공정을 실시하는 단계를 포함하는 불휘발성 메모 리 소자의 제조방법으로 이루어진다.
불활성 가스는 Ar(argon) 가스 또는 Xe(xenon) 가스를 이용한다.
이온 주입 공정을 실시한 후, 코발트 실리사이드막에 주입된 불순물을 활성화하기 위한 제3 열처리 공정을 실시하는 단계를 포함한다.
제3 열처리 공정은 자외선(ultraviolet; UV)을 이용한 열처리 공정(UV bake)으로 실시한다.
제3 열처리 공정은 불활성 기체인 헬륨(He) 분위기에서 실시하며, 제3 열처리 공정은 400㎛의 자외선을 이용하여 300℃ 내지 400℃의 온도에서 1분 내지 60분 동안 실시한다.
본 발명은, 코발트 실리사이드막을 형성한 이후에, 코발트 실리사이드막에 이온을 주입하고 열처리 공정을 수행함으로써 코발트 실리사이드막의 그레인 크기를 감소시켜 누설전류의 발생을 억제할 수 있다. 또한, 그레인 크기의 감소로, 게이트 라인의 저항을 감소시킬 수 있으며, 후속 제조 공정 시 게이트 라인의 끊어짐 현상(necking) 발생을 억제할 수 있다. 이에 따라, 불휘발성 메모리 소자의 전기적 특성 열화를 방지하여 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 셀렉트 라인(SL) 및 워드라인(WL)용 게이트 라인 패턴들을 형성한다. 구체적으로, 게이트 라인 패턴은 게이트 절연막(102), 플로팅 게이트(floating gate)용 제1 도전막(104), 유전체막(106) 및 콘트롤 게이트(control gate)용 제2 도전막(108)을 적층하여 형성할 수 있다. 게이트 절연막(102)은 게이트 라인 패턴들 사이의 반도체 기판 상부에 일부 잔류할 수 있다. 게이트 절연막(102)은 산화막으로 형성한다. 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 유전체막(106)은 산화막/질화막/산화막을 적층하여 형성할 수 있으며, 셀렉트 라인(SL)용 게이트 라인 패턴에서는 유전체막(106)의 일부에 홀(hole)을 형성하여 제1 및 제2 도전막(104 및 108)이 전기적으로 연결되도록 한다. 제2 도전막(108)은 폴리실리콘막으로 형성할 수 있다. 특히, 제2 도전막(108)은 후속 공정으로 일부가 코발트 실리사이드막으로 바뀌는 것을 고려하여 두께를 정하여 형성하는 것이 바람직하다. 예를 들면, 제2 도전막(108)은 500℃ 내지 550℃의 온도 범위(바람직하게는 530℃)의 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성할 수 있으며, 500Å 내지 2000Å의 두께로 형성할 수 있다. 게이트 라인 패턴들 사이의 반도체 기판(100)에는 접합영역(100a)을 형성한다.
도 1b를 참조하면, 게이트 라인 패턴들의 사이에 스페이서(spacer; 110)를 형성한다. 구체적으로 설명하면, 게이트 라인 패턴들을 포함한 반도체 기판(100)의 상부에 스페이서(110)용 절연막을 형성한다. 스페이서(110)용 절연막은 산화막으로 형성할 수 있다. 이어서, 셀렉트 라인(도 1a의 SL)용 게이트 라인 패턴들 사이의 게이트 절연막(102)이 노출되도록 식각 공정을 수행한다. 이때, 워드라인(도 1a의 WL)용 게이트 라인 패턴들 사이에 채워진 스페이서(110)는 잔류된다. 이어서, 스페이서(110) 및 게이트 라인 패턴들을 포함한 반도체 기판(100)의 상부에 층간 절연막(112)을 형성한다. 층간 절연막(112)은 산화막으로 형성할 수 있다. 또한, 도면에는 도시되지 않았지만, 층간 절연막(112)을 형성하기 이전에 스페이서(110), 게이트 라인 패턴 및 반도체 기판(100)의 표면을 따라 식각 정지막(예컨대, SAC nitride)을 더 형성할 수 있다.
도 1c를 참조하면, 제2 도전막(108)의 상부가 일부 돌출되도록 층간 절연막(112) 및 스페이서(110)의 높이를 낮추기 위한 식각 공정을 실시한다. 식각 공정은 제2 도전막(108)보다 층간 절연막(112) 및 스페이서(110)의 식각 속도가 더 빠른 조건의 건식 식각 공정으로 실시한다.
도 1d를 참조하면, 스페이서(110), 층간 절연막(112) 및 돌출된 제2 도전막(108)의 표면을 따라 코발트막(cobalt layer; 114)을 형성한다. 구체적으로 설명하면, 코발트막(114)은 물리적 기상 증착법(physical vapor deposition, PVD)으로 형성할 수 있으며, 10Å 내지 300Å의 두께가 되도록 형성할 수 있다.
도 1e를 참조하면, 코발트막(114)의 상부에 코발트막(114)의 산화를 방지함과 동시에 코발트(cobalt; Co) 성분이 감소하는 것을 방지하기 위한 차단막(116)을 형성한다. 차단막(116)은 Ti막 및 TiN막을 적층하여 형성할 수 있다.
이어서, 코발트막(114)으로부터 코발트(Co) 성분을 제2 도전막(도 1d의 108)으로 확산시키기 위한 제1 열처리 공정을 실시한다. 제1 열처리 공정은 퍼니스(furnace)를 이용하여 수행할 수 있으며, 급속 열처리 공정(rapid temperature process; RTP)으로 수행할 수도 있다. 구체적으로 설명하면, 제1 열처리 공정은 질소(N2) 분위기에서 300℃ 내지 550℃의 온도 범위 내에서 1분 내지 60분 동안 수행하는 것이 바람직하다. 제1 열처리 공정을 수행하여 제2 도전막(108)의 상부 일부가 제1 코발트 실리사이드막(108a)으로 바뀌게 된다. 이때, 제1 코발트 실리사이드막(108a)은 CoSix막(x는 양의 실수)이 된다. 예를 들면, CoSix막은 Co2Si막 또는 CoSi막으로 형성될 수 있다.
도 1f를 참조하면, 차단막(도 1e의 116) 및 코발트막(도 1e의 114)을 제거한다. 이어서, 제1 코발트 실리사이드막(도 1e의 108a)을 제2 코발트 실리사이드막(108b)으로 변형하기 위한 제2 열처리 공정을 실시한다. 제2 열처리 공정은 퍼니스(furnace)를 이용하여 수행할 수 있으며, 급속 열처리 공정(rapid temperature process; RTP)으로 수행할 수도 있다. 구체적으로 설명하면, 제2 열처리 공정은 질소(N2) 분위기에서 700℃ 내지 1100℃의 온도 범위 내에서 1분 내지 60분 동안 수행 하는 것이 바람직하다. 제2 열처리 공정을 수행하면 CoSix막인 제1 코발트 실리사이드막(도 1e의 108a)이 CoSi2막인 제2 코발트 실리사이드(108b)로 바뀌게 된다.
도 1g를 참조하면, 제2 코발트 실리사이드막(도 1f의 108b)의 그레인 사이즈(grain size)를 감소시키기 위한 이온 주입 공정을 실시한다.
이온 주입 공정은 도펀트(dopant)로 Ar(argon) 및 Xe(xenon) 이온을 주입하여 실시한다. 구체적으로 설명하면, 이온 주입 공정은 1KeV 내지 80KeV의 에너지를 가하며, 1×1014ion/㎠ 내지 5×1016ion/㎠의 농도로 불순물을 주입하는 것이 바람직하다. 이때, 불순물의 입사 각도는 반도체 기판(100)에 대하여 수직(90°)으로 입사하거나, 입사 각도를 바꾸는(예컨대, 90°~40°의 각도) 트위스트 틸팅(twisted tilting) 법으로 불순물을 주입할 수도 있다.
상술한 바와 같이, 이온 주입 공정을 실시함에 따라 제2 코발트 실리사이드막(도 1f의 108b)은 이온 주입된 제2 코발트 실리사이드막(108c)이 된다.
도 1h를 참조하면, 이온 주입된 제2 코발트 실리사이드막(108c)의 불순물을 활성화시키면서 그레인 사이즈(grain size)를 감소시키기 위하여 제3 열처리 공정을 실시한다. 제3 열처리 공정은 자외선(ultraviolet; UV)을 이용한 열처리 공정(UV bake 라고 부름)으로 실시하는 것이 바람직하다.
구체적으로 설명하면, 제3 열처리 공정은 불활성 기체인 헬륨(He) 분위기에서 실시한다. 이는, 도 1g에서 상술한 이온 주입 공정을 실시한 후에 게이트 라인 패턴의 일부에 전하(charge)가 축적되는 현상을 방지하기 위하여 자외선(UV)을 이 용하여 헬륨(He) 분위기에서 열처리 공정을 실시한다. 이때, 헬륨(He) 가스는 자외선(UV) 효과를 향상시키는 역할을 하기도 한다.
특히, 제3 열처리 공정은 400㎛의 자외선을 이용하여 실시할 수 있으며, 300℃ 내지 400℃의 온도에서 1분 내지 60분 동안 실시할 수 있다.
상술한 바와 같이, 이온 주입된 제2 코발트 실리사이드막(108c)에 제3 열처리 공정을 실시하면, 이온 주입된 제2 코발트 실리사이드막(108c)의 그레인 사이즈(grain size)가 작아지므로 물리적으로 안정화된다. 이는, 도시되지는 않았지만, SIMS 프로파일(profile) 측정 결과에서도 코발트(Co)의 피크(peak)가 감소함을 볼 수 있다. 이에 따라, 후속 불휘발성 메모리 소자의 동작 시, 게이트 라인의 온도가 증가하더라도 저항의 증가를 억제할 수 있으며, 제2 코발트 실리사이드막(208c)의 끊어짐 현상을 방지할 수 있으므로 신뢰도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 게이트 절연막 104 : 제1 도전막
106 : 유전체막 108 : 제2 도전막
108a : 제1 코발트 실리사이드막
108b, 108c : 제2 코발트 실리사이드막
110 : 스페이서 112 : 층간 절연막
114 : 코발트막 116 : 차단막

Claims (16)

  1. 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 적층된 게이트 라인 패턴들을 형성하는 단계;
    상기 게이트 라인 패턴들의 사이에 층간 절연막을 형성하는 단계;
    상기 제2 도전막의 상부 일부가 돌출되도록 상기 층간 절연막의 높이를 낮추는 단계;
    상기 돌출된 제2 도전막을 코발트 실리사이트막으로 변화시키는 단계; 및
    상기 코발트 실리사이드막의 그레인 사이즈(grain size)를 감소시키도록 상기 코발트 실리사이드막이 형성된 상기 반도체 기판에 이온 주입 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 층간 절연막을 형성하는 단계 이전에 상기 게이트 라인 패턴들의 측벽에 스페이서를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2 도전막은 폴리실리콘막으로 형성하는 불휘발성 메모리 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 돌출된 제2 도전막 및 상기 층간 절연막의 표면을 따라 코발트막을 형성하는 단계;
    상기 코발트막의 상부에 상기 코발트막의 산화를 방지하기 위한 차단막을 형성하는 단계;
    상기 돌출된 제2 도전막을 CoSix막으로 변화시키기 위한 제1 열처리 공정을 실시하는 단계;
    상기 차단막 및 상기 코발트막을 제거하는 단계; 및
    상기 CoSix막을 상기 코발트 실리콘막인 CoSi2막으로 변화시키기 위한 제2 열처리 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 차단막은 Ti막 및 TiN막을 적층하여 형성하는 불휘발성 메모리 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1 열처리 공정을 실시하는 단계는,
    질소(N2) 분위기에서 300℃ 내지 550℃의 온도 범위 내에서 1분 내지 60분 동안 수행되고,
    상기 제2 열처리 공정을 실시하는 단계는,
    질소(N2) 분위기에서 700℃ 내지 1100℃의 온도 범위 내에서 1분 내지 60분 동안 수행되는
    불휘발성 메모리 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온 주입 공정은 불활성 가스를 이용하여 실시하는 불휘발성 메모리 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온 주입 공정은 도펀트(dopant)로 Ar(argon) 또는 Xe(xenon) 이온을 주입하여 실시하는 불휘발성 메모리 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온 주입 공정은 1KeV 내지 80KeV의 에너지를 가하며, 1×1014ion/㎠ 내지 5×1016ion/㎠의 농도로 불순물을 주입하여 수행하는 불휘발성 메모리 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 불순물을 주입하는 입사 각도는 상기 반도체 기판에 대하여 수직(90°)으로 입사하거나, 입사 각도를 90°내지 40°의 각도도 변화시키는 트위스트 틸팅(twisted tilting) 법으로 수행하는 불휘발성 메모리 소자의 제조방법.
  11. 코발트 실리사이드막이 상부에 형성된 게이트 라인 패턴들 및 상기 게이트 라인 패턴들의 사이에 채워진 층간 절연막이 형성된 반도체 기판이 제공되는 단계; 및
    상기 코발트 실리사이드막에 불활성 가스를 이용한 이온 주입 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 불활성 가스는 Ar(argon) 가스 또는 Xe(xenon) 가스를 이용하는 불휘발성 메모리 소자의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제11항에 있어서,
    상기 이온 주입 공정을 실시한 후, 상기 코발트 실리사이드막에 주입된 불순물을 활성화하기 위한 제3 열처리 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 제3 열처리 공정은 자외선(ultraviolet; UV)을 이용한 열처리 공정(UV bake)으로 실시하는 불휘발성 메모리 소자의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 제3 열처리 공정은 400㎛의 자외선을 이용하여 300℃ 내지 400℃의 온도에서 1분 내지 60분 동안 실시하는 불휘발성 메모리 소자의 제조방법.
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