KR102353437B1 - 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템 - Google Patents

뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템 Download PDF

Info

Publication number
KR102353437B1
KR102353437B1 KR1020190167547A KR20190167547A KR102353437B1 KR 102353437 B1 KR102353437 B1 KR 102353437B1 KR 1020190167547 A KR1020190167547 A KR 1020190167547A KR 20190167547 A KR20190167547 A KR 20190167547A KR 102353437 B1 KR102353437 B1 KR 102353437B1
Authority
KR
South Korea
Prior art keywords
synaptic
single transistor
floating body
neuron
layer
Prior art date
Application number
KR1020190167547A
Other languages
English (en)
Other versions
KR20210039265A (ko
Inventor
최양규
한준규
윤경준
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to US17/037,444 priority Critical patent/US20210097380A1/en
Publication of KR20210039265A publication Critical patent/KR20210039265A/ko
Application granted granted Critical
Publication of KR102353437B1 publication Critical patent/KR102353437B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Manufacturing & Machinery (AREA)
  • Neurology (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 부유 바디층 및 전하 저장층을 포함하는 단일 트랜지스터를 통해 뉴런 동작과 시냅스 동작을 모두 가능하게 하고, 이를 이용하여 뉴런 소자와 시냅스 소자를 동일 평면 상에 동시 구현(co-integration)하여 뉴로모픽 시스템을 구현하는 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 정공 배리어 물질층, 상기 정공 배리어 물질층 상에 형성되는 부유 바디층(floating body), 상기 부유 바디층의 양측에 형성되는 소스 및 드레인, 상기 부유 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막 및 상기 게이트 절연막 상에 형성되는 게이트를 포함하는 단일 트랜지스터를 형성한다.

Description

뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템{A SINGLE TRANSISTOR CAPABLE OF USING BOTH NEURON AND SYNAPTIC DEVICES, AND A NEUROMORPHIC SYSTEM USING IT}
본 발명은 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는 부유 바디층 및 전하 저장층을 포함하는 단일 트랜지스터를 통해 뉴런 동작과 시냅스 동작을 모두 가능하게 하고, 이를 이용하여 뉴런 소자와 시냅스 소자를 동일 평면 상에 동시 구현(co-integration)하여 뉴로모픽 시스템을 구현하는 기술에 관한 것이다.
4차 산업 혁명 시대를 맞이하며 인공지능 시스템에 대한 연구가 활발히 진행되고 있다. 그 중에서도, 인공지능 동작에서 막대한 에너지를 소모하는 기존의 폰 노이만(von Neumann) 방식의 한계를 극복할 수 있는 대안으로, 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 각광을 받고 있다.
뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 방식이다. 인간의 뇌는 매우 복잡한 기능을 수행하지만 뇌가 소비하는 에너지는 20W 밖에 되지 않는다. 이에, 뉴로모픽 컴퓨팅은 인간의 뇌 구조 자체를 모방하여 기존 컴퓨팅보다 월등한 연상, 추론, 인식의 인공지능 동작을 초 저전력으로 수행한다.
이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 칩 또는 뉴로모픽 시스템은 인간의 두뇌가 신경세포인 뉴런(neuron)과 연결부위인 시냅스(synapse)로 구성된 것과 동일하게 뉴런과 시냅스로 구성되어 있다. 이 중에서 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하여 특정 임계 값을 초과할 때, 다음 시냅스로 스파이크 형태의 전압 신호를 전달하는 역할을 수행한다. 현재 뉴런은 CMOS 기반의 복잡한 회로로 구현되고 있다. 해당 회로 기반의 뉴런은 멤브레인 축전기(membrane capacitor)에 전하를 축적하고, 임계 값 이상이 되면 비교기(comparator) 회로를 사용하여 다음 시냅스로 전달하는 방식으로 구현된다.
이에 따라, 뉴런은 최대 20000F2에 달하는 레이아웃 면적을 차지하며, 집적도 측면에서 한계를 나타내고 있다.
시냅스는 뉴런들이 발현하는 스파이크의 상관관계에 따라 그 강도(weight)를 기억하고, 경우에 따라 그 강도 혹은 웨이트(weight)를 강화(potentiation)와 억압(depression) 과정을 통해 조정한다. 시냅스 소자의 경우, RRAM(resistive random access memory) 또는 멤리스터(memristor) 기반의 시냅스 소자가 많이 연구되어 왔으나, 신뢰성과 CMOS 기술과의 공정 호환성에서 큰 문제를 가지고 있기 때문에 실리콘 기반의 3단자 플래시 메모리 시냅스 소자 역시 활발히 연구되고 있다. 해당 시냅스 소자는 트랜지스터의 게이트 내 존재하는 전하 저장층에 저장된 전하의 양에 따라 시냅스의 웨이트(weight)를 조정한다.
기존의 뉴로모픽 시스템은 전술한 바와 같은 뉴런 회로와 시냅스 소자의 어레이를 기본 구성요소로 하며, 뉴런 회로와 시냅스 소자 어레이는 따로 제작된 후, 인쇄 회로 기판(printed circuit board, PCB) 상에서 와이어 본딩(wire bonding)을 통해 연결된다.
따라서, 집적도 측면에서 한계를 가지고 있을 뿐만 아니라, 뉴런과 시냅스 간 신호 전달 과정에서 에너지 손실과 배선 금속에서의 신호 지연(interconnection delay) 및 간섭이 발생하여 뉴로모픽 시스템의 에너지 효율과 속도를 제한한다. 이에, 전술한 바와 같은 제한 요소를 개선할 수 있는 기술이 요구되는 상황이다.
본 발명의 목적은 뉴런 동작을 위한 부유 바디층과 시냅스 동작을 위한 게이트 내 전하 저장층을 모두 포함하여 뉴런 소자와 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 구현하고, 단일 트랜지스터를 이용하여 뉴런 소자와 시냅스 소자를 동일 공정을 이용하여 동일 평면 상에 동시 구현(co-integration)함으로써, 고집적 뉴로모픽 시스템을 구현하고자 한다. 이에, 본 발명은 뉴런 회로와 시냅스 소자 어레이를 서로 다른 공정 과정으로 제작한 후, 인쇄 회로 기판(printed circuit board, PCB) 상에서 와이어 본딩(wire bonding)을 통해 연결하는 기존의 뉴로모픽 시스템에 비해 뉴로모픽 칩의 집적도와 에너지 소비, 그리고 속도를 크게 개선할 수 있다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않은 범위에서 다양하게 확장될 수 있다.
본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터는 기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 정공 배리어 물질층, 상기 정공 배리어 물질층 상에 형성되는 부유 바디층(floating body), 상기 부유 바디층의 양측에 형성되는 소스 및 드레인, 상기 부유 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막 및 상기 게이트 절연막 상에 형성되는 게이트를 포함한다.
상기 정공 배리어 물질층은 매립된 산화물(buried oxide), p형 바디(body)인 경우에 매립된 n-웰(buried n-well), n형 바디(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 충격 이온화(impact ionization)에 의해 발생한 정공이 축적되며, 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 또는 나노시트(nanosheet)형 부유 바디층 중 어느 하나의 구조를 나타낼 수 있다.
상기 부유 바디층은 상기 기판 상에 수평 방향 또는 수직 방향으로 형성될 수 있다.
상기 부유 바디층 하단에 형성되는 하부 기판을 더 포함할 수 있으며, 상기 하부 기판은 백 게이트(back gate)로 동작 가능할 수 있다.
상기 소스 및 드레인은 수평형 트랜지스터의 경우에 상기 부유 바디층의 좌우에 형성되고, 수직형 트랜지스터의 경우에 상기 부유 바디층의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상으로 형성될 수 있다.
상기 금속실리사이드로 형성된 상기 소스 및 드레인은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 납(Pb) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선할 수 있다.
상기 소스 및 드레인은 농도 구배의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 차단할 수 있다.
상기 게이트 절연막은 상기 전하 저장층을 중심으로 양측에 위치하는 두 개의 상기 산화막을 포함하거나, 상기 전하 저장층을 중심으로 일측에 위치하는 한 개의 상기 산화막을 포함할 수 있다.
상기 게이트는 상기 부유 바디층의 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조를 나타낼 수 있다.
상기 단일 트랜지스터는 상기 전면 게이트 구조인 경우, 상기 정공 배리어 물질층을 포함하지 않을 수 있다.
상기 게이트는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.
상기 단일 트랜지스터는 상기 소스 및 드레인으로 전류 신호가 인가되는 경우, 일정 이상의 신호 통합으로 인해 상기 소스 및 드레인에서 스파이크 형태의 전압 신호를 출력할 수 있다.
상기 단일 트랜지스터는 상기 게이트로 전압 신호가 인가되는 경우, 상기 소스 및 드레인에서 상기 전하 저장층에 저장된 전하의 양에 따라 변화하는 전류 신호를 출력할 수 있다.
본 발명의 실시예에 따른 재구성이 가능한 뉴로모픽 시스템은 뉴런 소자 및 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 포함하며, 상기 단일 트랜지스터를 상기 뉴런 소자 및 상기 시냅스 소자로 사용하여 구현한다.
본 발명의 실시예에 따른 고집적 뉴로모픽 시스템은 뉴런 소자 및 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 포함하며, 동일 공정을 사용하여 상기 뉴런 소자 및 상기 시냅스 소자를 동일 평면 상에 동시 구현(co-integration)하고, 금속 배선(interconnect metal)으로 연결하여 구현한다.
상기 뉴로모픽 시스템은 상기 시냅스 소자의 웨이트(weight)를 변화시키는 추가 회로의 삽입으로 인해 온칩 러닝(on-chip learning)에 사용될 수 있다.
상기 뉴로모픽 시스템은 상기 단일 트랜지스터 외에 저항, 축전기 및 다른 트랜지스터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.
본 발명의 다른 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터는 농도 구배의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 차단하는 소스 및 드레인; 상기 소스와 상기 드레인 사이에 형성되며, 뉴런 동작을 수행하는 부유 바디층(floating body); 상기 부유 바디층 상에 형성되며, 시냅스 동작을 수행하는 전하 저장층을 포함하는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되는 게이트를 포함한다.
본 발명의 실시예에 따르면, 뉴런 소자와 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 이용하여 경우에 따라 해당 소자를 뉴런 소자로 사용하거나, 시냅스 소자로 사용하는 재구성 가능한(reconfigurable) 뉴로모픽 시스템을 구현함으로써, 뉴로모픽 시스템의 집적도를 개선시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 뉴런 소자와 시냅스 소자를 동일 공정을 사용하여 동일 평면 상에 동시 구현(co-integration)함으로써, 고집적 뉴로모픽 시스템을 구현할 수 있으며, 이는 뉴런 회로와 시냅스 소자 어레이를 서로 다른 서로 다른 공정 과정으로 제작한 후, 인쇄 회로 기판(printed circuit board, PCB) 상에서 와이어 본딩(wire bonding)을 통해 연결하는 기존의 뉴로모픽 시스템에 비해 매우 높은 집적도를 가질 수 있다. 뿐만 아니라, 본 발명의 실시예에 따라 뉴런과 시냅스 간 신호 전달 과정에서 발생하는 에너지 손실과 배선 금속에서의 시간 지연(interconnection delay)이 최소화되기 때문에, 저전력 및 고성능 뉴로모픽 시스템을 구현할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 단면도를 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 전자현미경 이미지를 도시한 것이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 뉴런 동작 및 시냅스 동작 방법을 설명하기 위해 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 뉴런 동작 및 시냅스 동작을 구현한 전기적 측정의 결과 그래프를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템에서의 뉴런과 시냅스 어레이의 구성을 도시한 것이다.
도 6은 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터를 이용하여 뉴로모픽 시스템을 구현한 회로도를 도시한 것이다.
도 7은 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 동일 평면 상에 뉴런과 시냅스를 동시 구현하여 연결한 구조를 도시한 것이다.
도 8 및 도 9는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 구현한 뉴로모픽 시스템에 대한 전기적 측정의 결과 그래프를 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명에 따른 실시예들을 상세하게 설명하기에 앞서 한가지 용어를 정리하면, 통상적으로 부유 바디 또는 부유 바디층(floating body)은 4-전극(게이트, 소스, 드레인, 바디) 기반의 전계트랜지스터의 채널과 달리, 3-전극(게이트, 소스, 드레인)으로 이루어진 트랜지스터의 채널(channel)을 일컫는다. 대표적으로, 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판 상의 소자에서 널리 사용된다. 이 경우, 채널 상부에 존재하는 게이트는 매우 얇은 게이트 절연막을 통해서 노출된 채널 상부 또는 일부의 채널 전위를 제어할 수 있다. 하지만, 채널 하부는 매립 산화막(buried oxide)과 인접해 있어 SOI 기판인 후면 게이트(back-gate)를 통해 전압을 인가해도 매우 두꺼운 매립 산화막 때문에 채널 하부의 전위 조절이 어렵다. 따라서, SOI 소자는 채널 하부의 전위를 효과적으로 제어할 수 없어, 원하지 않는 부유 바디 효과가 발생한다.
좀 더 광의의 개념에서는, 나노선(nanowire)이나 나노시트(nanosheet)와 같은 채널이 전면 게이트(gate-all-around, GAA)에 의해 둘러싸인 GAA 트랜지스터의 고립된 채널도, 바디에 별도의 전압을 인가할 수 없기 때문에 부유 바디가 될 수 있다. 그러나, 이 경우에는 채널 전면을 감싸고 있는 게이트와 매우 얇은 게이트 절연막 때문에 채널 전위가 게이트에 의해 잘 통제되므로 부유 바디의 효과가 완화될 수는 없다.
수평형 트랜지스터와 달리 수직형 트랜지스터는 벌크 실리콘(bulk-si) 기판 상에 형성되기 때문에 외관상 부유 바디가 없을 것으로 언뜻 보여지나, 실제는 그렇지 않다. 예를 들면, p형 바디(body)인 경우, 수직으로 배치된 n+ 소스와 n+ 드레인, n형 바디(body)인 경우, 수직으로 배치된 p+ 소스와 p+ 드레인에 의해 채널이 고립되어 부유 바디 구조가 형성된다. 유사하게, 수직 돌기 아래에 매립된 SiC(buried SiC), 또는 매립된 SiGe(buried SiGe)에 의해서도 채널이 벌크 실리콘(bulk-si) 기판과 전기적으로 절연되어 부유 바디가 만들어진다.
따라서, 본 발명에서는 수평형 트랜지스터와 수직형 트랜지스터의 두 경우 모두 부유 바디라고 표현한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 단면도를 도시한 것이다.
보다 상세하게는, 도 1a는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자 모두로 사용이 가능한 수평형 트랜지스터의 단면도를 도시한 것이고, 도 1b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자 모두로 사용이 가능한 수직형 트랜지스터의 단면도를 도시한 것이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터(100)는 기판(110), 정공 배리어 물질층(120), 부유 바디층(130), 소스(140), 드레인(150), 산화막(160), 전하 저장층(170), 게이트(180) 및 절연막(190)을 포함한다. 여기서, 뉴런 동작과 시냅스 동작이 모두 가능한 단일 트랜지스터 구조에서, 뉴런 동작을 가능하게 하는 핵심 구조는 부유 바디층(130)이며, 시냅스 동작을 가능하게 하는 핵심 구조는 전하 저장층(170)이다.
이하에서는 n채널 소자를 기본으로 한 본 발명의 실시예에 따른 단일 트랜지스터(100)를 기술한다.
도 1a를 참조하면, 기판(110)은 전압 바이어스를 가하는 백 게이트(back gate)로 작용할 수 있으며, 기판(110) 상에는 순차적으로 정공 배리어 물질층(120)과 부유 바디층(130)이 위치한다.
실시예에 따라서, 기판(110)은 단결정 반도체 기판을 나타내며, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 및 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
정공 배리어 물질층(120)은 기판(110) 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함한다.
정공 배리어 물질층(120)은 매립된 산화물(buried oxide), p형 바디(body)인 경우에 매립된 n-웰(buried n-well), n형 바디(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성될 수 있다.
부유 바디층(floating body, 130)은 정공 배리어 물질층(120) 상에 형성된다.
부유 바디층(130)은 정공 배리어 물질층(120) 상에 형성되며, 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다. 또한, 부유 바디층(130)에는 충격 이온화(impact ionization)에 의해 발생한 정공이 축적되어, 뉴런 동작을 가능하게 한다.
부유 바디층(130)은 평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 또는 나노시트(nanosheet)형 부유 바디층 중 어느 하나의 구조를 나타낼 수 있다.
부유 바디층(130)은 도 1a에 도시된 수평형 트랜지스터와 같이 기판(110) 상에 수평 방향으로 형성될 수 있고, 도 1b에 도시된 수직형 트랜지스터와 같이 기판(110) 상에 수직 방향으로 형성될 수도 있다.
실시예에 따라서, 단일 트랜지스터(100)는 부유 바디층 하단에 형성되는 하부 기판을 더 포함할 수 있으며, 상기 하부 기판은 백 게이트(back gate)로 동작 가능할 수 있다.
소스(140) 및 드레인(150)은 부유 바디층(130)의 양측에 형성된다.
소스(140) 및 드레인(150)은 도 1a에 도시된 수평형 트랜지스터와 같이 부유 바디층(130)의 좌우에 형성될 수 있고, 도 1b에 도시된 수직형 트랜지스터와 같이 부유 바디층(130)의 상하에 형성될 수 있으며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 나로 형성될 수 있다. 이때, 소스(140) 및 드레인(150)은 부유 바디층(130)과 다른 타입을 가질 수 있다. 예를 들면, 소스(140) 및 드레인(150)이 p형이면 부유 바디층(130)은 n형이고, 소스(140) 및 드레인(150)이 n형이면 부유 바디층(130)은 p형일 수 있다.
일 예로, n형 실리콘 또는 p형 실리콘으로 형성된 소스(140) 및 드레인(150)은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상으로 형성될 수 있다.
소스(140) 및 드레인(150)은 서로 다른 도핑 농도의 비대칭적 구조를 나타낼 수 있으며, 이러한 구조는 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector) 없이 차단하는 데에 사용될 수 있다.
다른 예로, 금속실리사이드로 형성된 소스(140) 및 드레인(150)은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 납(Pb) 및 이리듐(Ir) 중 어느 하나로 형성된 금속실리사이드를 포함하며, 이 경우 해당 트랜지스터는 쇼트키 장벽 트랜지스터일 수 있다. 또한, 금속실리사이드로 형성된 소스(140) 및 드레인(150)은 개선된 접합을 위해 도펀트 편석(dopant segregation)을 이용할 수 있으며, 도펀트 편석을 이용한 해당 트랜지스터는 도펀트 편석 쇼트키 장벽 트랜지스터일 수 있다.
게이트 절연막(160, 170)은 부유 바디층(130) 상에 형성되며, 산화막(160) 및 전하 저장층(170)을 포함한다.
게이트 절연막(160, 170)은 전하 저장층(170)을 중심으로 양측에 위치하는 두 개의 산화막(160)을 포함하거나, 전하 저장층(170)을 중심으로 일측에 위치하는 한 개의 산화막(160)을 포함할 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터(100)에서 부유 바디층(130) 상에 형성된 산화막(160)은 부유 바디층(130)과 전하 저장층(170)을 절연하는 것으로, 터널링 산화막(tunneling oxide)이라고 불리우며, 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화파트늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
전하 저장층(170)은 산화막(160) 상에 존재하며, 전하가 저장된 양에 따라 서로 다른 웨이트(weight)를 가지게 함으로써 시냅스 동작을 가능하게 한다. 전하 저장층(170)은 폴리실리콘(poly-silicon), 비정질 실리콘(amorphous silicon), 금속 산화물(metal oxide), 실리콘 질화물(silicon nitride), 실리콘 나노결정 물질(silicon nano-crystal) 및 금속 산화물 나노결정을 갖는 물질 중 어느 하나로 형성될 수 있다.
전하 저장층(170) 상에 형성된 또 한 층의 산화막(160)은 전하 저장층(170)과 게이트(180)를 절연하는 것으로, 블락킹 산화막(blocking oxide)이라고 불리우며, 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
다만, 실시예에 따라서는 두 개의 산화막(160) 중 어느 한 개 또는 두 개 모두 존재하지 않을 수도 있다.
게이트(180)는 게이트 절연막(160, 170) 상에 형성된다.
게이트(180)는 산화막(160) 상에 형성되며, n형 폴리실리콘, p형 폴리실리콘 및 금속 중 어느 하나로 형성될 수 있다. 해당 금속은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다.
게이트(180)는 부유 바디층(130)의 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조를 나타낼 수 있다. 이에, 본 발명의 실시예에 따른 단일 트랜지스터(100)가 전면 게이트 구조로 형성되는 경우, 정공 배리어 물질층(120)을 포함하지 않는 것을 특징으로 한다.
게이트(180)는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.
도 1b를 참조하면, 절연막(190)은 수직형 트랜지스터의 소스(140) 및 드레인(150)과 게이트(180)를 절연하는 것으로, 산화막(160)을 형성하는 물질로 형성될 수 있다.
본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터(100)는 부유 바디층(130)이 나노선(nanowire) 또는 나노시트(nanosheet) 구조를 가지며, 산화막(160), 전하 저장층(170) 및 게이트(180)가 부유 바디층(130)을 둘러싸고 있는 GAA(Gate-All-Around) 트랜지스터의 구조일 수 있다. 이때, 단일 트랜지스터(100)가 p형 바디(body)인 경우 수직으로 배치된 n+ 소스와 n+ 드레인, n형 바디(body)인 경우 수직으로 배치된 p+ 소스와 p+ 드레인에 의해 채널이 고립되어 충격 이온화(impact ionization)에 의해 생긴 정공이 정공 배리어 물질층(120) 없이 갇힐 수 있으므로, 정공 배리어 물질층(120)이 존재하지 않을 수 있다.
특히, 도 1b에 도시된 바와 같은 일반적인 수직형 트랜지스터는 GAA(Gate-All-Around) 트랜지스터의 구조를 가지기 때문에, 정공 배리어 물질층(120)이 존재하지 않는다.
도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터(100)는 일 예로, 소스(140) 및 드레인(150)으로 전류 신호가 인가되는 경우, 일정 이상의 신호 통합으로 인해 소스(140) 및 드레인(150)에서 스파이크 형태의 전압 신호를 출력할 수 있으며, 다른 예로, 게이트(180)로 전압 신호가 인가되는 경우, 소스(140) 및 드레인(150)에서 전하 저장층(170)에 저장된 전하의 양에 따라 변화하는 전류 신호를 출력할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 전자현미경 이미지를 도시한 것이다.
보다 상세하게는, 도 2a는 본 발명의 실시예에 따른 실제 제작된 뉴런 동작과 시냅스 동작이 모두 가능한 수평형 트랜지스터의 주사전자현미경(Scanning Electron Microscope; SEM) 이미지를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 실제 제작된 뉴런 동작과 시냅스 동작이 모두 가능한 수직형 트랜지스터의 주사전자현미경(Scanning Electron Microscope; SEM) 이미지를 도시한 것이다.
도 2a를 참조하면, 실제 제작된 뉴런 동작과 시냅스 동작이 모두 가능한 수평형 트랜지스터의 정공 배리어 물질층(120), 소스(140), 드레인(150) 및 게이트(180)에 대한 전자현미경 이미지를 확인할 수 있다.
또한, 도 2b를 참조하면, 실제 제작된 뉴런 동작과 시냅스 동작이 모두 가능한 수직형 트랜지스터의 드레인(150) 및 게이트(180)에 대한 전자현미경 이미지를 확인할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터의 뉴런 동작 및 시냅스 동작 방법을 설명하기 위해 도시한 것이다.
보다 상세하게는, 도 3a는 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 단일 트랜지스터의 뉴런 동작 방법을 설명하기 위해 도시한 것이며, 도 3b는 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 단일 트랜지스터의 시냅스 동작 방법을 설명하기 위해 도시한 것이다.
도 3a를 참조하면, 소스(140) 또는 드레인(150)으로 전류 신호를 입력 받아 일정 이상의 신호가 통합되면, 소스(140) 또는 드레인(150)에서 스파이크 형태의 전압 신호를 출력한다. 이때, 스파이크의 주파수는 입력된 전류 신호의 크기에 따라 달라진다. 예를 들어, 입력된 전류 신호의 크기가 크면 더 잦은 스파이크가 발생한다.
도 3b를 참조하면, 게이트(180)로 전압 신호를 입력 받아, 소스(140) 또는 드레인(150)으로 전류 신호를 출력한다. 이때, 해당 전류 신호의 크기는 전하 저장층(170)에 저장된 전하의 양에 따라 달라지며, 이는 시냅스 소자의 웨이트(weight)를 의미한다. 예를 들어, 웨이트(weight)가 크면 같은 전압 입력 신호에 대해 더 큰 전류 신호를 출력한다.
상기 웨이트(weight)는 게이트(180)에 펄스 형태의 전압을 인가하는 강화(potentiation) 또는 억압(depression) 과정을 통해 변화될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 뉴런 동작 및 시냅스 동작을 구현한 전기적 측정의 결과 그래프를 도시한 것이다.
보다 상세하게는, 도 4a는 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 실제 제작된 수직형 트랜지스터에서 도 3a의 동작 방법을 이용해 뉴런 동작을 구현한 전기적 측정의 결과 그래프를 도시한 것이며, 도 4b는 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 실제 제작된 수직형 트랜지스터에서 도 3b의 동작 방법을 이용해 시냅스 동작을 구현한 전기적 측정의 결과 그래프를 도시한 것이다.
도 4a를 참조하면, 일정 크기 이상의 전류 신호가 입력되면, 스파이크 형태의 출력 전압이 발생하는 것을 확인할 수 있다. 또한, 입력 전류(IIn)의 크기가 증가할수록 스파이크 주파수가 증가하는 전형적인 뉴런 소자의 특성을 보이는 것을 확인할 수 있다.
도 4a의 실험은 수직 나노선(nanowire) 직경이 400nm인 수직형 트랜지스터를 이용하여 측정하였으며, 뉴런 동작을 가능하게 하기 위해 -1V의 게이트 전압을 인가하였다. 해당 뉴런 동작이 가능한 트랜지스터는 게이트 전압을 변경시킴으로써, 고정된 입력 전류에 대해 스파이크 주파수를 변경시킬 수 있다. 또한, 이와 같이 전류가 입력됨에 따라 스파이크가 발현되는 뉴런의 엑시비션(exhibition) 특성뿐만 아니라, 특정 게이트 전압에서는 스파이크가 발현되지 않도록 조절함으로써 뉴런의 인히비션(inhibition) 특성도 구현할 수 있다. 이에, 뉴런의 인히비션(inhibition) 특성은 생물학적 뉴런에서도 나타나는 특성으로, 꼭 필요한 뉴런만 동작시킴으로써 에너지 소비를 최소화할 수 있다.
도 4b를 참조하면, 시냅스 소자의 전기전도도(conductance)가 강화(potentiation) 및 억압(depression) 펄스에 의해 변화하는 전형적인 시냅스 소자의 특성을 보이는 것을 확인할 수 있다.
도 4b의 실험은 수직 나노선(nanowire) 직경이 400nm인 수직형 트랜지스터를 이용하여 측정하였으며, 진폭 -11V와 시간 100us를 가지는 강화(potentiation) 펄스, 진폭 11V와 시간 10us를 가지는 억압(depression) 펄스를 사용하였다. 또한 전기전도도(conductance)를 추출하기 위한 읽는 전압(reading voltage)으로는 게이트 전압 2V와 드레인 전압 1V을 사용하였다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템에서의 뉴런과 시냅스 어레이의 구성을 도시한 것이다.
본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터를 이용하면, 해당 소자를 용도에 따라 뉴런 소자로 사용하거나, 시냅스 소자로 사용하는 재구성 가능한(reconfigurable) 뉴로모픽 시스템을 구현하여 뉴로모픽 시스템의 집적도를 개선시킬 수 있다.
뿐만 아니라, 뉴런 소자와 시냅스 소자를 동일 공정을 사용해 동일 평면 상에 동시 구현(co-integration)함으로써, 고집적 뉴로모픽 시스템을 구현할 수 있다. 이는 뉴런 회로와 시냅스 소자 어레이를 서로 다른 공정 과정으로 제작한 후, 인쇄 회로 기판(printed circuit board, PCB) 상에서 와이어 본딩(wire bonding)을 통해 연결되는 기존 뉴로모픽 시스템과 비교해 매우 높은 집적도를 가지는 뉴로모픽 시스템을 구현할 수 있을 뿐만 아니라, 뉴런과 시냅스 간 신호 전달 과정에서 발생하는 에너지 손실과 배선 금속에서의 시간 지연(interconnection delay) 및 간섭을 최소화하기 때문에, 저전력 및 고성능 뉴로모픽 시스템을 구현할 수 있다.
도 5를 참조하면, 프리-시냅틱 뉴런(Pre-synaptic neuron)은 전류 신호를 입력 받아 통합한 후, 그 값이 특정 임계 값을 초과할 때, 시냅스 어레이(Synapse array)의 시냅스로 스파이크 형태의 전압 신호를 전달한다. 그에 따라 시냅스 어레이(Synapse array)의 시냅스는 자체적으로 가지고 있는 프리-시냅틱 뉴런(Pre-synaptic neuron)과 포스트-시냅틱 뉴런(Post-synaptic neuron) 사이의 연결 강도 혹은 웨이트(weight)를 반영한 전류 신호를 포스트-시냅틱 뉴런(Post-synaptic neuron)으로 전달한다.
포스트-시냅틱 뉴런(Post-synaptic neuron)은 이전 시냅스 소자들에서 받은 전류 신호를 통합한 후, 그 값이 특정 임계 값을 초과할 때, 스파이크 형태의 전압 신호를 출력한다.
도 6은 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터를 이용하여 뉴로모픽 시스템을 구현한 회로도를 도시한 것이다.
보다 상세하게는, 도 6은 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 단일 트랜지스터를 이용하여 뉴런 소자와 시냅스 소자를 동일 공정을 사용해 동일 평면 상에 동시 구현(co-integration)한 도 5의 뉴로모픽 시스템에 대한 회로도를 도시한 것이다.
도 6을 참조하면, 도 5의 프리-시냅틱 뉴런(Pre-synaptic neuron)에 해당하는 뉴런 소자는 전류 신호를 소스 또는 드레인으로 입력 받아, 일정 이상의 전류 신호가 모이면 소스 또는 드레인으로 스파이크 형태의 전압 신호를 출력한다. 뉴런 소자의 소스 또는 드레인은 다음 시냅스 어레이(Synapse array)에 존재하는 시냅스 소자의 게이트와 연결되어 있어서, 시냅스 소자의 게이트에 스파이크 형태의 전압 신호를 전달한다.
또한, 도 5의 시냅스 어레이(Synapse array)에 존재하는 시냅스 소자는 이전 뉴런 소자(또는 프리-시냅틱 뉴런(Pre-synaptic neuron))에서 게이트로 전압 신호를 입력 받아, 소스 또는 드레인으로 전류 신호를 출력한다. 이때, 해당 전류 신호는 시냅스 소자의 웨이트(weight)에 따라 달라진다. 예를 들면, 시냅스 소자의 소스 또는 드레인은 다음 뉴런 소자의 소스 또는 드레인과 연결되어 있어서, 다음 뉴런 소자에 시냅스 소자의 웨이트(weight)가 반영된 전류 신호를 전달한다.
또한, 도 5의 포스트-시냅틱 뉴런(Post-synaptic neuron)에 해당하는 뉴런 소자는 이전 시냅스 소자들에서 전류 신호를 소스 또는 드레인으로 입력 받아 통합한 후, 일정 이상의 전류 신호가 모이면 소스 또는 드레인으로 스파이크 형태의 전압 신호를 출력한다.
도 6을 참조하면, 뉴런 소자의 소스 또는 드레인에서 시냅스 소자의 게이트로 전압 신호가 전달되는 부분은 시냅스 소자의 게이트에서 바라보는 저항이 매우 크므로, 시냅스 소자의 저항 상태에 따라 전압 신호가 달라지는 부하 효과(load effect)가 발생하지 않는다.
반면에, 시냅스 소자의 소스 또는 드레인에서 뉴런 소자의 소스 또는 드레인으로 전류 신호가 전달되는 부분은 뉴런 소자의 소스 또는 드레인에서 바라보는 저항이 계속 변화하므로, 뉴런 소자의 저항 상태에 따라 전류 신호가 달라지는 부하효과(load effect)가 발생한다. 이에 따라서, 시냅스 소자의 소스 또는 드레인에서 나오는 출력 전류를 그대로 뉴런 소자의 소스 또는 드레인으로 전달하기 위해서는 트랜지스터 두 개로 구성된 전류거울(current mirror) 등의 추가 요소가 필요할 수 있다.
도 7은 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 동일 평면 상에 뉴런과 시냅스를 동시 구현하여 연결한 구조를 도시한 것이다.
보다 상세하게는, 도 7은 본 발명의 실시예에 따른 뉴런 동작과 시냅스 동작이 모두 가능한 단일 트랜지스터를 이용하여 동일 평면 상에 뉴런과 시냅스를 동시 구현(co-integration)하며, 금속 배선(interconnect metal)으로 연결한 구조를 도시한 것이다.
본 발명의 실시예에 따르면, 단일 트랜지스터를 이용하여 뉴런 소자와 시냅스 소자를 동일 공정을 사용해 동일 평면 상에 동시 구현(co-integration)한 후 금속 배선(interconnect metal)으로 연결함으로써, 고집적 뉴로모픽 시스템을 구현할 수 있다.
여기서, 상기 금속 배선(interconnect metal)은 알루미늄(Al), 코발트(Co), 구리(Cu), 텅스텐(W), 주석(TiN), 티타늄-텅스텐(TiW), 실리사이드(PtSi, TiSi2, WSi2, CoSi2, NiSi) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.
본 발명의 실시예에 따른 고집적 뉴로모픽 시스템은 시냅스 소자의 웨이트(weight)가 변화될 필요가 없는 오프칩 러닝(off-chip learning)에 적합하지만, 시냅스 소자의 웨이트를 변화시켜주는 추가 회로가 삽입되어 시냅스 소자의 강화(potentiation)와 억압(depression)을 가능하게 하면 온칩 러닝(on-chip learning)에도 사용될 수 있다.
또한, 본 발명의 실시예에 따른 고집적 뉴로모픽 시스템은 뉴런 소자와 시냅스 소자 모두로 사용될 수 있는 단일 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.
도 8 및 도 9는 본 발명의 실시예에 따른 뉴런 소자 및 시냅스 소자로 사용이 가능한 수직형 트랜지스터를 이용하여 구현한 뉴로모픽 시스템에 대한 전기적 측정의 결과 그래프를 도시한 것이다.
보다 상세하게는, 본 발명의 실시예에 따른 실제 제작된 뉴런 동작과 시냅스 동작이 모두 가능한 수직형 트랜지스터 두 개를 각각 뉴런과 시냅스로 사용하여 구현한 도 5의 뉴로모픽 시스템에 대한 전기적 측정의 결과 그래프를 도시한 것이다.
뉴런 소자로는 수직 나노선(nanowire)으로, 부유 바디의 직경이 1280 nm인 수직형 트랜지스터를 사용하였으며, 시냅스 소자로는 직경이 400 nm인 수직형 트랜지스터를 사용하였다. 이에, 뉴런 소자의 드레인에 일정한 전류를 입력시켰을 때, 뉴런 소자에서 출력되는 전압 출력과 그 전압 출력을 게이트를 통해 받은 시냅스 소자의 전류를 측정하였다.
도 8을 참조하면, 도 8(a) 내지 도 8(d)에 도시된 두 개의 그래프 중 위에 즉, 상단에 위치한 선은 뉴런 소자의 전압 출력이며, 두 개의 그래프 중 아래에 즉, 하단에 위치한 선은 그 전압 출력을 받은 시냅스 소자의 전류 출력을 나타낸다.
뉴런 소자로 입력되는 전류(IIn)가 100 pA일 때에는 뉴런 소자의 전압 출력과 시냅스 소자의 전류 출력이 모두 스파이크 형태를 보이지 않으며, 뉴런 소자로 입력되는 전류(IIn)가 5 nA 이상일 때에는 뉴런 소자의 전압 출력과 시냅스 소자의 전류 출력이 모두 스파이크 형태를 보이는 것을 확인할 수 있다.
또한, 도 8을 참조하면, 뉴런 소자로 입력되는 전류(IIn)가 증가할수록 스파이크의 주파수가 증가하는, 전형적인 뉴로모픽 시스템의 전기적 특성을 확인할 수 있다.
도 9를 참조하면, 이전 뉴런 소자(또는 프리-시냅틱 뉴런(Pre-synaptic neuron))에서 같은 크기의 전압 신호를 입력 받았을 때, 시냅스 소자의 웨이트(weight)에 따라 시냅스 소자의 출력 전류 크기가 달라지는 특성을 나타내는 그래프를 확인할 수 있다.
시냅스 소자의 전하 저장층에 더 많은 전자가 저장되어 있으면, 도 9(a)와 같이 같은 게이트 전압에 대해 흐르는 드레인 전류가 작으므로, 작은 웨이트(weight)를 가진다. 이에 따라서, 이전 뉴런 소자(또는 프리-시냅틱 뉴런(Pre-synaptic neuron))에서 같은 크기의 전압을 입력 받았을 때, 도 9(b)와 같이 작은 웨이트(weight)를 가지는 시냅스 소자의 출력 전류의 크기가 더 작은 것을 확인할 수 있으며, 이는 전형적인 뉴로모픽 시스템의 전기적 특성을 보이는 것을 알 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터
110: 기판
120: 정공 배리어 물질층
130: 부유 바디층
140: 소스
150: 드레인
160: 산화막
170: 전하 저장층
180: 게이트
190: 절연막

Claims (21)

  1. 기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 정공 배리어 물질층;
    상기 정공 배리어 물질층 상에 형성되는 부유 바디층(floating body);
    상기 부유 바디층의 양측에 형성되는 소스 및 드레인;
    상기 부유 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하고,
    상기 소스 및 드레인은
    서로 다른 도핑 농도의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector)없이 차단하는 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  2. 제1항에 있어서,
    상기 정공 배리어 물질층은
    매립된 산화물(buried oxide), p형 바디(body)인 경우에 매립된 n-웰(buried n-well), n형 바디(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성되는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  3. 제1항에 있어서,
    상기 부유 바디층은
    충격 이온화(impact ionization)에 의해 발생한 정공이 축적되며, 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  4. 제3항에 있어서,
    상기 부유 바디층은
    평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 또는 나노시트(nanosheet)형 부유 바디층 중 어느 하나의 구조를 나타내는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  5. 제3항에 있어서,
    상기 부유 바디층은
    상기 기판 상에 수평 방향 또는 수직 방향으로 형성되는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  6. 제1항에 있어서,
    상기 부유 바디층 하단에 형성되는 하부 기판을 더 포함할 수 있으며,
    상기 하부 기판은
    백 게이트(back gate)로 동작 가능한 것을 특징으로 하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  7. 제1항에 있어서,
    상기 소스 및 드레인은
    수평형 트랜지스터의 경우에 상기 부유 바디층의 좌우에 형성되고, 수직형 트랜지스터의 경우에 상기 부유 바디층의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  8. 제7항에 있어서,
    상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은
    확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상으로 형성되는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  9. 제7항에 있어서,
    상기 금속실리사이드로 형성된 상기 소스 및 드레인은
    어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 납(Pb) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  10. 삭제
  11. 제1항에 있어서,
    상기 게이트 절연막은
    상기 전하 저장층을 중심으로 양측에 위치하는 두 개의 상기 산화막을 포함하거나, 상기 전하 저장층을 중심으로 일측에 위치하는 한 개의 상기 산화막을 포함하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  12. 제1항에 있어서,
    상기 게이트는
    상기 부유 바디층의 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조를 나타내는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  13. 제12항에 있어서,
    상기 단일 트랜지스터는
    상기 전면 게이트 구조인 경우, 상기 정공 배리어 물질층을 포함하지 않는 것을 특징으로 하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  14. 제1항에 있어서,
    상기 게이트는
    다중 게이트(multiple-gate)의 구조를 나타내는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  15. 제1항에 있어서,
    상기 단일 트랜지스터는
    상기 소스 및 드레인으로 전류 신호가 인가되는 경우, 일정 이상의 신호 통합으로 인해 상기 소스 및 드레인에서 스파이크 형태의 전압 신호를 출력하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  16. 제1항에 있어서,
    상기 단일 트랜지스터는
    상기 게이트로 전압 신호가 인가되는 경우, 상기 소스 및 드레인에서 상기 전하 저장층에 저장된 전하의 양에 따라 변화하는 전류 신호를 출력하는, 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
  17. 뉴런 소자 및 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 포함하며, 상기 단일 트랜지스터를 상기 뉴런 소자 및 상기 시냅스 소자로 사용하여 구현하고,
    상기 단일 트랜지스터는
    기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 정공 배리어 물질층;
    상기 정공 배리어 물질층 상에 형성되는 부유 바디층(floating body);
    상기 부유 바디층의 양측에 형성되는 소스 및 드레인;
    상기 부유 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하고,
    상기 소스 및 드레인은
    서로 다른 도핑 농도의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector)없이 차단하는, 재구성이 가능한 뉴로모픽 시스템.
  18. 뉴런 소자 및 시냅스 소자 모두로 사용 가능한 단일 트랜지스터를 포함하며, 동일 공정을 사용하여 상기 뉴런 소자 및 상기 시냅스 소자를 동일 평면 상에 동시 구현(co-integration)하고, 금속 배선(interconnect metal)으로 연결하여 구현하고,
    상기 단일 트랜지스터는
    기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 정공 배리어 물질층;
    상기 정공 배리어 물질층 상에 형성되는 부유 바디층(floating body);
    상기 부유 바디층의 양측에 형성되는 소스 및 드레인;
    상기 부유 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하고,
    상기 소스 및 드레인은
    서로 다른 도핑 농도의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector)없이 차단하는, 고집적 뉴로모픽 시스템.
  19. 제18항에 있어서,
    상기 뉴로모픽 시스템은
    상기 시냅스 소자의 웨이트(weight)를 변화시키는 추가 회로의 삽입으로 인해 온칩 러닝(on-chip learning)에 사용되는 것을 특징으로 하는, 고집적 뉴로모픽 시스템.
  20. 제18항에 있어서,
    상기 뉴로모픽 시스템은
    상기 단일 트랜지스터 외에 저항, 축전기 및 다른 트랜지스터 중 어느 하나 이상의 추가 컴포넌트를 포함하는 것을 특징으로 하는, 고집적 뉴로모픽 시스템.
  21. 서로 다른 도핑 농도의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector)없이 차단하는 소스 및 드레인;
    상기 소스와 상기 드레인 사이에 형성되며, 뉴런 동작을 수행하는 부유 바디층(floating body);
    상기 부유 바디층 상에 형성되며, 시냅스 동작을 수행하는 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하는 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터.
KR1020190167547A 2019-10-01 2019-12-16 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템 KR102353437B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/037,444 US20210097380A1 (en) 2019-10-01 2020-09-29 Single transistor capable of using both neuron and synaptic devices, and a neuromorphic system using it

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190121331 2019-10-01
KR20190121331 2019-10-01

Publications (2)

Publication Number Publication Date
KR20210039265A KR20210039265A (ko) 2021-04-09
KR102353437B1 true KR102353437B1 (ko) 2022-01-20

Family

ID=75444080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190167547A KR102353437B1 (ko) 2019-10-01 2019-12-16 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템

Country Status (1)

Country Link
KR (1) KR102353437B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102506202B1 (ko) * 2021-05-06 2023-03-07 한국과학기술원 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자
KR102619096B1 (ko) * 2021-05-17 2023-12-29 가천대학교 산학협력단 인공 시냅스 모방 이종 인터페이스 포토트랜지스터 및 이의 제조 방법
KR102631772B1 (ko) * 2021-11-19 2024-02-01 한국과학기술원 공명 터널링 뉴로모픽 트랜지스터, 이진 뉴런 소자 및 신경망 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190012593A1 (en) * 2017-07-05 2019-01-10 Samsung Electronics Co., Ltd. Multi-Bit, SoC-Compatible Neuromorphic Weight Cell Using Ferroelectric FETs

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101064229B1 (ko) * 2009-05-12 2011-09-14 한국과학기술원 커패시터리스 디램 소자
KR101425857B1 (ko) * 2012-09-06 2014-07-31 서울대학교산학협력단 시냅스 모방 반도체 소자 및 그 동작방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190012593A1 (en) * 2017-07-05 2019-01-10 Samsung Electronics Co., Ltd. Multi-Bit, SoC-Compatible Neuromorphic Weight Cell Using Ferroelectric FETs

Also Published As

Publication number Publication date
KR20210039265A (ko) 2021-04-09

Similar Documents

Publication Publication Date Title
KR102353437B1 (ko) 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템
KR101695737B1 (ko) 흥분/억제 기능을 포함하는 신경 모방 소자
CN105612617B (zh) 半导体装置
US10510411B2 (en) RRAM array with current limiting element
US10424379B2 (en) Polarization-based configurable logic gate
US8614432B2 (en) Crystalline silicon-based memristive device with multiple mobile dopant species
US20180138200A1 (en) Logic semiconductor device
US7402847B2 (en) Programmable logic circuit and method of using same
US20190171933A1 (en) Neuromorphic system
US20140264226A1 (en) Integration of an amorphous silicon resistive switching device
US20120075907A1 (en) Resistor structure for a non-volatile memory device and method
US20130099187A1 (en) Multilayer structure based on a negative differential resistance material
US11195879B2 (en) Method and related apparatus for improving memory cell performance in semiconductor-on-insulator technology
US9601692B1 (en) Hetero-switching layer in a RRAM device and method
CN113196307B (zh) 神经元及包括其的神经形态系统
US20210097380A1 (en) Single transistor capable of using both neuron and synaptic devices, and a neuromorphic system using it
US20230144740A1 (en) Semiconductor device
US11322613B2 (en) Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it
KR20180052819A (ko) 재구성 가능한 신경모방 소자 및 어레이
US9299783B2 (en) Transistor and method of operating same
US20230231030A1 (en) Neurons and synapses with ferroelectrically modulated metal-semiconductor schottky diodes and method
US20220189550A1 (en) Mixed conducting volatile memory element for accelerated writing of nonvolatile memristive device
CN210535674U (zh) 薄膜晶体管、栅极驱动电路、显示基板和显示装置
KR20230120411A (ko) Puc 구조 기반의 3차원 뉴로모픽 시스템
KR102387120B1 (ko) 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant