KR102387120B1 - 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템 - Google Patents

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Abstract

쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템이 개시된다. 본 발명의 일 실시예에 따른 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자는 반도체 기판 상에 형성된 바디층; 상기 바디층 좌우 또는 상하에 형성되는 소스 및 드레인; 상기 소스 및 드레인과 접합하여 쇼트키 접합을 형성하는 컨택 메탈; 상기 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되는 게이트를 포함한다.

Description

쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템{A CHARGE TRAP BASED NEUROMORPHIC SYNAPTIC TRANSISTOR WITH IMPROVED LINEARITY AND SYMMETRICITY BY SCHOTTKY JUNCTIONS, AND a neuromorphic system using it}
본 발명은 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는 쇼트키 접합을 이용하여 쇼트키 터널링 전류가 흐르는 영역을 의도적으로 발생시킴으로써, 뉴로모픽 시냅스 소자의 가장 중요한 성능 지표인 선형성 및 대칭성을 개선시킬 수 있는 기술에 관한 것이다.
트랜지스터의 스케일링이 한계에 다다르면서, 기존의 폰 노이만(von Neumann) 방식의 컴퓨터 시스템 체계의 한계를 극복할 새로운 개념으로 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 각광을 받고 있다.
뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 방식이다. 보다 구체적으로, 뉴로모픽 컴퓨팅은 인간의 뇌가 매우 복잡한 기능을 수행하지만 소비하는 에너지는 20W 밖에 되지 않는 것에 착안해, 인간의 뇌 구조 자체를 모방하여 기존 폰 노이만 방식 컴퓨팅보다 월등한 연상, 추론, 인식의 인공지능 동작을 초 저전력으로 수행한다.
이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 시스템은 인간의 뇌와 마찬가지로 수많은 시냅스로 구성되어 있다. 시냅스는 뉴런들이 발현하는 스파이크의 상관관계에 따라 그 연결 강도를 기억하고, 경우에 따라 그 연결 강도(weight)를 강화 또는 증가(potentiation)와 억압 또는 감소(depression) 과정을 통해 조정한다. 이 때, 연결 강도는 시냅스의 전기전도도(conductance) 로 표현이 된다. 시냅스 소자의 경우, RRAM(resistive random access memory) 또는 멤리스터(memristor) 기반의 시냅스 소자가 많이 연구되어 왔으나, 신뢰성과 CMOS 기술과의 공정 호환성에서 큰 문제를 가지고 있기 때문에 대안으로써 실리콘 기반의 차지 트랩 플래시 메모리(charge trap flash memory) 소자가 최근 활발히 연구되고 있다. 해당 시냅스 소자는 트랜지스터의 게이트 내 존재하는 전하 저장층에 저장된 전하의 양에 따라 시냅스의 웨이트(weight)를 표현한다.
한편, 시냅스 소자의 전기전도도가 증가 또는 감소하는 곡선인 증가/감소(potentiation/depression) 곡선의 선형성은 시냅스 소자의 학습 능력에 직접적인 영향을 주는 요소이다. 차지 트랩 플래시 메모리(charge trap flash memory) 소자는 FN 터널링(Fowler-Nordheim tunneling)을 이용하여 차지를 주입하거나 제거하는데, 이에 따라 변화하는 전기전도도는 입력 신호 횟수에 따른 로그 함수의 형태를 보인다. 결과적으로 비 선형성 및 비 대칭성인 곡선 형태를 보이게 되고, 이에 따라 학습 효율이 낮아지는 문제가 있다.
선형성 및 대칭성을 개선하기 위해 시냅스에 인가한 입력 신호를 조정하는 연구들이 있었으나, 추가 회로가 별도로 필요하기 때문에 집적도 및 동작 속도가 저하되는 문제가 있다. 따라서, 일정한 입력 신호에서도 선형성 및 대칭성을 개선할 수 있는 근본적인 해결 방법 및 이와 관련된 발명이 필요하다.
본 발명의 실시예들은, 쇼트키 접합에서 발생하는 쇼트키 터널링 영역을 시냅스 동작에 사용하여 증가/감소(potentiation/depression) 곡선의 선형성 및 대칭성을 개선시킬 수 있는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자 및 이를 이용한 뉴로모픽 시스템을 제공한다. 이에 따라, 본 발명은 시냅스의 선형성 및 대칭성을 개선하기 위한 추가 회로 없이 높은 학습 효율을 가질 수 있기 때문에 뉴로모픽 시스템의 집적도와 성능을 크게 개선할 수 있다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않은 범위에서 다양하게 확장될 수 있다.
본 발명의 일 실시예에 따른 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자는 반도체 기판 상에 형성된 바디층; 상기 바디층 좌우 또는 상하에 형성되는 소스 및 드레인; 상기 소스 및 드레인과 접합하여 쇼트키 접합을 형성하는 컨택 메탈; 상기 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되는 게이트를 포함한다.
상기 반도체 기판 및 바디층은 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 실리콘 카바이드(SiC)와 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
상기 반도체 기판은 매립된 산화물(buried oxide), p형 바디층(body)인 경우에 매립된 n-웰(buried n-well), n형 바디층(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 구성된 배리어 물질층을 포함할 수 있다.
상기 반도체 기판은 전압 바이어스를 가하는 백 게이트(back gate)로 동작 가능할 수 있다.
상기 바디층은 평면형 바디층, trench형 바디층, 핀(fin)형 바디층, 나노선(nanowire)형 바디층과 나노시트(nanosheet)형 바디층 중 어느 하나의 구조로 형성될 수 있다.
상기 소스 및 드레인은 상기 바디층의 좌우에 형성되어 채널이 상기 반도체 기판과 수평 방향으로 형성된 수평형 구조와 상기 바디층의 상하에 형성되어 상기 채널이 상기 반도체 기판과 수직 방향으로 형성된 수직 기둥형 구조 중 어느 하나의 구조를 가질 수 있다.
상기 소스 및 드레인은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상에 의해 형성될 수 있다.
상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은 상기 컨택 메탈과 쇼트키 접합을 형성하기 위해 일정 도핑 농도 이하의 도핑 농도를 가지도록 형성될 수 있다.
상기 금속실리사이드로 형성된 상기 소스 및 드레인은 텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 이리듐(Ir) 및 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 소스 및 드레인은 농도 구배의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 차단할 수 있다.
상기 컨택 메탈은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트 절연막은 상기 전하 저장층을 중심으로 양측에 형성되는 두 개의 상기 산화막, 또는 상기 전하저장층과 한 개의 상기 산화막을 포함할 수 있다.
상기 전하 저장층은 폴리실리콘(poly-silicon), 비정질 실리콘(amorphous silicon), 금속 산화물(metal oxide), 실리콘 질화물(silicon nitride), 실리콘 나노결정 물질(silicon nano-crystal), 금속 산화물 나노결정을 갖는 물질 및 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 실리콘 질화물(silicon nitride)로 형성된 전하 저장층은 단일 특성의 실리콘 질화물과 Si과 N 의 조성비가 달라지면서 특성이 서로 다른 두 개 이상의 실리콘 질화물 중 어느 하나를 포함하고, 상기 특성이 서로 다른 두 개 이상의 실리콘 질화물을 위치에 따라 여러 가지 조합으로 조절함으로써, 시냅스 소자의 특성을 조절 및 최적화 가능할 수 있다.
상기 산화막은 산화실리콘(silicon oxide), 산화질화막(silicon oxynitride) 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 및 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트는 상기 바디층을 핀(fin) 형태로 둘러싸고 있는 구조, 상기 바디층의 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조와 다중 게이트(multiple-gate)의 구조 중 어느 하나의 구조를 가질 수 있다.
상기 뉴로모픽 시냅스 소자는 상기 전하 저장층에 저장된 전하의 양으로 시냅스의 연결 강도(weight) 및 전기전도도(conductance)를 나타내며, 상기 게이트에 전압 신호를 인가하여 상기 전하 저장층에 저장된 전하의 양을 변화시킴으로써, 시냅스의 연결 강도 및 전기전도도를 증가(potentiation) 시키거나 감소(depression)시킬 수 있다.
본 발명의 일 실시예에 따른 뉴로모픽 시스템은 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 포함하며, 상기 시냅스 소자는 소스 및 드레인과 컨택 메탈이 접합하여 쇼트키 접합을 형성하는 것을 특징으로 한다.
본 발명의 다른 일 실시예에 따른 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자는 반도체 기판 상에 형성된 바디층; 상기 바디층 좌우 또는 상하에 형성되는 소스 및 드레인; 상기 소스 및 드레인과 접합하여 쇼트키 접합을 형성하는 컨택 메탈; 상기 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되는 게이트를 포함하며, 상기 소스 및 드레인은 농도 구배의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 차단하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 쇼트키 접합이 형성된 차지 트랩 플래시 메모리 소자를 이용하면, 고선형성 및 고대칭성의 potentiation/depression 곡선을 가지는 뉴로모픽 시냅스 소자를 구현할 수 있다. 이에 따라, 시냅스의 선형성 및 대칭성을 개선하기 위한 추가 회로 없이 높은 학습 효율을 구현할 수 있기 때문에, 뉴로모픽 시스템의 집적도와 성능을 크게 개선할 수 있다.
보다 자세하게, 차지 트랩 플래시 메모리의 선형성 및 대칭성을 악화시키는 근본적인 이유는 차지를 주입하거나 제거하는 원리인 FN 터널링(Fowler-Nordheim tunneling) 동작에 따라 변화하는 전기전도도(conductance)가 입력 신호 횟수에 따른 로그 함수의 형태를 보이기 때문이다. 이 때, 의도적으로 소스 및 드레인 영역을 저농도로 도핑하여 형성하면, 컨택 메탈과 non-Ohmic 형 쇼트키 접합이 형성되게 되고, 이에 따라 쇼트키 터널링에 의해 전류가 흐르는 영역이 나타나게 된다. 해당 쇼트키 터널링 영역에서 전기전도도(conductance)는 게이트 전압에 따른 지수 함수의 형태를 보이기 때문에, FN 터널링 동작에 의한 로그 함수와 상쇄되어 높은 선형성 및 대칭성을 가질 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 구조들을 나타낸 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 동작 원리를 설명하기 위해 에너지 밴드 다이어그램 및 전기적 특성을 나타낸 것이다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 주사전자현미경(SEM) 및 투과전자현미경 이미지(TEM)을 나타낸 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 전기적 측정의 결과 그래프에 대한 일 예시도를 나타낸 것이다.
도 5는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 이용한 손글씨 인식 시뮬레이션(MNIST)의 결과 그래프에 대한 일 예시도를 나타낸 것이다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 실제 제작된 수직 기둥형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 주사전자현미경(SEM) 및 투과전자현미경 이미지(TEM)를 나타낸 것이다.
도 7a 및 도 7b는 본 발명의 실시예에 따라 실제 제작된 수직 기둥형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 전기적 측정의 결과 그래프에 대한 일 예시도를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예들은, 쇼트키 접합에서 발생하는 쇼트키 터널링 영역을 시냅스 동작에 사용하여 증가/감소(potentiation/depression) 곡선의 선형성 및 대칭성을 개선시키는 것을 그 요지로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 구조들을 나타낸 것으로, 도 1a는 평면형 바디층의 뉴로모픽 시냅스 소자의 구조를 나타낸 것이고, 도 1b는 trench형 바디층의 뉴로모픽 시냅스 소자의 구조를 나타낸 것이며, 도 1c는 핀(fin)형 바디층의 뉴로모픽 시냅스 소자의 구조를 나타낸 것이고, 도 1d는 수직 기둥형 바디층의 뉴로모픽 시냅스 소자의 구조를 나타낸 것이다.
도 1a 내지 도 1d를 참조하면, 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자는 기판(110), 바디층(110), 소스(120), 드레인(130), 컨택 메탈(140), 전하 저장층(150), 산화막(160) 및 게이트(170)를 포함한다.
이하에서는 n채널 소자를 기본으로 한 본 발명의 실시예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 기술한다.
도 1을 참조하면, 기판(100) 예를 들어, 반도체 기판 상에는 바디층(110)이 위치한다. 즉, 바디층(110)이 반도체 기판(100) 상에 형성된다.
기판(100) 및 바디층(110)는 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 실리콘 카바이드(SiC), 3-5족 화합물 반도체 또는 기타 반도체 물질 중 어느 하나로 형성될 수 있다.
기판(100)은 매립된 산화물(buried oxide), p형 바디층(body)인 경우에 매립된 n-웰(buried n-well), n형 바디층(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 등의 배리어 물질층을 포함할 수 있다.
기판(100)은 전압 바이어스를 가하는 백 게이트(back gate)로 작용할 수 있다.
바디층(110)는 도 1a 내지 도 1d에 도시된 바오 같이 평면형 바디층, trench형 바디층, 핀(fin)형 바디층 및 나노선(nanowire)형 또는 나노시트(nanosheet)형 바디층 중 어느 하나의 구조를 나타낼 수 있다.
소스(120) 및 드레인(130)은 바디층(110)의 양측에 형성된다.
소스(120) 및 드레인(130)은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다. 이 때, 소스(120) 및 드레인(130)은 바디층(110)과 다른 타입을 가질 수 있다. 예를 들면, 소스(120) 및 드레인(130)이 p형이면 바디층(110)는 n형이고, 소스(120) 및 드레인(130)이 n형이면 바디층(110)는 p형일 수 있다.
n형 실리콘 또는 p형 실리콘으로 형성된 소스(120) 및 드레인(130)은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상에 의해 형성될 수 있다.
n형 실리콘 또는 p형 실리콘으로 형성된 소스(120) 및 드레인(130)은 컨택 메탈(140)과 쇼트키 접합을 형성하기 위해 낮은 도핑 농도 예를 들어, 미리 설정된 일정 도핑 농도 이하의 도핑 농도를 가지도록 형성될 수 있다.
n형 실리콘 또는 p형 실리콘으로 형성된 소스(120) 및 드레인(130)은 서로 다른 도핑 농도의 비대칭적 구조를 나타낼 수 있으며, 이러한 구조는 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 별도의 셀렉터(selector) 없이 차단하는 데에 사용될 수 있다.
금속실리사이드로 형성된 소스(120) 및 드레인(130)은 텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 이리듐(Ir) 및 이들의 임의의 조합, 또는 기타 금속 물질 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 이 경우 해당 트랜지스터는 쇼트키 장벽 트랜지스터일 수 있다.
컨택 메탈은 소스(120) 및 드레인(130) 상에 형성되며 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 임의의 조합, 또는 기타 금속 물질 중 어느 하나로 형성될 수 있다.
게이트 절연막(150, 160)은 바디층(110) 상에 형성되며, 전하 저장층(150) 및 전하 저장층(150)을 중심으로 양측에 위치하는 두 개의 산화막(160)을 포함한다.
바디층(110) 상에 형성된 산화막(160)은 바디층(110)과 전하 저장층(150)을 절연하는 것으로, 터널링 산화막(tunneling oxide)이라고 불리우며, 산화실리콘(silicon oxide), 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화파트늄지르코늄(HZO), 및 이들의 임의의 조합, 또는 기타 산화막 중 어느 하나로 형성될 수 있다.
전하 저장층(150)은 산화막(160) 상에 존재하며, 전하가 저장된 양에 따라 서로 다른 웨이트(weight)를 가지게 함으로써 시냅스 동작을 가능하게 한다. 전하 저장층(150)은 폴리실리콘(poly-silicon), 비정질 실리콘(amorphous silicon), 금속 산화물(metal oxide), 실리콘 질화물(silicon nitride), 실리콘 나노결정 물질(silicon nano-crystal), 금속 산화물 나노결정을 갖는 물질 및 이들의 임의의 조합, 또는 기타 전하 저장층 중 어느 하나로 형성될 수 있다.
실리콘 질화물(silicon nitride)로 형성된 전하 저장층(150)의 경우, Si과 N 의 조성비를 조절함으로써, 시냅스 소자의 특성을 조절할 수 있다. 예를 들어, Si 구성비를 증가시키면 potentiation 효율성이 증가하고, N 구성비를 증가시키면 retention 특성이 향상된다. 또한, 바디층(110)과 가까운 영역은 Si 구성비가 높게, 바디층(110)과 먼 영역은 N 구성비가 높게 double layer 형태로 구성하면, 좋은 potentiation 특성과 retention 특성 모두를 달성할 수 있다. 즉, 실리콘 질화물(silicon nitride)로 형성된 전하 저장층(150)은 단일 특성의 실리콘 질화물과 Si과 N 의 조성비가 달라지면서 특성이 서로 다른 두 개 이상의 실리콘 질화물 중 어느 하나를 포함하고, 특성이 서로 다른 두 개 이상의 실리콘 질화물을 위치에 따라 여러 가지 조합으로 조절함으로써, 시냅스 소자의 특성을 조절하고, 최적화 가능할 수 있다.
전하 저장층(150) 상에 형성된 또 한 층의 산화막(160)은 전하 저장층(150)과 게이트(170)를 절연하는 것으로, 블락킹 산화막(blocking oxide)이라고 불리우며, 역시 산화실리콘(silicon oxide), 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화파트늄지르코늄(HZO) 및 이들의 임의의 조합, 또는 기타 산화막 중 어느 하나로 형성될 수 있다.
게이트(170)는 게이트 절연막(150, 160) 상에 형성되며, n형 폴리실리콘, p형 폴리실리콘 및 금속 중 어느 하나로 형성될 수 있다. 해당 금속은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 임의의 조합, 또는 기타 금속 물질 중 어느 하나로 이루어질 수 있다.
게이트(170)는 바디층(110)를 fin 형태로 둘러싸고 있는 구조를 나타낼 수 있다.
게이트(170)는 바디층(110) 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조를 나타낼 수 있다.
게이트(170)는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.
경우에 따라 뉴로모픽 시냅스 소자는 게이트(170)에 전압 신호를 인가하여 전하 저장층에 저장된 전하의 양을 변화시킴으로써, 연결 강도 및 전기전도도를 증가(potentiation) 시키거나 감소(depression)시킬 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 동작 원리를 설명하기 위해 에너지 밴드 다이어그램 및 전기적 특성을 나타낸 것이다.
도 2a를 참조하면, 소스(120)의 도핑 농도가 낮을 경우 소스(120)와 컨택 메탈(140)은 비성형 non-Ohmic 쇼트키 접합(Schottky junction)을 형성하게 되고, 이 경우 터널링 배리어를 통해 흐르는 쇼트키 터널링(Schottky tunneling) 전류가 발생하게 된다. 도 2b의 게이트 전압에 따른 드레인 전류 그래프를 참고하면, 소스(120)의 도핑 농도가 높아 컨택 메탈(140)과 오믹 접합(Ohmic junction)을 형성하는 일반적인 트랜지스터의 경우, subthreshold 영역에서의 diffusion 전류와 strong inversion 영역의 drift 전류, 2가지 우세한 전류가 존재한다. 하지만 소스의 도핑 농도가 낮아 쇼트키 접합이 형성된 경우, subthreshold 영역에서 thermionic 전류, transition 영역에서 쇼트키 터널링 전류, inversion 영역에서 drift 전류가 우세하게 흐르게 된다. 이렇게 형성된 transition 영역의 쇼트키 터널링 전류의 경우, 드레인 전류가 게이트 전압에 대해 지수함수로 증가하고, 해당 영역을 사용하면 고선형성 및 고대칭성의 시냅스 소자를 구현할 수 있다. 보다 자세하게는, 차지 트랩 플래시 메모리의 선형성 및 대칭성을 악화시키는 근본적인 이유는 차지를 주입하거나 제거하는 원리인 FN 터널링(Fowler-Nordheim tunneling) 동작에 따라 변화하는 전기전도도가 입력 신호 횟수에 따른 로그 함수의 형태를 보이기 때문인데, 쇼트키 터널링 영역에서 전기전도도는 게이트 전압에 따른 지수 함수의 형태를 가짐으로써 FN 터널링 동작과 상쇄되어 높은 선형성 및 대칭성을 가질 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 주사전자현미경(SEM) 및 투과전자현미경 이미지(TEM)을 나타낸 것이고, 도 4a 및 도 4b는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 전기적 측정의 결과 그래프에 대한 일 예시도를 나타낸 것이다.
여기서, 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자는 벌크 실리콘 기판 상에 제작이 되었으며, 소스(120) 및 드레인(130)을 쇼트키 접합으로 형성하기 위해 phosphorus(P) 이온 주입(ion implantation)이 5×1013 cm-2의 dose와 10 keV의 energy로 실행되었다. 이 때 수평형 구조라 함은, 소스(120) 및 드레인(130)이 바디층의 좌우에 형성되어, 채널이 기판과 수평 방향으로 형성된 구조를 말한다.
도 4a는 게이트 전압에 따른 드레인 전류를 측정한 결과 그래프를 도시한 것으로, 측정 결과, 쇼트키 터널링 전류가 우세한 transition 영역이 존재하는 것을 확인할 수 있다.
도 4b는 transition 영역에 해당되는 읽기 전압을 이용해 potentiation/depression 특성을 확인한 것으로, 시냅스 소자의 전기전도도가 potentiation 및 depression 신호에 의해 변화하는 전형적인 시냅스 소자의 특성을 보이는 것을 확인할 수 있으며, 쇼트키 접합이 아닌 오믹 접합이 형성된 시냅스 소자에 비해 월등하게 좋은 선형성 및 대칭성을 가지는 것을 확인할 수 있다.
도 4b의 측정을 위해 진폭 -9V와 시간 0.1ms를 가지는 potentiation 펄스, 진폭 10V와 시간 30us를 가지는 depression 펄스를 사용하였다. 또한 전기전도도를 추출하기 위한 읽기 전압(reading voltage)으로는 게이트 전압 1.5V와 드레인 전압 1V을 사용할 수 있다.
도 5는 본 발명의 실시예에 따라 실제 제작된 수평형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 이용한 손글씨 인식 시뮬레이션(MNIST)의 결과 그래프에 대한 일 예시도를 나타낸 것으로, 도 5를 도시된 바와 같이, 90 %의 매우 높은 인식률을 보이는 것을 확인할 수 있다. 해당 MNIST 시뮬레이션을 위해 hidden layer 2개로 구성된 DNN(deep neural network)을 사용할 수 있다.
한편, 소스, 바디층 및 드레인이 수평으로 형성되어 있는 수평형 구조의 시냅스 소자는 최소 6F2의 집적도를 가진다. 하지만 인간의 뇌가 약 1015개의 시냅스로 구성되어 있다는 것을 참고하면, 시냅스 소자의 집적도를 최대한 향상시키는 것이 필요하다. 이에 소스, 바디층 및 드레인이 수직으로 형성되어 있는 수직 기둥형 구조로 시냅스 소자를 형성하여 시냅스 소자의 집적도를 최소 4F2로 향상시킬 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 실제 제작된 수직 기둥형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 주사전자현미경(SEM) 및 투과전자현미경 이미지(TEM)를 나타낸 것으로, 도 6a 및 도 6b를 통해 알 수 있듯이, 소스(120), 바디층(110) 및 드레인(130)이 수직으로 형성되어 있는 것을 확인할 수 있으며, 좁은 면적 안에 많은 수의 시냅스 소자가 형성된 것을 확인할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예에 따라 실제 제작된 수직 기둥형 구조를 가지는 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자의 전기적 측정의 결과 그래프에 대한 일 예시도를 나타낸 것이다.
도 7a는 게이트 전압에 따른 드레인 전류를 측정한 결과 그래프를 나타낸 것으로, 수평형 구조의 시냅스 소자와 마찬가지로, 쇼트키 터널링 전류가 우세한 transition 영역이 존재하는 것을 확인할 수 있다.
도 7b는 transition 영역에 해당되는 읽기 전압을 이용해 potentiation/depression 특성을 확인한 것으로, 역시 수평형 구조의 시냅스 소자와 마찬가지로, 시냅스 소자의 전기전도도가 potentiation 및 depression 신호에 의해 변화하는 전형적인 시냅스 소자의 특성을 보이는 것을 확인할 수 있으며, 이상적인 값(α=1) 에 가까운 선형성을 가지는 것을 확인할 수 있다.
이와 같이, 본 발명의 실시예에 따른 기술은 쇼트키 접합이 형성된 차지 트랩 플래시 메모리 소자를 이용하면, 고선형성 및 고대칭성의 potentiation/depression 곡선을 가지는 뉴로모픽 시냅스 소자를 구현할 수 있고, 이에 따라, 시냅스의 선형성 및 대칭성을 개선하기 위한 추가 회로 없이 높은 학습 효율을 구현할 수 있기 때문에, 뉴로모픽 시스템의 집적도와 성능을 크게 개선할 수 있다.
구체적으로, 본 발명의 실시예에 따른 기술은 의도적으로 소스 및 드레인 영역을 저농도로 도핑하여 형성하면, 컨택 메탈과 non-Ohmic 형 쇼트키 접합이 형성되게 되고, 이에 따라 쇼트키 터널링에 의해 전류가 흐르는 영역이 나타나게 되어 해당 쇼트키 터널링 영역에서 전기전도도(conductance)는 게이트 전압에 따른 지수 함수의 형태를 보이기 때문에, FN 터널링 동작에 의한 로그 함수와 상쇄되어 높은 선형성 및 대칭성을 가질 수 있다.
또한, 본 발명은 상술한 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 이용하여 뉴로모픽 시스템으로 구현할 수 있으며, 이러한 뉴로모픽 시스템은 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 사용한 뉴로모픽 칩을 포함할 수 있다.
즉, 본 발명의 실시 예에 따른 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자를 이용하여 뉴로모픽 시스템을 구현하면, 시냅스의 선형성 및 대칭성을 개선하기 위한 추가 회로 없이 높은 학습 효율을 구현할 수 있기 때문에, 뉴로모픽 시스템의 집적도와 성능을 크게 개선할 수 있다.
이 때, 뉴로모픽 칩은 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 차지 트랩 메모리 소자(flash memory), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나를 포함할 수 있다.
이 때, 뉴로모픽 칩은 제한된 영역에 있어서 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100 : 기판
110 : 바디층
120 : 소스
130 : 드레인
140 : 컨택 메탈
150 : 전하 저장층
160 : 산화막
170 : 게이트

Claims (21)

  1. 반도체 기판 상에 형성된 바디층;
    상기 바디층 좌우 또는 상하에 형성되는 소스 및 드레인;
    상기 소스 및 드레인과 접합하여 쇼트키 접합을 형성하는 컨택 메탈;
    상기 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하고,
    상기 소스 및 드레인은
    농도 구배의 비대칭적 구조로 형성되어 뉴런 및 시냅스 어레이의 스니크 패스(sneaky path)를 차단하는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  2. 제1항에 있어서,
    상기 반도체 기판 및 바디층은
    실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 실리콘 카바이드(SiC)와 3-5족 화합물 반도체 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  3. 제1항에 있어서,
    상기 반도체 기판은
    매립된 산화물(buried oxide), p형 바디층(body)인 경우에 매립된 n-웰(buried n-well), n형 바디층(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 구성된 배리어 물질층을 포함하는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  4. 제1항에 있어서,
    상기 반도체 기판은
    전압 바이어스를 가하는 백 게이트(back gate)로 동작 가능한 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  5. 제1항에 있어서,
    상기 바디층은
    평면형 바디층, trench형 바디층, 핀(fin)형 바디층, 나노선(nanowire)형 바디층과 나노시트(nanosheet)형 바디층 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  6. 제1항에 있어서,
    상기 소스 및 드레인은
    상기 바디층의 좌우에 형성되어 채널이 상기 반도체 기판과 수평 방향으로 형성된 수평형 구조와 상기 바디층의 상하에 형성되어 상기 채널이 상기 반도체 기판과 수직 방향으로 형성된 수직 기둥형 구조 중 어느 하나의 구조를 가지는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  7. 제1항에 있어서,
    상기 소스 및 드레인은
    n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  8. 제7항에 있어서,
    상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은
    확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상에 의해 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  9. 제7항에 있어서,
    상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은
    상기 컨택 메탈과 쇼트키 접합을 형성하기 위해 일정 도핑 농도 이하의 도핑 농도를 가지도록 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  10. 제7항에 있어서,
    상기 금속실리사이드로 형성된 상기 소스 및 드레인은
    텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 이리듐(Ir) 및 이들의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  11. 삭제
  12. 제1항에 있어서,
    상기 컨택 메탈은
    알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  13. 제1항에 있어서,
    상기 게이트 절연막은
    상기 전하 저장층을 중심으로 양측에 형성되는 두 개의 상기 산화막, 또는 상기 전하저장층과 한 개의 상기 산화막을 포함하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  14. 제13항에 있어서,
    상기 전하 저장층은
    폴리실리콘(poly-silicon), 비정질 실리콘(amorphous silicon), 금속 산화물(metal oxide), 실리콘 질화물(silicon nitride), 실리콘 나노결정 물질(silicon nano-crystal), 금속 산화물 나노결정을 갖는 물질 및 이들의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  15. 반도체 기판 상에 형성된 바디층;
    상기 바디층 좌우 또는 상하에 형성되는 소스 및 드레인;
    상기 소스 및 드레인과 접합하여 쇼트키 접합을 형성하는 컨택 메탈;
    상기 바디층 상에 형성되며, 산화막 및 전하 저장층을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되는 게이트
    를 포함하고,
    상기 게이트 절연막은
    상기 전하 저장층을 중심으로 양측에 형성되는 두 개의 상기 산화막, 또는 상기 전하저장층과 한 개의 상기 산화막을 포함하며,
    상기 전하 저장층은
    폴리실리콘(poly-silicon), 비정질 실리콘(amorphous silicon), 금속 산화물(metal oxide), 실리콘 질화물(silicon nitride), 실리콘 나노결정 물질(silicon nano-crystal), 금속 산화물 나노결정을 갖는 물질 및 이들의 조합 중 어느 하나로 형성되고,
    상기 실리콘 질화물(silicon nitride)로 형성된 전하 저장층은
    단일 특성의 실리콘 질화물과 Si과 N 의 조성비가 달라지면서 특성이 서로 다른 두 개 이상의 실리콘 질화물 중 어느 하나를 포함하고, 상기 특성이 서로 다른 두 개 이상의 실리콘 질화물을 위치에 따라 여러 가지 조합으로 조절함으로써, 시냅스 소자의 특성을 조절 및 최적화 가능한 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  16. 제1항에 있어서,
    상기 산화막은
    산화실리콘(silicon oxide), 산화질화막(silicon oxynitride) 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 및 이들의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  17. 제1항에 있어서,
    상기 게이트는
    n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 및 이들의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  18. 제1항에 있어서,
    상기 게이트는
    상기 바디층을 핀(fin) 형태로 둘러싸고 있는 구조, 상기 바디층의 전체를 둘러싸고 있는 전면 게이트(gate-all-around) 구조와 다중 게이트(multiple-gate)의 구조 중 어느 하나의 구조를 가지는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  19. 제1항에 있어서,
    상기 뉴로모픽 시냅스 소자는
    상기 전하 저장층에 저장된 전하의 양으로 시냅스의 연결 강도(weight) 및 전기전도도(conductance)를 나타내며, 상기 게이트에 전압 신호를 인가하여 상기 전하 저장층에 저장된 전하의 양을 변화시킴으로써, 시냅스의 연결 강도 및 전기전도도를 증가(potentiation) 시키거나 감소(depression)시키는 것을 특징으로 하는, 쇼트키 접합을 이용한 고선형성 및 고대칭성 차지 트랩 기반 뉴로모픽 시냅스 소자.
  20. 삭제
  21. 삭제
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