KR100739084B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

비트라인과 워드라인 사이의 전기적 절연을 충분히 확보하는 동시에, 버즈비크(bird's beak)의 발생 등의 문제를 억제하여 우수한 전하 홀드 특성을 실현한다.
반도체 기판(1)에 불순물이 이온주입되어서 형성된 소스/드레인으로서 기능하는 비트라인(5)과, 게이트 전극으로서 기능하는 워드라인(7)이 교차하는 구성의 매입 비트라인형 플래시 메모리에 있어서, 비트라인(5)을 형성하기 위한 불순물의 이온주입 및 그 활성화를 위한 어닐처리를 한 후에, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 ONO막(6)을 성막한다.
플래시 메모리, 어닐처리

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도1은 제1실시형태에 의한 매입 비트라인형의 플래쉬 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도2는 도1에 이어서, 제1실시형태에 의한 매입 비트라인형의 플래쉬 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도3은 각 비트라인과 각 워드라인이 직교되도록 형성된 상태를 나타낸 개략 평면도.
도4는 제1실시형태에 의한 플래시 메모리를 사용하여 기억정보를 기입하는 상태를 나타낸 개략 단면도.
도5는 제1실시형태에 의한 플래시 메모리를 사용하여 기억정보를 소거하는 상태를 나타낸 개략 단면도.
도6은 제1실시형태에 의한 플래시 메모리를 사용하여 기억정보를 판독하는 상태를 나타낸 개략 단면도.
도7은 제1실시형태 및 그 비교예에 의한 플래시 메모리에서의 소스/드레인 게이트 전극간의 전압과 리크전류와의 관계를 나타낸 특성도.
도8은 제1실시형태 및 그 비교예에 의한 플래시 메모리에서의 기억정보의 소 거/기입의 회수와 전하 홀드 특성과의 관계를 나타낸 특성도.
도9는 제1실시형태 및 그 비교예에 의한 플래시 메모리에 있어서, 기억정보의 소거/기입의 회수와 임계치 전압(Vth)과의 관계를 나타낸 특성도.
도10은 제2실시형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도11은 도10에 이어서, 제2실시형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도12는 제3실시형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도13은 도12에 이어서, 제3실시형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도14는 종래예1에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도15는 종래예2에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
도16은 종래예3에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
1 실리콘 반도체 기판
2 활성영역
3 희생산화막
4 레지스트 패턴
5 비트라인
6 ONO막
7 워드라인
8 HTO막
9 BPSG막
11 상층 배선
21 하층의 실리콘 산화막
22 실리콘 질화막
23 상층의 실리콘 산화막
본 발명은 반도체 기판과 게이트 전극 사이에, 전하 포획기능을 갖는 절연막 및 이것의 상하에 끼워넣은 절연막을 포함한 적층막이 설정되어 이루어지는 반도체장치 및 그 제조방법에 관한 것이다.
종래부터 전원을 끊어도 기억정보가 홀드되는 불휘발성 메모리로서, 반도체 기판에 형성된 불순물 확산층을 비트라인(매입 비트라인)으로 하고, 이것과 직교되도록 반도체 기판 위에 용량절연막을 거쳐서 워드라인이 형성되어서 이루어지는 반도체 메모리가 안출(案出)되어 있고, EEPROM과 같은 2층 전극구조에 비해서 구조를 간소화할 수 있어, 소자의 더 소형화·미세화에의 대응이 기대되고 있다.
이 반도체 메모리에서는 상기 용량절연막으로서, 실리콘 질화막으로 대표되는 전하 포획기능을 갖는, 절연막의 상하를 실리콘 산화막 등의 절연막으로 끼워넣어서 이루어지는 적어도 3층 구조의 적층막을 사용하는 것이 적절하다. 이 적층막의 대표예로서는, 전하 포획기능을 갖는 실리콘 질화막을 실리콘 산화막으로 끼워서 지지하여 이루어지는 실리콘 산화막(111)/실리콘 질화막(112)/실리콘 산화막(113) 구조의 이른바 ONO막이 알려져 있다.
이 반도체 메모리의 경우, 소스/드레인으로서 기능하는 매입비트라인 위를 상기 적층막을 거쳐서 워드라인이 교차하기 때문에, 비트라인과 워드라인 사이의 전기적 절연을 충분히 확보할 필요가 있다. 이 관점에 입각하여 종래의 매입 비트라인 구조의 반도체 메모리의 제조방법에 대하여 이하에 설명한다.
(종래예 1)
여기에서는 ONO막을 그대로 비트라인-워드라인간의 전기적 절연막으로서 사용한다.
구체적으로는, 먼저 도14a에 나타낸 것과 같이, 예를 들면 p형의 실리콘 반도체 기판(101)의 활성영역 위에 실리콘 산화막(111)/실리콘 질화막(112)/실리콘 산화막(113)을 순차 적층하여 ONO막(102)을 형성하고, 이 ONO막(102) 상에 레지스트 패턴(103)을 형성한 후, 이 레지스트 패턴(103)을 마스크로 하여, 비소 등의 n 형 불순물을 ONO막(102)을 통과하는 조건으로 반도체 기판(101)의 표층에 이온 주입한다.
계속해서 레지스트 패턴(103)을 회화처리 등에 의해서 제거하고, 반도체 기판(101)을 어닐처리함으로써, 소스/드레인으로서 기능하는 매입 비트라인(104)을 형성한다.
계속해서 도14b에 나타낸 것과 같이, ONO막(102) 위에 전극재료를 성막하고, 이것을 패터닝함으로써 ONO막(102)을 거쳐서 매입 비트라인(104)과 교차하여, 게이트 전극으로서 기능하는 워드라인(105)을 형성한다.
연후에 층간 절연막이나 콘택트 구멍, 각종 배선층의 형성 등의 후공정을 거쳐서 반도체 메모리를 완성시킨다.
(종래예 2)
여기에서는 비트라인상의 ONO막 중, 최하층의 실리콘 산화막 만을 두껍게 형성하여 전기적 절연을 확보한다.
구체적으로는, 먼저 도15a에 나타낸 것과 같이, 예를 들면 p형의 실리콘 반도체 기판(101)의 활성영역 위에 ONO막(102)을 형성하고, 이 ONO막(102) 위에 레지스트 패턴(103)을 형성한 후, 이 레지스트 패턴(103)을 마스크로 하여, ONO막(102) 상층의 실리콘 산화막(113) 및 실리콘 질화막(112)을 패터닝하고, 레지스트 패턴(103)을 제거하여, 최하층의 실리콘 산화막(111) 만을 남긴다.
계속해서 레지스트 패턴(103)을 마스크로 하고, 비소 등의 n형 불순물을 최하층의 실리콘 산화막(111)을 통과하는 조건으로 반도체 기판(101)의 표층에 이온 주입한다.
계속해서 레지스트 패턴(103)을 제거하고, 반도체 기판(101)을 산소 분위기 중에서 어닐처리함으로써, 소스/드레인으로서 기능하는 매입 비트라인(104)을 형성한다. 이 때 도15b에 나타낸 것과 같이, 상기 어닐처리에 의해서, 실리콘 산화막(111)의 비트라인(104) 위의 부위에 반도체 기판(101) 내에서의 비소의 존재에 기인하여 증속(增速) 산화가 생기어, 실리콘 산화막(111)은 당해 부위에서 40nm∼60nm 정도의 두께로 된다.
계속해서 도15c에 나타낸 것과 같이, 전극재료를 성막하고, 이것을 패터닝함으로써, 실리콘 산화막(111)을 거쳐서 매입 비트라인(104)과 교차하여, 게이트 전극으로서 기능하는 워드라인(105)을 형성한다.
연후에, 층간 절연막이나 콘택트 구멍, 각종 배선층의 형성 등의 후공정을 거쳐서, 반도체 메모리를 완성시킨다.
(종래예 3)
여기에서는, 전기적 절연을 확보하기 위해서, 비트라인 위에 두꺼운 실리콘 산화막을 형성한 후, 비트라인을 형성한다.
구체적으로는, 먼저 도16a에 나타낸 것과 같이, 예를 들면 p형의 실리콘 반도체 기판(101)의 활성영역 위에 얇은 희생산화막(106)을 형성하고, 이 희생 산화막(106) 위에 레지스트 패턴(103)을 형성한 후, 이 레지스트 패턴(103)을 마스크로 하여, 비소 등의 n형 불순물을 희생산화막(106)을 통과하는 조건으로 반도체 기판(101)의 표층에 이온 주입한다.
계속해서 도16b에 나타낸 것과 같이, 레지스트 패턴(103)을 제거한 후, 반도체 기판(101)을 산소분위기 중에서 어닐처리함으로써, 소스/드레인으로서 기능하는 매입 비트라인(104)을 형성한다. 이 때 상기 어닐처리에 의해서, 희생산화막(106)의 비트라인(104) 위의 부위에 반도체 기판(101) 내에서의 비소의 존재에 기인하여 증속산화가 생기어, 희생산화막(106)은 당해 부위에서 40nm∼60nm 정도의 두께로 된다.
계속해서 도16c에 나타낸 것과 같이, 채널 영역 위의 희생산화막(106)을 제거한 후, 활성영역 위에 ONO막(102)을 형성한다. 이 때 ONO막(102)의 형성시에서의 열처리의 영향으로, 비트라인(104) 위에 있는 희생산화막(106)의 두께가 50nm∼90nm 정도로 증가된다.
계속해서 도16d에 나타낸 것과 같이, 전극재료를 성막하고, 이것을 패터닝함으로써 희생산화막(106)을 거쳐서 매입 비트라인(104)과 교차하여, 게이트 전극으로서 기능하는 워드라인(105)을 형성한다.
연후에 층간절연막이나 콘택트 구멍, 각종 배부층의 형성 등의 후공정을 거쳐서, 반도체 메모리를 완성시킨다.
상술한 각 제조방법에 의하면, 비트라인과 워드라인 사이에 전기적 절연이 홀드된 매입 비트라인 구조의 반도체 메모리를 제조할 수 있다. 그러나 그 반면, 상기 각 제조방법에는 이하에 나타낸 것과 같은 문제점이 있다.
종래예1에서 설명한 제조방법의 경우, 비트라인(104)과 워드라인(105) 사이 의 전기적 절연을 ONO막(102) 만으로 확보하기 위해, ONO막(102)의 내압을 올려 둘 필요가 있다. 그런데 본 제법에서는 비트라인(104)을 형성하기 위한 비소의 이온 주입을 ONO막(102)을 통과시켜서 하기 때문에, 필연적으로 ONO막(102)은 손상을 받는다. 또는 ONO막(102)을 구성하는 최상층의 실리콘 산화막(113)이 후공정의 처리로 에칭되어버리기 때문에, ONO막(102)의 충분한 내압을 확보하기는 곤란하다.
종래예2에서 설명한 제조방법의 경우, 열처리에 의해서 비트라인(104) 위의 실리콘 산화막(111)을 두껍게 할 때에, 비트라인(104) 위에는 실리콘 산화막(111) 만이 있는 상태이기 때문에, 채널 영역의 양사이드에 산소의 레퍼라운드(wraparound)에 의한 버즈비크(bird's beak)가 형성된다. 또는 통상 메모리 셀 영역의 형성시에 그 주변 회로영역을 동시에 형성하나, 이 주변 회로영역을 구성하는 트랜지스터의 게이트 절연막을 형성할 때의 몇차례의 열처리에 의해서, 비트라인(104) 위의 실리콘 산화막(111)이 더욱 두꺼워지며(100nm∼150nm 정도), 그에 수반되어서 버즈비크의 정도도 크게 되고 만다.
종래예3에서 설명한 제조방법의 경우, 비트라인(104) 위의 희생산화막(106)은, 비트라인(104)의 불순물 확산시, 및 ONO막(102) 형성시에서의 각 열처리에 기인하는 증속산화에 의해서, 당해 부위에서의 두께의 증대화와 함께 버즈비크도 크게 성장된다.
이와 같이, 매입비트라인 구조의 반도체 메모리를 제조하는 데에 있어서, 비트라인과 워드라인 사이의 전기적 절연을 확보하는 것이 곤란하게 되거나, 당해 전기적 절연의 확보는 가능하나, 이에 의해서 버즈비크의 발생을 유발하여 전하 홀드 특성의 현저한 열화를 초래하는 등의 심각한 문제가 있다.
그래서 본 발명은 상기 과제에 비추어서 된 것이며, 비트라인과 워드라인 사이의 전기적 절연을 충분히 확보하는 동시에, 버즈비크의 발생 등의 문제를 억제하여 우수한 전하 홀드 특성을 실현하는 반도체장치 및 그 제조방법, 특히 매입 비트라인 구조의 반도체 메모리를 제공하는 것을 목적으로 한다.
본 발명자는 예의검토한 결과, 이하에 나타낸 발명의 태양에 상도(想到)하였다.
본 발명에서는, 반도체 기판의 표층에 소스 영역 및 드레인 영역을 구비하고, 상기 반도체 기판 위의 상기 소스 영역과 상기 드레인 영역 사이에, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 되는 적층막을 거쳐서 게이트 전극이 형성되는 반도체장치 및 그 제조방법을 대상으로 한다.
본 발명의 반도체장치의 제조방법은, 반도체 기판의 활성영역의 표층에 불순물을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 소스 영역 및 드레인 영역을 형성하는 제1공정과, 상기 제1공정 후, 상기 활성영역을 덮도록, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 이루어지는 적층막을 형성하는 제2공정과, 상기 적층막 위에 전극재료를 퇴적하고, 상기 전극재료 및 상기 적층막을 패터닝함으로써, 상기 반도체 기판 위에서 상기 적층막을 거친 소정 형상의 게이트 전극을 형성하는 제3공정을 포함한다.
여기서 상기 제1공정에서, 상기 불순물 도입을 한 후, 계속해서 상기 활성영역에 증속산화 억제기능을 갖는 물질을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여, 상기 소스 영역 및 상기 드레인 영역을 형성하는 것이 적절하다.
이 경우, 상기 활성영역에 상기 증속산화 억제기능을 갖는 물질을 도입하는 데에 있어서, 상기 활성영역 표면에 대하여 경사진 방향에서 상기 물질을 이온 주입하는 것이 적절하다.
본 발명의 반도체장치는, 상기 게이트 전극이 상기 기판 위해서 상기 적층막을 거쳐서, 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성되어 있고, 상기 소스 영역 및 상기 드레인 영역이, 상기 불순물과 함께 증속산화 억제기능을 갖는 물질을 포함하도록 구성된다.
실시예
이하 본 발명을 적용한 적절한 실시형태에 대하여, 도면을 참조하면서 상세하게 설명한다.
(제1실시 형태)
본 실시 형태에서는, 반도체장치로서 이른바 매입 비트라인형태의 플래시 메모리에 대하여 예시한다. 여기에서는 편의상, 플래시 메모리의 구조를 그 제조공정과 함께 설명한다.
도1, 도2는 제1실시형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도이다.
이 플래시 메모리를 제조하려면, 먼저 도1a에 나타낸 것과 같이, p형의 실리콘 반도체 기판(1)을 준비하고, 이 반도체 기판(1)의 표면에 예를 들면 LOCOS법에 의해서 소자 분리영역에 필드 산화막(도시하지 않음)을 형성하여 소자 분리를 실시하고, 메모리 셀 영역의 활성영역(2) 및 CMOS트랜지스터 등이 형성되는 주변 회로영역의 활성영역(도시하지 않음)을 확정한다.
이 경우 LOCOS법을 사용하는 대신으로, 반도체 기판(1)의 소자 분리영역에 홈(도시하지 않음)을 형성하고, 당해 홈 내에 절연물을 충전시켜서 활성영역을 확정하게 하도록 하여도 좋다.
계속해서 활성영역(2) 상에 산소 분위기 중에서 900℃∼ 1100℃의 열처리를 실시하여 200nm∼500nm 정도의 막 두께의 희생산화막(3)을 형성한 후, 희생산화막(3) 위에 레지스트를 도포하고, 이 레지스트를 포토리소그래피에 의해서 가공하여 각각이 소정 간격 이간하는 띠모양의 각 레지스트 패턴(4)을 형성한다.
계속해서 도1b에 나타낸 것과 같이, 각 레지스트 패턴(4)을 마스크로 하여, 반도체 기판(1)의 표층에 희생산화막(3)을 통과하는 조건, 여기서는 가속에너지 50keV, 도즈량 2∼3×1015/cm2의 조건으로 n형 불순물, 예를 들면 비소(As)를 이온 주입하고, 레지스트 패턴(4)을 회화처리 등의 수법에 의해서 제거한 후, 질소분위기 중(불활성가스 중이어도 좋다.)에서 1050℃, 10분의 어닐처리를 행하여 이온 주입한 비소를 활성화하고, 띠모양의 각 비트라인(5)을 형성한다. 이들 비트라인(5)은 당해 플래시 메모리의 소스/드레인으로서 기능하게 된다.
계속해서 도1c에 나타낸 것과 같이, 반도체 기판(1) 위에, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 ONO막(6)을 성막한다.
구체적으로는 먼저, 열산화에 의해서 반도체 기판(1) 위에 실리콘 산화막(21)을 7nm∼8nm 정도의 막 두께로 형성한다. 이 때 열처리에 의해서, 비트라인(5) 내에 있는 비소에 기인하여, 실리콘 산화막(21)의 당해 비트라인(5) 위의 부위가 증속산화되어서 30nm∼50nm 정도로 막 두께가 증가된다.
계속해서 실리콘 산화막(21) 위에 CVD법에 의해서 600℃∼800℃에서 실리콘 질화막(22)을 막 두께 5nm 정도로 형성한다. 또 실리콘 질화막(22) 위에 CVD법에 의해서 실리콘 산화막(23)을 막 두께 10nm 정도로 형성하여, ONO막(6)으로 한다.
계속해서 메모리 셀 영역의 활성영역(2)을 레지스트에 의해서 마스크하고, 주변회로 영역의 활성영역에 있는 ONO막(6)을 CF4+CHF3/O2가스 등을 사용하여 전면(全面) 제거하고, 활성영역(2)의 레지스트를 제거한 후, 주변 회로영역의 활성영역에 열산화에 의해서 게이트 절연막(도시하지 않음)을 형성한다. 이 때 비트라인(5)은 ONO막(6)으로 덮어져 있기 때문에, 게이트 절연막의 형성시의 열처리의 영향은 적고, 실리콘 산화막(21)의 비트라인(5) 위의 부위의 증속산화는 더 억제되어, 막 두께 증가는 거의 볼 수 없다.
계속해서 메모리 셀 영역 및 주변 회로영역의 각 활성영역에, n형 불순물, 여기에서는 인(P)을 0.2∼3×1021/cm3의 농도로 도프한 아모르퍼스 실리콘(DASi)막(도시하지 않음)을 CVD법에 의해서 100nm∼150nm 정도의 막 두께로 형성한다.
계속해서 도2a 및 도3(평면도)에 나타낸 것과 같이, 이 DASi막을 열처리하여 폴리실리콘막으로 하고, 당해 폴리실리콘막 및 ONO막(6)을 포토리소그래피 및 그에 계속되는 드라이에칭에 의해서 패터닝하여, 각 비트라인(5)과 ONO막(6)을 거쳐서 직교하여, 게이트 전극으로서 기능하는 띠모양의 각 워드라인(7)을 형성한다. 여기서 폴리실리콘막 위에 텅스텐·실리사이드(WSi)막을 형성하고, 폴리사이드 구조의 워드라인을 형성하여, 배선의 저저항화를 도모하도록 하여도 적절하다.
계속해서 도2b에 나타낸 것과 같이, 워드라인(7)을 덮도록, 고온열 CVD산화막(HTO막)(8) 및 BPSG막(9)을 순차 형성하여, 워드라인(7) 등에 통하는 콘택트 구멍(도시하지 않음)을 형성한 후, 리플로 처리에 의해서 평탄화된 BPSG막(9) 위에서 콘택트 구멍을 충전하도록 알루미늄합금막을 스퍼터법에 의해서 성막한다. 또 이 알루미늄합금막을 포토리소그래피 및 그에 계속되는 드라이 에칭에 의해서 패터닝하여 상층 배선(11)을 형성한다.
연후에, 상층 배선(11)을 덮는 보호막(12)을 형성하고, 층간절연막이나 콘택트 구멍(비어 홀), 배선 등의 형성 공정을 더 거쳐서, 매입 비트라인형의 플래시 메모리를 완성시킨다.
이 플래시 메모리를 사용하여 기억정보를 기입하려면, 도4에 나타낸 것과 같이, 채널·핫·일렉트론(CHE) 또는 드레인·애벌렌치(avalanche)·핫·캐리어(DAHC)에 의해서 드레인 단부에 전자를 주입한다. 또 이 경우, 소스/드레인의 전압을 교체함으로써, 소스 단부에의 전자주입을 하는 것도 가능하다. 즉 하나의 메모리 셀로 2개소에의 기입(전자 주입)을 할 수 있다.
또 이 플래시 메모리를 사용하여 기억정보를 소거하기 위해서는, 도5a, b에 나타낸 것과 같이 파울러 노르드하임(Fowler-Nordheim)(FN) 터널에 의해서 ONO막(6)으로부터 전하를 뽑아 냄으로써, 또는 밴드간 터널에서 생긴 정공(正孔)과 드레인 기판간 전계에 의한 핫홀을 ONO막(6)에 주입함으로써 행한다. 도시의 예는, 후자의 밴드간 터널에 의한 것이다. 또 이 경우 드레인 단부에 전자 주입한 경우의 소거예를 나타내나, 소스에도 같은 전압을 인가함으로써 드레인 단부와 동시에 소스 단부의 일괄소거가 가능하게 된다.
또 이 플래시 메모리를 사용하여, 기억정보를 판독하는 방법에 대하여 도6으로 설명하겠다. 실리콘 질화막(22) 중에 부(負)의 전하가 존재하는 상태에서는, 채널이 절단되어서 소스/드레인간의 전류는 흐르지 않는다(도6a). 이 상태를 데이터“0"으로 한다. 또 실리콘 질화막(22) 중에 전자가 없는 상태에서는, 채널이 이어져서 전류가 흐른다(도6b). 이 상태를 데이터“1"로 한다.
-실험예-
여기서 제1실시형태에 의한 플래시 메모리의 특성에 대하여, 상술한 종래예와의 비교에 의해서 조사한 실험결과에 대하여 언급한다. 당해 각 실험에서는 상술한 종래예1, 종래예2를 비교예로서 종래예①, 종래예②로 하고, 본 실시형태를 본 발명①로 하여 도7∼도9에 나타낸다.
(실험예 1)
먼저 플래시 메모리에서의 소스/드레인-게이트 전극간의 전압과 리크전류와 의 관계에 대하여 조사하였다. 이 실험 결과를 도7에 나타낸다. 또 도7 중에서는 리크전류를 대수표시한다.
ONO막의 내압은 15V 정도 필요하겠으나, 도시와 같이, 본 발명①에서는 비트라인(소스/드레인) 위의 실리콘 산화막이 가장 두꺼운 종래예②와 동일 정도의 내압이 확보되어 있는 것을 알수 있다.
(실험예 2)
플래시 메모리에 있어서, 기억정보의 소거/기입의 회수와 전하 홀드 특성과의 관계에 대하여 조사했다. 이 실험결과를 도8에 나타냈다. 또 도8 중에서는 전하 홀드 특성을 상대치로 표시한다.
소거/기입(사이클)을 반복한 후, 150℃에서 2시간의 열처리를 했을 때의 전하 홀드 특성에 대하여 조사한 결과, 도시와 같이 본 발명①에서는, 비트라인(소스/드레인) 위의 실리콘산화막이 가장 얇고 버즈비크가 가장 작은 종래예①과 동등한 전하 홀드 특성을 얻을 수 있는 것을 알 수 있다.
(실험예 3)
플래시 메모리에 있어서, 기억정보의 소거/기입의 회수와 임계치전압(Vth)과의 관계에 대하여 조사하였다. 이 실험결과를 도9a, b, c에 나타냈다.
기입조건을 Vd=5.9V, Vg=9.5V, 기입시간=3μs로 하고, 소거 조건을 Vd=7.0V, Vg=3.0V, 0V, 소거시간=10ms로 한 결과, 도시와 같이, 본 발명①과 종래예①, ② 사이에서 소거/기입 속도에 변화는 볼 수 없었다. 또 이 실험결과에 의해서, 실험 예2에서는 사이클을 동일조건으로 행하였다.
이상 설명한 바와 같이 본 실시형태에서는, 비트라인(5)의 불순물(비소)을 활성화한 후에 ONO막(6)을 형성한다. 이 ONO막(6)의 성막시에 있어서, ONO막(6)의 구성요소인 실리콘 산화막(21)이 증속산화에 의해서 비트라인(5) 위에서만 두껍게 형성되고, 이에 의해서 비트라인(5)과 워드라인(7) 사이의 전기적 절연이 충분히 확보된다. 또 이 경우 ONO막(6)의 형성 후의 각종 열처리(주변 회로영역의 게이트 절연막의 형성 등) 시에는, 비트라인(5) 위의 실리콘 산화막(21)의 당해 두꺼운 막부분 위는, ONO막(6)의 다른 구성요소(실리콘질화막(22) 및 실리콘 산화막(23))로 덮여 있기 때문에, 실리콘 산화막(21)의 당해 두꺼운 막부분은 그다지 증속산화되지 않아, 버즈비크는 무시할 수 있을 정도로 억제할 수 있다.
즉 본 실시 형태에서는, 플래시 메모리가 완성될 때까지의 공정을 통해서, ONO막(6)은 비트라인(5) 위에서 비트라인(5)-워드라인(7)간의 전기적 절연을 충분히 확보하고, 또한 전하 홀드 특성을 열화시키는 버즈비크를 생성하지 않을 정도의 최적 범위의 막 두께로 홀드된다. 이에 의해서 트랜지스터 특성을 향상시켜서 아주 신뢰성이 높은 플래시 메모리가 실현된다.
(제2실시형태)
본 실시형태에서는 제1실시형태와 마찬가지로, 이른바 매입 비트라인 형태의 플래시 메모리에 대하여 예시하지만, 비트라인의 형성공정이 다른 점에서 상이하다. 또 제1실시형태에서 개시한 플래시 메모리의 구성부재 등과 공통되는 것에 대하여는 동일부호를 기입한다.
도10, 도11은, 제2실시형태에 의한 매입 비트라인 형태의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도이다.
이 플래시 메모리를 제조하려면, 먼저 도10a에 나타낸 것과 같이, p형의 실리콘 반도체 기판(1)을 준비하고, 이 반도체 기판(1)의 표면에 예를 들면 LOCOS법에 의해서 소자 분리영역에 필드산화막(도시하지 않음)을 형성하여 소자분리를 실시하여, 메모리 셀 영역의 활성영역(2) 및 CMOS트랜지스터 등이 형성되는 주변 회로영역의 활성영역(도시하지 않음)을 획정한다.
이 경우 LOCOS법을 사용하는 대신으로, 반도체 기판(1)의 소자 분리영역에 홈(도시하지 않음)을 형성하고, 당해 홈 내에 절연물을 충전시켜서 활성영역을 확정하도록 하여도 좋다.
계속해서 활성영역(2) 위에 산소분위기 중에서 900℃∼1100℃의 열처리를 실시하여 200nm∼500nm 정도의 막 두께의 희생산화막(3)을 형성한 후, 희생산화막(3) 위에 레지스트를 도포하고, 이 레지스트를 포토리소그래피에 의해서 가공하여 각각이 소정 간격으로 이간하는 띠모양의 각 레지스트 패턴(4)을 형성한다.
계속해서 도10b에 나타낸 것과 같이, 각 레지스트 패턴(4)을 마스크로 하고, 반도체 기판(1)의 표층에 희생산화막(3)을 통과하는 조건, 여기에서는 가속에너지 50keV, 도즈량 2∼3×1015/cm2의 조건으로 n형 불순물, 예를 들면 비소(As)를 이온 주입한 후, 계속해서 증속산화 억제기능을 갖는 물질, 여기에서는 질소 이온을 가속에너지 2∼10keV, 도즈 량 0.5∼4×1015/cm2의 조건으로 이온 주입한다.
이 증속산화 억제기능을 갖는 물질로서는, 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종이면 좋다. 이의 불순물이 존재할 때에 열처리를 하면, 반도체 기판(1)의 표면에 이들의 불순물이 집합하여, SiN 또는 SiC를 형성하고, 이것이 산소의 반도체 기판(1)내에의 확산을 억제하는 것으로 생각하기 때문이다. 따라서 질소이온 대신으로 탄소 이온을 이온 주입하도록 하여도 적절하다. 또 당해 물질의 도입법으로서는 이온 주입으로 한정되지 않고, 예를 들면 당해 물질의 분위기 중에서 열처리하여 당해 물질을 반도체 기판(1) 내에 도입하도록 하여도 좋다. 이 경우 증속산화 억제기능을 갖는 물질로서는, 상기한 증속산화 억제의 이유에서, NO2, NO, NH3, CxHy(x, y는 적당한 수)에서 선택된 1종을 사용하는 것이 적절하다.
계속해서 레지스트 패턴(4)을 회화처리 등의 수법에 의해서 제거한 후, 질소분위기 중(불활성 가스 중이어도 좋다.)에서 1050℃, 10분의 어닐처리를 행하고, 이온 주입한 비소를 활성화하여, 띠모양의 각 비트라인(5)을 형성한다. 이들 비트라인(5)은, 당해 플래시 메모리의 소스/드레인으로서 기능하게 된다.
계속해서 도10c에 나타낸 것과 같이, 반도체기 기판(1) 위에, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 ONO막(6)을 성막한다.
구체적으로는 먼저, 열산화에 의해서 반도체 기판(1) 위에 실리콘 산화막(21)을 7nm∼8nm 정도의 막 두께로 형성한다. 이 때 열처리에 의해서, 비트라인(5) 내에 있는 비소에 기인하여, 실리콘 산화막(21)의 당해 비트라인(5) 위의 부위가 증속산화되어서 30nm∼50nm 정도로 막 두께가 증가된다. 다만 이 경우, 이 온 주입된 질소 이온의 증속산화 억제기능에 의해서, 질소이온 주입을 하지 않는 제1실시형태의 경우에 비해서 당해 막 두께 증가는 억제된다.
계속해서 실리콘 산화막(21) 위에 CVD법에 의해서 600℃∼800℃에서 실리콘 질화막(22)을 막 두께 5nm 정도로 형성한다. 그리고 실리콘 질화막(22) 위에 CVD법에 의해서 실리콘 산화막(23)을 막 두께 10nm 정도로 형성하여, ONO막(6)으로 한다.
계속해서 메모리 셀 영역의 활성영역(2)을 레지스트에 의해서 마스크하고, 주변 회로영역의 활성영역에 있는 ONO막(6)을 CF4+CHF3/O2 가스 등을 사용하여 전면 제거하고, 활성영역(2)의 레지스트를 제거한 후, 주변 회로영역의 활성영역에 열산화에 의해서 게이트 절연막(도시하지 않음)을 형성한다. 이 때 비트라인(5)은 ONO막(6)으로 덮여 있기 때문에, 게이트 절연막의 형성시의 열처리의 영향은 적고, 실리콘 산화막(21)의 비트라인(5) 위의 부위에서의 증속산화는 더 억제되어 막 두께의 증가는 거의 볼 수 없다.
계속해서 메모리 셀 영역 및 주변 회로영역의 각 활성영역에, n형 불순물, 여기에서는 인(P)을 0.2∼3×1021/cm3의 농도로 도프한 아모르퍼스 실리콘(DASi)막(도시하지 않음)을 CVD법에 의해서 100nm∼150nm 정도의 막 두께로 형성한다.
계속해서 도11a에 나타낸 것과 같이, 이 DASi막을 열처리하여 폴리실리콘막으로 하고, 당해 폴리실리콘막 및 ONO막(6)을 포토리소그래피 및 그에 계속되는 드라이 에칭에 의해서 패터닝하며, 각 비트라인(5)과 ONO막(6)을 거쳐서 직교하고, 게이트 전극으로서 기능하는 띠모양의 각 워드라인(7)을 형성한다. 여기서 폴리실리콘막 위에 텅스텐·실리사이드(WSi) 막을 형성하고, 폴리사이드 구조의 워드라인을 형성하여, 배선의 저저항화를 도모하도록 하여도 적절하다.
계속해서 도11(b)에 나타낸 것과 같이, 워드라인(7)을 덮도록, 고온열 CVD산화막(HTO막)(8) 및 BPSG막(9)을 순차 형성하고, 워드라인(7) 등에 통하는 콘택트 구멍(도시하지 않음)을 형성한 후, 리플로 처리에 의해서 평탄화된 BPSG막(9) 위에서 콘택트 구멍을 충전하도록 알루미늄 합금막을 스퍼터법에 의해서 성막한다. 또 이 알루미늄 합금막을 포토리소그래피 및 그에 계속되는 드라이에칭에 의해서 패터닝하여, 상층 배선(11)을 형성한다.
연후에 상층 배선(11)을 덮는 보호막(12)을 형성하고, 층간 절연막이나 콘택트 구멍(비어 구멍), 배선 등의 형성공정을 더 거쳐서, 매입 비트라인형의 플래시 메모리를 완성시킨다.
이상 설명한 바와 같이 본 실시형태에서는, 비트라인(5)의 불순물(비소)을 활성화하고, 또 증속산화 억제기능을 갖는 질소(탄소)를 이온 주입한 후에, ONO막(6)을 형성한다. 이 ONO막(6)의 성막시에 있어서, ONO막(6)의 구성요소인 실리콘 산화막(21)이 증속산화에 의해서 비트라인(5) 위에서만 두껍게 형성되며, 이에 의해서 비트라인(5)과 워드라인(7) 사이의 전기적 절연이 충분히 확보된다. 또 이 경우 ONO막(6)의 형성 후의 각종 열처리(주변 회로영역의 게이트 절연막의 형성 등) 시에는, 비트라인(5) 위의 실리콘 산화막(21)의 당해 두꺼운 막부분 위는, ONO막(6)의 다른 구성요소(실리콘질화막(22) 및 실리콘 산화막(23))로 덮여 있기 때문에, 또한 질소(탄소)의 증속산화 억제기능에 의해서 실리콘 산화막(21)의 당해 두꺼운 막부분은 그다지 증속산화되지 않고, 버즈비크는 무시할 수 있을 정도로 억제된다.
즉, 본 실시 형태에서는 플래시 메모리가 완성될 때까지의 공정을 통해서, ONO막(6)은 비트라인(5) 위에서 비트라인(5)-워드라인(7) 간의 전기적 절연을 충분히 확보하고, 또한 전하 홀드 특성을 열화시키는 버즈비크를 생성하지 않을 정도의 최적범위의 막 두께로 홀드된다. 또한 질소(탄소)의 증속산화 억제기능에 의해서 당해 막 두께를 더욱 얇게 제어할 수 있다. 이에 의해서 트랜지스터 특성을 향상시켜 매우 신뢰성이 높은 플래시 메모리를 실현할 수 있다.
(제3실시형태)
본 실시 형태에서는 제1실시형태와 마찬가지로, 이른바 매입 비트라인형의 플래시 메모리에 대하여 예시하지만, 비트라인의 형성공정이 다른 점에서 상이하다. 또 제1, 제2실시형태에서 개시한 플래시 메모리의 구성부재 등과 공통되는 것에 대하여는 동일부호를 기입한다.
도12, 도13은 제3실시 형태에 의한 매입 비트라인형의 플래시 메모리의 제조방법을 공정순으로 나타낸 개략 단면도이다.
이 플래시 메모리를 제조하려면, 먼저 도12a에 나타낸 것과 같이, p형의 실리콘 반도체 기판(1)을 준비하고, 이 반도체 기판(1)의 표면에 예를 들면 LOCOS법에 의해서 소자 분리영역에 필드산화막(도시하지 않음)을 형성하여 소자 분리를 실시하여, 메모리 셀 영역의 활성영역(2) 및 CMOS트랜지스터 등이 형성되는 주변 회 로영역의 활성영역(도시하지 않음)을 확정한다.
이 경우 LOCOS법을 사용하는 대신으로, 반도체 기판(1)의 소자 분리영역에 홈(도시하지 않음)을 형성하고, 당해 홈 내에 절연물을 충전시켜서 활성영역을 확정하도록 하여도 좋다.
계속해서 활성영역(2) 위에 산소 분위기 중에서 900℃∼1100℃의 열처리를 실시하여 200nm∼500nm 정도의 막 두께의 희생산화막(3)을 형성한 후, 희생산화막(3) 위에 레지스트를 도포하고, 이 레지스트를 포토리소그래피에 의해서 가공하여 각각이 소정 간격으로 이간하는 띠모양의 각 레지스트 패턴(4)을 형성한다.
계속해서 도12b에 나타낸 것과 같이, 각 레지스트 패턴(4)을 마스크로서, 반도체 기판(1)의 표층에 희생산화막(3)을 통과하는 조건, 여기서는 가속에너지 50keV, 도즈량2∼3×1015/cm2의 조건으로 n형 불순물, 예를 들면 비소(As)를 이온 주입한다.
계속해서 증속산화 억제기능을 갖는 물질, 여기서는 질소 이온을 가속에너지 2∼30keV, 도즈량 1∼5×1015/cm2의 조건으로, 반도체 기판(1)의 표면에 대하여 경사진 방향에서 이온 주입한다. 여기서 질소이온의 주입각Θ은, 인접하는 레지스트 패턴(4)간의 거리(비트라인(5)의 폭)을 x, 레지스트 패턴(4)의 두께를 y로 하고,
tanθ=x/y 를 충족시킬 정도의 각θ를 사용하여, θ-10˚≤Θ≤θ+10˚ 로 하는 것이 적절하다.
이 증속산화 억제기능을 갖는 물질로서는, 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종이면 좋다. 이들의 불순물이 존재할 때에 열처리를 하면, 반도체 기판(1)의 표면에 이의 불순물이 집합하여, SiN 또는 SiC를 형성하고, 이것이 산소의 반도체 기판(1) 내에의 확산을 억제하는 것으로 생각되기 때문이다. 따라서 질소이온 대신으로 탄소이온을 이온 주입하도록 하여도 적절하다. 또 당해 물질의 도입법으로서는 이온 주입으로 한정되지 않고, 예를 들면 당해 물질의 분위기 중에서 열처리하여 당해 물질을 반도체 기판(1) 내에 도입하도록 하여도 좋다. 이 경우 증속산화 억제기능을 갖는 물질로서는, 상기한 증속산화 억제의 이유에서 NO2, NO, NH3, CxHy(x, y는 적당한 수)에서 선택된 1종을 사용하는 것이 적절하다.
계속해서 레지스트 패턴(4)을 회화처리 등의 수법에 의해서 제거한 후, 질소분위기 중(불활성가스 중에서도 좋다.)에서 1050℃, 10분의 어닐처리를 하고, 이온 주입된 비소를 활성화하여, 띠모양의 각 비트라인(5)을 형성한다. 이들 비트라인(5)은, 당해 플래시 메모리의 소스/드레인으로서 기능하게 된다.
계속해서 도12c에 나타낸 것과 같이, 반도체 기판(1) 위에 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 ONO막(6)을 성막한다.
구체적으로는, 먼저 열산화에 의해서 반도체 기판(1) 위에 실리콘 산화막(21)을 7nm∼8nm 정도의 막 두께로 형성한다. 이 때 열처리에 의해서, 비트라인(5) 내에 있는 비소에 기인하여, 실리콘 산화막(21)의 당해 비트라인(5) 위의 부위가 증속산화되어서 30nm∼50nm 정도로 막 두께가 증가한다. 다만 이 경우, 이온 주입된 질소이온의 증속산화 억제기능에 의해서, 질소 이온 주입을 하지 않는 제1실시형태의 경우에 비해서 당해 막 두께 증가는 억제된다.
계속해서 실리콘 산화막(21) 위에 CVD법에 의해서 600 ℃∼800℃에서 실리콘 질화막(22)을 막 두께 5nm 정도로 형성한다. 그리고 실리콘 질화막(22) 위에 CVD법에 의해서 실리콘 산화막(23)을 막 두께 10nm 정도로 형성하여 ONO막(6)으로 한다.
계속해서 메모리 셀 영역의 활성영역(2)을 레지스트에 의해서 마스크하고, 주변 회로영역의 활성영역에 있는 ONO막(6)을 CF4+CHF3/O2가스 등을 사용하여 전면 제거하고, 활성영역(2)의 레지스트를 제거한 후, 주변 회로영역의 활성영역에 열산화에 의해서 게이트 절연막(도시하지 않음)을 형성한다. 이 때 비트라인(5)은 ONO막(6)으로 덮여 있기 때문에, 게이트 절연막의 형성시의 열처리의 영향은 적고, 실리콘 산화막(21)의 비트라인(5) 위의 부위에서의 증속산화는 더 억제되어서 막 두께 증가는 거의 볼 수 없다.
계속해서 메모리 셀 영역 및 주변 회로영역의 각 활성영역에 n형 불순물, 여기에서는 인(P)를 0.2∼3×1021/cm3의 농도로 도프한 아모르퍼스 실리콘(DASi)막(도시하지 않음)을 CVD법에 의해서 100nm∼150nm 정도의 막 두께로 형성한다.
계속해서 도13a에 나타낸 것과 같이, 이 DASi막을 열처리하여 폴리실리콘막으로 하고, 당해 폴리실리콘막 및 ONO막(6)을 포토리소그래피 및 그에 계속되는 드라이 에칭에 의해서 패터닝하며, 각 비트라인(5)과 ONO막(6)을 거쳐서 직교하고 게이트 전극으로서 기능하는 띠모양의 각 워드라인(7)을 형성한다. 여기서 폴리실리콘막 위에 텅스텐·실리사이드(WSi)막을 형성하고, 폴리사이드 구조의 워드라인을 형성하여 배선의 저저항화를 도모하여도 적절하다.
계속해서 도13b에 나타낸 것과 같이, 워드라인(7)을 덮도록, 고온열 CVD산화막(HTO막)(8) 및 BPSG막(9)을 순차 형성하고, 워드라인(7) 등에 통하는 콘택트 구멍(도시하지 않음)을 형성한 후, 리플로 처리에 의해서 평탄화된 BPSG막(9) 위에서 콘택트 구멍을 충전하도록, 알루미늄 합금막을 스퍼터법에 의해서 성막한다. 그리고 이 알루미늄 합금막을 포토리소그래피 및 이에 이어지는 드라이에칭에 의해서 패터닝하여, 상층 배선(11)을 형성한다.
연후에 상층 배선(11)을 덮는 보호막(12)을 형성하고, 층간절연막이나 콘택트 구멍(비어 구멍), 배선 등의 형성공정을 더 거쳐서, 매입 비트라인형의 플래시 메모리를 완성시킨다.
이상 설명한 바와 같이 본 실시 형태에서는, 비트라인(5)의 불순물(비소)를 활성화하고, 또 증속산화 억제기능을 갖는 질소(탄소)를 이온 주입한 후에, ONO막(6)을 형성한다. 이 ONO막(6)의 성막시에 있어서, ONO막(6)의 구성요소인 실리콘 산화막(21)이 증속산화에 의해서 비트라인(5) 위에서만 두껍게 형성되며, 이에 의해서 비트라인(5)과 워드라인(7) 사이의 전기적 절연이 충분히 확보된다. 또 이 경우 ONO막(6)의 형성 후의 각종 열처리(주변 회로영역의 게이트 절연막의 형성 등) 시에는, 비트라인(5) 위의 실리콘 산화막(21)의 당해 두꺼운 막부분 위는, ONO막(6)의 다른 구성요소(실리콘 질화막(22) 및 실리콘 산화막(23))으로 덮여 있기 때문에, 또 질소(탄소)의 증속산화 억제기능에 의해서 실리콘 산화막(21)의 당해 두꺼운 막부분의 증속산화가 억제되어, 버즈비크는 무시할 수 있을 정도로 억제할 수 있다.
또한 본 실시 형태에서는, 질소(탄소)를 반도체 기판(1)의 표면에 대하여 경사진 방향에서 이온 주입하기 때문에, 반도체 기판(1)의 소스/드레인간(채널)의 단부 부위에도 질소(탄소)가 도입된다. 이에 의해서 채널단부에 보다 안쪽까지 질소가 주입되어서 버즈비크의 발생이 억제된다. 또 질소 이온 주입시에는, 비트라인(5) 위에서는 레지스트 패턴(4)이 마스크로 기능하여 질소가 이온 주입되지 않아, 이 부분에서는 증속산화가 억제되지 않고 실리콘 산화막(21)이 두꺼워져, 충분한 내압 확보에 기여한다. 따라서 기억정보가 기입시에 전자가 주입되는 영역의 계면준위를 종단하여 전하 홀드 특성은 향상하게 된다.
즉 본 실시 형태에서는, 플래시 메모리가 완성될 때까지의 제공정을 통해서, ONO막(6)은 비트라인(5) 위에서 비트라인(5)-워드라인(7)간의 전기적 절연을 충분히 확보하고, 또한 전하 홀드 특성을 열화시키는 버즈비크를 생성하지 않을 정도의 최적 범위의 막 두께로 홀드된다. 또한 질소(탄소)의 증속산화 억제기능에 의해서 당해 막 두께를 더욱 얇게 제어할 수 있고, 또 질소(탄소)를 경사진 방향에서 이온 주입함으로써 전하 홀드 특성이 더욱 향상되는 것을 담보할 수 있다. 이에 의해서 트랜지스터 특성을 향상시키어 아주 신뢰성 높은 플래시 메모리를 실현할 수 있게 된다.
또 본 발명은 제1∼제3실시형태로 한정되는 것은 아니다. 본 발명은 예를 들면, 기억정보를 "0", "1"으로 하는 단치(單値) 메모리 뿐만 아니라, "00", "01", "10", "11"로 하는 2치 메모리나, 더 나아가서는 다치(多値)의 메모리에 적용하는 것도 가능하다.
본 발명의 태양을 부기로서 이하에 나타낸다.
(부기 1)
반도체 기판의 활성영역의 표층에 불순물을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 소스 영역 및 드레인 영역을 형성하는 제1공정과,
상기 제1공정 후, 상기 활성영역을 덮도록, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 이루어지는 적층막을 형성하는 제2공정과,
상기 적층막 상에 전극재료를 퇴적하고, 상기 전극재료 및 상기 적층막을 패터닝함으로써, 상기 반도체 기판 위에서 상기 적층막을 거쳐서 소정 형상의 게이트 전극을 형성하는 제3공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
(부기 2)
상기 제3공정에서, 상기 게이트 전극을 상기 반도체 기판 위에서 상기 적층막을 거쳐서 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성하는 것을 특징으로 하는 부기1 기재의 반도체장치의 제조방법.
(부기 3)
상기 제1공정에서, 상기 불순물 도입을 행한 후, 계속해서 상기 활성영역에 증속산화 억제기능을 갖는 물질을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성하는 것을 특징으로 하는 부기 1 또는 2기재의 반도체장치의 제조방법.
(부기 4)
상기 증속산화 억제기능을 갖는 물질은, 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종인 것을 특징으로 하는 부기3 기재의 반도체장치의 제조방법.
(부기 5)
상기 증속산화 억제기능을 갖는 물질은 질소이온 또는 탄소이온이며, 당해 물질을 상기 활성영역에 이온 주입하는 것을 특징으로 하는 부기4 기재의 반도체장치의 제조방법.
(부기 6)
상기 증속산화 억제기능을 갖는 물질은 NO2, NO, NH3, CxHy(x, y는 적당한 수)에서 선택된 1종이고, 당해 물질의 분위기 중에서 열처리하여 당해 물질을 상기 활성영역에 도입하는 것을 특징으로 하는 부기4 기재의 반도체장치의 제조방법.
(부기 7)
상기 활성영역에 상기 증속산화 억제기능을 갖는 물질을 도입할 때에, 상기 활성영역 표면에 대하여 경사진 방향에서 상기 물질을 이온 주입하는 것을 특징으로 하는 부기5 기재의 반도체장치의 제조방법.
(부기 8)
전하 포획기능을 갖는 상기 제1절연막은 실리콘 질화막인 것을 특징으로 하는 부기1∼7 중 어느 하나에 기재된 반도체장치의 제조방법.
(부기 9)
반도체 기판의 표층에 소스 영역 및 드레인 영역을 구비하고, 상기 반도체 기판 위의 상기 소스 영역과, 상기 드레인 영역 사이에, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 이루어지는 적층막을 거쳐서 게이트 전극이 형성되어 이루어지는 반도체장치로서,
상기 게이트 전극은 상기 반도체 기판 위에서 상기 적층막을 거쳐서 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성되어 있고, 상기 소스 영역 및 상기 드레인 영역은, 상기 불순물과 함께 증속산화 억제기능을 갖는 물질을 포함한 것을 특징으로 하는 반도체장치.
(부기 10)
상기 증속산화 억제기능을 갖는 물질은은 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종인 것을 특징으로 하는 부기9 기재의 반도체장치.
(부기 11)
상기 적층막의 상기 제1절연막을 용량 절연막으로 하고, 상기 반도체 기판과 상기 게이트 전극이 용량 결합하여 이루어지는 반도체 메모리로서 기능하는 것을 특징으로 하는 부기9 또는 10 기재의 반도체장치.
(부기 12)
상기 적층막의 최하층인 상기 제2절연막은, 상기 소스 영역 위 및 상기 드레인 영역 위에 있어서, 다른 부위보다 두껍게 형성되어 있는 것을 특징으로 하는 부기 9∼11 중 어느 하나에 기재된 반도체장치.
(부기 13)
상기 소스 영역 위 및 상기 드레인 영역 위에서의 상기 제2절연막의 두께가, 30nm∼50nm의 범위 내의 값인 것을 특징으로 하는 부기12 기재의 반도체장치.
(부기 14)
반도체 기판의 표층에 소스 영역 및 드레인 영역을 구비하고, 상기 반도체 기판 위의 상기 소스 영역과 상기 드레인 영역 사이에, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 갖는 적어도 3층으로 이루어지는 적층막을 거쳐서 게이트 전극이 형성되는 반도체장치의 제조방법으로서,
반도체 기판의 활성영역의 표층에 불순물을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성한 후에, 상기 적층막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
(부기 15)
상기 게이트 전극을 상기 반도체 기판 위에서 상기 적층막을 거쳐서 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성하는 것을 특징으로 하는 부기 14 기재의 반도체장치의 제조방법.
(부기 16)
상기 불순물 도입을 행한 후, 계속해서 상기 활성영역에 증속산화 억제기능을 갖는 물질을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성하는 것을 특징으로 하는 부기14 또는 15 기재의 반도체장치의 제조방법.
(부기 17)
상기 증속산화 억제기능을 갖는 물질은 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종인 것을 특징으로 하는 부기16 기재의 반도체장치의 제조방법.
(부기 18)
상기 증속산화 억제기능을 갖는 물질은 질소 이온 또는 탄소 이온이며, 당해 물질을 상기 활성영역에 이온 주입하는 것을 특징으로 하는 부기17 기재의 반도체장치의 제조방법.
(부기 19)
상기 증속산화 억제기능을 갖는 물질은 NO2, NO, NH3, CxHy(X, y는 적당한 수)에서 선택된 1종이며, 당해 물질의 분위기 중에서 열처리하여, 당해 물질을 상기 활성영역에 도입하는 것을 특징으로 하는 부기17 기재의 반도체장치의 제조방법.
(부기20)
상기 활성영역에 상기 증속산화 억제기능을 갖는 물질을 도입함에 있어서, 상기 활성영역 표면에 대하여 경사진 방향에서 상기 물질을 이온 주입하는 것을 특징으로 하는 부기18 기재의 반도체장치의 제조방법.
(부기21)
전하 포획기능을 갖는 상기 제1절연막은 실리콘 질화막인 것을 특징으로 하는 부기14∼20 중 어느 하나에 기재된 반도체장치의 제조방법.
본 발명에 의하면, 비트라인과 워드라인 사이의 전기적 절연을 충분히 확보하는 동시에, 버즈비크의 발생 등의 문제를 억제하여 우수한 전하 홀드 특성을 실현하는 반도체장치 및 그 제조방법, 특히 매입 비트라인 구조의 반도체 메모리를 제공할 수 있다.

Claims (10)

  1. 반도체 기판의 활성영역의 표층에 불순물을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 소스영역 및 드레인영역을 형성하는 제1공정과,
    상기 제1공정 후, 상기 활성영역을 덮도록, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 이루어지는 적층막을 형성하는 제2공정과,
    상기 적층막 위에 전극재료를 퇴적하고, 상기 전극재료 및 상기 적층막을 패터닝함으로써, 상기 반도체 기판 상에서 상기 적층막을 거쳐서 소정 형상의 게이트 전극을 형성하는 제3공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서,
    상기 제3공정에서, 상기 게이트 전극을 상기 반도체 기판 상에서 상기 적층막을 거쳐서 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1공정에서, 상기 불순물 도입을 행한 후, 계속하여 상기 활성영역에 증속(增速) 산화 억제기능을 갖는 물질을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서,
    상기 증속산화 억제기능을 갖는 물질은 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 삭제
  6. 삭제
  7. 반도체 기판의 표층에 소스 영역 및 드레인 영역을 구비하고, 상기 반도체 기판 위의 상기 소스 영역과 상기 드레인 영역 사이에, 전하 포획기능을 갖는 제1절연막의 상하를 제2 및 제3절연막으로 끼우는 적어도 3층으로 이루어지는 적층막을 거쳐서 게이트 전극이 형성되는 반도체장치의 제조방법으로서,
    반도체 기판의 활성영역의 표층에 불순물을 도입하여, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성한 후에, 상기 적층막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서,
    상기 게이트 전극을 상기 반도체 기판 위에서, 상기 적층막을 거쳐서, 상기 소스 영역 위 및 상기 드레인 영역 위를 교차하도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 불순물 도입을 행한 후, 계속해서 상기 활성영역에 증속산화 억제기능을 갖는 물질을 도입하고, 소정의 분위기 중에서 상기 반도체 기판을 열처리하여 상기 소스 영역 및 상기 드레인 영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서,
    상기 증속산화 억제기능을 갖는 물질은 질소, 탄소 및 질소 또는 탄소를 포함한 화합물로부터 선택된 1종인 것을 특징으로 하는 반도체장치의 제조방법.
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