JPH0722524A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0722524A JPH0722524A JP19190493A JP19190493A JPH0722524A JP H0722524 A JPH0722524 A JP H0722524A JP 19190493 A JP19190493 A JP 19190493A JP 19190493 A JP19190493 A JP 19190493A JP H0722524 A JPH0722524 A JP H0722524A
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Abstract
(57)【要約】
【目的】 ＭＮＯＳ型ＥＥＰＲＯＭにおいて、浅い接合
深さを有するソース／ドレイン拡散層を形成することが
でき、メモリセルを微細化する。 【構成】 Ｐ型半導体基板１上に微小間隔領域を有する
１対のＮ型の多結晶シリコン膜４を形成し、熱処理によ
って、多結晶シリコン膜４中のＮ型不純物をＰ型半導体
基板１中に拡散させて、約０．０５μｍの浅い接合を有
するソース／ドレイン拡散層９を形成する。
深さを有するソース／ドレイン拡散層を形成することが
でき、メモリセルを微細化する。 【構成】 Ｐ型半導体基板１上に微小間隔領域を有する
１対のＮ型の多結晶シリコン膜４を形成し、熱処理によ
って、多結晶シリコン膜４中のＮ型不純物をＰ型半導体
基板１中に拡散させて、約０．０５μｍの浅い接合を有
するソース／ドレイン拡散層９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＭＮＯＳ(Met
al Nitride Oxide Semiconductor) 型ＥＥＰＲＯＭ(Ele
ctrically Erasable and Programable Read Only Memor
y)のような不揮発性半導体記憶装置及びその製造方法に
関するものである。
al Nitride Oxide Semiconductor) 型ＥＥＰＲＯＭ(Ele
ctrically Erasable and Programable Read Only Memor
y)のような不揮発性半導体記憶装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＭＮＯＳ型ＥＥＰＲＯＭは、通常のトラ
ンジスタのゲート電極下に形成されたトンネル膜として
機能する約２〜３ｎｍの厚みのゲート絶縁膜と、ゲート
絶縁膜上に形成されたシリコン窒化膜を有している。
ンジスタのゲート電極下に形成されたトンネル膜として
機能する約２〜３ｎｍの厚みのゲート絶縁膜と、ゲート
絶縁膜上に形成されたシリコン窒化膜を有している。
【０００３】従来の一般的なＭＮＯＳ型ＥＥＰＲＯＭ構
造を有する不揮発性半導体記憶装置を図１０を参照しな
がら以下に説明する。
造を有する不揮発性半導体記憶装置を図１０を参照しな
がら以下に説明する。
【０００４】図１０において、不揮発性半導体記憶装置
のメモリセルは、Ｐ型半導体基板１に形成された素子分
離絶縁膜２によって隔離された活性領域において、Ｐ型
半導体基板１上に形成された第１のゲート絶縁膜を構成
する第１の絶縁膜３と、Ｐ型半導体基板１内に形成さ
れ、且つ第１の絶縁膜３の両側に形成されたＮ型拡散層
９と、第１の絶縁膜３上に形成されたシリコン窒化膜６
と、シリコン窒化膜６上に形成された第２のゲート絶縁
膜５と、第２のゲート絶縁膜５上に形成されたＮ型ポリ
シリコン層８とを有している。
のメモリセルは、Ｐ型半導体基板１に形成された素子分
離絶縁膜２によって隔離された活性領域において、Ｐ型
半導体基板１上に形成された第１のゲート絶縁膜を構成
する第１の絶縁膜３と、Ｐ型半導体基板１内に形成さ
れ、且つ第１の絶縁膜３の両側に形成されたＮ型拡散層
９と、第１の絶縁膜３上に形成されたシリコン窒化膜６
と、シリコン窒化膜６上に形成された第２のゲート絶縁
膜５と、第２のゲート絶縁膜５上に形成されたＮ型ポリ
シリコン層８とを有している。
【０００５】また、図１１はメモリセルの等価回路を示
しており、１８はシリコン窒化膜６からなる電荷蓄積
層、２１はソース、２２はドレインを示しており、Ｃ1
はＰ型半導体基板１と電荷蓄積層１８との間の容量、Ｃ
2 はＮ型ポリシリコン層８と電荷蓄積層１８との間の容
量、Ｃ3 はソース２１またはドレイン２２と電荷蓄積層
１８との間の容量である。
しており、１８はシリコン窒化膜６からなる電荷蓄積
層、２１はソース、２２はドレインを示しており、Ｃ1
はＰ型半導体基板１と電荷蓄積層１８との間の容量、Ｃ
2 はＮ型ポリシリコン層８と電荷蓄積層１８との間の容
量、Ｃ3 はソース２１またはドレイン２２と電荷蓄積層
１８との間の容量である。
【０００６】従来の不揮発性半導体記憶装置は素子の微
細化及びプログラム電圧の低電圧化にともなって、シリ
コン窒化膜６が薄膜化されており、そのためシリコン窒
化膜６での電荷の保持特性を劣化させる原因となってい
た。この対策として、シリコン窒化膜６上に第３の絶縁
膜５が形成されている。
細化及びプログラム電圧の低電圧化にともなって、シリ
コン窒化膜６が薄膜化されており、そのためシリコン窒
化膜６での電荷の保持特性を劣化させる原因となってい
た。この対策として、シリコン窒化膜６上に第３の絶縁
膜５が形成されている。
【０００７】図１０に示す従来のＭＮＯＳ型ＥＥＰＲＯ
Ｍの書き込み及び消去動作は、Ｐ型半導体基板１とシリ
コン窒化膜６との間で第１のゲート絶縁膜３全体を通し
て電子のやり取りをすることによって行われている。従
って、この電子が通過する第１のゲート絶縁膜３の領域
が小さければ小さいほど書き込み及び消去効率が良くな
る。
Ｍの書き込み及び消去動作は、Ｐ型半導体基板１とシリ
コン窒化膜６との間で第１のゲート絶縁膜３全体を通し
て電子のやり取りをすることによって行われている。従
って、この電子が通過する第１のゲート絶縁膜３の領域
が小さければ小さいほど書き込み及び消去効率が良くな
る。
【０００８】
【発明が解決しようとする課題】ところが、図１０に示
すような従来のＭＮＯＳ型ＥＥＰＲＯＭ構造を有する不
揮発性半導体記憶装置において、そのゲート長はフォト
リソグラフィ技術の加工精度に依存しており、第１のゲ
ート絶縁膜３の幅でゲート長が決められ、また、通常の
ＭＯＳ ＦＥＴと同様に、ソース／ドレイン拡散層の接
合深さでリーク電流が流れる最小のゲート長が決められ
るため、不揮発性半導体記憶装置の微細化を行う際にフ
ォトリソグラフィー技術の加工精度及びソース／ドレイ
ン拡散層の接合深さで決まる限界があった。
すような従来のＭＮＯＳ型ＥＥＰＲＯＭ構造を有する不
揮発性半導体記憶装置において、そのゲート長はフォト
リソグラフィ技術の加工精度に依存しており、第１のゲ
ート絶縁膜３の幅でゲート長が決められ、また、通常の
ＭＯＳ ＦＥＴと同様に、ソース／ドレイン拡散層の接
合深さでリーク電流が流れる最小のゲート長が決められ
るため、不揮発性半導体記憶装置の微細化を行う際にフ
ォトリソグラフィー技術の加工精度及びソース／ドレイ
ン拡散層の接合深さで決まる限界があった。
【０００９】そこで、本発明の目的は、従来よりも微細
化を行うために有利な構造を有する不揮発性半導体記憶
装置及びその製造方法を提供することにある。
化を行うために有利な構造を有する不揮発性半導体記憶
装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の不揮発性半導体記憶装置は、素子分離
絶縁膜によって隔離された第１導電型半導体基板の活性
領域に接触し、微小間隔をもって互いに対向して形成さ
れた１対の第２導電型の多結晶シリコン膜と、前記１対
の多結晶シリコン膜中の不純物を前記第１導電型半導体
基板内に夫々拡散させて形成された１対の第２導電型拡
散層と、前記１対の多結晶シリコン膜の間の隙間領域に
形成された少なくとも２層からなる第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成された導電膜とを
有している。
ために、本発明の不揮発性半導体記憶装置は、素子分離
絶縁膜によって隔離された第１導電型半導体基板の活性
領域に接触し、微小間隔をもって互いに対向して形成さ
れた１対の第２導電型の多結晶シリコン膜と、前記１対
の多結晶シリコン膜中の不純物を前記第１導電型半導体
基板内に夫々拡散させて形成された１対の第２導電型拡
散層と、前記１対の多結晶シリコン膜の間の隙間領域に
形成された少なくとも２層からなる第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成された導電膜とを
有している。
【００１１】また、本発明の不揮発性半導体記憶装置
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され
ており、少なくとも１層はシリコン酸化膜からなる第２
のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成さ
れた導電膜とを有している。
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され
ており、少なくとも１層はシリコン酸化膜からなる第２
のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成さ
れた導電膜とを有している。
【００１２】また、本発明の不揮発性半導体記憶装置
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記隙間領域において前記１対の多結
晶シリコン膜の側壁に夫々形成されたサイドウォール絶
縁膜と、前記第１のゲート絶縁膜上に形成されており、
少なくとも１層はシリコン酸化膜からなる第２のゲート
絶縁膜と、前記第２のゲート絶縁膜上に形成された導電
膜とを有している。
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記隙間領域において前記１対の多結
晶シリコン膜の側壁に夫々形成されたサイドウォール絶
縁膜と、前記第１のゲート絶縁膜上に形成されており、
少なくとも１層はシリコン酸化膜からなる第２のゲート
絶縁膜と、前記第２のゲート絶縁膜上に形成された導電
膜とを有している。
【００１３】また、本発明の不揮発性半導体記憶装置
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記隙間領域において前記１対の多結
晶シリコン膜の側壁に夫々形成されたサイドウォール絶
縁膜と、前記第１のゲート絶縁膜上に形成された導電膜
とを有している。
は、素子分離絶縁膜によって隔離された第１導電型半導
体基板の活性領域に接触し、微小間隔をもって互いに対
向して形成された１対の第２導電型の多結晶シリコン膜
と、前記１対の多結晶シリコン膜中の不純物を前記第１
導電型半導体基板内に夫々拡散させて形成された１対の
第２導電型拡散層と、前記１対の多結晶シリコン膜の間
の隙間領域に形成された少なくとも２層からなる第１の
ゲート絶縁膜と、前記隙間領域において前記１対の多結
晶シリコン膜の側壁に夫々形成されたサイドウォール絶
縁膜と、前記第１のゲート絶縁膜上に形成された導電膜
とを有している。
【００１４】また、本発明の不揮発性半導体記憶装置の
一態様において、前記第１のゲート絶縁膜が、シリコン
酸化膜とこのシリコン酸化膜上に形成されたシリコン窒
化膜とを有するのが好ましい。
一態様において、前記第１のゲート絶縁膜が、シリコン
酸化膜とこのシリコン酸化膜上に形成されたシリコン窒
化膜とを有するのが好ましい。
【００１５】また、本発明の不揮発性半導体記憶装置の
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上にシ
リコン窒化膜を形成する工程と、前記シリコン窒化膜上
に導電膜を形成する工程とを有している。
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上にシ
リコン窒化膜を形成する工程と、前記シリコン窒化膜上
に導電膜を形成する工程とを有している。
【００１６】また、本発明の不揮発性半導体記憶装置の
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜としてシリコン窒化膜を形成する工程と、前
記シリコン窒化膜を熱酸化して、前記シリコン窒化膜上
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上
に導電膜を形成する工程とを有している。
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜としてシリコン窒化膜を形成する工程と、前
記シリコン窒化膜を熱酸化して、前記シリコン窒化膜上
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上
に導電膜を形成する工程とを有している。
【００１７】また、本発明の不揮発性半導体記憶装置の
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を異方
性エッチングして、前記領域において前記１対の多結晶
シリコン膜の側壁に夫々サイドウォール絶縁膜を形成す
る工程と、前記第１の絶縁膜上及び前記サイドウォール
絶縁膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜上に導電膜を形成する工程とを有している。
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を異方
性エッチングして、前記領域において前記１対の多結晶
シリコン膜の側壁に夫々サイドウォール絶縁膜を形成す
る工程と、前記第１の絶縁膜上及び前記サイドウォール
絶縁膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜上に導電膜を形成する工程とを有している。
【００１８】また、本発明の不揮発性半導体記憶装置の
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を異方
性エッチングして、前記領域において前記１対の多結晶
シリコン膜の側壁に夫々サイドウォール絶縁膜を形成す
る工程と、前記第１の絶縁膜上及び前記サイドウォール
絶縁膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜を熱酸化して、前記シリコン窒化膜上に第４
の絶縁膜を形成する工程と、前記第４の絶縁膜上に導電
膜を形成する工程とを有している。
製造方法は、第１導電型半導体基板上に第２導電型不純
物を含む多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を選択的にエッチングして、微小間隔をも
って互いに対向する１対の多結晶シリコン膜を形成する
工程と、前記１対の多結晶シリコン膜中の不純物を前記
第１導電型半導体基板内に夫々拡散させて１対の第２導
電型拡散層を形成する工程と、前記微小間隔の領域に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を異方
性エッチングして、前記領域において前記１対の多結晶
シリコン膜の側壁に夫々サイドウォール絶縁膜を形成す
る工程と、前記第１の絶縁膜上及び前記サイドウォール
絶縁膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜を熱酸化して、前記シリコン窒化膜上に第４
の絶縁膜を形成する工程と、前記第４の絶縁膜上に導電
膜を形成する工程とを有している。
【００１９】
【作用】本発明によれば、製造プロセス中の熱処理によ
って、多結晶シリコン膜中の不純物を第１導電型半導体
基板内に拡散させて第２導電型拡散層を形成するので、
イオン注入法により不純物を第１導電型半導体基板内に
導入して第２導電型拡散層を形成する方法に比べて、結
晶欠陥を生じることなく非常に浅い接合を形成できる。
その結果、不揮発性半導体記憶装置のゲート長を短くで
き、微細化が可能になる。
って、多結晶シリコン膜中の不純物を第１導電型半導体
基板内に拡散させて第２導電型拡散層を形成するので、
イオン注入法により不純物を第１導電型半導体基板内に
導入して第２導電型拡散層を形成する方法に比べて、結
晶欠陥を生じることなく非常に浅い接合を形成できる。
その結果、不揮発性半導体記憶装置のゲート長を短くで
き、微細化が可能になる。
【００２０】また、１対の第２導電型の多結晶シリコン
層の微小隙間（例えば、位相シフト法等によって、フォ
トリソグラフィー技術で０．２〜０．３μｍが実現可
能）は、そのままチャネル長となってゲート絶縁膜領域
が小さくなるため、書き込み及び消去効率が上がる。
層の微小隙間（例えば、位相シフト法等によって、フォ
トリソグラフィー技術で０．２〜０．３μｍが実現可
能）は、そのままチャネル長となってゲート絶縁膜領域
が小さくなるため、書き込み及び消去効率が上がる。
【００２１】
【実施例】以下、本発明の不揮発性半導体記憶装置の第
１の実施例を、図１〜図７を参照しながら説明する。な
お、図１〜図７の実施例において、図１０の従来例と対
応する部分には同一の符号を付した。
１の実施例を、図１〜図７を参照しながら説明する。な
お、図１〜図７の実施例において、図１０の従来例と対
応する部分には同一の符号を付した。
【００２２】図１に示すように、選択酸化(LOCOS) 法に
よって、Ｐ型半導体基板１上に素子分離絶縁膜２を形成
して活性領域を定める。次に、Ｐ型半導体基板１上にＮ
型不純物を含む第１の多結晶シリコン膜４を化学気相成
長(CVD) 法により堆積し、その上にフォトレジスト１４
を形成する。次に、位相シフター１５を付着させた石英
マスク１６を介して、Ｐ型半導体基板１上に紫外線２０
を照射し、フォトレジスト１４の露光を行う。この露光
によって、位相シフター１５のエッジ部分に相当するＰ
型半導体基板１上のフォトレジスト１４の腹部に０．２
μｍ程度の微小間隔領域（スリット）が形成される。
よって、Ｐ型半導体基板１上に素子分離絶縁膜２を形成
して活性領域を定める。次に、Ｐ型半導体基板１上にＮ
型不純物を含む第１の多結晶シリコン膜４を化学気相成
長(CVD) 法により堆積し、その上にフォトレジスト１４
を形成する。次に、位相シフター１５を付着させた石英
マスク１６を介して、Ｐ型半導体基板１上に紫外線２０
を照射し、フォトレジスト１４の露光を行う。この露光
によって、位相シフター１５のエッジ部分に相当するＰ
型半導体基板１上のフォトレジスト１４の腹部に０．２
μｍ程度の微小間隔領域（スリット）が形成される。
【００２３】次に、図２に示すように、微小間隔領域が
形成されたフォトレジスト１４をマスクとして、Ｎ型の
第１の多結晶シリコン膜４を異方性ドライエッチングに
よってパターンニングする。
形成されたフォトレジスト１４をマスクとして、Ｎ型の
第１の多結晶シリコン膜４を異方性ドライエッチングに
よってパターンニングする。
【００２４】次に、図３に示すように、熱酸化法によっ
て、Ｎ型の第１の多結晶シリコン層４及び微小間隔領域
を通して露出したＰ型半導体基板１上に、層間絶縁膜７
と第１ゲート絶縁膜を構成する第１の絶縁膜３とをそれ
ぞれ約２０Åの厚みで形成する。この時の熱酸化時の熱
処理、または後続の高温アニールによって、Ｎ型の第１
の多結晶シリコン層４の中のＮ型不純物が活性領域との
接触面を介してＰ型半導体基板１中に拡散し、約０．０
５μｍの浅い接合を有するＮ型拡散層９が得られる。
て、Ｎ型の第１の多結晶シリコン層４及び微小間隔領域
を通して露出したＰ型半導体基板１上に、層間絶縁膜７
と第１ゲート絶縁膜を構成する第１の絶縁膜３とをそれ
ぞれ約２０Åの厚みで形成する。この時の熱酸化時の熱
処理、または後続の高温アニールによって、Ｎ型の第１
の多結晶シリコン層４の中のＮ型不純物が活性領域との
接触面を介してＰ型半導体基板１中に拡散し、約０．０
５μｍの浅い接合を有するＮ型拡散層９が得られる。
【００２５】次に、図４に示すように、ＣＶＤ法によっ
て、Ｐ型半導体基板１上にシリコン窒化膜６を堆積し、
そのシリコン窒化膜６を熱酸化して、第２ゲート絶縁膜
５を形成する。
て、Ｐ型半導体基板１上にシリコン窒化膜６を堆積し、
そのシリコン窒化膜６を熱酸化して、第２ゲート絶縁膜
５を形成する。
【００２６】次に、図５に示すように、第２ゲート絶縁
膜５上にＮ型の第２の多結晶シリコン膜８をＣＶＤ法に
より堆積し、その上にフォトレジスト１４を形成する。
次に、図示は省略するが位相シフターを付着させた石英
マスクを介して、紫外線を照射し、フォトレジスト１４
の露光を行ってパターンニングを行う。このフォトレジ
スト１４をマスクとして、Ｎ型の第２の多結晶シリコン
膜８を異方性ドライエッチングによってパターンニング
する。
膜５上にＮ型の第２の多結晶シリコン膜８をＣＶＤ法に
より堆積し、その上にフォトレジスト１４を形成する。
次に、図示は省略するが位相シフターを付着させた石英
マスクを介して、紫外線を照射し、フォトレジスト１４
の露光を行ってパターンニングを行う。このフォトレジ
スト１４をマスクとして、Ｎ型の第２の多結晶シリコン
膜８を異方性ドライエッチングによってパターンニング
する。
【００２７】次に、図６に示すように、パターンニング
されたＮ型の第２の多結晶シリコン膜８をマスクとし
て、その下層にある第２ゲート絶縁膜５及びシリコン窒
化膜６を異方性ドライエッチングによってパターンニン
グする。そして、Ｎ型の第２の多結晶シリコン膜８をゲ
ート電極１９とする。
されたＮ型の第２の多結晶シリコン膜８をマスクとし
て、その下層にある第２ゲート絶縁膜５及びシリコン窒
化膜６を異方性ドライエッチングによってパターンニン
グする。そして、Ｎ型の第２の多結晶シリコン膜８をゲ
ート電極１９とする。
【００２８】次に、図７に示すように、全面に配線間絶
縁膜１２をＣＶＤ法によって形成し、配線間絶縁膜１２
及び層間絶縁膜７を開孔し、Ｎ型の第１の多結晶シリコ
ン膜４とコンタクトするアルミ電極１７を形成する。
縁膜１２をＣＶＤ法によって形成し、配線間絶縁膜１２
及び層間絶縁膜７を開孔し、Ｎ型の第１の多結晶シリコ
ン膜４とコンタクトするアルミ電極１７を形成する。
【００２９】次に、本発明の不揮発性半導体記憶装置の
第２の実施例を図８を参照しながら説明する。なお、図
８の実施例において、図１〜図７の第１の実施例と対応
する部分には同一の符号を付した。
第２の実施例を図８を参照しながら説明する。なお、図
８の実施例において、図１〜図７の第１の実施例と対応
する部分には同一の符号を付した。
【００３０】上述した第１の実施例の図１〜図３で示す
工程と同様の工程を行った後、ＣＶＤ法によって全面に
シリコン窒化膜６を堆積し、さらにその上にアルミニウ
ム膜を堆積した後、シリコン窒化膜６及びアルミニウム
膜のパターンニングを行って、シリコン窒化膜６上にア
ルミゲート電極１３を形成する。以上の方法によって、
図８に示すようなＭＮＯＳ構造を有する不揮発性半導体
記憶装置が得られる。
工程と同様の工程を行った後、ＣＶＤ法によって全面に
シリコン窒化膜６を堆積し、さらにその上にアルミニウ
ム膜を堆積した後、シリコン窒化膜６及びアルミニウム
膜のパターンニングを行って、シリコン窒化膜６上にア
ルミゲート電極１３を形成する。以上の方法によって、
図８に示すようなＭＮＯＳ構造を有する不揮発性半導体
記憶装置が得られる。
【００３１】次に、本発明の不揮発性半導体記憶装置の
第３の実施例を図９を参照しながら説明する。なお、図
９の実施例において、図１〜図７の第１の実施例と対応
する部分には同一の符号を付した。
第３の実施例を図９を参照しながら説明する。なお、図
９の実施例において、図１〜図７の第１の実施例と対応
する部分には同一の符号を付した。
【００３２】上述した第１の実施例の図１〜図３で示す
工程と同様の工程を行った後、ＣＶＤ法によって全面に
シリコン酸化膜を堆積し、ＲＩＥ法によりこのシリコン
酸化膜を異方性エッチングすることにより、微小間隔領
域が形成されたＮ型の第１の多結晶シリコン膜４の側壁
にサイドウォール絶縁膜１０を形成する。
工程と同様の工程を行った後、ＣＶＤ法によって全面に
シリコン酸化膜を堆積し、ＲＩＥ法によりこのシリコン
酸化膜を異方性エッチングすることにより、微小間隔領
域が形成されたＮ型の第１の多結晶シリコン膜４の側壁
にサイドウォール絶縁膜１０を形成する。
【００３３】次に、ＣＶＤ法によって、全面にシリコン
窒化膜６を堆積し、そのシリコン窒化膜６を熱酸化し
て、第２ゲート絶縁膜５を形成する。
窒化膜６を堆積し、そのシリコン窒化膜６を熱酸化し
て、第２ゲート絶縁膜５を形成する。
【００３４】次に、第２ゲート絶縁膜５上にゲート電極
１９となるＮ型の第２の多結晶シリコン膜を形成し、さ
らにその上にシリサイド（ＭX ＳｉY ）１１を形成す
る。
１９となるＮ型の第２の多結晶シリコン膜を形成し、さ
らにその上にシリサイド（ＭX ＳｉY ）１１を形成す
る。
【００３５】次に、図示は省略するがシリサイド１１上
にフォトレジストを形成し、位相シフターを付着させた
石英マスクを介して、紫外線を照射し、フォトレジスト
の露光を行ってパターンニングを行う。このフォトレジ
ストをマスクとして、シリサイド１１及びゲート電極１
９の下半部となるＮ型の第２の多結晶シリコン膜を異方
性ドライエッチングによってパターンニングする。
にフォトレジストを形成し、位相シフターを付着させた
石英マスクを介して、紫外線を照射し、フォトレジスト
の露光を行ってパターンニングを行う。このフォトレジ
ストをマスクとして、シリサイド１１及びゲート電極１
９の下半部となるＮ型の第２の多結晶シリコン膜を異方
性ドライエッチングによってパターンニングする。
【００３６】次に、パターンニングされたゲート電極１
９をマスクとして、その下層にある第２ゲート絶縁膜５
及びシリコン窒化膜６を異方性ドライエッチングによっ
てパターンニングする。以上の方法によって、図９に示
すようなＳＯＮＯＳ構造を有し、サイドウォール絶縁膜
を有する不揮発性半導体記憶装置が得られる。
９をマスクとして、その下層にある第２ゲート絶縁膜５
及びシリコン窒化膜６を異方性ドライエッチングによっ
てパターンニングする。以上の方法によって、図９に示
すようなＳＯＮＯＳ構造を有し、サイドウォール絶縁膜
を有する不揮発性半導体記憶装置が得られる。
【００３７】この種のＥＥＰＲＯＭでは、そのゲート長
はフォトリソグラフィー技術の加工精度に依存するた
め、第１のゲート絶縁膜３の幅でゲート長が決められ、
また、ソース／ドレイン拡散層の接合深さでリーク電流
が流れる最小のゲート長が定められるが、本発明では、
従来構造よりもソース／ドレイン拡散層の浅い接合が容
易に得られ、さらに、１対の多結晶シリコン層の微小隙
間は、例えば、位相シフト法等によって、フォトリソグ
ラフィー技術で０．２〜０．３μｍが実現可能であり、
この微小隙間がそのままチャネル長となってゲートー絶
縁膜領域が小さくなるため、書き込み及び消去効率が上
がる。
はフォトリソグラフィー技術の加工精度に依存するた
め、第１のゲート絶縁膜３の幅でゲート長が決められ、
また、ソース／ドレイン拡散層の接合深さでリーク電流
が流れる最小のゲート長が定められるが、本発明では、
従来構造よりもソース／ドレイン拡散層の浅い接合が容
易に得られ、さらに、１対の多結晶シリコン層の微小隙
間は、例えば、位相シフト法等によって、フォトリソグ
ラフィー技術で０．２〜０．３μｍが実現可能であり、
この微小隙間がそのままチャネル長となってゲートー絶
縁膜領域が小さくなるため、書き込み及び消去効率が上
がる。
【００３８】以上、本発明を実施例につき説明したが、
本発明は上述の実施例に限定されることなく、上述の実
施例は本発明の技術的思想に基づき各種の有効な変更が
可能である。例えば、Ｐ型半導体基板１上のＮ型の第１
の多結晶シリコン膜８によって、Ｎ型拡散層９を形成す
る実施例を示したが、Ｎ型半導体基板上のＰ型の多結晶
シリコン膜によってＰ型拡散層を形成するようにしても
よい。
本発明は上述の実施例に限定されることなく、上述の実
施例は本発明の技術的思想に基づき各種の有効な変更が
可能である。例えば、Ｐ型半導体基板１上のＮ型の第１
の多結晶シリコン膜８によって、Ｎ型拡散層９を形成す
る実施例を示したが、Ｎ型半導体基板上のＰ型の多結晶
シリコン膜によってＰ型拡散層を形成するようにしても
よい。
【００３９】
【発明の効果】本発明の不揮発性半導体記憶装置及びそ
の製造方法によれば、従来の不揮発性半導体記憶装置よ
りも浅い接合深さを有する不純物拡散層（ソース／ドレ
イン拡散層）を形成することができ、トンネル窓を従来
よりも小さくすることが可能なため、メモリセルを微細
化でき、さらに、書き込み及び消去効率を向上できる。
の製造方法によれば、従来の不揮発性半導体記憶装置よ
りも浅い接合深さを有する不純物拡散層（ソース／ドレ
イン拡散層）を形成することができ、トンネル窓を従来
よりも小さくすることが可能なため、メモリセルを微細
化でき、さらに、書き込み及び消去効率を向上できる。
【図１】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図２】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図３】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図４】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図５】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図６】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図７】本発明のＳＯＮＯＳ構造を有する不揮発性半導
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
体記憶装置の製造工程の一実施例を示すメモリセルの側
断面図である。
【図８】本発明のＭＮＯＳ構造を有する不揮発性半導体
記憶装置の一実施例を示すメモリセルの側断面図であ
る。
記憶装置の一実施例を示すメモリセルの側断面図であ
る。
【図９】本発明のＳＯＮＯＳ構造を有し、サイドウォー
ル絶縁膜を有する不揮発性半導体記憶装置の一実施例を
示すメモリセルの側断面図である。
ル絶縁膜を有する不揮発性半導体記憶装置の一実施例を
示すメモリセルの側断面図である。
【図１０】従来のＭＮＯＳ型ＥＥＰＲＯＭ構造を有する
不揮発性半導体記憶装置の一実施例を示すメモリセルの
側断面図である。
不揮発性半導体記憶装置の一実施例を示すメモリセルの
側断面図である。
【図１１】不揮発性半導体記憶装置のメモリセルの等価
回路図である。
回路図である。
１ Ｐ型半導体基板 ２ 素子分離絶縁膜 ３ 第１の絶縁膜 ４ Ｎ型の第１の多結晶シリコン層 ５ 第２のゲート絶縁膜 ６ シリコン窒化膜 ７ 層間絶縁膜 ８ Ｎ型の第２の多結晶シリコン層 ９ Ｎ型拡散層 １０ サイドウォール絶縁膜 １１ シリサイド １２ 配線間絶縁膜 １３ アルミゲート電極
Claims (9)
- 【請求項１】 素子分離絶縁膜によって隔離された第１
導電型半導体基板の活性領域に接触し、微小間隔をもっ
て互いに対向して形成された１対の第２導電型の多結晶
シリコン膜と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて形成された１対の第２
導電型拡散層と、 前記１対の多結晶シリコン膜の間の隙間領域に形成され
た少なくとも２層からなる第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された導電膜とを有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 素子分離絶縁膜によって隔離された第１
導電型半導体基板の活性領域に接触し、微小間隔をもっ
て互いに対向して形成された１対の第２導電型の多結晶
シリコン膜と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて形成された１対の第２
導電型拡散層と、 前記１対の多結晶シリコン膜の間の隙間領域に形成され
た少なくとも２層からなる第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成されており、少なくと
も１層はシリコン酸化膜からなる第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された導電膜とを有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 素子分離絶縁膜によって隔離された第１
導電型半導体基板の活性領域に接触し、微小間隔をもっ
て互いに対向して形成された１対の第２導電型の多結晶
シリコン膜と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて形成された１対の第２
導電型拡散層と、 前記１対の多結晶シリコン膜の間の隙間領域に形成され
た少なくとも２層からなる第１のゲート絶縁膜と、 前記隙間領域において前記１対の多結晶シリコン膜の側
壁に夫々形成されたサイドウォール絶縁膜と、 前記第１のゲート絶縁膜上に形成されており、少なくと
も１層はシリコン酸化膜からなる第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された導電膜とを有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 素子分離絶縁膜によって隔離された第１
導電型半導体基板の活性領域に接触し、微小間隔をもっ
て互いに対向して形成された１対の第２導電型の多結晶
シリコン膜と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて形成された１対の第２
導電型拡散層と、 前記１対の多結晶シリコン膜の間の隙間領域に形成され
た少なくとも２層からなる第１のゲート絶縁膜と、 前記隙間領域において前記１対の多結晶シリコン膜の側
壁に夫々形成されたサイドウォール絶縁膜と、 前記第１のゲート絶縁膜上に形成された導電膜とを有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記第１のゲート絶縁膜が、シリコン酸
化膜とこのシリコン酸化膜上に形成されたシリコン窒化
膜とを有することを特徴とする請求項１〜４のいずれか
１項に記載の不揮発性半導体記憶装置。 - 【請求項６】 第１導電型半導体基板上に第２導電型不
純物を含む多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜を選択的にエッチングして、微小
間隔をもって互いに対向する１対の多結晶シリコン膜を
形成する工程と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて１対の第２導電型拡散
層を形成する工程と、 前記微小間隔の領域に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上にシリコン窒化膜を形成する工程
と、 前記シリコン窒化膜上に導電膜を形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項７】 第１導電型半導体基板上に第２導電型不
純物を含む多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜を選択的にエッチングして、微小
間隔をもって互いに対向する１対の多結晶シリコン膜を
形成する工程と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて１対の第２導電型拡散
層を形成する工程と、 前記微小間隔の領域に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜としてシリコン窒化
膜を形成する工程と、 前記シリコン窒化膜を熱酸化して、前記シリコン窒化膜
上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上に導電膜を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項８】 第１導電型半導体基板上に第２導電型不
純物を含む多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜を選択的にエッチングして、微小
間隔をもって互いに対向する１対の多結晶シリコン膜を
形成する工程と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて１対の第２導電型拡散
層を形成する工程と、 前記微小間隔の領域に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングして、前記領域に
おいて前記１対の多結晶シリコン膜の側壁に夫々サイド
ウォール絶縁膜を形成する工程と、 前記第１の絶縁膜上及び前記サイドウォール絶縁膜上に
シリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に導電膜を形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項９】 第１導電型半導体基板上に第２導電型不
純物を含む多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜を選択的にエッチングして、微小
間隔をもって互いに対向する１対の多結晶シリコン膜を
形成する工程と、 前記１対の多結晶シリコン膜中の不純物を前記第１導電
型半導体基板内に夫々拡散させて１対の第２導電型拡散
層を形成する工程と、 前記微小間隔の領域に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングして、前記領域に
おいて前記１対の多結晶シリコン膜の側壁に夫々サイド
ウォール絶縁膜を形成する工程と、 前記第１の絶縁膜上及び前記サイドウォール絶縁膜上に
シリコン窒化膜を形成する工程と、 前記シリコン窒化膜を熱酸化して、前記シリコン窒化膜
上に第４の絶縁膜を形成する工程と、 前記第４の絶縁膜上に導電膜を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19190493A JPH0722524A (ja) | 1993-07-06 | 1993-07-06 | 不揮発性半導体記憶装置及びその製造方法 |
| US08/270,833 US5530276A (en) | 1993-01-21 | 1994-07-05 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19190493A JPH0722524A (ja) | 1993-07-06 | 1993-07-06 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722524A true JPH0722524A (ja) | 1995-01-24 |
Family
ID=16282388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19190493A Withdrawn JPH0722524A (ja) | 1993-01-21 | 1993-07-06 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084037B2 (en) | 2001-03-16 | 2006-08-01 | Yasuo Gamo | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-07-06 JP JP19190493A patent/JPH0722524A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084037B2 (en) | 2001-03-16 | 2006-08-01 | Yasuo Gamo | Semiconductor device and method of manufacturing the same |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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