JPH0793432B2 - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- JPH0793432B2 JPH0793432B2 JP8650288A JP8650288A JPH0793432B2 JP H0793432 B2 JPH0793432 B2 JP H0793432B2 JP 8650288 A JP8650288 A JP 8650288A JP 8650288 A JP8650288 A JP 8650288A JP H0793432 B2 JPH0793432 B2 JP H0793432B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝導度変調型MOSFET（以下IGBTと略称する）を
製造する方法に関する。
製造する方法に関する。
第３図はIGBTの要部構成を示した部分断面図である。第
３図はＮチャネルのIGBT素子であり、主要な構成部は符
号順にソース電極1,PSG絶縁膜2,ポリシリコンゲート3,
ゲート酸化膜4,高抵抗N-層5,N+バッファ層6,P+基板7,ド
レイン電極8,N+ソース領域9,Pベース領域10,高不純物濃
度P++領域11,P+ウエル12である。
３図はＮチャネルのIGBT素子であり、主要な構成部は符
号順にソース電極1,PSG絶縁膜2,ポリシリコンゲート3,
ゲート酸化膜4,高抵抗N-層5,N+バッファ層6,P+基板7,ド
レイン電極8,N+ソース領域9,Pベース領域10,高不純物濃
度P++領域11,P+ウエル12である。
第３図のようにIGBTは基本的にはPNPNの４層構造を含ん
でおり、これがサイリスタ動作をするとラッチアップ現
象を生じ、ゲート電圧を切っても主電流をしゃ断するこ
とができなくなり、遂には素子が破壊されてしまう。IG
BTではこのラッチアップ現象が生ずると素子の機能を果
たすことができず使用に耐えなくなる。したがってIGBT
ではラッチアップ耐量を向上させることが重要である。
でおり、これがサイリスタ動作をするとラッチアップ現
象を生じ、ゲート電圧を切っても主電流をしゃ断するこ
とができなくなり、遂には素子が破壊されてしまう。IG
BTではこのラッチアップ現象が生ずると素子の機能を果
たすことができず使用に耐えなくなる。したがってIGBT
ではラッチアップ耐量を向上させることが重要である。
第３図のP++領域11はラッチアップ耐量を向上させるた
めに形成されるものであるが、従来このP++領域11はレ
ジストマスクによりイオン注入を行ない、その後のドラ
イブで形成していたのに対し、レジストマスクを用いる
ことなく工程を短縮し、かつその形成位置精度を高める
製造方法を本発明者は特許出願中である。
めに形成されるものであるが、従来このP++領域11はレ
ジストマスクによりイオン注入を行ない、その後のドラ
イブで形成していたのに対し、レジストマスクを用いる
ことなく工程を短縮し、かつその形成位置精度を高める
製造方法を本発明者は特許出願中である。
この方法の要点は、P+基板,N+バッファ層,N-層を積層し
た半導体板にゲート酸化膜をポリシリコン層を形成した
後、さらに低温酸化膜（以下LTOとする）を設けてレジ
ストを塗布し、レジスト,LTO,ポリシリコン層にそれぞ
れ大きさの異なる窓を明け、これらをマスクとする不純
物導入によりまずP+ウエル12とＰベース領域10を形成
し、その後ポリシリコン層をマスクとし、別に塗布した
レジストを用いて不純物を導入、ドライブによりP++領
域11とN+ソース領域９を同時形成することにある。そし
てさらに工程の短縮を望むときはP+ウエル12の形成を省
くことも考えられる。そのときの製造工程の概要を第４
図，第５図に第３図と共通部分を同一符号を用いて示
す。
た半導体板にゲート酸化膜をポリシリコン層を形成した
後、さらに低温酸化膜（以下LTOとする）を設けてレジ
ストを塗布し、レジスト,LTO,ポリシリコン層にそれぞ
れ大きさの異なる窓を明け、これらをマスクとする不純
物導入によりまずP+ウエル12とＰベース領域10を形成
し、その後ポリシリコン層をマスクとし、別に塗布した
レジストを用いて不純物を導入、ドライブによりP++領
域11とN+ソース領域９を同時形成することにある。そし
てさらに工程の短縮を望むときはP+ウエル12の形成を省
くことも考えられる。そのときの製造工程の概要を第４
図，第５図に第３図と共通部分を同一符号を用いて示
す。
第４図（ａ）はP+基板7,N+バッファ層6,N-層５を積層し
た半導体板上にゲート酸化膜４とポリシリコン層3aを堆
積し、さらにその上にLTO13を形成したものである。こ
の後レジストを用いたフォトプロセスにより第４図
（ｂ）のようにLTO13をフォトエッチングして窓明けを
行なう。このエッチングは乾式でも湿式でもよく、下地
はポリシリコン層3aでありエッチングするのは酸化膜の
LTO13であるから極めて容易である。次に窓明けしたLTO
13をマスクとしてポリシリコン層3aをエッチングする。
このエッチングは例えばCF4やCF6のガスを用いたバレル
式のドライエッチングを行なうことにより酸化膜とのエ
ッチングの選択比が高く、しかも等方性エッチングに近
くなる。すなわち下地はゲート酸化膜４であってエッチ
ングはほとんど進行せず、マスクのLTO13もこれもまた
エッチングはほとんど進行しないから、ポリシリコン層
3aはサイドエッチングされて第５図（ｃ）のような形状
となりポリシリコンゲート３が形成される。第５図
（ｃ）では続いてLTO13をマスクとしてボロンのイオン
注入を行なう。イオン注入を矢印で示し、注入されたボ
ロンを14で表わす。さらに第５図（ｄ）のようにドライ
ブによってＰベース領域10を形成した後、再びLTO13を
マスクとしてP++領域11を形成するボロンをイオン注入
し、このとき注入されたボロンを15で表わす。次にLTO1
3とゲート酸化膜４をエッチング除去し、レジスト16を
塗布し砒素をイオン注入する。注入された砒素を17で表
わす。第５図（ｅ）はレジスト16を除去し、ドライブを
行なうことによりP++領域11とN+ソース領域９とを形成
したものある。
た半導体板上にゲート酸化膜４とポリシリコン層3aを堆
積し、さらにその上にLTO13を形成したものである。こ
の後レジストを用いたフォトプロセスにより第４図
（ｂ）のようにLTO13をフォトエッチングして窓明けを
行なう。このエッチングは乾式でも湿式でもよく、下地
はポリシリコン層3aでありエッチングするのは酸化膜の
LTO13であるから極めて容易である。次に窓明けしたLTO
13をマスクとしてポリシリコン層3aをエッチングする。
このエッチングは例えばCF4やCF6のガスを用いたバレル
式のドライエッチングを行なうことにより酸化膜とのエ
ッチングの選択比が高く、しかも等方性エッチングに近
くなる。すなわち下地はゲート酸化膜４であってエッチ
ングはほとんど進行せず、マスクのLTO13もこれもまた
エッチングはほとんど進行しないから、ポリシリコン層
3aはサイドエッチングされて第５図（ｃ）のような形状
となりポリシリコンゲート３が形成される。第５図
（ｃ）では続いてLTO13をマスクとしてボロンのイオン
注入を行なう。イオン注入を矢印で示し、注入されたボ
ロンを14で表わす。さらに第５図（ｄ）のようにドライ
ブによってＰベース領域10を形成した後、再びLTO13を
マスクとしてP++領域11を形成するボロンをイオン注入
し、このとき注入されたボロンを15で表わす。次にLTO1
3とゲート酸化膜４をエッチング除去し、レジスト16を
塗布し砒素をイオン注入する。注入された砒素を17で表
わす。第５図（ｅ）はレジスト16を除去し、ドライブを
行なうことによりP++領域11とN+ソース領域９とを形成
したものある。
以上の工程において先述の本発明の特許出願中の方法は
第４図（ａ）でポリシリコン層3a上にさらにレジスト塗
布層を設け、これに小さな幅の窓を明け、この窓からP+
ウエル12を形成する不純物を導入しているが、P+ウエル
の形成を省略した第４図，第５図の工程をたどるときは
レジスト塗布層は必要としないから、それに伴なうフォ
ト工程やP+ウエル12の形成のためのドライブ工程が無し
で済み、IGBTの全製造工程のうち、その分だけ工程を削
減することができるという点で有用である。
第４図（ａ）でポリシリコン層3a上にさらにレジスト塗
布層を設け、これに小さな幅の窓を明け、この窓からP+
ウエル12を形成する不純物を導入しているが、P+ウエル
の形成を省略した第４図，第５図の工程をたどるときは
レジスト塗布層は必要としないから、それに伴なうフォ
ト工程やP+ウエル12の形成のためのドライブ工程が無し
で済み、IGBTの全製造工程のうち、その分だけ工程を削
減することができるという点で有用である。
以上のようにIGBTを製造するときに、ラッチアップ防止
のP++領域11をセルフアラインにより高精度に効率よく
形成する方法は極めて有効であり、さらに工数を低減す
るためにはP+ウエル12の形成も省略することが望ましい
が、そのときは次のような不都合がある。
のP++領域11をセルフアラインにより高精度に効率よく
形成する方法は極めて有効であり、さらに工数を低減す
るためにはP+ウエル12の形成も省略することが望ましい
が、そのときは次のような不都合がある。
すなわち、第３図のP+ウエル12を形成してないときは、
正孔の通過するルートで当然抵抗が高くなり、素子のオ
ン電圧が上昇する。この不都合を避けるため、第５図
（ｃ）の次にP++領域11を形成するときにP+ウエル12を
形成するためのボロンのイオン注入を行なうのは実際上
不可能である。その理由はP+ウエル12は高濃度で深い拡
散を必要とするのでＰベース領域10との同時ドライブは
困難であることと、Ｐベース領域11のチャネル形成領域
を潰してしまうことになりかねないからである。したが
って工数低減の利点を活かしたままP+ウエル12を形成す
る方法が最も望ましいことになる。
正孔の通過するルートで当然抵抗が高くなり、素子のオ
ン電圧が上昇する。この不都合を避けるため、第５図
（ｃ）の次にP++領域11を形成するときにP+ウエル12を
形成するためのボロンのイオン注入を行なうのは実際上
不可能である。その理由はP+ウエル12は高濃度で深い拡
散を必要とするのでＰベース領域10との同時ドライブは
困難であることと、Ｐベース領域11のチャネル形成領域
を潰してしまうことになりかねないからである。したが
って工数低減の利点を活かしたままP+ウエル12を形成す
る方法が最も望ましいことになる。
本発明は上述の点に鑑みてなされたものであり、その目
的はレジストマスクを用いることなくP+ウエル12を形成
することができ、しかもラッチアップ発生を防止するP
++層11をセルフアラインで精度よく形成するIGBTの製造
方法を提供することにある。
的はレジストマスクを用いることなくP+ウエル12を形成
することができ、しかもラッチアップ発生を防止するP
++層11をセルフアラインで精度よく形成するIGBTの製造
方法を提供することにある。
本発明の講じた手段は、第１導電型半導体基板と、この
基板上に形成された高抵抗の第２導電型半導体層と、こ
の半導体層の表面に拡散形成された第１導電型半導体ベ
ース領域と、このベース領域直下の前記第２導電型半導
体層内に形成された第１導電型半導体ウエルと、前記ベ
ース領域内に拡散形成された第２導電型半導体ソース領
域と、このソース領域の直下に拡散形成された第１導電
型の高不純物濃度半導体領域と、前記高抵抗第２導電型
半導体層と前記ソース領域との間の前記ベース領域の表
面に形成されるチャネル領域上にゲート酸化膜を介して
形成された多結晶半導体ゲートとを有する伝導度変調型
MOSFETを製造する方法であって、 ｉ）前記第１導電型半導体基盤上に、前記高抵抗第２導
電型半導体層内に高不純物濃度の第１導電型半導体ウエ
ルを埋め込むようにこれらをそれぞれエピタキシアル成
長法により形成した半導体板を用い、 ii）前記高抵抗第２導電型半導体層の表面上にゲート酸
化膜，多結晶半導体層および低温酸化膜を順次形成し、 iii）前記低温酸化膜を窓明けしこれをマスクとして前
記多結晶半導体層のサイドエッチング量を前記低温酸化
膜よりも大きくなるようにエッチングし、 iv）前記窓明けした低温酸化膜をマスクとして前記高抵
抗第２導電型半導体層に第１導電型不純物を導入して第
１導電型半導体ベース領域を拡散形成し、 ｖ）前記窓明けした低温酸化膜をマスクとして前記ベー
ス領域に第１導電型の高不純物濃度領域を形成するため
の不純物を導入し、 vi）前記低温酸化膜および表面に露出したゲート酸化膜
を除去し、前記ベース領域表面にレジストを塗布し、こ
のレジストおよび前記多結晶半導体ゲートをマスクとし
て前記ベース領域に第２導電型ソース領域を形成するた
めの不純物を導入し、 vii）熱処理により前記第１導電型の高不純物濃度領域
および第２導電型ソース領域を同時に拡散形成するとと
もに、前記第１導電型の高不純物濃度領域と前記第１導
電型ウエルとが重なり合うように拡散形成する、 ことにより達成される。
基板上に形成された高抵抗の第２導電型半導体層と、こ
の半導体層の表面に拡散形成された第１導電型半導体ベ
ース領域と、このベース領域直下の前記第２導電型半導
体層内に形成された第１導電型半導体ウエルと、前記ベ
ース領域内に拡散形成された第２導電型半導体ソース領
域と、このソース領域の直下に拡散形成された第１導電
型の高不純物濃度半導体領域と、前記高抵抗第２導電型
半導体層と前記ソース領域との間の前記ベース領域の表
面に形成されるチャネル領域上にゲート酸化膜を介して
形成された多結晶半導体ゲートとを有する伝導度変調型
MOSFETを製造する方法であって、 ｉ）前記第１導電型半導体基盤上に、前記高抵抗第２導
電型半導体層内に高不純物濃度の第１導電型半導体ウエ
ルを埋め込むようにこれらをそれぞれエピタキシアル成
長法により形成した半導体板を用い、 ii）前記高抵抗第２導電型半導体層の表面上にゲート酸
化膜，多結晶半導体層および低温酸化膜を順次形成し、 iii）前記低温酸化膜を窓明けしこれをマスクとして前
記多結晶半導体層のサイドエッチング量を前記低温酸化
膜よりも大きくなるようにエッチングし、 iv）前記窓明けした低温酸化膜をマスクとして前記高抵
抗第２導電型半導体層に第１導電型不純物を導入して第
１導電型半導体ベース領域を拡散形成し、 ｖ）前記窓明けした低温酸化膜をマスクとして前記ベー
ス領域に第１導電型の高不純物濃度領域を形成するため
の不純物を導入し、 vi）前記低温酸化膜および表面に露出したゲート酸化膜
を除去し、前記ベース領域表面にレジストを塗布し、こ
のレジストおよび前記多結晶半導体ゲートをマスクとし
て前記ベース領域に第２導電型ソース領域を形成するた
めの不純物を導入し、 vii）熱処理により前記第１導電型の高不純物濃度領域
および第２導電型ソース領域を同時に拡散形成するとと
もに、前記第１導電型の高不純物濃度領域と前記第１導
電型ウエルとが重なり合うように拡散形成する、 ことにより達成される。
以上のごとく本発明の方法はゲート酸化膜とポリシリコ
ン層を表面に形成する半導体板として単に基板上に半導
体層を堆積したものを用いるのではなく、第３図で言え
ばN-層５にP+ウエル12となる領域を埋め込んだエピタキ
シアルウエハを用いて第４図，第５図に示した工程によ
りIGBTを製造するものであるから、とくにP+ウエル12を
形成するためにレジストマスクを用いて不純物の導入を
行なう工程を必要としない。したがってこれに伴なう工
数も低減される上にP++領域11の形成もセルフアライン
によって高精度に行なうことができるのでオン電圧も高
くならず、ラッチアップ耐量のすぐれたIGBTが得られ
る。
ン層を表面に形成する半導体板として単に基板上に半導
体層を堆積したものを用いるのではなく、第３図で言え
ばN-層５にP+ウエル12となる領域を埋め込んだエピタキ
シアルウエハを用いて第４図，第５図に示した工程によ
りIGBTを製造するものであるから、とくにP+ウエル12を
形成するためにレジストマスクを用いて不純物の導入を
行なう工程を必要としない。したがってこれに伴なう工
数も低減される上にP++領域11の形成もセルフアライン
によって高精度に行なうことができるのでオン電圧も高
くならず、ラッチアップ耐量のすぐれたIGBTが得られ
る。
以下本発明の実施例に基づき説明する。
第１図は本発明に用いられる半導体板の部分断面図を示
したものであるが、説明の便宜上これまで参照した図と
共通する部分を同一符号としてある。第１図はP+基板7,
N+バッファ層6,5a,5bからなるN-層5,およびN-層5aと5b
の間に埋め込んだP+層12aをエピタキシアル成長法によ
り堆積形成した半導体板である。埋込みP+層12aは例え
ば不純物濃度1017〜18atoms/cc,N-層5aと5bの境界から
の深さはいずれもほぼ５μm,幅寸法は約40μｍであり、
N-層5bの深さは10μｍ程度である。
したものであるが、説明の便宜上これまで参照した図と
共通する部分を同一符号としてある。第１図はP+基板7,
N+バッファ層6,5a,5bからなるN-層5,およびN-層5aと5b
の間に埋め込んだP+層12aをエピタキシアル成長法によ
り堆積形成した半導体板である。埋込みP+層12aは例え
ば不純物濃度1017〜18atoms/cc,N-層5aと5bの境界から
の深さはいずれもほぼ５μm,幅寸法は約40μｍであり、
N-層5bの深さは10μｍ程度である。
本発明はこのエピタキシアルウエハを用いて、以後は第
４図，第５図に示した工程にしたがってIGBTを製造する
ものであるから、その工程の説明は省略する。このよう
に本発明はエピタキシアルウエハにP+ウエル12となる埋
込層12aをもっているので第４図，第５図で述べたよう
にとくにP+ウエル12を形成するためのレジストマスクを
必要とせず、その分工数は短縮されることになり、しか
も第４図，第５図の工程を経てラッチアップの発生を抑
制するためのP++領域11の形成もセルフアラインによっ
て高い精度で実現される。
４図，第５図に示した工程にしたがってIGBTを製造する
ものであるから、その工程の説明は省略する。このよう
に本発明はエピタキシアルウエハにP+ウエル12となる埋
込層12aをもっているので第４図，第５図で述べたよう
にとくにP+ウエル12を形成するためのレジストマスクを
必要とせず、その分工数は短縮されることになり、しか
も第４図，第５図の工程を経てラッチアップの発生を抑
制するためのP++領域11の形成もセルフアラインによっ
て高い精度で実現される。
埋込層12a（P+）を有するエピタキシアルウエハを用い
て得られたIGBTにおけるＰベース領域10やP++領域11と
埋込層12aとの位置関係を示すために部分断面図を第２
図に示した。第２図のIGBTではドレイン側からソース側
へ通過して行く正孔の流れすなわち実線の矢印18は下方
から上方へ通過し、埋込層12aが存在しないときはN-層
５からＰベース領域10を通り、そしてP++領域11を通っ
てここには図示してないソース電極へと抜けて行く。そ
のとき正孔はＰベース領域10を通過する際に大きな電気
抵抗を受けることになる。しかし、本発明による埋込層
12a（P+）を有するエピタキシアルウエハを用いるとき
は正孔の流れ18はＰベース領域10を通過する代りに埋込
層12aの低抵抗P+領域を通るからオン電圧が上昇すると
いう問題はなくなる。すなわち埋込層12aは第３図のP+
ウエル12と全く同じ役割を果たすことができる。埋込層
12aは第２図に示したようにP++領域11と重なることが望
ましい。因に点線の矢印は電子の流れである。
て得られたIGBTにおけるＰベース領域10やP++領域11と
埋込層12aとの位置関係を示すために部分断面図を第２
図に示した。第２図のIGBTではドレイン側からソース側
へ通過して行く正孔の流れすなわち実線の矢印18は下方
から上方へ通過し、埋込層12aが存在しないときはN-層
５からＰベース領域10を通り、そしてP++領域11を通っ
てここには図示してないソース電極へと抜けて行く。そ
のとき正孔はＰベース領域10を通過する際に大きな電気
抵抗を受けることになる。しかし、本発明による埋込層
12a（P+）を有するエピタキシアルウエハを用いるとき
は正孔の流れ18はＰベース領域10を通過する代りに埋込
層12aの低抵抗P+領域を通るからオン電圧が上昇すると
いう問題はなくなる。すなわち埋込層12aは第３図のP+
ウエル12と全く同じ役割を果たすことができる。埋込層
12aは第２図に示したようにP++領域11と重なることが望
ましい。因に点線の矢印は電子の流れである。
IGBTを製造するに当たり、先に本発明者はラッチアップ
の発生を防止するために設けるP++領域をセルフアライ
ンで形成し、効率と精度を向上させる製造方法を特許出
願中であるが、さらに工数を低減するためにP+ウエルを
形成する工程を省く方法として、本発明では実施例で述
べたように、P+ウエルに相当する領域を埋め込んだエピ
タキシアルウエハを使用することにより、レジストマス
クを用いてP+ウエルを形成する工程が不要となり、その
工数を低減ししかもP++領域をセルフアラインで高精度
に形成することが可能となり、その結果ラッチアップが
発生しにくいIGBTを高い製造効率をもって得ることがで
きた。
の発生を防止するために設けるP++領域をセルフアライ
ンで形成し、効率と精度を向上させる製造方法を特許出
願中であるが、さらに工数を低減するためにP+ウエルを
形成する工程を省く方法として、本発明では実施例で述
べたように、P+ウエルに相当する領域を埋め込んだエピ
タキシアルウエハを使用することにより、レジストマス
クを用いてP+ウエルを形成する工程が不要となり、その
工数を低減ししかもP++領域をセルフアラインで高精度
に形成することが可能となり、その結果ラッチアップが
発生しにくいIGBTを高い製造効率をもって得ることがで
きた。
第１図は本発明に用いるエピタキシアルウエハの部分断
面図，第２図は本発明の方法により得られたIGBTの要部
構成を示した部分断面図，第３図は従来法によるIGBTの
要部構成断面図，第４図，第５図はIGBTの製造工程図で
ある。 1:ソース電極,2:PSG絶縁膜,3:ポリシリコンゲート,3a:
ポリシリコン層,4:ゲート酸化膜,5,5a,5b:高抵抗N-層,
6:N+バッファ層,7:P+基板,9:N+ソース領域,10:Pベース
領域,11:P++高不純物濃度領域,12:P+ウエル,12a:埋込
層,13:LTO,14,15:ボロン,16:レジスト,17:砒素,18:正孔
の流れ。
面図，第２図は本発明の方法により得られたIGBTの要部
構成を示した部分断面図，第３図は従来法によるIGBTの
要部構成断面図，第４図，第５図はIGBTの製造工程図で
ある。 1:ソース電極,2:PSG絶縁膜,3:ポリシリコンゲート,3a:
ポリシリコン層,4:ゲート酸化膜,5,5a,5b:高抵抗N-層,
6:N+バッファ層,7:P+基板,9:N+ソース領域,10:Pベース
領域,11:P++高不純物濃度領域,12:P+ウエル,12a:埋込
層,13:LTO,14,15:ボロン,16:レジスト,17:砒素,18:正孔
の流れ。
Claims (1)
- 【請求項１】第１導電型半導体基板と、この基板上に形
成された高抵抗の第２導電型半導体層と、この半導体層
の表面に拡散形成された第１導電型半導体ベース領域
と、このベース領域直下の前記第２導電型半導体層内に
形成された第１導電型半導体ウエルと、前記ベース領域
内に拡散形成された第２導電型半導体ソース領域と、こ
のソース領域の直下に拡散形成された第１導電型の高不
純物濃度半導体領域と、前記高抵抗第２導電型半導体層
と前記ソース領域との間の前記ベース領域の表面に形成
されるチャネル領域上にゲート酸化膜を介して形成され
た多結晶半導体ゲートとを有する伝導度変調型MOSFETを
製造する方法であって、 ｉ）前記第１導電型半導体基板上に、前記高抵抗第２導
電型半導体層内に高不純物濃度の第１導電型半導体ウエ
ルを埋め込むようにこれらをそれぞれエピタキシアル成
長法により形成した半導体板を用い、 ii）前記高抵抗第２導電型半導体層の表面上にゲート酸
化膜，多結晶半導体層および低温酸化膜を順次形成し、 iii）前記低温酸化膜を窓明けしこれをマスクとして前
記多結晶半導体層のサイドエッチング量を前記低温酸化
膜よりも大きくなるようにエッチングし、 iv）前記窓明けした低温酸化膜をマスクとして前記高抵
抗第２導電型半導体層に第１導電型不純物を導入して第
１導電型半導体ベース領域を拡散形成し、 ｖ）前記窓明けした低温酸化膜をマスクとして前記ベー
ス領域に第１導電型の高不純物濃度領域を形成するため
の不純物を導入し、 vi）前記低温酸化膜および表面に露出したゲート酸化膜
を除去し、前記ベース領域表面にレジストを塗布し、こ
のレジストおよび前記多結晶半導体ゲートをマスクとし
て前記ベース領域に第２導電型ソース領域を形成するた
めの不純物を導入し、 vii）熱処理により前記第１導電型の高不純物濃度領域
および第２導電型ソース領域を同時に拡散形成するとと
もに、前記第１導電型の高不純物濃度領域と前記第１導
電型ウエルとが重なり合うように拡散形成する、 ことを特徴とする伝導度変調型MOSFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650288A JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650288A JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258473A JPH01258473A (ja) | 1989-10-16 |
| JPH0793432B2 true JPH0793432B2 (ja) | 1995-10-09 |
Family
ID=13888755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8650288A Expired - Lifetime JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793432B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244430A (ja) * | 1993-02-16 | 1994-09-02 | Fuji Electric Co Ltd | 半導体装置 |
| JP3708998B2 (ja) * | 1994-11-04 | 2005-10-19 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイスの製造方法 |
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
-
1988
- 1988-04-08 JP JP8650288A patent/JPH0793432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01258473A (ja) | 1989-10-16 |
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