JPS63211675A - 絶縁ゲ−ト付ゲ−トタ−ンオフサイリスタ - Google Patents
絶縁ゲ−ト付ゲ−トタ−ンオフサイリスタInfo
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- JPS63211675A JPS63211675A JP4356387A JP4356387A JPS63211675A JP S63211675 A JPS63211675 A JP S63211675A JP 4356387 A JP4356387 A JP 4356387A JP 4356387 A JP4356387 A JP 4356387A JP S63211675 A JPS63211675 A JP S63211675A
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- 239000012535 impurity Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 2
- 230000006378 damage Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、絶縁ゲー） （ＭＯＳゲート）付ゲートター
ンオフサイリスタに関する。
ンオフサイリスタに関する。
（従来の技術）
ゲートターンオフサイリスタ（ＧＴＯ）の一種であって
、第２ベース層表面にターンオン用のＭＯＳゲートを設
け、第２エミツタ届と第１ベース層をそれぞれソース、
ドレインとするＭＯＳトランジスタを構成した構造があ
る。この構造のすイリスタではターンオン動作は、ＭＯ
Ｓトランジスタをオンにして、第２エミッタ層からキャ
リアを第１ベース層に注入することにより行われる。
、第２ベース層表面にターンオン用のＭＯＳゲートを設
け、第２エミツタ届と第１ベース層をそれぞれソース、
ドレインとするＭＯＳトランジスタを構成した構造があ
る。この構造のすイリスタではターンオン動作は、ＭＯ
Ｓトランジスタをオンにして、第２エミッタ層からキャ
リアを第１ベース層に注入することにより行われる。
オン時は通常のＧＴＯと同様素子全体に一様に電・流が
流れる。そしてターンオフ動作は、第２ベース層に設け
たゲート電極を用いて、第２ベース層と第２エミッタ層
間を逆バイアスすることにより行われる。
流れる。そしてターンオフ動作は、第２ベース層に設け
たゲート電極を用いて、第２ベース層と第２エミッタ層
間を逆バイアスすることにより行われる。
この様なＭＯＳゲート付ＧＴＯにおいて、ターンオフ時
、ゲート電極にカソードに対して負バイアスしても、電
流密度が高い場合には素子の一部に電流が集中して素子
が破壊される、という問題があった。また素子全体がサ
イリスク動作により大きい電流が流れていると、ターン
オフ時間が長くなるばかりでなく、ターンオフできる最
大電流が小さいものとなる。
、ゲート電極にカソードに対して負バイアスしても、電
流密度が高い場合には素子の一部に電流が集中して素子
が破壊される、という問題があった。また素子全体がサ
イリスク動作により大きい電流が流れていると、ターン
オフ時間が長くなるばかりでなく、ターンオフできる最
大電流が小さいものとなる。
（発明が解決しようとする問題点）
以上のように従来のＭＯＳゲート付ＧＴＯでは、オン時
に素子全体に電流が流れているために、ターンオフ時の
電流集中による破壊を生じたり、またターンオフ特性が
よくない、といった問題があった。
に素子全体に電流が流れているために、ターンオフ時の
電流集中による破壊を生じたり、またターンオフ特性が
よくない、といった問題があった。
本発明は、この様な問題を解決したＭＯＳゲート付ＧＴ
Ｏを提供することを目的とする。
Ｏを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、第１導電型で高濃度の第１エミッタ層と第２
導電型で高抵抗の第１ベース層からなる基板ウェーハの
第１ベース層表面に第２導電型の第２ベース層およびそ
の中に第２導電型の第２エミッタ層がそれぞれ形成され
、第２ベース層表面の第２エミッタ層と第１ベース層に
挟まれた領域にゲート絶縁膜を介して第１ゲート電極が
形成され、第２ベース層表面に第２ゲート電極が形成さ
れ、第１エミッタ層および第２エミッタ層にそれぞれ第
１の主電極および第２の主電極がそれぞれ形成されたＭ
ＯＳゲート付ＧＴＯにおいて、第２エミッタ層直下に第
１導電型の高濃度の補助拡散層を設ける。
導電型で高抵抗の第１ベース層からなる基板ウェーハの
第１ベース層表面に第２導電型の第２ベース層およびそ
の中に第２導電型の第２エミッタ層がそれぞれ形成され
、第２ベース層表面の第２エミッタ層と第１ベース層に
挟まれた領域にゲート絶縁膜を介して第１ゲート電極が
形成され、第２ベース層表面に第２ゲート電極が形成さ
れ、第１エミッタ層および第２エミッタ層にそれぞれ第
１の主電極および第２の主電極がそれぞれ形成されたＭ
ＯＳゲート付ＧＴＯにおいて、第２エミッタ層直下に第
１導電型の高濃度の補助拡散層を設ける。
（作用）
本発明の構成とすれば、第２エミッタ層直下の補助拡散
層がサイリスタ動作を抑制する働きをする。これにより
、オン時に流れる電流が素子全体に一様ではなくなり、
ＭＯＳトランジスタ領域およびその近傍に局限される。
層がサイリスタ動作を抑制する働きをする。これにより
、オン時に流れる電流が素子全体に一様ではなくなり、
ＭＯＳトランジスタ領域およびその近傍に局限される。
この結果、ターンオフ時の電流集中が緩和され、またタ
ーンオフ時間の短縮、最大ターンオフ電流の増大が図ら
れる。
ーンオフ時間の短縮、最大ターンオフ電流の増大が図ら
れる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のＭＯＳゲート付ＧＴＯである。図に
おいて、１は高濃度のｐ十型第１エミッタ層、２は高抵
抗のｎ−型第１ベース層であり、この第１ベース層２表
面にｐ型箱２ベース層３およびｎ十型第２エミッタ層４
が拡散形成されている。第２ベース層３の第２エミッタ
層４と第１ベース層２で挟まれた領域の表面にはゲート
絶縁膜５を介して第１ゲート電極６が形成され、第２エ
ミツタ層４．第１ベース層２をそれぞれソース。
おいて、１は高濃度のｐ十型第１エミッタ層、２は高抵
抗のｎ−型第１ベース層であり、この第１ベース層２表
面にｐ型箱２ベース層３およびｎ十型第２エミッタ層４
が拡散形成されている。第２ベース層３の第２エミッタ
層４と第１ベース層２で挟まれた領域の表面にはゲート
絶縁膜５を介して第１ゲート電極６が形成され、第２エ
ミツタ層４．第１ベース層２をそれぞれソース。
ドレインとするＭＯＳトランジスタが構成されている。
この構造を形成するには、ゲート絶縁膜５を介してゲー
ト電極６を形成した後に、このゲート電極６をマスクと
して用いてＤＳＡ法により、第２ベース層３と第２エミ
ッタ層４を順次拡散して自己整合的に形成する。第１エ
ミッタ層１にはアノード電極（第１の主電極）９が設け
られ、第２エミッタ層４にはカソード電極（第２の主電
極）７が設けられ、また第２ベース層３には第２ゲート
電極８が設けられている。そして通常の構造とは異なっ
て、サイリスタ動作を抑制するための補助拡散層１０と
して、第２ベース層３の表面から、第２エミッタ層４の
一部を覆うように拡散形成されたｐ十型層１０１と、第
２ベース層３と第１ベース層２の間で主接合を形成すべ
き主要な領域に埋め込まれたｐ十型層１０２とが形成さ
れている。
ト電極６を形成した後に、このゲート電極６をマスクと
して用いてＤＳＡ法により、第２ベース層３と第２エミ
ッタ層４を順次拡散して自己整合的に形成する。第１エ
ミッタ層１にはアノード電極（第１の主電極）９が設け
られ、第２エミッタ層４にはカソード電極（第２の主電
極）７が設けられ、また第２ベース層３には第２ゲート
電極８が設けられている。そして通常の構造とは異なっ
て、サイリスタ動作を抑制するための補助拡散層１０と
して、第２ベース層３の表面から、第２エミッタ層４の
一部を覆うように拡散形成されたｐ十型層１０１と、第
２ベース層３と第１ベース層２の間で主接合を形成すべ
き主要な領域に埋め込まれたｐ十型層１０２とが形成さ
れている。
特に埋め込みｐ十型層１０２は、第２エミッタ層４の真
下の主接合部をカバーするように設けられている。これ
らのｐ十型層１０１１１０２は少なくとも第２エミッタ
層４の直下で不純物濃度１×１０１８／ｃ１１３以上と
し、且つ互いに一部重なり電気的に第２ゲート電極８に
接続されている。
下の主接合部をカバーするように設けられている。これ
らのｐ十型層１０１１１０２は少なくとも第２エミッタ
層４の直下で不純物濃度１×１０１８／ｃ１１３以上と
し、且つ互いに一部重なり電気的に第２ゲート電極８に
接続されている。
このように構成されたＭＯＳゲート付ＧＴＯのターンオ
ン動作、ターンオフ動作は従来と同様である。即ちＭＯ
Ｓ構造の第１ゲート電極６に正電圧を印加してＭＯＳ）
ランリスクをオンにすることにより、第２エミッタ層の
電子を第２ベース層３表面に形成されるチャネルを通し
て第１ベース層２に注入することにより、ターンオフ動
作が行われる。ターンオンは、第２ゲート電極８に負電
圧を印加して第２エミッタ層４と第２ベース層３間のｐ
ｎ接合を逆バイアスすることにより行われる。
ン動作、ターンオフ動作は従来と同様である。即ちＭＯ
Ｓ構造の第１ゲート電極６に正電圧を印加してＭＯＳ）
ランリスクをオンにすることにより、第２エミッタ層の
電子を第２ベース層３表面に形成されるチャネルを通し
て第１ベース層２に注入することにより、ターンオフ動
作が行われる。ターンオンは、第２ゲート電極８に負電
圧を印加して第２エミッタ層４と第２ベース層３間のｐ
ｎ接合を逆バイアスすることにより行われる。
このＭＯＳゲート付ＧＴＯのオン時、アノード電流は、
模式的に示すと第２図のように流れる。
模式的に示すと第２図のように流れる。
即ち、第２エミッタ層４下のｐ÷型の補助拡散層１０の
部分は、ｐ中型層がない他の領域の主接合部分に比べて
障壁が高いために、サイリスタ動作を抑制する働きをす
る結果、主電流の多くはＭＯＳトランジスタのチャネル
領域およびその近傍を流れる。つまり主電流が素子全体
に均一ではなく、局限される。従ってこの実施例によれ
ば、ターンオフ時、電流の集中による素子破壊が防止さ
れる。またターンオフ時間の短縮およびターンオフでき
る最大電流の増大が図られる。
部分は、ｐ中型層がない他の領域の主接合部分に比べて
障壁が高いために、サイリスタ動作を抑制する働きをす
る結果、主電流の多くはＭＯＳトランジスタのチャネル
領域およびその近傍を流れる。つまり主電流が素子全体
に均一ではなく、局限される。従ってこの実施例によれ
ば、ターンオフ時、電流の集中による素子破壊が防止さ
れる。またターンオフ時間の短縮およびターンオフでき
る最大電流の増大が図られる。
第３図は、本発明の他の実施例のＭＯＳゲート付ＧＴＯ
である。第１図と対応する部分には第１図と同一符号を
付して詳細な説明は省略する。この実施例では先の実施
例の埋め込みｐ中型層１０２を省略し、その代わり表面
からの拡散にょるｐ中型の補助拡散層１０を十分に深く
形成している。また第１ベース層２は、第１エミッタ層
１と接する部分に設けたｎ型バッファ層２１と高抵抗ｎ
−型層２２とから構成している。この埋込み層を用いな
い構造では、補助拡散層１０に十分なサイリスタ動作抑
制の効果を持たせるために、第２エミッタ層４の両端間
の幅Ｗ１を補助拡散層１０の拡散深さＤの４倍以内とし
、且つ補助拡散層１０の端から第２エミッタ層４の端ま
での距離Ｗ２を１０μｍ程度以内とする。
である。第１図と対応する部分には第１図と同一符号を
付して詳細な説明は省略する。この実施例では先の実施
例の埋め込みｐ中型層１０２を省略し、その代わり表面
からの拡散にょるｐ中型の補助拡散層１０を十分に深く
形成している。また第１ベース層２は、第１エミッタ層
１と接する部分に設けたｎ型バッファ層２１と高抵抗ｎ
−型層２２とから構成している。この埋込み層を用いな
い構造では、補助拡散層１０に十分なサイリスタ動作抑
制の効果を持たせるために、第２エミッタ層４の両端間
の幅Ｗ１を補助拡散層１０の拡散深さＤの４倍以内とし
、且つ補助拡散層１０の端から第２エミッタ層４の端ま
での距離Ｗ２を１０μｍ程度以内とする。
この実施例によっても補助拡散層１０によりサイリスク
動作が抑制される結果、先の実施例と同様の効果が得ら
れる。
動作が抑制される結果、先の実施例と同様の効果が得ら
れる。
［発明の効果］
以上述べたように本発明によれば、サイリスク動作を抑
制する補助拡散層を第２エミッタ層下に設けることによ
って、ターンオフ時の素子破壊を防止することができ、
またターンオフ時間の短縮と最大ターンオフ電流の増大
を図ることができるＭＯＳゲート付ＧＴＯが得られる。
制する補助拡散層を第２エミッタ層下に設けることによ
って、ターンオフ時の素子破壊を防止することができ、
またターンオフ時間の短縮と最大ターンオフ電流の増大
を図ることができるＭＯＳゲート付ＧＴＯが得られる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯゲート付ＧＴＯを示す
図、第２図はそのオン時の主電流の流れる様子を模式的
に示す図、第３図は他の実施例のＭＯＳゲート付ＧＴＯ
を示す図である。 １・・・第１エミッタ層、２・・・第１ベース層、３・
・・第２ベース層、４・・・第２エミッタ層、５・・・
ゲート絶縁膜、６・・・第１ゲートｇ極、７・・・カソ
ード電極（第２の主電極）、８・・・第２ゲート電極、
９・・・ アノード電極 （第１の主電極）、１０ （
１０ｓ 、’１０２ ）・・・補助拡散層。 第２図
図、第２図はそのオン時の主電流の流れる様子を模式的
に示す図、第３図は他の実施例のＭＯＳゲート付ＧＴＯ
を示す図である。 １・・・第１エミッタ層、２・・・第１ベース層、３・
・・第２ベース層、４・・・第２エミッタ層、５・・・
ゲート絶縁膜、６・・・第１ゲートｇ極、７・・・カソ
ード電極（第２の主電極）、８・・・第２ゲート電極、
９・・・ アノード電極 （第１の主電極）、１０ （
１０ｓ 、’１０２ ）・・・補助拡散層。 第２図
Claims (3)
- （１）第１導電型で高濃度の第１エミッタ層と第２導電
型で高抵抗の第１ベース層からなる基板ウェーハの前記
第１ベース層表面に第１導電型の第２ベース層を有し、
この第２ベース層内に第２導電型の第２エミッタ層を有
し、前記第２ベース層表面の前記第２エミッタ層と第１
ベース層に挟まれた領域にゲート絶縁膜を介して第１ゲ
ート電極が設けられ、前記第２ベース層に第２ゲート電
極が設けられ、前記第１エミッタ層および第２エミッタ
層にそれぞれ第１の主電極および第２の主電極が設けら
れた絶縁ゲート付ゲートターンオフサイリスタにおいて
、前記第２エミッタ層直下に第１導電型で高濃度の補助
拡散層を設けたことを特徴とする絶縁ゲート付ゲートタ
ーンオフサイリスタ。 - （２）前記補助拡散層は、不純物濃度 １×１０＾１＾８／ｃｍ＾３以上である特許請求の範囲
第１項記載の絶縁ゲート付ゲートターンオフサイリスタ
。 - （３）前記補助拡散層は、前記第２エミッタ層領域を部
分的に覆う第２ベース層表面からの不純物拡散により形
成された部分と、前記第２ベース層と第１ベース層の接
合部に埋め込まれた部分とから構成される特許請求の範
囲第１項記載の絶縁ゲート付ゲートターンオフサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4356387A JPS63211675A (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト付ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4356387A JPS63211675A (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト付ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211675A true JPS63211675A (ja) | 1988-09-02 |
Family
ID=12667211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4356387A Pending JPS63211675A (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト付ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
-
1987
- 1987-02-26 JP JP4356387A patent/JPS63211675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
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