JPWO2013128859A1 - 電源接続回路 - Google Patents

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Abstract

耐電圧の低いスイッチであっても、入力端子と出力端子との間のスイッチがオフしたときの余分な電力消費を防止し、スイッチのゲートに溜まった電荷を放電することができる電源接続回路を提供する。電源接続回路(６１)は、入力端子(３)にドレイン(Ｄ１)が接続され、出力端子(５)にソース(Ｓ１)が接続されたＭＯＳスイッチ(ＳＷ１)と、ＭＯＳスイッチ(ＳＷ１)のゲート(Ｇ１)に電荷を供給する昇圧回路(ＣＰ)と、ゲート(Ｇ１)とグラウンド端子(ＧＮＤ)との間に接続された電荷放電部と、出力端子の電圧と基準電圧とを比較するコンパレータ(ＣＭＰ)を備え、電荷放電部は、ゲート(Ｇ１)とグラウンド端子(ＧＮＤ)との間に接続された整流素子部(６３)と、ゲート(Ｇ１)とグラウンド端子(ＧＮＤ)との間に、整流素子部(６３)と直列接続され、コンパレータ(ＣＭＰ)の出力信号をゲート(Ｇ２)に入力するスイッチ(ＳＷ２)を備える。

Description

本発明は、電源接続回路に関し、より詳細には、ツェナーダイオードを備え、スイッチのゲートに溜まった電荷を放電することができる電源接続回路に関する。
現在、我々の生活環境の中には、パーソナルコンピュータ、ＤＶＤプレイヤー、ビデオカメラ等の様々な電子機器が普及している。これらの電子機器には、ＵＳＢデバイス等の接続機器を用いて、バッテリーやコンセント等の電源と接続して動作するものがある。このとき用いる接続機器は、電子機器と電源とを接続する電源接続回路を備えている。
電源接続回路は、電源が接続される入力端子と電子機器が接続される出力端子との間にスイッチが設けられており、入力電圧が過電圧である場合やスイッチに流れる電流が過電流である場合に、スイッチをオフして、過電圧や過電流が出力端子に伝わらないようにしている。
また、電源接続回路は、出力端子とグラウンドとの間に埃などがついてショートしたとき、スイッチのゲートソース間電圧が過電圧となり、スイッチが破壊される場合があるため、スイッチのゲートに溜まった電荷を放電する必要がある。
図１に、従来の電源接続回路１の回路図を示す。電源接続回路１は、電源と接続する入力端子３と、電子機器が接続される出力端子５と、両端が入力端子３及び出力端子５に接続されるスイッチＳＷ１とを備えている。スイッチＳＷ１のドレインＤ１は入力端子３に接続され、ソースＳ１は出力端子５に接続されている。スイッチＳＷ１のゲートＧ１は、スイッチＳＷ１に電荷を供給する昇圧回路ＣＰと接続されている。また、スイッチＳＷ１のゲートＧ１とスイッチＳＷ１のソースＳ１間には、ゲートＧ１に溜まった電荷を放電するツェナーダイオードＴ１が接続されている。すなわち、スイッチＳＷ１のゲートＧ１は、ツェナーダイオードＴ１のカソードＫ１に接続され、ツェナーダイオードＴ１のアノードＡ１は、スイッチＳＷ１のソースＳ１に接続されている。
この電源接続回路１の動作について説明する。まず、昇圧回路ＣＰがスイッチＳＷ１のゲートＧ１に電荷を供給して、スイッチＳＷ１のゲート電圧を昇圧してスイッチＳＷ１をオンする。そして、入力端子３から入力された入力電圧ＶINが、スイッチＳＷ１を通って、出力電圧ＶOUTとして出力端子５から電子機器へ出力される。ここで、出力端子５とグラウンドとがショートして、スイッチＳＷ１のゲートソース間電圧ＶGSがツェナーダイオードＴ１の降伏電圧ＶDを超えたとき、ツェナーダイオードＴ１がオンしてゲートＧ１に溜まった電荷を放電する。このような電源接続回路１は、例えば特許文献１に記載されている。
図２に、従来の他の電源接続回路２１の回路図を示す。電源接続回路２１が電源接続回路１と相違する点は、スイッチＳＷ１のゲートソース間に、ツェナーダイオードＴ１、Ｔ２が互いに逆方向に直列接続されている点である。すなわち、スイッチＳＷ１のソースＳ１は、ツェナーダイオードＴ１のアノードＡ１に接続され、ツェナーダイオードＴ１のカソードＫ１とツェナーダイオードＴ２のカソードＫ２が接続され、ツェナーダイオードＴ２のアノードＡ２がスイッチＳＷ１のゲートＧ１に接続されている。
この電源接続回路２１の動作について説明する。まず、昇圧回路ＣＰがスイッチＳＷ１のゲートＧ１に電荷を供給して、スイッチＳＷ１のゲート電圧を昇圧してスイッチＳＷ１をオンする。そして、入力端子３から入力された入力電圧ＶINが、スイッチＳＷ１を通って、出力電圧ＶOUTとして出力端子５から電子機器へ出力される。ここで、出力端子５とグラウンドとがショートして、スイッチＳＷ１のゲートソース間電圧ＶGSが、ツェナーダイオードＴ１の降伏電圧ＶD及びツェナーダイオードＴ２の閾値電圧Ｖｆ（順方向電圧Ｖｆ）の合計電圧を超えたときに、ツェナーダイオードＴ１及びＴ２がオンしてゲートＧ１に溜まった電荷を放電する。このような電源接続回路２１は、例えば特許文献２に記載されている。
特開２００２−７６８６５号公報 特開２００４−１７３２９２号公報
ここで、図１の電源接続回路１は、スイッチＳＷ１が許容する最大のゲートソース間電圧ＶGSＭＡＸが降伏電圧ＶDより大きければゲートＧ１に溜まった電荷を放電することができる。しかしながら、ＶOUTがショートしていない通常動作時にスイッチＳＷ１がオフすると、ゲート電圧がグラウンド電圧になる。これにより、電子機器の電源を安定化するための出力コンデンサが接続される出力端子５からツェナーダイオードＴ１を通ってゲートＧ１に電流が流れて、余分な電力消費が生じるという問題がある。
また、図２の電源接続回路２１は、スイッチＳＷ１がオフしているとき、出力端子５からゲートＧ１に電流は流れない。しかしながら、最大のゲートソース間電圧ＶGSＭＡＸがツェナーダイオードＴ１の降伏電圧ＶD及びツェナーダイオードＴ２の閾値電圧Ｖｆの合計電圧より大きくなければゲートＧ１に溜まった電荷を放電することができないので、耐電圧が小さいスイッチＳＷ１を使用することができないという問題がある。
本発明は、上記した点に鑑みて行われたものであり、耐電圧の低いスイッチであっても、入力端子と出力端子との間のスイッチがオフしたときの余分な電力消費を防止し、スイッチのゲートに溜まった電荷を放電することができる電源接続回路を提供することを目的とする。
本発明の電源接続回路は、このような目的を達成するために、本発明の電源接続回路は、入力端子にドレインが接続され、出力端子にソースが接続されたＭＯＳスイッチと、ＭＯＳスイッチのゲートに電荷を供給する昇圧回路と、ゲートとグラウンド端子との間に接続された電荷放電部と、出力端子の電圧と基準電圧とを比較するコンパレータを備え、電荷放電部は、ゲートとグラウンド端子との間に接続された整流素子部と、ゲートとグラウンド端子との間に整流素子部と直列接続され、コンパレータの出力信号を制御端子に入力するスイッチを備えることを特徴とする。
また、他の実施態様として、本発明の電源接続回路は、入力端子にドレインが接続され、出力端子にソースが接続されたＭＯＳスイッチと、ＭＯＳスイッチのゲートに電荷を供給する昇圧回路と、ゲートとグラウンド端子との間に接続された電荷放電部と、出力端子の電圧と基準電圧とを比較するコンパレータを備え、電荷放電部は、ゲートとグラウンド端子との間に接続されたスイッチと、コンパレータの出力信号に応じて、クロック信号をスイッチの制御端子に供給するクロック信号供給部を備えることを特徴とする。
以上説明したように、本発明の電源接続回路によれば、耐電圧の低いスイッチであっても、入力端子と出力端子の間のスイッチがオフしたときの余分な電力消費を防止し、スイッチのゲートに溜まった電荷を放電することができる。
従来の電源接続回路の回路図である。 従来の他の電源接続回路の回路図である。 本発明の電源接続回路の概念図である。 本発明の電源接続回路をより具体化した概念図である。 本発明の電源接続回路をより具体化した概念図である。 本発明の電源接続回路をより具体化した概念図である。 本発明の実施形態１の電源接続回路の回路図である。 本発明の実施形態２の電源接続回路の回路図である。 本発明の実施形態３の電源接続回路の回路図である。 本発明の実施形態４の電源接続回路の回路図である。 本発明の実施形態５の電源接続回路の回路図である。 本発明の実施形態６の電源接続回路の回路図である。 本発明の実施形態７の電源接続回路の回路図である。
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本発明の電源接続回路は、ＵＳＢデバイス等の電子機器と電源とを接続する接続機器に用いることができる。
（概念）
図３は、本発明の電源接続回路３１の概念図である。図３において、電源接続回路３１は、入力端子３（第１の端子）より入力電圧ＶINを入力し、出力端子５に出力電圧ＶOUTを出力するＭＯＳスイッチＳＷ１と、ＭＯＳスイッチＳＷ１のゲートに電荷を供給する昇圧回路ＣＰと、出力電圧ＶOUTが基準電圧よりも低いときに、ゲートＧ１から出力端子５（第２の端子）と異なるグラウンド端子ＧＮＤ（第３の端子）へ電流パスを形成して、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤへ放電し、出力電圧ＶOUTが基準電圧よりも高いときに、この電流パスを遮断する電荷放電部３３とを備えている。ＭＯＳスイッチＳＷ１は、ＮチャネルＭＯＳトランジスタで構成されている。
電源接続回路３１は、昇圧回路ＣＰがＭＯＳスイッチＳＷ１のゲートＧ１に電荷を供給して、ゲート電圧を昇圧してＭＯＳスイッチＳＷ１がオンする。ＭＯＳスイッチＳＷ１がオンすると、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達される。出力端子５がショートしていないとき、出力電圧ＶOUTは基準電圧よりも大きい。出力電圧ＶOUTが基準電圧よりも大きいため、ゲートＧ１からグラウンド端子ＧＮＤへの電流パスは成形されない。ここで、基準電圧とは、出力端子５がグラウンドとショートしていることを示す電圧である。また、グラウンド端子は、出力端子５と異なる端子であり、ゲートＧ１に溜まった電荷を放電できるような電圧を有する端子である。すなわち、グラウンド端子は、例えば、アース端子や、電源電圧を分圧した電圧を有するアナロググラウンド端子や、バンドギャップ回路等の基準電圧生成回路が生成する電圧を有する端子のことである。
電荷放電部３３は、出力端子５と異なるグラウンド端子ＧＮＤとゲートＧ１との間に接続されており、出力端子５とゲートＧ１との間に電流パスが存在しない。
このため、電源接続回路３１は、出力端子５がグラウンドとショートしていない通常動作時（ショートが解除されているとき）にＭＯＳスイッチＳＷ１をオフしても、出力端子５からＭＯＳスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
次に、昇圧回路ＣＰによりＭＯＳスイッチＳＷ１がオンしているとき、出力端子５がショートすると、出力電圧ＶOUTは基準電圧よりも低くなる。
出力端子５がショートすると、電荷放電部３３は、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成して、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤへ放電する。そして、出力端子５のショートが解除されたときに、この電流パスを遮断する。電流パスが遮断されることで、ゲートＧ１には再び電荷が蓄えられる。ここで、出力端子５のショートが解除されていれば、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達され、出力電圧ＶOUTは基準電圧よりも高くなる。出力端子５がショートしたままであれば、電荷放電部３３がゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成して、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤへ放電する。
このように、電源接続回路３１は、出力端子５がショートしているときに、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
以上のように、本発明の電源接続回路３１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
図４は、本発明の電源接続回路をより具体化した概念図である。
電源接続回路４１は、電荷放電部４３において、出力電圧ＶOUTが基準電圧よりも低いときに、ゲートＧ１からグラウンド端子ＧＮＤへ電流パスを形成し、出力電圧ＶOUTが基準電圧よりも高いときに、この電流パスを遮断するスイッチ部ＳＷ２を備えた構成となっている。スイッチ部ＳＷ２は、一方の端子がゲートＧ１に接続され、他方の端子がグラウンド端子に接続されている。
スイッチ部ＳＷ２は、出力端子５がショートしているときに、つまり出力電圧ＶOUTが基準電圧よりも低くなったときに、オンしてゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスを形成する。そして、ゲートＧ１に溜まった電荷をグラウンドに放電する。スイッチ部ＳＷ２は、出力端子５がショートしていないときに、つまり出力電圧ＶOUTが基準電圧よりも高くなったときに、オフしてゲートＧ１とグラウンド端子ＧＮＤとの間の接続を解除する。つまり、スイッチ部ＳＷ２は、オフして電流パスを解除する。そして、昇圧回路ＣＰが再びＭＯＳスイッチＳＷ１のゲートＧ１に電荷を供給する。
このように、電源接続回路４１は、出力端子５がショートしているとき、つまり出力電圧ＶOUTが基準電圧よりも低いときに、ゲートＧ１からグラウンド端子ＧＮＤへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。また、電源接続回路４１は、電荷放電部４３がグラウンド端子ＧＮＤとゲートＧ１との間に接続されており、出力端子５とゲートＧ１との間に電流パスが存在しない。このため、出力端子５がグラウンドとショートしていない通常動作時にＭＯＳスイッチＳＷ１をオフしても、出力端子５からＭＯＳスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
以上のように、本発明の電源接続回路４１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
なお、電荷放電部４３は、電流パスを形成するときに、閾値電圧がツェナーダイオードの降伏電圧以下でありスイッチＳＷ１の閾値電圧以上である整流素子部を備え、整流素子部をゲートＧ１とグラウンド端子ＧＮＤとの間に接続して、電流パスを形成するとよい。
図５Ａは、本発明の電源接続回路をより具体化した概念図である。
電源接続回路５１は、電荷放電部５３において、整流素子部５５とスイッチ部ＳＷ２とを備えた構成となっている。整流素子部５５の閾値電圧は、ツェナーダイオードの降伏電圧以下でありＭＯＳスイッチＳＷ１の閾値電圧以上である。
スイッチ部ＳＷ２は、出力端子５がショートしているときに、つまり出力電圧ＶOUTが基準電圧よりも低くなったときに、ゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスが形成されるように整流素子部５５をゲートＧ１とグラウンド端子ＧＮＤとの間に接続し、出力端子５がショートしていないときに、つまり出力電圧ＶOUTが基準電圧よりも高くなったときに、整流素子部５５のゲートＧ１とグラウンド端子ＧＮＤとの間の接続を解除する。整流素子部５５は、一方の端子Ｋ５がゲートＧ１に接続され、他方の端子Ａ５がスイッチ部ＳＷ２の一方の端子に接続されている。そして、スイッチ部の他方の端子は、グラウンド端子ＧＮＤに接続されている。
出力端子５がショートして、出力電圧ＶOUTが基準電圧よりも低くなると、スイッチ部ＳＷ２は、オンして整流素子部５５をゲートＧ１とグラウンド端子ＧＮＤとの間に接続し、ゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスを形成する。このとき、ゲートＧ１の電圧は、整流素子部５５の閾値電圧にクランプされる。そして、電荷放電部５３は、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電する。この後、出力端子５のショートが解除されていれば、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達され、出力電圧ＶOUTは基準電圧よりも高くなる。出力端子５がショートしたままであれば、出力電圧ＶOUTは基準電圧よりも低くなるため、スイッチ部ＳＷ２は、オンして整流素子部５５をゲートＧ１とグラウンド端子ＧＮＤとの間に接続し、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへの電流パスを形成して、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤへ放電する。
このように、電源接続回路５１は、出力端子５がショートしているときに、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。また、電源接続回路５１は、電荷放電部５３が出力端子５と異なるグラウンド端子ＧＮＤとゲートＧ１との間に接続されており、出力端子５とゲートＧ１との間に電流パスが存在しない。このため、出力端子５がグラウンドとショートしていない通常動作時にＭＯＳスイッチＳＷ１をオフしても、出力端子５からＭＯＳスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
以上のように、本発明の電源接続回路５１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
図５Ｂは、本発明の電源接続回路をより具体化した概念図である。
電源接続回路５１は、図５Ａの電源接続回路５１と同様に、整流素子部５９とスイッチ部がゲートＧ１とグラウンド端子ＧＮＤとの間に互いに直列接続されている。図５Ａとの違いは、電荷放電部５７において、整流素子部５９とスイッチ部の位置が逆になっている点である。具体的に、電源接続回路５１は、スイッチ部ＳＷ３の一方の端子がゲートＧ１に接続され、スイッチ部ＳＷ３の他方の端子が整流素子部５９の一方の端子Ｋ５に接続され、整流素子部の他方の端子Ａ５がグラウンド端子ＧＮＤに接続されている。
電源接続回路５１は、電源接続回路４１と同じ動作を行い、電源接続回路４１と同じ効果を奏する。以下、本発明の電源接続回路の具体的な実施形態について説明する。
（実施形態１）
図６は、本発明の実施形態１の電源接続回路６１の回路図である。
図６において、電源接続回路６１は、入力端子３より入力される入力電圧ＶINを出力電圧ＶOUTとして出力端子５に伝達するＭＯＳスイッチＳＷ１と、ＭＯＳスイッチＳＷ１のゲートＧ１に電荷を供給する昇圧回路ＣＰとを備えている。また、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電するための整流素子部６３と、出力電圧ＶOUTと基準電圧ＶREFを比較するコンパレータＣＭＰとを備えている。さらに、コンパレータＣＭＰの出力に応じてゲートＧ１からグラウンド端子ＧＮＤに電荷を流すスイッチＳＷ２を備えている。
ＭＯＳスイッチＳＷ１のドレインＤ１は、入力端子３に接続され、ＭＯＳスイッチＳＷ１のソースＳ１は出力端子５に接続され、ＭＯＳスイッチＳＷ１のゲートＧ１は、昇圧回路ＣＰと接続されている。また、ゲートＧ１は、整流素子部６３の一方の端子Ｋ６に接続され、整流素子部６３の他方の端子Ａ６は、スイッチＳＷ２のドレインＤ２に接続され、スイッチＳＷ２のソースＳ２は、グラウンド端子ＧＮＤに接続されている。ここで、ＭＯＳスイッチＳＷ１，スイッチＳＷ２は、ＮチャネルＭＯＳトランジスタで構成されている。そして、スイッチＳＷ２のゲートＧ２は、コンパレータＣＭＰの出力端子に接続され、コンパレータＣＭＰの＋入力端子及び−入力端子は、それぞれ基準電圧ＶREF及び出力端子５に接続されている。ここで、コンパレータＣＭＰは、出力電圧ＶOUTが基準電圧ＶREFよりも小さくなったときに、出力端子５がショートしたことを示す検出信号をゲートＧ２に出力する。この検出信号は、スイッチＳＷ２がオンできるレベルの信号である。また、基準電圧ＶREFは、出力端子５がショートしたときに対応した電圧であり、スイッチＳＷ２は、検出信号に応じてオンオフする。
ここで、スイッチＳＷ２は、ゲートＧ１にドレインＤ２が接続され、整流素子部６３の一方の端子Ｋ６にソースＳ２が接続されてもよい。要は、出力電圧ＶOUTが基準電圧ＶREFよりも低くなったときに、整流素子部６３をゲートＧ１とグラウンド端子ＧＮＤとの間に接続して、ゲートＧ１とグラウンド端子との間に電流パスが形成されるような位置に配置されていればよい。
次に、図６を用いて電源接続回路６１の動作を、通常動作時とショート時に分けて以下に説明する。
（通常動作時）
昇圧回路ＣＰがＭＯＳスイッチＳＷ１のゲートＧ１に電荷を供給して、ゲート電圧を昇圧してＭＯＳスイッチＳＷ１はオンする。ＭＯＳスイッチＳＷ１がオンすると、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達される。出力端子５はショートしていないため、出力電圧ＶOUTは基準電圧ＶREFよりも大きい。出力電圧ＶOUTが基準電圧ＶREFよりも大きいため、コンパレータＣＭＰは検出信号としてＬＯＷをスイッチＳＷ２のゲートＧ２に出力する。検出信号はＬＯＷであるため、ＭＯＳスイッチＳＷ２はオフする。このとき、整流素子部６３はフローティングになり、ゲートＧ１とグラウンド端子ＧＮＤとの間は遮断される。ここで、昇圧回路ＣＰがゲートＧ１に電荷を供給するのをやめて、ＭＯＳスイッチＳＷ１をオフすると、入力電圧ＶINは出力端子５に伝達されなくなる。また、ＭＯＳスイッチＳＷ１のゲートＧ１と出力端子５との間に電流が流れるパスがないため、出力端子５からゲートＧ１に電流は流れない。
このように、電源接続回路６１の通常動作時にＭＯＳスイッチＳＷ１をオフしても、ＭＯＳスイッチＳＷ１のゲートＧ１と出力端子５との間にパスがないため、出力端子５からＭＯＳスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
（ショート時）
昇圧回路ＣＰによりＭＯＳスイッチＳＷ１がオンしているとき、出力端子５がグラウンドにショートすると、出力電圧ＶOUTは基準電圧ＶREFよりも小さくなる。すると、コンパレータＣＭＰは、ショートしたことを示す検出信号としてＨＩをスイッチＳＷ２のゲートＧ２に出力する。検出信号がＨＩであるため、スイッチＳＷ２はオンする。
スイッチＳＷ２がオンすると、整流素子部６３にはＭＯＳスイッチＳＷ１のゲートソース間電圧ＶGSと同じ電圧がかかる。ＭＯＳスイッチＳＷ１のゲートソース間電圧ＶGSが整流素子部６３の閾値電圧よりも大きくなると、整流素子部６３はオンしてＭＯＳスイッチＳＷ１のゲートＧ１に溜まった電荷をグラウンドＧＮＤに放電する。
このように、電源接続回路６１は、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成するようにすることで、ゲート電圧が大きな閾値電圧を超えることが不要なため、ＭＯＳスイッチＳＷ１が耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
以上のように、本実施形態の電源接続回路６１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
（実施形態２）
図７は、本発明の実施形態２の電源接続回路７１の回路図である。図７において、電源接続回路７１は、入力端子３より入力される入力電圧ＶINを出力電圧ＶOUTとして出力端子５に伝達するスイッチＳＷ１と、スイッチＳＷ１のゲートＧ１に電荷を供給する昇圧回路ＣＰとを備えている。また、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電するためのツェナーダイオードＴ７と、出力電圧ＶOUTと基準電圧ＶREFを比較するコンパレータＣＭＰとを備えている。さらに、コンパレータＣＭＰの出力に応じてゲートＧ１からグラウンド端子ＧＮＤに電荷を流すスイッチＳＷ２を備えている。実施形態２の電源接続回路７１は、実施形態1の整流素子部６３が１つのツェナーダイオードＴ７で構成されたものである。ツェナーダイオードＴ７は、一方の端子Ｋ７がカソードであり、他方の端子Ａ７がアノードである。スイッチＳＷ１は、ＮチャネルＭＯＳトランジスタで構成されたＭＯＳスイッチである。
スイッチＳＷ１のドレインＤ１は、入力端子３に接続され、スイッチＳＷ１のソースＳ１は出力端子５に接続され、スイッチＳＷ１のゲートＧ１は、昇圧回路ＣＰと接続されている。また、ゲートＧ１は、ツェナーダイオードＴ７のカソードＫ７に接続され、ツェナーダイオードＴ７のアノードＡ７は、スイッチＳＷ２のドレインＤ２に接続され、スイッチＳＷ２のソースＳ２は、グラウンド端子ＧＮＤに接続されている。ここで、スイッチＳＷ１，ＳＷ２は、ＮチャネルＭＯＳトランジスタで構成されている。そして、スイッチＳＷ２のゲートＧ２は、コンパレータＣＭＰの出力端子に接続され、コンパレータＣＭＰの＋入力端子及び−入力端子は、それぞれ基準電圧ＶREF及び出力端子５に接続されている。ここで、コンパレータＣＭＰは、出力電圧ＶOUTが基準電圧ＶREFよりも小さくなったときに、出力端子５がショートしたことを示す検出信号をゲートＧ２に出力する。この検出信号は、スイッチＳＷ２がオンできるレベルの信号である。また、基準電圧ＶREFは、出力端子５がショートしたときに対応した電圧であり、スイッチＳＷ２は、検出信号に応じてオンオフする。
ここで、スイッチＳＷ２は、ゲートＧ１にドレインＤ２が接続され、ツェナーダイオードＴ７のカソードＫ７にソースＳ２が接続されてもよい。要は、出力電圧ＶOUTが基準電圧ＶREFよりも低くなったときに、ツェナーダイオードＴ７がその順方向がグラウンド端子ＧＮＤからゲートＧ１への方向となるようにグラウンド端子ＧＮＤとゲートＧ１との間に接続され、スイッチＳＷ１のゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電できるように、グラウンド端子ＧＮＤとゲートＧ１との間にスイッチＳＷ２が配置されていればよい。さらに、出力電圧ＶOUTが基準電圧ＶREFよりも高いときに、ツェナーダイオードＴ７のグラウンド端子ＧＮＤとゲートＧ１との間の接続が解除されるように、グラウンド端子ＧＮＤとゲートＧ１との間にスイッチＳＷ２が配置されていればよい。
次に、図７を用いて電源接続回路７１の動作を、通常動作時とショート時に分けて以下に説明する。
（通常動作時）
昇圧回路ＣＰがスイッチＳＷ１のゲートＧ１に電荷を供給して、ゲート電圧を昇圧してスイッチＳＷ１はオンする。スイッチＳＷ１がオンすると、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達される。出力端子５はショートしていないため、出力電圧ＶOUTは基準電圧ＶREFよりも大きい。出力電圧ＶOUTが基準電圧ＶREFよりも大きいため、コンパレータＣＭＰは検出信号としてＬＯＷをスイッチＳＷ２のゲートＧ２に出力する。検出信号はＬＯＷであるため、スイッチＳＷ２はオフする。このとき、ツェナーダイオードＴ７はフローティングになり、ゲートＧ１とグラウンド端子ＧＮＤとの間は遮断される。ここで、昇圧回路ＣＰがゲートＧ１に電荷を供給するのをやめて、スイッチＳＷ１をオフすると、入力電圧ＶINは出力端子５に伝達されなくなる。また、スイッチＳＷ１のゲートＧ１と出力端子５との間に電流が流れるパスがないため、出力端子５からゲートＧ１に電流は流れない。
このように、電源接続回路７１の通常動作時にスイッチＳＷ１をオフしても、スイッチＳＷ１のゲートＧ１と出力端子５との間にパスがないため、出力端子５からスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
（ショート時）
昇圧回路ＣＰによりスイッチＳＷ１がオンしているとき、出力端子５がグラウンドにショートすると、出力電圧ＶOUTは基準電圧ＶREFよりも小さくなる。すると、コンパレータＣＭＰは、ショートしたことを示す検出信号としてＨＩをスイッチＳＷ２のゲートＧ２に出力する。検出信号がＨＩであるため、スイッチＳＷ２はオンする。
スイッチＳＷ２がオンすると、ツェナーダイオードＴ７にはスイッチＳＷ１のゲートソース間電圧ＶGSと同じ電圧がかかる。スイッチＳＷ１のゲートソース間電圧ＶGSが降伏電圧ＶDよりも大きくなると、ツェナーダイオードＴ７はオンしてスイッチＳＷ１のゲートＧ１に溜まった電荷をグラウンドＧＮＤに放電する。
このように、電源接続回路７１は、１個のツェナーダイオードＴ７で構成されているため、スイッチＳＷ１が許容する最大のゲートソース間電圧ＶGSＭＡＸが降伏電圧ＶDより大きければゲートＧ１に溜まった電荷を放電することができる。つまり、順方向の閾値電圧Ｖｆ（順方向電圧Ｖｆ）を考慮する必要がない。これにより、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
以上のように、本実施形態の電源接続回路７１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
また、本実施形態の電源接続回路７１は、整流素子部を１つのツェナーダイオードで構成しているため、ゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスを形成するための閾値電圧のバラツキが少ないという効果も奏する。
さらに、本実施形態の電源接続回路７１は、降伏電圧における逆方向電流電圧特性を利用しているため、ゲートＧ１の電圧を極めて短時間で降伏電圧にクランプさせて、ゲートＧ１に溜まった電荷を放電することができる。つまり、ツェナーダイオードの逆方向電流電圧特性は、降伏電圧において、ほぼ垂直であるため、順方向閾値電圧における順方向電流電圧特性を利用するよりも非常に大きな電流を引くことができる。
上述した本実施形態の電源接続回路は、入力端子より入力される入力電圧を出力電圧として出力端子に伝達するスイッチと、前記スイッチのゲートに電荷を供給する昇圧回路と、前記出力電圧が基準電圧よりも低くなったときに、順方向がグラウンド端子から前記ゲートへの方向となるように前記グラウンド端子と前記ゲートとの間に接続され、前記ゲートに溜まった電荷を前記グラウンド端子に放電する１つのツェナーダイオードを有する電荷放電部とを備え、前記電荷放電部は、前記出力電圧が基準電圧よりも高いときに、前記ツェナーダイオードの前記グラウンドと前記ゲートとの間の接続を解除することを特徴とする電源接続回路である。
また、本実施形態の電源接続回路は、上記電源接続回路において、前記出力電圧が前記基準電圧よりも低くなったときに、前記出力端子がショートしたことを示す検出信号を出力するショート検出部をさらに備え、前記電荷放電部は、前記検出信号に応じて、前記スイッチのゲートに溜まった電荷をグラウンド端子に放電することを特徴とする電源接続回路である。
（実施形態３）
図８は、本発明の実施形態２の電源接続回路８１の回路図である。図８において、電源接続回路８１は、入力端子３より入力される入力電圧ＶINを出力電圧ＶOUTとして出力端子５に伝達するスイッチＳＷ１と、スイッチＳＷ１のゲートＧ１に電荷を供給する昇圧回路ＣＰとを備えている。また、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電するためのダイオードＤＩ１〜ＤＩ３と、出力電圧ＶOUTと基準電圧ＶREFを比較するコンパレータＣＭＰとを備えている。さらに、コンパレータＣＭＰの出力に応じてゲートＧ１からグラウンドＧＮＤに電荷を流すスイッチＳＷ２を備えている。実施形態２の電源接続回路８１は、実施形態1の整流素子部６３が、順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された１以上のダイオードＤＩ１〜ＤＩ３で構成されたものである。ダイオードＤＩ１〜ＤＩ３は、一方の端子Ａ８が直列端のアノードであり、他方の端子Ｋ８が直列端のカソードである。ダイオードＤＩ１〜ＤＩ３の各々の順方向閾値電圧Ｖｆの総和は、ツェナーダイオードＴ４の降伏電圧ＶＤと同じかそれよりも低い電圧値である。
スイッチＳＷ１のドレインＤ１は、入力端子３に接続され、スイッチＳＷ１のソースＳ１は出力端子５に接続され、スイッチＳＷ１のゲートＧ１は、昇圧回路ＣＰと接続されている。また、ゲートＧ１は、ダイオードＤＩ１のアノードＡ８に接続され、ダイオードＤＩ１のカソードは、ダイオードＤＩ２のアノードに接続され、ダイオードＤＩ２のカソードは、ダイオードＤＩ３のアノードに接続され、ダイオードＤＩ３のカソードは、スイッチＳＷ２のドレインＤ２に接続され、スイッチＳＷ２のソースＳ２は、グラウンド端子ＧＮＤに接続されている。ここで、スイッチＳＷ１，ＳＷ２は、ＮチャネルＭＯＳトランジスタで構成されている。そして、スイッチＳＷ２のゲートＧ２は、コンパレータＣＭＰの出力端子に接続され、コンパレータＣＭＰの＋入力端子及び−入力端子は、それぞれ基準電圧ＶREF及び出力端子５に接続されている。ここで、コンパレータＣＭＰは、出力電圧ＶOUTが基準電圧ＶREFよりも小さくなったときに、出力端子５がショートしたことを示す検出信号をゲートＧ２に出力する。この検出信号は、スイッチＳＷ２がオンできるレベルの信号である。また、基準電圧ＶREFは、出力端子５がショートしたときに対応した電圧であり、スイッチＳＷ２は、検出信号に応じてオンオフする。
ここで、スイッチＳＷ２は、ゲートＧ１にドレインＤ２が接続され、ダイオードＤＩ１のアノードにソースＳ２が接続されてもよい。要は、出力電圧ＶOUTが基準電圧ＶREFよりも低くなったときに、ダイオードＤＩ１〜ＤＩ３がその順方向がゲートＧ１からグラウンド端子ＧＮＤへの方向となるようにゲートＧ１とグラウンド端子ＧＮＤとの間に接続され、スイッチＳＷ１のゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電できるように、グラウンド端子ＧＮＤとゲートＧ１との間にスイッチＳＷ２が配置されていればよい。さらに、出力電圧ＶOUTが基準電圧ＶREFよりも高いときに、ダイオードＤＩ１〜ＤＩ３のグラウンド端子ＧＮＤとゲートＧ１との間の接続が解除されるように、グラウンド端子ＧＮＤとゲートＧ１との間にスイッチＳＷ２が配置されていればよい。
次に、図８を用いて電源接続回路８１の動作を、通常動作時とショート時に分けて以下に説明する。
（通常動作時）
昇圧回路ＣＰがスイッチＳＷ１のゲートＧ１に電荷を供給して、ゲート電圧を昇圧してスイッチＳＷ１はオンする。スイッチＳＷ１がオンすると、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達される。出力端子５はショートしていないため、出力電圧ＶOUTは基準電圧ＶREFよりも大きい。出力電圧ＶOUTが基準電圧ＶREFよりも大きいため、コンパレータＣＭＰは検出信号としてＬＯＷをスイッチＳＷ２のゲートＧ２に出力する。検出信号はＬＯＷであるため、スイッチＳＷ２はオフする。このとき、ダイオードＤＩ１〜ＤＩ３はフローティングになり、ゲートＧ１とグラウンド端子ＧＮＤとの間は遮断される。ここで、昇圧回路ＣＰがゲートＧ１に電荷を供給するのをやめて、スイッチＳＷ１をオフすると、入力電圧ＶINは出力端子５に伝達されなくなる。また、スイッチＳＷ１のゲートＧ１と出力端子５との間に電流が流れるパスがないため、出力端子５からゲートＧ１に電流は流れない。
このように、電源接続回路８１の通常動作時にスイッチＳＷ１をオフしても、スイッチＳＷ１のゲートＧ１と出力端子５との間にパスがないため、出力端子５からスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
（ショート時）
昇圧回路ＣＰによりスイッチＳＷ１がオンしているとき、出力端子５がグラウンドにショートすると、出力電圧ＶOUTは基準電圧ＶREFよりも小さくなる。すると、コンパレータＣＭＰは、ショートしたことを示す検出信号としてＨＩをスイッチＳＷ２のゲートＧ２に出力する。検出信号がＨＩであるため、スイッチＳＷ２はオンする。
スイッチＳＷ２がオンすると、ダイオードＤＩ１〜ＤＩ３にはスイッチＳＷ１のゲートソース間電圧ＶGSと同じ電圧がかかる。スイッチＳＷ１のゲートソース間電圧ＶGSが閾値電圧よりも大きくなると、ダイオードＤＩ１〜ＤＩ３はそれぞれオンしてスイッチＳＷ１のゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電する。本実施形態では、閾値電圧は、ツェナーダイオードの降伏電圧ＶD以下でありスイッチＳＷ１の閾値電圧Ｖｔｈ以上の電圧値である。なお、ダイオードの数は、閾値電圧がツェナーダイオードの降伏電圧ＶD以下でありスイッチＳＷ１の閾値電圧Ｖｔｈ以上であれば、３個に限らずｎ個（ｎは自然数）でよい。
このように、電源接続回路８１は、スイッチＳＷ１が許容する最大のゲートソース間電圧ＶGSＭＡＸが閾値電圧より大きければゲートＧ１に溜まった電荷を放電することができる。これにより、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
以上のように、本実施形態の電源接続回路８１は、上述した構成及び動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
（実施形態４）
図９は、実施形態４の電源接続回路の回路図である。
本実施形態の電源接続回路９１は、実施形態３の電源接続回路８１におけるダイオードＤＩ１〜ＤＩ３を、ダイオード接続されたＭＯＳトランジスタＭ１〜Ｍ３で置き換えたものである。ＭＯＳトランジスタＭ１〜Ｍ３は、ＮチャネルＭＯＳトランジスタであり、それぞれのゲートとドレインが接続されている。そして、ＭＯＳトランジスタＭ１は、ドレインＡ９がゲートＧ１と同じ接点に接続され、ソースがＭＯＳトランジスタＭ２のドレインに接続されている。ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ３のドレインに接続され、ＭＯＳトランジスタＭ３のソースＫ９は、スイッチＳＷ２のドレインＤ２に接続されている。
なお、電源接続回路９１は、ＮチャネルＭＯＳトランジスタに限らず、ダイオード接続されたＰチャネルＭＯＳトランジスタでも構成できる。さらに、実施形態３と同様に、ＭＯＳトランジスタの数は、３個に限らずｎ個（ｎは自然数）でよい。
本実施形態の電源接続回路９１の動作及び効果は、実施形態３の電源接続回路８１と同じであるため、説明を省略する。
（実施形態５）
図１０は、実施形態５の電源接続回路の回路図である。
本実施形態の電源接続回路１０１は、実施形態３の電源接続回路８１におけるダイオードＤＩ１〜ＤＩ３を、ダイオード接続されたバイポーラトランジスタＢ１〜Ｂ３で置き換えたものである。バイポーラトランジスタＢ１〜Ｂ３は、ＮＰＮ型トランジスタであり、それぞれのコレクタとベースが接続されている。そして、バイポーラトランジスタＢ１は、コレクタＡ１０がゲートＧ１と同じ接点に接続され、エミッタがバイポーラトランジスタＢ２のコレクタに接続されている。バイポーラトランジスタＢ２のエミッタは、バイポーラトランジスタＢ３のコレクタに接続され、バイポーラトランジスタＢ３のエミッタＫ１０は、スイッチＳＷ２のドレインＤ２に接続されている。
なお、電源接続回路１０１は、ＮＰＮ型トランジスタに限らず、ダイオード接続されたＰＮＰ型トランジスタでも構成できる。さらに、実施形態３と同様に、バイポーラトランジスタの数は、３個に限らずｎ個（ｎは自然数）でよい。
本実施形態の電源接続回路１０１の動作及び効果は、実施形態３の電源接続回路８１と同じであるため、説明を省略する。
（実施形態６）
図１１は、実施形態６の電源接続回路の回路図である。
図１１において、電源接続回路１１１は、入力端子３より入力される入力電圧ＶINを出力電圧ＶOUTとして出力端子５に伝達するＭＯＳスイッチＳＷ１と、ＭＯＳスイッチＳＷ１のゲートＧ１に電荷を供給する昇圧回路ＣＰとを備えている。また、ゲートＧ１とグラウンド端子ＧＮＤとの間に接続され、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電するためのスイッチＳＷ２と、スイッチＳＷ２のゲートにクロック信号を供給する発振回路ＯＳＣと、出力電圧ＶOUTと基準電圧ＶREFを比較して、その比較結果に応じて発振回路ＯＳＣをイネーブルにするコンパレータＣＭＰとを備えている。コンパレータＣＭＰの出力端子は、発振回路ＯＳＣのイネーブル端子に接続され、発振回路ＯＳＣの出力端子は、スイッチＳＷ２のゲートＧ２に接続されている。スイッチＳＷ２は、ＮチャネルＭＯＳトランジスタで構成されている。また、発振回路ＯＳＣは、ＨＩがイネーブル端子に入力されるとイネーブルとなり、所定の周波数のクロック信号を出力する。発振回路ＯＳＣは、ＬＯＷがイネーブル端子に入力されるとディスエーブルとなり、動作が停止してＬＯＷが出力される。
本実施形態の電源接続回路１１１は、電荷放電部がスイッチＳＷ２とクロック信号供給部である発振回路ＯＳＣとで構成されている。
次に、図１１を用いて電源接続回路１１１の動作を、通常動作時とショート時に分けて以下に説明する。
（通常動作時）
昇圧回路ＣＰがスイッチＳＷ１のゲートＧ１に電荷を供給して、ゲート電圧を昇圧してスイッチＳＷ１はオンする。スイッチＳＷ１がオンすると、入力端子３より入力電圧ＶINが出力電圧ＶOUTとして出力端子５に伝達される。出力端子５はショートしていないため、出力電圧ＶOUTは基準電圧ＶREFよりも大きい。出力電圧ＶOUTが基準電圧ＶREFよりも大きいため、コンパレータＣＭＰは検出信号としてＬＯＷを発振回路ＯＳＣのイネーブル端子に出力する。すると、発振回路ＯＳＣは、ディスエーブルとなり、ＬＯＷをゲートＧ２に出力する。そして、スイッチＳＷ２は、オフする。つまり、ゲートＧ１からグラウンド端子ＧＮＤへの電流パスが遮断される。ここで、昇圧回路ＣＰがゲートＧ１に電荷を供給するのをやめて、スイッチＳＷ１をオフすると、入力電圧ＶINは出力端子５に伝達されなくなる。また、スイッチＳＷ１のゲートＧ１と出力端子５との間に電流が流れるパスがないため、出力端子５からゲートＧ１に電流は流れない。
このように、電源接続回路１１１の通常動作時にスイッチＳＷ１をオフしても、スイッチＳＷ１のゲートＧ１と出力端子５との間にパスがないため、出力端子５からスイッチＳＷ１のゲートＧ１に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
（ショート時）
昇圧回路ＣＰによりスイッチＳＷ１がオンしているとき、出力端子５がグラウンドにショートすると、出力電圧ＶOUTは基準電圧ＶREFよりも小さくなる。すると、コンパレータＣＭＰは、ショートしたことを示す検出信号としてＨＩを発振回路ＯＳＣのイネーブル端子に出力する。すると、発振回路ＯＳＣは、イネーブルとなり、クロック信号をゲートＧ２に出力する。
クロック信号がＨＩの区間において、スイッチＳＷ２はオンして、ゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスを形成して、ゲートＧ１に溜まった電荷を放電する。
クロック信号がＬＯＷの区間において、スイッチＳＷ２はオフして、ゲートＧ１とグラウンド端子ＧＮＤとの間の電流パスは遮断される。電流パスが遮断されると、昇圧回路ＣＰより再び電荷がゲートＧ１に供給され、スイッチＳＷ１はオンする。ここで、出力端子５のショートが解除されていれば、出力電圧ＶOUTが基準電圧ＶREFよりも大きくなるため、コンパレータＣＭＰはＬＯＷを発振回路ＯＳＣのイネーブル端子に出力する。すると、発振回路ＯＳＣは、ディスエーブルとなり、動作が停止する。また、ＬＯＷがゲートＧ２に出力され、スイッチＳＷ２はオフする。ここで、出力端子５がショートしたままだと、出力電圧ＶOUTが基準電圧ＶREFよりも小さくなるため、コンパレータＣＭＰはＨＩを発振回路ＯＳＣのイネーブル端子に出力する。そして、発振回路ＯＳＣは、クロック信号をスイッチＳＷ２のゲートに出力し、クロック信号がＨＩの区間でスイッチＳＷ２がオンして、ゲートＧ１に溜まった電荷がグラウンド端子に放電される。
このように、電源接続回路１１１は、ゲートＧ１から出力端子５と異なるグラウンド端子ＧＮＤへ電流パスを形成するようにすることで、ゲート電圧が大きな閾値電圧を超えることが不要なため、ＭＯＳスイッチＳＷ１が耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
さらに、本実施形態の電源接続回路１１１は、整流素子を用いない構成であるため、整流素子を用いた形態と比べて、整流素子の閾値電圧の分だけＭＯＳスイッチＳＷ１の耐電圧を低くすることができる。
本実施形態の電源接続回路１１１は、上述のように、出力電圧ＶOUTが基準電圧ＶREFよりも低いときに、クロック信号をスイッチＳＷ２の制御端子、つまりゲートＧ２に供給し、出力電圧ＶOUTが基準電圧ＶREFよりも高いときに、クロック信号の供給を止めるという動作により、耐電圧の低いスイッチＳＷ１であっても、入力端子３と出力端子５との間のスイッチＳＷ１がオフしたときの余分な電力消費を防止し、スイッチＳＷ１のゲートＧ１に溜まった電荷を放電することができる。
なお、発振回路ＯＳＣが出力するクロック信号は、ＨＩとＬＯＷを周期的に繰り返すパルス信号に限らず、所定の時間だけＨＩとなってその後ＬＯＷとなるワンショットパルス信号、所定の時間ＨＩとなりその後ＬＯＷとなり再び所定の時間ＨＩとなりその後ＬＯＷとなるツーショットパルス信号、所定の時間だけＨＩとなってその後ＬＯＷとなることを複数回繰り返すパルス信号であってもよい。
（実施形態７）
図１２は、実施形態７の電源接続回路の回路図である。
本実施形態の電源接続回路１２１は、実施形態６において、クロック信号供給部が、出力電圧ＶOUTが基準電圧ＶREFよりも低いときに、昇圧回路ＣＰの内部のクロック信号ＣＬＫをスイッチＳＷ２のゲートＧ２に供給し、出力電圧ＶOUTが基準電圧ＶREFよりも高いときに、昇圧回路ＣＰの内部のクロック信号の供給を止めるようにしたものである。
具体的には、クロック信号供給部が、昇圧回路ＣＰでゲートＧ１への昇圧電圧を生成するために用いられている内部のクロック信号ＣＬＫとコンパレータＣＭＰの検出信号との論理和をとり、その結果をスイッチＳＷ２に出力するアンド回路ＡＮＤで構成されている。アンド回路ＡＮＤの一方の端子は、昇圧回路の内部のクロック信号ＣＬＫのノードに接続され、クロック信号ＣＬＫが昇圧回路ＣＰの外部に出力されている。そして、アンド回路ＡＮＤの他方の端子がコンパレータＣＭＰの出力端子に接続されている。さらに、アンド回路ＡＮＤの出力端子は、スイッチＳＷ２のゲートＧ２に接続されている。
コンパレータＣＭＰがＬＯＷを出力しているとき、アンド回路ＡＮＤは、クロック信号ＣＬＫの論理値に関わらず、ＬＯＷを出力してスイッチＳＷ２をオフする。つまり、このとき、アンド回路ＡＮＤは、クロック信号ＣＬＫをスイッチＳＷ２に供給することを止めている。
コンパレータＣＭＰがＨＩを出力しているとき、アンド回路ＡＮＤは、一方の端子がイネーブルとなり、クロック信号ＣＬＫをスイッチＳＷ２のゲートＧ２に供給する。
本実施形態の電源接続回路１２１は、昇圧回路ＣＰの内部のクロック信号ＣＬＫをそのまま利用し、１個の論理ゲート（アンド回路ＡＮＤ）で、コンパレータＣＭＰの出力によるクロック信号ＣＬＫのイネーブル及びディスエーブルを行うようにしたため、回路規模を極めて小さくすることができる。
本実施形態の電源接続回路１２１のその他の動作及び効果は、実施形態６の電源接続回路１１１と同じであるため、説明を省略する。
１、２１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１、１２１
電源接続回路
３ 入力端子
５ 出力端子
３３、４３、５３、５７ 電荷放電部
５５、５９、６３ 整流素子部
ＶIN 入力電圧
ＶOUT 出力電圧
ＶGS ゲートソース間電圧
ＶD 降伏電圧
Ｖｆ 閾値電圧
ＶREF 基準電圧
ＳＷ１ スイッチ
ＳＷ２ スイッチ部
Ｄ１、Ｄ２ ドレイン
Ｓ１、Ｓ２ ソース
Ｇ１、Ｇ２ ゲート
ＣＰ 昇圧回路
Ｔ１、Ｔ２、Ｔ６ ツェナーダイオード
ＤＩ１、ＤＩ２、ＤＩ３ ダイオード
Ｍ１、Ｍ２、Ｍ３ ＭＯＳトランジスタ
Ｂ１、Ｂ２、Ｂ３ バイポーラトランジスタ
Ａ１、Ａ２、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０ アノード
Ｋ１、Ｋ２、Ｋ６、Ｋ７、Ｋ８、Ｋ９、Ｋ１０ カソード
ＣＭＰ コンパレータ
ＧＮＤ グラウンド端子
ＯＳＣ 発振回路
スイッチ部ＳＷ２は、出力端子５がショートしているときに、つまり出力電圧ＶOUTが基準電圧よりも低くなったときに、ゲートＧ１とグラウンド端子ＧＮＤとの間に電流パスが形成されるように整流素子部５５をゲートＧ１とグラウンド端子ＧＮＤとの間に接続し、出力端子５がショートしていないときに、つまり出力電圧ＶOUTが基準電圧よりも高くなったときに、整流素子部５５のゲートＧ１とグラウンド端子ＧＮＤとの間の接続を解除する。整流素子部５５は、一方の端子Ｋ５がゲートＧ１に接続され、他方の端子Ａ５がスイッチ部ＳＷ２の一方の端子に接続されている。そして、スイッチ部ＳＷ２の他方の端子は、グラウンド端子ＧＮＤに接続されている。
（実施形態３）
図８は、本発明の実施形態２の電源接続回路８１の回路図である。図８において、電源接続回路８１は、入力端子３より入力される入力電圧ＶINを出力電圧ＶOUTとして出力端子５に伝達するスイッチＳＷ１と、スイッチＳＷ１のゲートＧ１に電荷を供給する昇圧回路ＣＰとを備えている。また、ゲートＧ１に溜まった電荷をグラウンド端子ＧＮＤに放電するためのダイオードＤＩ１〜ＤＩ３と、出力電圧ＶOUTと基準電圧ＶREFを比較するコンパレータＣＭＰとを備えている。さらに、コンパレータＣＭＰの出力に応じてゲートＧ１からグラウンドＧＮＤに電荷を流すスイッチＳＷ２を備えている。実施形態２の電源接続回路８１は、実施形態1の整流素子部６３が、順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された１以上のダイオードＤＩ１〜ＤＩ３で構成されたものである。ダイオードＤＩ１〜ＤＩ３は、一方の端子Ａ８が直列端のアノードであり、他方の端子Ｋ８が直列端のカソードである。ダイオードＤＩ１〜ＤＩ３の各々の順方向閾値電圧Ｖｆの総和は、ツェナーダイオードＴ７の降伏電圧ＶDと同じかそれよりも低い電圧値である。
１、２１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１、１２１
電源接続回路
３ 入力端子
５ 出力端子
３３、４３、５３、５７ 電荷放電部
５５、５９、６３ 整流素子部
ＶIN 入力電圧
ＶOUT 出力電圧
ＶGS ゲートソース間電圧
ＶD 降伏電圧
Ｖｆ 閾値電圧
ＶREF 基準電圧
ＳＷ１ スイッチ
ＳＷ２ スイッチ部
Ｄ１、Ｄ２ ドレイン
Ｓ１、Ｓ２ ソース
Ｇ１、Ｇ２ ゲート
ＣＰ 昇圧回路
Ｔ１、Ｔ２、Ｔ７ ツェナーダイオード
ＤＩ１、ＤＩ２、ＤＩ３ ダイオード
Ｍ１、Ｍ２、Ｍ３ ＭＯＳトランジスタ
Ｂ１、Ｂ２、Ｂ３ バイポーラトランジスタ
Ａ１、Ａ２、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０ アノード
Ｋ１、Ｋ２、Ｋ６、Ｋ７、Ｋ８、Ｋ９、Ｋ１０ カソード
ＣＭＰ コンパレータ
ＧＮＤ グラウンド端子
ＯＳＣ 発振回路
ＡＮＤ アンド回路

Claims (21)

  1. 入力端子にドレインが接続され、出力端子にソースが接続されたＭＯＳスイッチと、
    前記ＭＯＳスイッチのゲートに電荷を供給する昇圧回路と、
    前記ゲートとグラウンド端子との間に接続された電荷放電部と、
    前記出力端子の電圧と基準電圧とを比較するコンパレータと、
    を備え、
    前記電荷放電部は、
    前記ゲートとグラウンド端子との間に接続された整流素子部と、
    前記ゲートと前記グラウンド端子との間に前記整流素子部と直列接続され、前記コンパレータの出力信号を制御端子に入力するスイッチと、
    を備えることを特徴とする電源接続回路。
  2. 前記整流素子部は、
    前記ゲート側にカソードが接続され、前記グラウンド端子側にアノードが接続された１つのツェナーダイオードからなることを特徴とする請求項１に記載の電源接続回路。
  3. 前記整流素子部は、
    順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された１以上のダイオードからなることを特徴とする請求項１に記載の電源接続回路。
  4. 前記整流素子部は、
    順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された１以上のダイオード接続されたＭＯＳトランジスタからなることを特徴とする請求項１に記載の電源接続回路。
  5. 前記整流素子部は、
    順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された１以上のダイオード接続されたバイポーラトランジスタからなることを特徴とする請求項１に記載の電源接続回路。
  6. 入力端子にドレインが接続され、出力端子にソースが接続されたＭＯＳスイッチと、
    前記ＭＯＳスイッチのゲートに電荷を供給する昇圧回路と、
    前記ゲートとグラウンド端子との間に接続された電荷放電部と、
    前記出力端子の電圧と基準電圧とを比較するコンパレータと、
    を備え、
    前記電荷放電部は、
    前記ゲートと前記グラウンド端子との間に接続されたスイッチと、
    前記コンパレータの出力信号に応じて、クロック信号を前記スイッチの制御端子に供給するクロック信号供給部と、
    を備えることを特徴とする電源接続回路。
  7. 前記クロック信号供給部は、
    前記コンパレータの出力信号に応じて、イネーブルして前記クロック信号を生成する発振回路を備えることを特徴とする請求項６に記載の電源接続回路。
  8. 前記クロック信号供給部は、
    前記コンパレータの出力信号に応じて、前記昇圧回路の内部のクロック信号を前記スイッチの制御端子に供給することを特徴とする請求項６に記載の電源接続回路。
  9. 第１の端子より入力電圧を入力し、第２の端子に出力電圧を出力するＭＯＳスイッチと、
    前記ＭＯＳスイッチのゲートに電荷を供給する昇圧回路と、
    前記出力電圧が基準電圧よりも低いときに、前記ゲートから第３の端子へ電流パスを形成し、前記出力電圧が前記基準電圧よりも高いときに、前記電流パスを遮断する電荷放電部と、
    を備えることを特徴とする電源接続回路。
  10. 前記電荷放電部は、
    前記出力電圧が前記基準電圧よりも低いときに、前記電流パスを形成し、前記出力電圧が前記基準電圧よりも高いときに、前記電流パスを遮断するスイッチ部を備えることを特徴とする請求項９に記載の電源接続回路。
  11. 前記電荷放電部は、
    閾値電圧がツェナーダイオードの降伏電圧以下であり前記スイッチの閾値電圧以上である整流素子部を備え、
    前記スイッチ部は、
    前記出力電圧が前記基準電圧よりも低いときに、前記整流素子部を前記ゲートと前記第３の端子との間に接続し、前記出力電圧が前記基準電圧よりも高いときに、前記整流素子部の前記ゲートと前記第３の端子との間の接続を解除することを特徴とする請求項１０に記載の電源接続回路。
  12. 前記整流素子部と前記スイッチ部は、前記ゲートと前記第３の端子との間に互いに直列接続されていることを特徴とする請求項１１に記載の電源接続回路。
  13. 前記整流素子部は、
    前記ゲート側にカソードが接続され、前記第３の端子側にアノードが接続された１つのツェナーダイオードからなることを特徴とする請求項１２に記載の電源接続回路。
  14. 前記整流素子部は、
    順方向が前記ゲートから前記第３の端子への方向となるように直列接続された１以上のダイオードからなることを特徴とする請求項１２に記載の電源接続回路。
  15. 前記整流素子部は、
    順方向が前記ゲートから前記第３の端子への方向となるように直列接続された１以上のダイオード接続されたＭＯＳトランジスタからなることを特徴とする請求項１２に記載の電源接続回路。
  16. 前記整流素子部は、
    順方向が前記ゲートから前記第３の端子への方向となるように直列接続された１以上のダイオード接続されたバイポーラトランジスタからなることを特徴とする請求項１２に記載の電源接続回路。
  17. 前記電荷放電部は、
    前記出力電圧が前記基準電圧よりも低いときに、クロック信号を前記スイッチ部の制御端子に供給し、前記出力電圧が前記基準電圧よりも高いときに、前記クロック信号の供給を止めるクロック信号供給部を備えることを特徴とする請求項１０に記載の電源接続回路。
  18. 前記クロック信号供給部は、
    前記出力電圧が前記基準電圧よりも低いときに、前記クロック信号を生成し、前記出力電圧が前記基準電圧よりも高いときに、前記クロック信号の生成を止める発振回路を備えることを特徴とする請求項１７に記載の電源接続回路。
  19. 前記クロック信号供給部は、
    前記出力電圧が前記基準電圧よりも低いときに、前記昇圧回路の内部のクロック信号を前記スイッチ部の制御端子に供給し、前記出力電圧が前記基準電圧よりも高いときに、前記昇圧回路の内部のクロック信号の供給を止めることを特徴とする請求項１７に記載の電源接続回路。
  20. 前記出力電圧が前記基準電圧よりも低くなったときに、前記出力端子がショートしたことを示す検出信号を出力するショート検出部をさらに備え、
    前記電荷放電部は、前記検出信号に応じて、前記ＭＯＳスイッチのゲートに溜まった電荷を前記第３の端子に放電することを特徴とする請求項１０ないし１９のいずれか１項に記載の電源接続回路。
  21. 前記ショート検出部は、
    前記出力電圧と前記基準電圧とを比較して前記検出信号を出力するコンパレータを備えることを特徴とする請求項２０に記載の電源接続回路。
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