JP2007017262A - 過電流検出装置 - Google Patents

Abstract

【課題】オン抵抗Ｒonが小さい場合でも、比較器ＣＭＰ１０１のオフセット電圧Ｖoffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供する。
【解決手段】
スイッチング用のＦＥＴ（Ｔ１）のソースに接続された銅箔パターン４の所定点Ｐ２と、該ＦＥＴ（Ｔ１）のドレインＰ１との間の電圧（Ｖ１−Ｖ２）を過電流判定電圧として、比較器ＣＭＰ１の入力端子に供給し、基準電圧Ｖ３と比較する。この際、銅箔パターン４が有する抵抗Ｒｐによる電圧降下分が存在するので、電圧（Ｖ１−Ｖ２）はＦＥＴ（Ｔ１）の端子間電圧ＶDSよりも大きくなり、結果として、比較器ＣＭＰ１が有するオフセット電圧Ｖoffによる影響を低減することができる。
【選択図】 図１

Description

本発明は、例えば直流負荷回路をオン、オフ動作するための半導体スイッチの端子間電圧を検出して、基準電圧とを比較し、過電流の発生を検出する過電流検出装置に関する。

例えば、車両に搭載されるパワーウインド駆動用のモータを制御する負荷制御回路では、直流電源とモータとの間にＦＥＴ等の半導体スイッチを設け、該半導体スイッチのオン、オフを切り替えることにより、モータの駆動、停止を制御する。また、このような負荷制御回路では、負荷、或いはハーネスに短絡電流等の過電流が流れた際に、これを検出する過電流検出回路が備えられており、過電流を検出した際には、即時に半導体スイッチを遮断して半導体スイッチを含む回路全体を保護する（例えば、特許文献１参照）。

図２は、従来における負荷制御回路の構成を示す回路図である。同図に示すように、負荷制御回路は直流電源ＶＢと、モータ等の負荷１０１と、スイッチング用のＦＥＴ（Ｔ１０１）と、を備えており、直流電源ＶＢのプラス端子とＦＥＴ（Ｔ１０１）のドレインが接続され、該ＦＥＴ（Ｔ１０１）のソースと負荷１０１の一端が接続され、他端と直流電源ＶＢのマイナス端子がグランドに接地されている。

また、ＦＥＴ（Ｔ１０１）のドレイン（電圧Ｖ１）は、抵抗Ｒ１０１，Ｒ１０２の直列接続回路を介してグランドに接地されている。そして、抵抗Ｒ１０１とＲ１０２の接続点（電圧Ｖ３）は比較器ＣＭＰ１０１のマイナス側入力端子に接続されている。

更に、ＦＥＴ（Ｔ１０１）のソース（電圧Ｖ２）は、比較器ＣＭＰ１０１のプラス側入力端子に接続されている。また、ＦＥＴ（Ｔ１０１）のオン、オフを制御するためのドライバ回路１０２を備えており、該ドライバ回路１０２の出力端子は、抵抗Ｒ１０３を介してＦＥＴ（Ｔ１０１）のゲートに接続されている。

ここで、ＦＥＴ（Ｔ１０１）のドレイン、ソース間電圧ＶDSは、ＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ドレイン電流をＩＤとすると、次の（１）式にて示すことができる。

ＶDS＝Ｖ１−Ｖ２＝Ｒon＊ＩＤ …（１）
そして、負荷１０１に過電流が流れ、ＩＤが過電流状態となると、電圧ＶDSが増大し、（Ｖ１−Ｖ２）＞（Ｖ１−Ｖ３）となり、比較器ＣＭＰ１０１の出力信号が反転することにより、後段の回路（図示省略）にて過電流状態が検出され、ドライバ回路１０２へ駆動停止信号を出力する。その結果、ＦＥＴ（Ｔ１０１）がオフとされるので、回路を過電流から保護することができる。

ここで、過電流として検出されるＩＤを過電流検出値Ｉovc、比較器ＣＭＰ１０１のオフセット電圧をＶoffとすると、次の（２）式が得られる。

Ｖ１−Ｖ３＝Ｒon＊Ｉovc±Ｖoff …（２）
上記（２）式より次の（３）式が得られる。

Ｉovc＝｛（Ｖ１−Ｖ３）／Ｒon｝±（Ｖoff／Ｒon） …（３）
ここで、比較器ＣＭＰ１０１にオフセット電圧Ｖoffが存在しなければ、即ち、Ｖoff＝０であれば、過電流検出値Ｉovcは電圧Ｖ３及びＦＥＴ（Ｔ１０１）のオン抵抗Ｒonで決まる一定値となる。しかし、比較器ＣＭＰ１０１にオフセット電圧Ｖoffが存在すると、過電流検出値Ｉovcがばらつき、そのばらつき量は、±Ｖoff／Ｒonとなる。つまり、同一のオフセット電圧Ｖoffに対しては、オン抵抗Ｒonが小さいほど、過電流検出値Ｉovcのばらつき幅が大きくなる。

比較器ＣＭＰ１０１のオフセット電圧（±Ｖoff）のばらつき幅は、ＩＣ化のプロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度となる。
特開２００２−３５３７９４号公報

上記したように、比較器ＣＭＰ１０１のオフセット電圧Ｖoffは、過電流検出値のばらつきの要因となり、過電流検出値の精度を低下させてしまうという問題が発生する。更に、今後ＦＥＴのオン抵抗Ｒonが小さくなる傾向が進むと、より一層ばらつき幅が増大し、精度低下は益々大きくなり、何とか比較器ＣＭＰ１０１のオフセット電圧の影響を低減したいという要望が高まっていた。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オン抵抗Ｒonが小さい場合でも、比較器ＣＭＰ１０１のオフセット電圧Ｖoffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供することにある。

上記目的を達成するため、本願請求項１に記載の発明は、直流電源と負荷とを備えた負荷回路の、過電流の発生を検出する過電流検出装置において、前記直流電源と負荷との間に設けられるプリント基板を有し、該プリント基板は、前記直流電源と前記負荷との間に配設されて、オン、オフを切り替える半導体スイッチと、前記半導体スイッチと前記負荷との接続点の間に設けられた金属箔パターンと、を有し、更に、前記半導体スイッチの駆動を制御するドライバ回路と、前記直流電源を分圧して得られる基準電圧と、前記半導体スイッチの端子電圧と前記金属箔パターンに生じる電圧とを加算した過電流判定電圧と、を比較する比較手段と、を備え、前記比較手段にて、前記過電流判定電圧が前記基準電圧を超えたと判定された際に、前記ドライバ回路が前記半導体スイッチをオフとすることを特徴とする。

請求項２に記載の発明は、前記ドライバ回路及び前記比較手段が、前記プリント基板に実装されることを特徴とする。

請求項３に記載の発明は、前記金属箔パターンは、短冊形状の銅箔であることを特徴とする。

請求項１の発明では、半導体スイッチの両端に生じる電圧ＶDSと、金属箔パターンが有する抵抗Ｒｐに生じる電圧とを加算した電圧を過電流判定電圧として比較手段に入力し、基準電圧と比較する構成としたので、比較手段が有するオフセット電圧による影響を低減することができる。これにより、過電流と判定する電流値のばらつきを低減することができ、負荷に所定の過電流が流れた際には、即時にこれを検出して回路を遮断し、半導体スイッチ、及び負荷回路を保護することができる。

請求項２の発明では、ドライバ回路、及び比較手段がプリント基板に実装されるので、回路構成の小型化、省スペース化を図ることができる。

請求項３の発明では、金属箔パターンを短冊形状としているので、所望する抵抗値（Ｒｐ）を容易に設定することができる。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る過電流検出装置の構成を示す回路図である。同図に示すように、この過電流検出装置は、直流電源ＶＢと負荷１との間に設けられたプリント基板２に形成されている。

直流電源ＶＢとプリント基板２はコネクタＪ１により接続され、負荷１とプリント基板２はコネクタＪ２により接続されている。コネクタＪ１となる点Ｐ１（電圧Ｖ１）は、スイッチング用のＦＥＴ（Ｔ１；半導体スイッチ）のドレインに接続され、該ＦＥＴ（Ｔ１）のソースは銅箔パターン（金属箔パターン）４を介してコネクタＪ２に接続されている。また、ＦＥＴ（Ｔ１）のゲートは、抵抗Ｒ３を介してドライバ回路３に接続されており、該ドライバ回路３より出力される制御信号によりＦＥＴ（Ｔ１）のオン、オフが制御される。

更に、点Ｐ１は抵抗Ｒ１とＲ２の直列接続回路を介してグランドに接地されており、抵抗Ｒ１、Ｒ２の接続点Ｐ３は、比較器ＣＭＰ１のマイナス側入力端子に接続されている。

また、銅箔パターン４の所定点Ｐ２は、比較器ＣＭＰ１のプラス側入力端子に接続されている。銅箔パターン４は抵抗Ｒｐを有している。

次に、上記のように構成された本実施形態に係る過電流検出装置の作用について説明する。

ドライバ回路３より駆動信号が出力され、ＦＥＴ（Ｔ１）のゲートに供給されると、ＦＥＴ（Ｔ１）がオンとなり、直流電源ＶＢよりＦＥＴ（Ｔ１）を介して電流ＩＤが流れ、負荷１が駆動する。この際、点Ｐ１に発生する電圧Ｖ１は、抵抗Ｒ１とＲ２の直列接続回路に印加されるので、抵抗Ｒ１とＲ２の接続点Ｐ３の電圧Ｖ３は、電圧Ｖ１を２つの抵抗Ｒ１，Ｒ２で分圧した電圧Ｖ３となる。即ち、以下の（４）式となる。

Ｖ３＝（Ｖ１＊Ｒ２）／（Ｒ１＋Ｒ２） …（４）
そして、この電圧Ｖ３は比較器ＣＭＰ１のマイナス側入力端子に入力される。

他方、ＦＥＴ（Ｔ１）に電流ＩＤが流れることにより、ＦＥＴ（Ｔ１）のドレイン、ソース間には、端子間電圧ＶDSが発生する。この電圧ＶDSは、ＦＥＴ（Ｔ１）のオン抵抗をＲonとすると、前述した（１）式で示すことができる。

ＶDS＝Ｒon＊ＩＤ …（１）
また、電流ＩＤが銅箔パターン４を流れることにより、ＦＥＴ（Ｔ１）のソースと点Ｐ２との間には（ＩＤ＊Ｒｐ）で示される電圧降下が生じる。従って、点Ｐ１から点Ｐ２までの合計の電圧降下（Ｖ１−Ｖ２；過電流判定電圧）は、次の（５）式となる。

Ｖ１−Ｖ２＝（Ｒon＋Ｒｐ）＊ＩＤ …（５）
そして、電圧Ｖ２は比較器ＣＭＰ１のプラス側入力端子に供給される。通常時（過電流が発生していないとき）には、基準電圧（Ｖ１−Ｖ３）との間で、（Ｖ１−Ｖ２）＜（Ｖ１−Ｖ３）となるように設定されており、過電流が発生し電流ＩＤが増大して（５）式に示す電圧（Ｖ１−Ｖ２）が増大し、（Ｖ１−Ｖ２）＞（Ｖ１−Ｖ３）となると、即ち、過電流判定電圧が基準電圧を上回ると、比較器ＣＭＰ１の出力信号が反転して、過電流状態と判定する。

この反転時の電流ＩＤをＩovc、比較器ＣＭＰ１のオフセット電圧をＶoffとすると、次の（６）式が成立する。

Ｖ１−Ｖ３＝（Ｒon＋Ｒｐ）Ｉovc±Ｖoff …（６）
これを変形して、（７）式が得られる。

Ｉovc＝（Ｖ１−Ｖ３）／（Ｒon＋Ｒｐ）±Ｖoff／（Ｒon＋Ｒｐ） …（７）
ここで、前述した（３）式を示すと、下記の通りである。

Ｉovc＝｛（Ｖ１−Ｖ３）／Ｒon｝±（Ｖoff／Ｒon） …（３）
そして、（７）式と（３）式とを比較すると、右辺第２項が、（３）式では、（Ｖoff／Ｒon）であるのに対し、（７）式では、Ｖoff／（Ｒon＋Ｒｐ）であり、（７）式の方が分母にＲｐが追加されている分だけ、Ｖoffの影響が小さくなることが理解される。つまり、図１に示すように、ＦＥＴ（Ｔ１）のソースと点Ｐ２との間に銅箔パターンによる抵抗Ｒｐが設けられたことにより、比較器ＣＭＰ１のオフセット電圧Ｖoffによる影響を低減することができる。

ここで、例えば、抵抗Ｒｐの大きさを次のように設定する。即ち、抵抗Ｒｐを形成する銅箔パターン４のパターンは、一例として、幅３［ｍｍ］、厚さ７０［μｍ］、長さ５０［ｍｍ］とする。また、断面積１［ｍｍ^２］、長さ１［ｍ］の銅線の抵抗が２０．２［ｍΩ］であることが知られているから、上記の抵抗Ｒｐの抵抗は、次の（８）式により４．８［ｍΩ］である。

Ｒｐ＝２０．２＊１／（３＊０．０７）＊５０／１０００
＝４．８［ｍΩ］ …（８）
また、通常使用されるＦＥＴのオン抵抗Ｒonは５［ｍΩ］程度であるから、抵抗Ｒｐによる電圧降下分を、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSに加算して過電流判定値（Ｖ１−Ｖ３）と比較することにより、比較器ＣＭＰ１のオフセット電圧Ｖoffによるばらつきの影響を半減させることができる。

更に、銅箔パターン４は、プリント基板２に回路経路を形成する上で不可欠な構成要素であると共に、ジュール熱の発生原因となるマイナス資源である。本実施形態では、このようなマイナス資源としての銅箔パターン４を過電流検出センサの一部として活用することにより、マイナス資源の有効活用となる。

このようにして、本実施形態に係る過電流検出装置では、ＦＥＴ（Ｔ１）のソースに接続された銅箔パターン４の所望の点Ｐ２に発生する電圧Ｖ２を比較器ＣＭＰ１のプラス側入力端子に供給するので、銅箔パターン４の抵抗Ｒｐの存在により、比較器ＣＭＰ１のオフセット電圧Ｖoffによる影響を低減することができる。従って、比較器ＣＭＰ１による過電流判定値のばらつきが減少し、過電流発生時の判定電圧を高精度に設定することができる。

以上、本発明の過電流検出装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、上記した実施形態では、ＦＥＴ（Ｔ１）のソースとコネクタＪ２との間に存在する短冊形状の銅箔パターン４が有する抵抗Ｒｐを用いて、オフセット電圧Ｖoffの影響を低減させる場合を例に挙げて説明したが、本発明は短冊形状の限定されるものではなく、その他の形状であっても同様の効果を得ることができる。

また、ドライバ回路３及び比較器ＣＭＰ１がプリント基板２に実装される構成を例に挙げて説明したが、プリント基板２に実装されない構成とすることもできる。

過電流の発生を高精度に検出する上で極めて有用である。

本発明の一実施形態に係る過電流検出装置の構成を示す回路図である。 従来における過電流検出装置の構成を示す回路図である。

符号の説明

１ 負荷
２ プリント基板
３ ドライバ回路
４ 銅箔パターン（金属箔パターン）
ＣＭＰ１ 比較器（比較手段）
ＶＢ 直流電源

Claims (3)

1. 直流電源と負荷とを備えた負荷回路の、過電流の発生を検出する過電流検出装置において、
   前記直流電源と負荷との間に設けられるプリント基板を有し、該プリント基板は、前記直流電源と前記負荷との間に配設されて、オン、オフを切り替える半導体スイッチと、前記半導体スイッチと前記負荷との接続点の間に設けられた金属箔パターンと、を有し、
   更に、前記半導体スイッチの駆動を制御するドライバ回路と、
   前記直流電源を分圧して得られる基準電圧と、前記半導体スイッチの端子電圧と前記金属箔パターンに生じる電圧とを加算した過電流判定電圧と、を比較する比較手段と、を備え、
   前記比較手段にて、前記過電流判定電圧が前記基準電圧を超えたと判定された際に、前記ドライバ回路が前記半導体スイッチをオフとすることを特徴とする過電流検出装置。
2. 前記ドライバ回路及び前記比較手段が、前記プリント基板に実装されることを特徴とする請求項１に記載の過電流検出装置。
3. 前記金属箔パターンは、短冊形状の銅箔であることを特徴とする請求項１または請求項２のいずれかに記載の過電流検出装置。

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