JP5482048B2 - 集積回路および電子機器 - Google Patents
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Description
本発明は、暗号回路を搭載した集積回路および電子機器に関するものである。
ＩＣカードでは、ホストコンピュータとデータのやり取りを行うとき、その過程でＩＣカードに格納されている秘密情報が漏れても問題を発生させないために、やり取りするデータには暗号化したデータを用いる。
この暗号化の方法として、現在最も多く用いられているのはＤＥＳ(Data Encryption Standard)である。
このＤＥＳでは、データの暗号化にはＩＣカードの所有者とホストコンピュータが同じ鍵を所有する。そして、ＤＥＳでは、データの送信側はデータをその鍵で暗号化して送信し、データの受信側は同じ鍵で復号化してメッセージを取り出す。
このＤＥＳでは、データの暗号化にはＩＣカードの所有者とホストコンピュータが同じ鍵を所有する。そして、ＤＥＳでは、データの送信側はデータをその鍵で暗号化して送信し、データの受信側は同じ鍵で復号化してメッセージを取り出す。
通信の過程で悪意の第三者が盗聴しても、鍵を有していない限りは復号化してメッセージを取り出すのは困難である。
また、暗号化・復号化のときに使う鍵は、ＩＣカード内のＥＥＰＲＯＭ等の不揮発性メモリに格納される。
暗号化・復号化時にはＣＰＵを介さないで直接ＩＣカード内の暗号エンジンに転送されるような制御により、ＩＣカードの所有者やＩＣカードの開発エンジニアすら鍵データを取り出すことが不可能な構成を採ってセキュリティを保持している。
また、暗号化・復号化のときに使う鍵は、ＩＣカード内のＥＥＰＲＯＭ等の不揮発性メモリに格納される。
暗号化・復号化時にはＣＰＵを介さないで直接ＩＣカード内の暗号エンジンに転送されるような制御により、ＩＣカードの所有者やＩＣカードの開発エンジニアすら鍵データを取り出すことが不可能な構成を採ってセキュリティを保持している。
ＩＣカードには、接触型と非接触型がある。
接触型は、ＩＣカード表面に複数個の金属端子があり、カード使用時は、リーダ／ライタ（Reader/Writer）装置にカードを差し込む。このとき、リーダ／ライタ装置内でカードの金属端子と接触して、電力および信号を供給してカード内のＩＣを動作させて必要な処理を行う。
接触型は、ＩＣカード表面に複数個の金属端子があり、カード使用時は、リーダ／ライタ（Reader/Writer）装置にカードを差し込む。このとき、リーダ／ライタ装置内でカードの金属端子と接触して、電力および信号を供給してカード内のＩＣを動作させて必要な処理を行う。
非接触型は、たとえば図１に示すような構成を採る。
非接触型ＩＣカード１内に配置されたアンテナ１１が、リーダ／ライタ装置２からの磁力線ＬＭを受けて電力信号に変換し、その信号がこの例の場合はＲＦチップ１２に入力されて、必要な信号を取り出す。
そして、ＩＣカード１は、アンテナ１１からの電力を定電圧化して、セキュアな処理を行うＳＡＭ（Secure Application Module）チップ１３に供給して必要な処理を行う。
ＳＡＭチップ１３の処理結果はＲＦチップ１２に戻され、ここで信号波形に重畳されてリーダ／ライタ装置２に戻される。
そして、やり取りされる信号は、暗号化されたデータであり、これでシステムの安全を確保している。
非接触型ＩＣカード１内に配置されたアンテナ１１が、リーダ／ライタ装置２からの磁力線ＬＭを受けて電力信号に変換し、その信号がこの例の場合はＲＦチップ１２に入力されて、必要な信号を取り出す。
そして、ＩＣカード１は、アンテナ１１からの電力を定電圧化して、セキュアな処理を行うＳＡＭ（Secure Application Module）チップ１３に供給して必要な処理を行う。
ＳＡＭチップ１３の処理結果はＲＦチップ１２に戻され、ここで信号波形に重畳されてリーダ／ライタ装置２に戻される。
そして、やり取りされる信号は、暗号化されたデータであり、これでシステムの安全を確保している。
しかし、ＩＣカードの消費電流を測定し、それに統計処理を施して鍵を取り出すという攻撃方法（ＤＰＡ：Differential Power Analysis）が P.Kocher らにより報告された。
このＤＰＡ攻撃は、異なる１０００個程度の平文を用いて暗号化演算を行ってその時の消費電流波形を測定し、その消費電流を統計処理することにより鍵を取り出す。
これは、非接触型のＩＣカードでも同じで、セキュアな処理を行うＳＡＭチップのみを取り出して、電源および必要な信号を供給してＳＡＭチップを動作させれば、攻撃は可能となる。
このＤＰＡ攻撃は、異なる１０００個程度の平文を用いて暗号化演算を行ってその時の消費電流波形を測定し、その消費電流を統計処理することにより鍵を取り出す。
これは、非接触型のＩＣカードでも同じで、セキュアな処理を行うＳＡＭチップのみを取り出して、電源および必要な信号を供給してＳＡＭチップを動作させれば、攻撃は可能となる。
また、チップ内の個々の回路の出力配線を流れる電流が変化すると、それに伴ってこの配線の周りの微小な磁界も変化する。
今、ＩＣがプラスチックパッケージに封入されている状態で、図２に示すように、小さなコイルＣＬを近づけると、このコイルＣＬが受信できる狭い領域からの磁力線信号を取得することができる。
そして、チップへの入出力信号と取得される磁力線信号の関係から暗号回路の位置を推定し、その位置で更に詳細な磁力線波形を取得してＤＰＡ攻撃と同様の統計処理を施すと、位置の推定が正しければ、鍵等のセキュアな情報を取得することが可能となる。
今、ＩＣがプラスチックパッケージに封入されている状態で、図２に示すように、小さなコイルＣＬを近づけると、このコイルＣＬが受信できる狭い領域からの磁力線信号を取得することができる。
そして、チップへの入出力信号と取得される磁力線信号の関係から暗号回路の位置を推定し、その位置で更に詳細な磁力線波形を取得してＤＰＡ攻撃と同様の統計処理を施すと、位置の推定が正しければ、鍵等のセキュアな情報を取得することが可能となる。
この攻撃は、ＤＥＭＡ（Differential Electro Magnetic Analysis）と呼ばれる攻撃で、その特徴は、回路の一部分をターゲットとした攻撃が可能となる点である。
図３は、ＤＥＭＡ攻撃の特徴を示す図である。
たとえば、ＤＰＡ対策として、乱数制御によるノイズ電流を流す回路３が配置されている場合、消費電流波形には必ずその成分が重畳する。
しかし、磁力線測定では、図３に示すように、ノイズ電流源から離れるに従って、ノイズ電流による磁力線の成分は弱くなり、所定の距離以上離れた領域では、ノイズ電流の影響を受けない磁力線信号の取得が可能となる。
そして、この領域に暗号回路等の攻撃対象となる回路がある場合、ノイズ電流の影響を受けない磁力線信号を取得することが可能となる。
たとえば、ＤＰＡ対策として、乱数制御によるノイズ電流を流す回路３が配置されている場合、消費電流波形には必ずその成分が重畳する。
しかし、磁力線測定では、図３に示すように、ノイズ電流源から離れるに従って、ノイズ電流による磁力線の成分は弱くなり、所定の距離以上離れた領域では、ノイズ電流の影響を受けない磁力線信号の取得が可能となる。
そして、この領域に暗号回路等の攻撃対象となる回路がある場合、ノイズ電流の影響を受けない磁力線信号を取得することが可能となる。
このＤＰＡ攻撃、ＤＥＭＡ攻撃に対する主な防御方法として、以下の（１）、（２）に示すような方法が提案されている。
（１）暗号回路を相補構成とし、平文データに関わらず必ず変化する構成を採る。
（２）信号を乱数で攪乱する。
（１）暗号回路を相補構成とし、平文データに関わらず必ず変化する構成を採る。
（２）信号を乱数で攪乱する。
上記（１）の方法では回路規模および動作電流の増大がもたらされ、（２）の方法では高次のＤＰＡ攻撃で鍵が取り出される可能性があり、高次の攻撃に対する対策も必要となる。
上記（１）、（２）の攻撃において、その動作電力は、いずれもＩＣの電源端子から供給され、したがって、回路動作で消費される電流の情報はＩＣの電源端子に現われてしまう。
上記（１）、（２）の攻撃において、その動作電力は、いずれもＩＣの電源端子から供給され、したがって、回路動作で消費される電流の情報はＩＣの電源端子に現われてしまう。
暗号回路等の特定の回路の電流がＩＣ（集積回路）の電源端子に現われない方法として、たとえば特許文献１に開示された方法が知られている。
図４は、特許文献１に開示された方法を採用したＩＣの構成例を示す図である。
このＩＣ４は、ＣＰＵ４１、ＲＡＭ／ＲＯＭ４２、ＥＥＰＲＯＭ４３、暗号回路４４、キャパシタＣ、およびスイッチ４５を有する。
この構成では、ＩＣ４内の暗号回路４４の電源線４６を、スイッチ４５を介して外部電源を含むその他の電源線４７と接続する構成が採られている。
そして、暗号部分の電源線４６にはグランド（ＧＮＤ）線４８との間にキャパシタＣが配置されている。暗号演算以外の動作時にはスイッチ４５をＯＮし、このキャパシタＣは充電される。そして、暗号演算時には、スイッチ４５をＯＦＦしてキャパシタＣの充電電荷で暗号回路４４において暗号演算を実行する。
そして、暗号部分の電源線４６にはグランド（ＧＮＤ）線４８との間にキャパシタＣが配置されている。暗号演算以外の動作時にはスイッチ４５をＯＮし、このキャパシタＣは充電される。そして、暗号演算時には、スイッチ４５をＯＦＦしてキャパシタＣの充電電荷で暗号回路４４において暗号演算を実行する。
この構成では、暗号回路４４の動作電流はＩＣの電源線に現われないため、ＤＰＡ攻撃は不可能となる。
一方で、暗号回路４４の動作電流に起因する微弱な磁界は発生し、暗号回路４４に十分なＤＰＡ対策が施されていなければ、ＤＥＭＡ攻撃で鍵が取り出される可能性がある。
また、１回の暗号演算をキャパシタＣの充電電荷だけで実現するためには、かなりの容量のキャパシタを準備する必要がある。
一方で、暗号回路４４の動作電流に起因する微弱な磁界は発生し、暗号回路４４に十分なＤＰＡ対策が施されていなければ、ＤＥＭＡ攻撃で鍵が取り出される可能性がある。
また、１回の暗号演算をキャパシタＣの充電電荷だけで実現するためには、かなりの容量のキャパシタを準備する必要がある。
本発明は、大きなキャパシタを要することなく、暗号回路の動作電流がＩＣの電源線に現われることがなく、ＤＰＡ耐性を持つことが可能で、しかも回路動作に伴う磁界の測定が困難で、ＤＥＭＡ耐性を持つことが可能な集積回路および電子機器を提供することにある。
本発明の第１の観点の集積回路は、半導体回路層と、上記半導体回路層上にアクティブシールドが形成されたメタル層と、上記アクティブシールドより下層のメタル層の少なくとも１層にパターン化されて形成されたアンテナと、を有し、上記半導体回路層は、駆動電圧を受けて暗号演算を行う暗号回路と、上記暗号回路に駆動電圧を供給する電源回路と、外部電源から電源電圧の供給を受ける回路系と、上記暗号回路に並列に接続されたキャパシタと、上記電源回路で生成され安定化された電圧または上記外部電源の電圧を選択的に上記キャパシタおよび暗号回路に供給可能なスイッチと、を含み、上記スイッチは、上記暗号回路において暗号演算実行時は、上記電源回路で生成され安定化された電圧を上記キャパシタおよび暗号回路に供給し、暗号演算実行時以外の時は、上記外部電源の電圧を上記キャパシタおよび暗号回路に供給する。
本発明の第２の観点の電子機器は、暗号回路を含む集積回路を有し、上記集積回路は、半導体回路層と、上記半導体回路層上にアクティブシールドが形成されたメタル層と、上記アクティブシールドより下層のメタル層の少なくとも１層にパターン化されて形成されたアンテナと、を有し、上記半導体回路層は、駆動電圧を受けて暗号演算を行う暗号回路と、上記暗号回路に駆動電圧を供給する電源回路と、外部電源から電源電圧の供給を受ける回路系と、上記暗号回路に並列に接続されたキャパシタと、上記電源回路で生成され安定化された電圧または上記外部電源の電圧を選択的に上記キャパシタおよび暗号回路に供給可能なスイッチと、を含み、上記スイッチは、上記暗号回路において暗号演算実行時は、上記電源回路で生成され安定化された電圧を上記キャパシタおよび暗号回路に供給し、暗号演算実行時以外の時は、上記外部電源の電圧を上記キャパシタおよび暗号回路に供給する。
本発明によれば、大きなキャパシタを要することなく、暗号回路の動作電流がＩＣの電源線に現われることがなく、ＤＰＡ耐性を持つことが可能で、しかも回路動作に伴う磁界の測定が困難で、ＤＥＭＡ耐性を持つことが可能となる。
以下、本発明の実施形態を添付図面に関連付けて説明する。
なお、説明は次の順序で行う。
１．第１の実施形態
２．第２の実施形態
なお、説明は次の順序で行う。
１．第１の実施形態
２．第２の実施形態
＜１．第１の実施形態＞
図５（Ａ）〜（Ｃ）は、本発明の実施形態に係る暗号処理回路を有するセキュリティ半導体集積回路（ＬＳＩ）の構成例を示す図である。
図５（Ａ）〜（Ｃ）は、本発明の実施形態に係る暗号処理回路を有するセキュリティ半導体集積回路（ＬＳＩ）の構成例を示す図である。
このセキュリティＬＳＩ１００（以下、単にＬＳＩという）は、電子機器としての非接触型ＩＣカードとして形成される。
本実施形態のＬＳＩ１００は、たとえば図５（Ａ）に示すように、半導体回路が形成されるチップを形成する半導体層（シリコン（Ｓｉ）層）上に５層のメタル配線層を用いて形成した場合を例示している。
各メタル層は、たとえば次のように構成および機能が割り当てられる。
Ｓｉ層１０１上に形成される第１メタル層（１ＭＴ）１０２は、水平方向の信号線の形成層として割り当てられる。
第１メタル層１０２上に形成される第２メタル層（２ＭＴ）１０３は、垂直方向の信号線の形成層として割り当てられる。
第２メタル層１０３上に形成される第３メタル層（３ＭＴ）１０４は、電源線とダミーのメタルパターンの形成層として割り当てられる。
第３メタル層１０４上に形成される第４メタル層（４ＭＴ）１０５は、接地線とダミーのメタルパターンの形成層として割り当てられる。
第４メタル層１０５上に形成される第５メタル層（５ＭＴ）１０６は、アクティブシールド（Active Shield）の形成層として割り当てられる。
各メタル層は、たとえば次のように構成および機能が割り当てられる。
Ｓｉ層１０１上に形成される第１メタル層（１ＭＴ）１０２は、水平方向の信号線の形成層として割り当てられる。
第１メタル層１０２上に形成される第２メタル層（２ＭＴ）１０３は、垂直方向の信号線の形成層として割り当てられる。
第２メタル層１０３上に形成される第３メタル層（３ＭＴ）１０４は、電源線とダミーのメタルパターンの形成層として割り当てられる。
第３メタル層１０４上に形成される第４メタル層（４ＭＴ）１０５は、接地線とダミーのメタルパターンの形成層として割り当てられる。
第４メタル層１０５上に形成される第５メタル層（５ＭＴ）１０６は、アクティブシールド（Active Shield）の形成層として割り当てられる。
このうち、最上層の第５メタル層１０６のアクティブシールドは、最小線幅の信号線が最小間隔で配置されたパターンで、ＦＩＢ等を用いた加工に起因する信号線の断線やショートを検知する。
第４メタル層１０５、第３メタル層１０４は、接地線（基準電源線、グランド線）、電源線が配置されると共に、空いたスペースにダミーのメタルパターンが配置されている。
このダミーのメタルパターンは、レーザ（Laser）照射によるＤＦＡ攻撃に対処するための遮光パターンである。
第４メタル層１０５、第３メタル層１０４は、接地線（基準電源線、グランド線）、電源線が配置されると共に、空いたスペースにダミーのメタルパターンが配置されている。
このダミーのメタルパターンは、レーザ（Laser）照射によるＤＦＡ攻撃に対処するための遮光パターンである。
この場合において、たとえば図５（Ｂ）に示すように、第４メタル層１０５に所定の領域を確保してメタルアンテナパターン（Metal Antenna Pattern）１１０が配置される。
一方でＳｉ層１０１において、たとえば図５（Ｃ）に示すように、電源回路１２０、暗号回路１３０、および回路系としての処理回路１４０が形成されている。
一方でＳｉ層１０１において、たとえば図５（Ｃ）に示すように、電源回路１２０、暗号回路１３０、および回路系としての処理回路１４０が形成されている。
電源回路１２０は、ダイオードブリッジ（Diode Bridge）による整流回路１２１、キャパシタＣ１２１による平滑回路１２２、ＮＭＯＳトランジスタＮＴ１２１による定電圧化回路１２３、およびその出力電圧の安定化のためのキャパシタＣ１２２を有する。キャパシタＣ１２２により電圧の安定化部１２４が形成される。
そして、整流回路１２１の第１入力端子ＴＩ１２１および第２入力端子ＴＩ１２２は第４メタル層１０５のメタルアンテナ１１０に接続されている。
電源回路１２０は、処理回路１４０と別の第１電源線ＬＶ１２１および第１グランド（ＧＮＤ）線（基準電源線）ＬＶ１２２を有する。第１電源線ＬＶ１２１の一端側は、ＮＭＯＳトランジスタＮＴ１２１を介して整流回路１２１の第１出力端子ＴＯ１２１に接続され、第１ＧＮＤ線ＬＶ１２２の一端側は整流回路１２１の第２出力端子ＴＯ１２２に接続されている。
第１電源線ＬＶ１２１の他端側は暗号回路１３０の電源端子Ｔ１３１に接続され、第１ＧＮＤ線ＬＶ１２２の他端側は暗号回路１３０のＧＮＤ端子Ｔ１３２に接続されている。
このように、電源回路１２０の出力は暗号回路１３０の電源端子のみに接続されている。すなわち、暗号回路１３０は、電源回路１２０からのみ駆動電圧の供給を受ける。
そして、整流回路１２１の第１入力端子ＴＩ１２１および第２入力端子ＴＩ１２２は第４メタル層１０５のメタルアンテナ１１０に接続されている。
電源回路１２０は、処理回路１４０と別の第１電源線ＬＶ１２１および第１グランド（ＧＮＤ）線（基準電源線）ＬＶ１２２を有する。第１電源線ＬＶ１２１の一端側は、ＮＭＯＳトランジスタＮＴ１２１を介して整流回路１２１の第１出力端子ＴＯ１２１に接続され、第１ＧＮＤ線ＬＶ１２２の一端側は整流回路１２１の第２出力端子ＴＯ１２２に接続されている。
第１電源線ＬＶ１２１の他端側は暗号回路１３０の電源端子Ｔ１３１に接続され、第１ＧＮＤ線ＬＶ１２２の他端側は暗号回路１３０のＧＮＤ端子Ｔ１３２に接続されている。
このように、電源回路１２０の出力は暗号回路１３０の電源端子のみに接続されている。すなわち、暗号回路１３０は、電源回路１２０からのみ駆動電圧の供給を受ける。
このような構成を採用することにより、メタルアンテナ１１０で受信した磁力線は、定電圧に変換されて暗号回路１３０の動作電源になる。
処理回路１４０は、図５に示すように、全体を制御する制御部としてのＣＰＵ１４１、マスクＲＯＭ１４２、ＲＡＭ１４３、および不揮発性メモリ（ＥＥＰＲＯＭ）１４４を有している。
ＣＰＵ１４１、マスクＲＯＭ１４２、ＲＡＭ１４３等により回路系が形成される。
ＣＰＵ１４１、マスクＲＯＭ１４２、ＲＡＭ１４３等により回路系が形成される。
また、本実施形態の処理回路１４０は、電源回路１２０と別系統の、外部電源から電源電圧“Ｖｃｃ”が供給される第２電源線ＬＶ１４１および第２ＧＮＤ線ＬＶ１４２を有している。
ＣＰＵ１４１は、マスクＲＯＭ１４２に記憶されたプログラムに従って、あるいはＲＡＭ１４３をアクセスして非接触型ＩＣカードであるセキュリティＬＳＩ１００全体の制御を行う。
ＣＰＵ１４１は、暗号回路１３０への暗号命令を発行等する機能を有している。
ＣＰＵ１４１は、暗号回路１３０への暗号命令を発行等する機能を有している。
なお、この例では、ＧＮＤ配線層に割り当てられている第４メタル層１０５のみにメタルアンテナ１１０を配置する構成を採っている。
しかし、この構成だけでなく、必要とされる電圧や電流に応じて、電源配線層に割り当てられている第３メタル層１０４の領域にもメタルアンテナを配置し、これら２つのアンテナを接続して１つのアンテナとして使用することも可能である。
しかし、この構成だけでなく、必要とされる電圧や電流に応じて、電源配線層に割り当てられている第３メタル層１０４の領域にもメタルアンテナを配置し、これら２つのアンテナを接続して１つのアンテナとして使用することも可能である。
なお、電源回路１２０において、整流回路１２１〜定電圧化回路１２３までのパスは、電源電圧Ｖｃｃ以上の電圧が印加されるため、高耐圧のトランジスタが必要となる。
ところが、暗号鍵等のセキュアな情報を格納する不揮発性メモリにＥＥＰＲＯＭを用いている場合、ＥＥＰＲＯＭは電源電圧Ｖｃｃ以上の高電圧で消去・書込みを行うため、高耐圧のトランジスタは準備されている。
したがって、それをこのパスに流用すれば新たなプロセスを追加して高耐圧トランジスタを準備する必要は無い。
またこのパスは、高電圧が磁力線の周波数で周期的な動作をするため、同一チップ上に配置されているＣＰＵ１４１やその他の回路がこの信号で誤動作しないようにこのパスの素子をウェル（well）を分離した領域に配置して電気的に分離しておくことが望ましい。
ところが、暗号鍵等のセキュアな情報を格納する不揮発性メモリにＥＥＰＲＯＭを用いている場合、ＥＥＰＲＯＭは電源電圧Ｖｃｃ以上の高電圧で消去・書込みを行うため、高耐圧のトランジスタは準備されている。
したがって、それをこのパスに流用すれば新たなプロセスを追加して高耐圧トランジスタを準備する必要は無い。
またこのパスは、高電圧が磁力線の周波数で周期的な動作をするため、同一チップ上に配置されているＣＰＵ１４１やその他の回路がこの信号で誤動作しないようにこのパスの素子をウェル（well）を分離した領域に配置して電気的に分離しておくことが望ましい。
以上、本実施形態に係るセキュリティＬＳＩ１００の基本的な全体構成について説明した。
次に、本第１の実施形態に係るセキュリティＬＳＩ１００における定電圧化のためのより具体的な回路構成および動作について説明する。
次に、本第１の実施形態に係るセキュリティＬＳＩ１００における定電圧化のためのより具体的な回路構成および動作について説明する。
図６は、本第１の実施形態に係るセキュリティＬＳＩにおける定電圧化のためのより具体的な回路構成を示す図である。
図７（Ａ）〜（Ｄ）は図６の回路の動作を説明するためのタイミングチャートである。
図７（Ａ）〜（Ｄ）は図６の回路の動作を説明するためのタイミングチャートである。
図６の回路は、図５（Ｃ）の構成に加えて、コンパレータ（Comparator）１２５、抵抗Ｒ１２１，Ｒ１２２、抵抗Ｒ１４１，Ｒ１４２、ＮＭＯＳトランジスタＮＴ１５１、およびＰＭＯＳトランジスタＰＴ１５１が設けられている。
抵抗Ｒ１２１と抵抗Ｒ１２２は、電源回路１２０の第１電源線ＬＶ１２１と第１ＧＮＤ線ＬＶ１２２との間に直列に接続され、両抵抗の接続ノードＮＤ１２１がコンパレータ１２５の反転入力端子（−）に接続されている。
抵抗Ｒ１４１と抵抗Ｒ１４２は、処理回路１４０の第２電源線ＬＶ１４１と第２ＧＮＤ線ＬＶ１４２との間に直列に接続され、両抵抗の接続ノードＮＤ１４１がコンパレータ１２５の非反転入力端子（＋）に接続されている。
抵抗Ｒ１４１と抵抗Ｒ１４２は、処理回路１４０の第２電源線ＬＶ１４１と第２ＧＮＤ線ＬＶ１４２との間に直列に接続され、両抵抗の接続ノードＮＤ１４１がコンパレータ１２５の非反転入力端子（＋）に接続されている。
電源回路１２０の整流回路１２１の第２出力端子ＴＯ１２２と外部電源に接続された処理回路１４０の第２ＧＮＤ線ＬＶ１４２がＮＭＯＳトランジスタＮＴ１５１のソース、ドレインにそれぞれ接続されている。
ＮＭＯＳトランジスタＮＴ１５１のゲート（制御端子）は、外部電源電圧Ｖｃｃの供給ラインである第２電源線ＬＶ１４１に接続されている。
これにより、２つのブロックである電源回路１２０と処理回路１４０のＧＮＤレベルは同じレベルに制御される。
ＮＭＯＳトランジスタＮＴ１５１のゲート（制御端子）は、外部電源電圧Ｖｃｃの供給ラインである第２電源線ＬＶ１４１に接続されている。
これにより、２つのブロックである電源回路１２０と処理回路１４０のＧＮＤレベルは同じレベルに制御される。
また、前述したように、電源回路１２０においては、定電圧化回路１２３を形成するＮＭＯＳトランジスタＮＴ１２１が第１電源線ＬＶ１２１に配置され、ＮＭＯＳトランジスタＮＴ１２１のゲート（制御端子）にコンパレータ１２５の出力が接続されている。
コンパレータ１２５は、外部電源電圧Ｖｃｃを抵抗分割した電圧と、定電圧化回路１２３の出力電圧“ＶDES”を抵抗分割した電圧を比較してＮＭＯＳトランジスタＮＴ１２１のＯＮ/ＯＦＦを制御し、定電圧化回路１２３の出力電圧を所定の電圧に制御している。
コンパレータ１２５は、外部電源電圧Ｖｃｃを抵抗分割した電圧と、定電圧化回路１２３の出力電圧“ＶDES”を抵抗分割した電圧を比較してＮＭＯＳトランジスタＮＴ１２１のＯＮ/ＯＦＦを制御し、定電圧化回路１２３の出力電圧を所定の電圧に制御している。
さらに、定電圧化回路１２３の安定化電源の出力“ＶDES”が供給される第１電源線ＬＶ１２１と外部電源電圧Ｖｃｃが供給される第２電源線ＬＶ１４１とが、ＰＭＯＳトランジスタＰＴ１５１のソース、ドレインに接続されている。
ＰＭＯＳトランジスタＰＴ１５１のゲートは、制御信号“／ＴＳＴ”の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１５１のゲートは、制御信号“／ＴＳＴ”の供給ラインに接続されている。
ウェハ（Wafer）状態では、このＩＣに供給される電力は、テスター等の測定装置からの電力であり、磁力線が加えられる環境は考えにくいため、メタルアンテナからの電力で動作する暗号回路１３０には電力が供給されず、暗号部分の試験が困難である。
これを回避するため、本第１の実施形態においては、少なくともウェハ状態では制御信号“／ＴＳＴ”をローレベルとして、外部電源電圧Ｖｃｃを暗号回路１３０に供給する構成を採っている。
このとき、電源回路１２０においては、コンパレータ１２５を含む整流回路１２１〜定電圧化回路１２３までのパスには電力は供給されていない。このため、コンパレータ１２５の出力信号“Ｖo”はローレベルでＮＭＯＳトランジスタＮＴ１２１はＯＦＦし、外部電源電圧が定電圧化回路側へ逆流することはない。
そして、出荷までのどこかの工程で、この制御信号“／ＴＳＴ”はハイレベルに固定される操作が行われ、それ以後、安定化電圧ＶDES は外部電源から切り離され、暗号回路１３０へ供給される電圧は、電源メタルアンテナ１１０からの電圧を定電圧化した電圧のみとなる。
また、ＰＭＯＳトランジスタＰＴ１５１の代わりに、たとえば内蔵フューズ（IN-Fuse）を用い、出荷前のどこかの工程で IN-Fuse をカットする構成を採っても良い。
これを回避するため、本第１の実施形態においては、少なくともウェハ状態では制御信号“／ＴＳＴ”をローレベルとして、外部電源電圧Ｖｃｃを暗号回路１３０に供給する構成を採っている。
このとき、電源回路１２０においては、コンパレータ１２５を含む整流回路１２１〜定電圧化回路１２３までのパスには電力は供給されていない。このため、コンパレータ１２５の出力信号“Ｖo”はローレベルでＮＭＯＳトランジスタＮＴ１２１はＯＦＦし、外部電源電圧が定電圧化回路側へ逆流することはない。
そして、出荷までのどこかの工程で、この制御信号“／ＴＳＴ”はハイレベルに固定される操作が行われ、それ以後、安定化電圧ＶDES は外部電源から切り離され、暗号回路１３０へ供給される電圧は、電源メタルアンテナ１１０からの電圧を定電圧化した電圧のみとなる。
また、ＰＭＯＳトランジスタＰＴ１５１の代わりに、たとえば内蔵フューズ（IN-Fuse）を用い、出荷前のどこかの工程で IN-Fuse をカットする構成を採っても良い。
次に、電源回路１２０の動作を図７（Ａ）〜（Ｄ）に関連付けて説明する。
メタルアンテナ１１０からの起電力は、磁力線の磁束をφB[Wb]、アンテナコイルの巻き数をＮ[回]とすると、その起電力ε[V]は、電磁誘導の法則より次式により与えられ、図７（Ａ）に示すような波形になる。
メタルアンテナ１１０からの起電力は、磁力線の磁束をφB[Wb]、アンテナコイルの巻き数をＮ[回]とすると、その起電力ε[V]は、電磁誘導の法則より次式により与えられ、図７（Ａ）に示すような波形になる。
この信号が整流回路１２１を通ると、図７（Ｂ）に示すような波形になり、平滑回路１２２の平滑キャパシタＣ１２１により、図７（Ｃ）に示すような波形になってＮＭＯＳトランジスタＮＴ１２１のドレインに印加される。
このＮＭＯＳトランジスタＮＴ１２１のゲートはコンパレータ１２５の出力に接続され、コンパレータ１２５のリファレンス側の入力（＋）には外部電源電圧を抵抗分割した次式で示す電圧Ｖｒｅｆが供給される。
このＮＭＯＳトランジスタＮＴ１２１のゲートはコンパレータ１２５の出力に接続され、コンパレータ１２５のリファレンス側の入力（＋）には外部電源電圧を抵抗分割した次式で示す電圧Ｖｒｅｆが供給される。
ここで、Ｒ１は抵抗Ｒ１４１の抵抗値を、Ｒ２は抵抗Ｒ１４２の抵抗値を示している。
コンパレータ１２５の他方の入力（−）には、定電圧化回路１２３の出力電圧“ＶDES”を抵抗分割した次式で示す電圧Ｖｍｏｎが印加されている。
コンパレータ１２５の他方の入力（−）には、定電圧化回路１２３の出力電圧“ＶDES”を抵抗分割した次式で示す電圧Ｖｍｏｎが印加されている。
ここで、Ｒ３は抵抗Ｒ１２１の抵抗値を、Ｒ４は抵抗Ｒ１２２の抵抗値を示している。
たとえば、Ｒ１／Ｒ２＝Ｒ３／Ｒ４としたとき、電源回路１２０においては、以下に示すような制御が行われる。
たとえば、Ｒ１／Ｒ２＝Ｒ３／Ｒ４としたとき、電源回路１２０においては、以下に示すような制御が行われる。
ＶDES ＜ Ｖｃｃの場合、コンパレータ１２５の出力Ｖｏはハイレベルで、ＮＭＯＳトランジスタＮＴ１２１はＯＮし、安定化部１２４側に電荷を供給する制御が行われる。
ＶDES ＞ Ｖｃｃの場合、コンパレータ１２５の出力Ｖｏはローレベルで、ＮＭＯＳトランジスタＮＴ１２１はＯＦＦし、電荷供給停止の制御が行われる。
これにより、暗号回路１３０の電源端子電圧ＶDESは外部入力電圧Ｖｃｃと一致するような制御が行われ、図７（Ｄ）に示すような波形が得られる。
これにより、ＣＰＵ１４１と暗号回路１３０はほぼ同じ電圧値の電源で動作し、レベルシフト（Level Shift）回路等を介在させることなく、直接接続できる。
ＶDES ＞ Ｖｃｃの場合、コンパレータ１２５の出力Ｖｏはローレベルで、ＮＭＯＳトランジスタＮＴ１２１はＯＦＦし、電荷供給停止の制御が行われる。
これにより、暗号回路１３０の電源端子電圧ＶDESは外部入力電圧Ｖｃｃと一致するような制御が行われ、図７（Ｄ）に示すような波形が得られる。
これにより、ＣＰＵ１４１と暗号回路１３０はほぼ同じ電圧値の電源で動作し、レベルシフト（Level Shift）回路等を介在させることなく、直接接続できる。
この構成において、ＣＰＵ１４１から演算に必要なデータと演算開始命令が発行された時、暗号回路１３０はメタルアンテナ１１０から生成した電圧“ＶDES”で動作し、これは外部供給電圧Ｖｃｃと分離されている。
このため、暗号演算によるリーク（Leak）電流が外部供給電圧Ｖｃｃの第２電源線ＬＶ１４１に現われることはなく、リーク電流を含む消費電流波形の取得は困難になる。
また、このＩＣに対してＤＰＡ攻撃を仕掛ける場合、第２電源線ＬＶ１４１に外部電源電圧Ｖｃｃに電圧を供給すると共に、図８に示すように、リーダ／ライタ装置２００のような磁力線源も配置する必要がある。
これが配置されていないと、メタルアンテナ１１０からの電力は発生せず、結果的に暗号回路１３０の電源電圧ＶDESはゼロとなって暗号回路１３０は動作せず、ＤＰＡ攻撃の対象となるリーク電流も発生しない。
このため、暗号演算によるリーク（Leak）電流が外部供給電圧Ｖｃｃの第２電源線ＬＶ１４１に現われることはなく、リーク電流を含む消費電流波形の取得は困難になる。
また、このＩＣに対してＤＰＡ攻撃を仕掛ける場合、第２電源線ＬＶ１４１に外部電源電圧Ｖｃｃに電圧を供給すると共に、図８に示すように、リーダ／ライタ装置２００のような磁力線源も配置する必要がある。
これが配置されていないと、メタルアンテナ１１０からの電力は発生せず、結果的に暗号回路１３０の電源電圧ＶDESはゼロとなって暗号回路１３０は動作せず、ＤＰＡ攻撃の対象となるリーク電流も発生しない。
一方で、ＤＥＭＡ攻撃は、図８に示すように、回路の動作電流に起因した微小な磁力線をコイル２１０で取得して統計処理を施す。
ところが、本実施形態の構成の場合、暗号回路１３０を動作させるためには、ＩＣの近くに磁力線源を配置する必要があり、この磁力線源（Noise）の影響で回路の動作電流に起因した微小な磁力線信号(Signal)の取得は非常に困難となる。
取得できても、ＳＮ比が非常に悪く、統計処理による鍵の抽出は非常に困難となる。
ところが、本実施形態の構成の場合、暗号回路１３０を動作させるためには、ＩＣの近くに磁力線源を配置する必要があり、この磁力線源（Noise）の影響で回路の動作電流に起因した微小な磁力線信号(Signal)の取得は非常に困難となる。
取得できても、ＳＮ比が非常に悪く、統計処理による鍵の抽出は非常に困難となる。
＜２．第２の実施形態＞
図９は、本第２の実施形態に係るセキュリティＬＳＩにおける定電圧化のためのより具体的な回路構成を示す図である。
図９は、本第２の実施形態に係るセキュリティＬＳＩにおける定電圧化のためのより具体的な回路構成を示す図である。
本第２の実施形態に係るセキュリティＬＳＩ１００Ａが第１の実施形態に係るセキュリティＬＳＩ１００と比較して異なる点は、以下の通りである。
第１は、暗号回路１３０への供給電力が、スイッチＳＷ１２１を介してメタルアンテナ１１０からの電力を定電圧化した電源（端子ａ側）と、外部入力電源（端子ｂ側）で切り替えられる構成になっている点である。
第２は、暗号回路１３０へのクロック入力が、外部入力クロック信号ＣＬＫと、メタルアンテナ１１０からの生成電圧ＶDiとのＡＮＤ回路ＡＤ１５１のＡＮＤ信号となっている点である。
第１は、暗号回路１３０への供給電力が、スイッチＳＷ１２１を介してメタルアンテナ１１０からの電力を定電圧化した電源（端子ａ側）と、外部入力電源（端子ｂ側）で切り替えられる構成になっている点である。
第２は、暗号回路１３０へのクロック入力が、外部入力クロック信号ＣＬＫと、メタルアンテナ１１０からの生成電圧ＶDiとのＡＮＤ回路ＡＤ１５１のＡＮＤ信号となっている点である。
この第１電源線ＬＶ１２１に配置されるスイッチＳＷ１２１は、暗号回路１３０が動作していない期間は“端子ｂ”側に接続されて、暗号回路１３０に並列に配置されたキャパシタＣ１２３が第２電源線ＬＶ１４１（外部電源）からの電流によって充電される。
この間、メタルアンテナ１１０では磁力線が電力に変換され、整流・平滑・定電圧化後にキャパシタＣ１２２に充電される。
そして、ＣＰＵ１４１からの暗号命令の発行によってスイッチＳＷ１２１は“端子ａ”側に接続される。
そして、暗号演算実行時はキャパシタＣ１２３とＣ１２２に蓄えられた電荷で演算が実行され、演算で消費された電荷をメタルアンテナ１１０からの電力で補充して暗号回路１３０が動作するように制御される。
この間、メタルアンテナ１１０では磁力線が電力に変換され、整流・平滑・定電圧化後にキャパシタＣ１２２に充電される。
そして、ＣＰＵ１４１からの暗号命令の発行によってスイッチＳＷ１２１は“端子ａ”側に接続される。
そして、暗号演算実行時はキャパシタＣ１２３とＣ１２２に蓄えられた電荷で演算が実行され、演算で消費された電荷をメタルアンテナ１１０からの電力で補充して暗号回路１３０が動作するように制御される。
これにより、ＤＰＡ攻撃の対象となる暗号演算は、キャパシタＣ１２３とＣ１２２に蓄えられた電荷とメタルアンテナ１１０からの電力を定電圧化した電源で動作するため、リーク電流が電源端子に現われることはない。
また、メタルアンテナ１１０からの電圧は、暗号演算によって減少した電圧を補充するだけで良いため、第１の実施形態に比べてメタルアンテナを小さくできる。
また、メタルアンテナ１１０からの電圧は、暗号演算によって減少した電圧を補充するだけで良いため、第１の実施形態に比べてメタルアンテナを小さくできる。
ここで、ＩＣに磁力線が供給されていない場合、メタルアンテナ１１０を含む電源系からの電力の供給はない。
したがって、キャパシタＣ１２２の蓄積電荷もゼロであるが、暗号命令の発行によってスイッチＳＷ１２１が“端子ａ”側に接続されると、電荷の再配分によってキャパシタＣ１２３の電荷でキャパシタＣ１２２は充電される。
このように、暗号命令発行の度にキャパシタＣ１２２の電圧は上昇し、暗号命令発行時の再配分電圧も徐々に上昇していく。
そして、複数回目の暗号命令発行で、ＤＥＭＡ攻撃の対象となる最初の数ラウンド（Round）の暗号演算が正常に実行され、暗号動作に伴う磁力線信号が取得される可能性がある。
これを回避するため、たとえばメタルアンテナ１１０からの電力を整流・平滑した電圧ＶDiと外部供給のクロック信号ＣＬＫとのＡＮＤ信号を暗号回路１３０のクロック入力ＣＬＫ’とする。このことにより、磁力線が供給されていない場合に暗号回路を動作させないように制御される。
したがって、キャパシタＣ１２２の蓄積電荷もゼロであるが、暗号命令の発行によってスイッチＳＷ１２１が“端子ａ”側に接続されると、電荷の再配分によってキャパシタＣ１２３の電荷でキャパシタＣ１２２は充電される。
このように、暗号命令発行の度にキャパシタＣ１２２の電圧は上昇し、暗号命令発行時の再配分電圧も徐々に上昇していく。
そして、複数回目の暗号命令発行で、ＤＥＭＡ攻撃の対象となる最初の数ラウンド（Round）の暗号演算が正常に実行され、暗号動作に伴う磁力線信号が取得される可能性がある。
これを回避するため、たとえばメタルアンテナ１１０からの電力を整流・平滑した電圧ＶDiと外部供給のクロック信号ＣＬＫとのＡＮＤ信号を暗号回路１３０のクロック入力ＣＬＫ’とする。このことにより、磁力線が供給されていない場合に暗号回路を動作させないように制御される。
第２の実施形態においても、ウェハ状態等の、磁力線を供給できない状態での試験では、暗号回路の試験が困難である。
これを回避するために、出荷までのある工程までは、スイッチＳＷ１２１を“端子ｂ”側に固定した状態とし、出荷前のある工程で、非可逆な方法で、暗号演算時には“端子ａ”側に切り替えられる制御に切り替えればよい。
第２の実施形態においても、暗号回路を動作させるためには、図８に示すように、磁力線が発生している状態でＩＣを動作させる必要がある。このため、回路動作に起因する微弱な磁力線を取得しようとしても、外部から供給される磁力線の影響で、ＤＥＭＡ攻撃に必要な微小な磁力線波形の取得は困難となる。
これを回避するために、出荷までのある工程までは、スイッチＳＷ１２１を“端子ｂ”側に固定した状態とし、出荷前のある工程で、非可逆な方法で、暗号演算時には“端子ａ”側に切り替えられる制御に切り替えればよい。
第２の実施形態においても、暗号回路を動作させるためには、図８に示すように、磁力線が発生している状態でＩＣを動作させる必要がある。このため、回路動作に起因する微弱な磁力線を取得しようとしても、外部から供給される磁力線の影響で、ＤＥＭＡ攻撃に必要な微小な磁力線波形の取得は困難となる。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
暗号回路の電源は、ＩＣの電源端子と接続されていないため、リーク電流が電源端子に現われることはなく、ＤＰＡ攻撃は極めて困難となる。
暗号回路を動作させるためには、ＩＣを磁力線源に近づける必要があるため、暗号回路の信号変化に伴う微小な磁力線波形を取得することは困難で、ＤＥＭＡ攻撃は極めて困難となる。
暗号回路の電源は、ＩＣの電源端子と接続されていないため、リーク電流が電源端子に現われることはなく、ＤＰＡ攻撃は極めて困難となる。
暗号回路を動作させるためには、ＩＣを磁力線源に近づける必要があるため、暗号回路の信号変化に伴う微小な磁力線波形を取得することは困難で、ＤＥＭＡ攻撃は極めて困難となる。
１００，１００Ａ・・・セキュリティＬＳＩ、１０１・・・シリコン（Ｓｉ）層、１０２・・・第１メタル層、１０３・・・第２メタル層、１０４・・・第３メタル層、１０５・・・第４メタル層、１０６・・・第５メタル層、１１０・・・メタルアンテナ、１２０・・・電源回路、１２１・・・整流回路、１２２・・・平滑回路、１２３・・・定電圧化回路、１２４・・・安定化部、１２５・・・コンパレータ、１３０・・・暗号回路、１４０・・・処理回路、１４１・・・ＣＰＵ（制御部）、１４２・・・マスクＲＯＭ、１４３・・・ＲＡＭ、１４４・・・不揮発性メモリ（ＥＥＰＲＯＭ）、ＬＶ１２１・・・第１電源線、ＬＶ１２２・・・第１ＧＮＤ線、ＬＶ１４１・・・第２電源線、ＬＶ１４２・・・第２ＧＮＤ線、Ｃ１２１〜Ｃ１２３・・・キャパシタ、ＮＴ１２１、ＮＴ１５１・・・ＮＭＯＳトランジスタ、ＰＴ１５１・・・ＰＭＯＳトランジスタ、Ｒ１２１，Ｒ１２２，Ｒ１４１，Ｒ１４２・・・抵抗、ＳＷ１２１・・・スイッチ、ＡＤ１５１・・・ＡＮＤ回路。
Claims (8)
- 半導体回路層と、
上記半導体回路層上にアクティブシールドが形成されたメタル層と、
上記アクティブシールドより下層のメタル層の少なくとも１層にパターン化されて形成されたアンテナと、を有し、
上記半導体回路層は、
駆動電圧を受けて暗号演算を行う暗号回路と、
上記暗号回路に駆動電圧を供給する電源回路と、
外部電源から電源電圧の供給を受ける回路系と、
上記暗号回路に並列に接続されたキャパシタと、
上記電源回路で生成され安定化された電圧または上記外部電源の電圧を選択的に上記キャパシタおよび暗号回路に供給可能なスイッチと、を含み、
上記スイッチは、
上記暗号回路において暗号演算実行時は、上記電源回路で生成され安定化された電圧を上記キャパシタおよび暗号回路に供給し、
暗号演算実行時以外の時は、上記外部電源の電圧を上記キャパシタおよび暗号回路に供給する
集積回路。 - 上記電源回路は、
上記アンテナに接続され、当該アンテナの起電力を整流する整流回路と、
上記整流回路の出力を平滑化する平滑回路と、
上記平滑回路により平滑化された電圧を上記外部電源の電源電圧と同電位の定電圧化された電圧を生成する定電圧化回路と、
上記定電圧化回路で定電圧化された電圧を安定化させて上記駆動電圧として上記暗号回路に供給する安定化部と、を含む
請求項１記載の集積回路。 - 電源回路は、
第１電源線と、
第１基準電源線と、を含み、
上記整流回路は、
上記第１電源線に接続された第１出力端子と、
上記第１基準電源線に接続された第２出力端子と、を含み、
上記回路系は、
外部電源と接続される第２電源線と、
外部基準電源と接続される第２基準電源線と、を含み、
上記電源回路の定電圧化回路は、
上記第１電源線と上記第１基準電源線間の端子電圧を分圧した第１電圧と、上記第２電源線と上記第２基準電源線間の端子電圧を分圧した第２電圧とを比較するコンパレータと、
上記第１電源線に配置され、制御端子が上記コンパレータの出力に接続されたトランジスタと、を含む
請求項２記載の集積回路。 - 上記定電圧化回路は、
上記第１電圧が上記第２電圧より低い場合は、上記コンパレータの出力信号により上記トランジスタがオンして、上記安定化部側に電荷供給し、
上記第１電圧が上記第２電圧より高い場合は、上記コンパレータの出力信号により上記トランジスタがオフして、上記安定化部側への電荷供給を停止する
請求項３記載の集積回路。 - 電源回路は、
第１電源線と、
第１基準電源線と、を含み、
上記整流回路は、
上記第１電源線に接続された第１出力端子と、
上記第１基準電源線に接続された第２出力端子と、を含み、
上記回路系は、
外部電源と接続される第２電源線と、
外部基準電源と接続される第２基準電源線と、を含み、
上記整流回路の上記第２出力端子と上記第２基準電源線が、制御端子が上記第２電源線に接続されたトランジスタにより接続されている
請求項２から４のいずれか一に記載の集積回路。 - 上記暗号回路へのクロック入力は、
上記アンテナの起電力に応じて生成された電圧と外部入力クロック信号とのＡＮＤ信号である
請求項１から５のいずれか一に記載の集積回路。 - 暗号回路を含む集積回路を有し、
上記集積回路は、
半導体回路層と、
上記半導体回路層上にアクティブシールドが形成されたメタル層と、
上記アクティブシールドより下層のメタル層の少なくとも１層にパターン化されて形成されたアンテナと、を有し、
上記半導体回路層は、
駆動電圧を受けて暗号演算を行う暗号回路と、
上記暗号回路に駆動電圧を供給する電源回路と、
外部電源から電源電圧の供給を受ける回路系と、
上記暗号回路に並列に接続されたキャパシタと、
上記電源回路で生成され安定化された電圧または上記外部電源の電圧を選択的に上記キャパシタおよび暗号回路に供給可能なスイッチと、を含み、
上記スイッチは、
上記暗号回路において暗号演算実行時は、上記電源回路で生成され安定化された電圧を上記キャパシタおよび暗号回路に供給し、
暗号演算実行時以外の時は、上記外部電源の電圧を上記キャパシタおよび暗号回路に供給する
電子機器。 - 上記暗号回路へのクロック入力は、
上記アンテナの起電力に応じて生成された電圧と外部入力クロック信号とのＡＮＤ信号である
請求項７記載の電子機器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009217482A JP5482048B2 (ja) | 2009-09-18 | 2009-09-18 | 集積回路および電子機器 |
| EP10174215.3A EP2299391B1 (en) | 2009-09-18 | 2010-08-26 | Integrated circuit and electronic apparatus |
| TW099128873A TWI430182B (zh) | 2009-09-18 | 2010-08-27 | 積體電路及電子設備 |
| US12/878,100 US8843763B2 (en) | 2009-09-18 | 2010-09-09 | Integrated circuit and electronic apparatus |
| KR1020100088881A KR101612562B1 (ko) | 2009-09-18 | 2010-09-10 | 집적 회로 및 전자 기기 |
| CN2010102817536A CN102024810B (zh) | 2009-09-18 | 2010-09-13 | 集成电路和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009217482A JP5482048B2 (ja) | 2009-09-18 | 2009-09-18 | 集積回路および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011066813A JP2011066813A (ja) | 2011-03-31 |
| JP5482048B2 true JP5482048B2 (ja) | 2014-04-23 |
Family
ID=43027486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8843763B2 (ja) |
| EP (1) | EP2299391B1 (ja) |
| JP (1) | JP5482048B2 (ja) |
| KR (1) | KR101612562B1 (ja) |
| CN (1) | CN102024810B (ja) |
| TW (1) | TWI430182B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012111414B4 (de) * | 2012-11-26 | 2018-10-04 | Infineon Technologies Ag | Master-Slave-Speicherschaltung |
| FR3053503B1 (fr) * | 2016-06-30 | 2019-03-29 | Stmicroelectronics (Rousset) Sas | Procede de protection d'un circuit integre, et circuit integre correspondant |
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-
2009
- 2009-09-18 JP JP2009217482A patent/JP5482048B2/ja not_active Expired - Fee Related
-
2010
- 2010-08-26 EP EP10174215.3A patent/EP2299391B1/en not_active Not-in-force
- 2010-08-27 TW TW099128873A patent/TWI430182B/zh not_active IP Right Cessation
- 2010-09-09 US US12/878,100 patent/US8843763B2/en not_active Expired - Fee Related
- 2010-09-10 KR KR1020100088881A patent/KR101612562B1/ko active IP Right Grant
- 2010-09-13 CN CN2010102817536A patent/CN102024810B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110031105A (ko) | 2011-03-24 |
| US8843763B2 (en) | 2014-09-23 |
| EP2299391A2 (en) | 2011-03-23 |
| CN102024810A (zh) | 2011-04-20 |
| TW201131480A (en) | 2011-09-16 |
| JP2011066813A (ja) | 2011-03-31 |
| EP2299391A3 (en) | 2015-03-11 |
| TWI430182B (zh) | 2014-03-11 |
| KR101612562B1 (ko) | 2016-04-14 |
| US20110072277A1 (en) | 2011-03-24 |
| EP2299391B1 (en) | 2018-10-17 |
| CN102024810B (zh) | 2013-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131009 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140203 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5482048 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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