KR20110031105A - 집적 회로 및 전자 기기 - Google Patents

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Abstract

집적 회로는, 반도체 회로층과, 상기 반도체 회로층 상에 형성되는 메탈층들 - 상기 메탈층들 중의 하나는 액티브 실드가 형성되는 메탈층임 - 과, 상기 액티브 실드가 형성되는 상기 메탈층의 하층인 메탈층들 중 적어도 하나에 패턴화되어 형성되는 안테나를 포함한다. 상기 반도체 회로층은 구동 전압을 수신하여 암호 연산을 수행하도록 구성되는 암호 회로와, 상기 암호 회로에 상기 구동 전압을 공급하도록 구성되는 전원 회로와, 외부 전원으로부터 전원 전압을 수신하도록 구성되는 회로 시스템을 포함한다.

Description

집적 회로 및 전자 기기{INTEGRATED CIRCUIT AND ELECTRONIC APPARATUS}
본 발명은 암호 회로를 탑재한 집적 회로 및 전자 기기에 관한 것이다.
IC 카드에서는, 호스트 컴퓨터와 데이터의 교환을 행할 때, 그 과정에서 IC 카드에 저장되어 있는 비밀 정보가 누설되어도 문제를 발생시키지 않기 위해서, 주고받는 데이터에는 암호화한 데이터를 사용한다.
암호화의 방법으로서, 현재 가장 많이 사용되고 있는 것은 DES(데이터 암호화 규격; data encryption standard)이다.
이 DES에서는, 데이터의 암호화에 IC 카드의 소유자와 호스트 컴퓨터가 동일한 열쇠를 소유한다. 또한, DES에서는, 데이터의 송신측은 데이터를 그 열쇠를 사용하여 암호화해서 송신한다. 데이터의 수신측은 동일한 열쇠를 사용하여 복호화해서 메시지를 취출한다.
통신의 과정에서 악의를 지닌 제3자가 이러한 데이터를 취득하였다고 해도, 열쇠를 갖고 있지 않는 한, 데이터를 복호화해서 메시지를 취출하는 것은 곤란하다.
또한, 암호화/복호화에 사용되는 열쇠에 관한 데이터는 IC 카드내의 EEPROM 등의 불휘발성 메모리에 저장된다.
암호화/복호화 시에는 CPU를 사용하지 않고 직접 IC 카드내의 암호 엔진에 열쇠에 관한 데이터를 전송하는 제어를 수행한다. 이러한 제어에 의해, IC 카드의 소유자나 IC 카드의 개발 엔지니어조차 열쇠 데이터를 취출하는 것이 불가능한 구성을 취해서 시큐리티를 유지하고 있다.
IC 카드에는 접촉형 IC 카드과 비접촉형 IC 카드가 있다.
접촉형 IC 카드는 IC 카드 표면에 복수개의 금속 단자가 있다. IC 카드 사용시에는 리더/라이터(reader/writer) 장치에 IC 카드를 삽입한다. 이 때, 리더/라이터 장치내에서 카드의 금속 단자와 접촉한다. 리더/라이터 장치는 전력 및 신호를 IC 카드로 공급해서, IC 카드내의 IC를 동작시켜서 필요한 처리를 행한다.
비접촉형 IC 카드는, 예를 들어 도 1에 나타내는 것 같은 구성을 취한다.
비접촉형 IC 카드(1) 내에 배치된 안테나(11)가, 리더/라이터 장치(2)로부터의 자력선 LM을 받아, 자력선 LM을 전력 신호로 변환한다. 그 신호가 이러한 예의 경우에는 무선 주파수(RF) 칩(12)에 입력되며, RF 칩(12)은 필요한 신호를 취출한다.
IC 카드(1)는, 안테나(11)로부터의 전력을 정전압화한다. 보안 처리를 행하는 SAM(secure application module) 칩(13)에 정전압을 공급해서 SAM 칩(13)은 필요한 처리를 행한다.
SAM 칩(13)의 처리 결과는 RF 칩(12)에 복귀된다. RF 칩(12)에서 처리 결과가 신호 파형에 중첩되어 리더/라이터 장치(2)에 복귀된다.
이러한 경우에, 주고 받는 신호로서는 암호화된 데이터가 사용된다. 이에 의해 시스템의 보안이 확보된다.
그러나, IC 카드의 소비 전류를 측정하고, 소비 전류에 통계 처리를 실시해서 열쇠를 취출하는 공격 방법(DPA: differential power analysis)이 P. Kocher 등에 의해 보고되었다.
이러한 DPA 공격에서는, 다른 1000개 정도의 평문(clear text)을 사용해서 암호화 연산을 수행한다. 암호화 연산시의 소비 전류 파형을 측정한다. 그 소비 전류를 통계 처리함으로써 열쇠를 취출한다.
이는, DPA 공격이 비접촉형의 IC 카드에서 수행될 수 있는 것과 마찬가지이다. 보안과 관련된 처리를 행하는 SAM 칩만을 취출한다. 전원 및 필요한 신호를 공급함으로써 SAM 칩을 동작시킨다. 따라서, DPA 공격이 수행될 수 있다.
또한, IC 칩내의 개개의 회로의 출력 배선을 흐르는 전류가 변화하면, 이러한 전류의 변화에 따라 배선의 둘레의 미소한 자계도 변화한다.
IC 칩이 플라스틱 패키지에 봉입되어 있는 상태에서, 도 2에 나타낸 바와 같이, 작은 코일 CL을 IC 칩에 근접시키면, 이 코일 CL을 수신할 수 있는 좁은 영역에서의 자력선 신호를 취득할 수 있다.
이후, IC 칩과의 입출력 신호와 취득되는 자력선 신호의 관계로부터 암호 회로의 위치를 추정한다. 그 위치에서 상세한 자력선 파형을 취득해서 DPA 공격에서 수행되는 것과 같은 통계 처리를 실시한다. 암호 회로의 위치 추정이 올바르면, 열쇠에 관한 정보와 같은 보안 정보를 취득할 수 있다.
상기 공격은 DEMA(differential electro magnetic analysis)라 불린다. DEMA 공격의 특징은 DEMA 공격을 사용하여 회로의 일부분을 타깃으로 한 공격이 가능하다는 점이다.
도 3은 DEMA 공격의 특징을 도시하는 도면이다.
예를 들어, DPA 공격의 대책으로서, 난수 제어에 의한 노이즈 전류를 흘리는 회로(3)가 배치되어 있을 경우, 소비 전류 파형에는 반드시 노이즈 전류를 나타내는 성분이 중첩된다.
그러나, 자력선 측정의 경우에는, 도 3에 나타낸 바와 같이, 노이즈 전류원으로부터 이격됨에 따라서, 노이즈 전류에 의한 자력선의 성분은 약해진다. 노이즈 전류원으로부터 미리 정해진 거리 이상 이격된 영역에서는, 노이즈 전류의 영향을 받지 않는 자력선 신호가 취득될 수 있다.
이 영역에 암호 회로 등의 DEMA 공격 대상이 되는 회로가 있을 경우, 노이즈 전류의 영향을 받지 않는 자력선 신호가 취득될 수 있다.
DPA공격 및 DEMA 공격에 대한 주된 방어 방법으로서, 이하와 같은 방법이 제안되어 있다. 첫번째 방법은 암호 회로를 상보 구성으로 하여 평문 데이터에 관계없이 반드시 결과가 변화하는 구성을 취하는 것이다. 두번째 방법은 신호를 난수를 사용하여 교란하는 것이다.
상술된 첫번째 방법에서는 회로 규모 및 동작 전류의 증대가 초래된다. 두번째 방법에서는 고차(higer-order)의 DPA 공격으로 열쇠가 취출될 가능성이 있어, 고차의 DPA 공격에 대한 대책도 필요해진다.
상술된 첫번째 및 두번째의 각각의 방법에 있어서, IC의 동작 전력은 모두 IC의 전원 단자로부터 공급된다. 따라서, 회로 동작에서 소비되는 전류의 정보는 IC의 전원 단자에 노출되게 된다.
암호 회로 등의 특정한 회로의 전류가 IC(집적 회로)의 전원 단자에 나타나지 않는 방법으로서, 예를 들어 일본 특허 공개 제2000-196584호에 개시된 방법이 일반적이다.
도 4는 일본 특허 공개 제 2000-196584호에 개시된 방법을 채용한 IC의 구성예를 도시하는 도면이다.
IC(4)는 CPU(41), RAM/ROM(42), EEPROM(43), 암호 회로(44), 캐패시터 C 및 스위치(45)를 포함한다.
상기 구성에서는, IC(4) 내에 제공되는 암호 회로(44)의 전원선(46)을, 스위치(45)를 통해서 외부 전원이 접속되는 그 밖의 전원선(47)과 접속시킨다.
암호 부분의 전원선(46)과 접지(GND)선(48)과의 사이에는 캐패시터 C가 배치되어 있다. 암호 연산 이외의 동작시에는 스위치(45)를 턴온하여, 이 캐패시터 C가 충전된다. 이후, 암호 연산시에는, 스위치(45)를 턴오프하여, 캐패시터 C의 충전 전하를 사용하여 암호 회로(44)에서의 암호 연산을 실행한다.
상기 구성에서는, 암호 회로(44)의 동작 전류는 IC의 전원선에 나타나지 않는다. 따라서, DPA 공격은 불가능하다.
한편, 암호 회로(44)의 동작 전류에 기인하는 미약한 자계가 발생된다. 암호 회로(44)에 충분한 DPA 공격 대책이 제공되지 않으면, DEMA 공격으로 열쇠가 취출될 가능성이 있다.
또한, 1회의 암호 연산을 캐패시터 C의 충전 전하만으로 실현하기 위해서는, 상당한 용량의 캐패시터를 준비해야 할 필요가 있다.
큰 캐패시터를 필요로 하지 않고, 암호 회로의 동작 전류가 집적 회로의 전원선에 나타나지 않기 때문에 DPA 공격에 대한 내성을 갖는 것이 가능하고, 회로 동작에 수반하는 자계의 측정이 곤란하기 때문에 DEMA 공격에 대한 내성을 갖는 것이 가능한 집적 회로를 제공하는 것이 바람직하다.
본 발명의 제1 실시예에 따른 집적 회로는 반도체 회로층과, 상기 반도체 회로층 상에 형성되는 메탈층들 - 상기 메탈층들 중의 하나는 액티브 실드가 형성되는 메탈층임 - 과, 상기 액티브 실드가 형성되는 상기 메탈층의 하층인 메탈층들 중 적어도 하나에 패턴화되어 형성되는 안테나를 포함한다. 상기 반도체 회로층은 구동 전압을 수신하여 암호 연산을 수행하도록 구성되는 암호 회로와, 상기 암호 회로에 상기 구동 전압을 공급하도록 구성되는 전원 회로와, 외부 전원으로부터 전원 전압을 수신하도록 구성되는 회로 시스템을 포함한다.
본 발명의 제2 실시예에 따른 전자 기기는 암호 회로를 갖는 집적 회로를 포함한다. 상기 집적 회로는 반도체 회로층과, 상기 반도체 회로층 상에 형성되는 메탈층들 - 상기 메탈층들 중의 하나는 액티브 실드가 형성되는 메탈층임 - 과, 상기 액티브 실드가 형성되는 상기 메탈층의 하층인 메탈층들 중 적어도 하나에 패턴화되어 형성되는 안테나를 포함한다. 상기 반도체 회로층은 구동 전압을 수신하여 암호 연산을 수행하도록 구성되는 암호 회로와, 상기 암호 회로에 상기 구동 전압을 공급하도록 구성되는 전원 회로와, 외부 전원으로부터 전원 전압을 수신하도록 구성되는 회로 시스템을 포함한다.
본 발명의 실시예들에 따르면, 큰 캐패시터를 필요로 하지 않고, 암호 회로의 동작 전류가 집적 회로의 전원선에 나타나지 않기 때문에, DPA 공격에 대한 내성을 갖는 것이 가능하며, 회로 동작에 수반하는 자계의 측정이 곤란하기 때문에, DEMA 공격에 대한 내성을 갖는 것이 가능하다.
도 1은 비접촉형 IC 카드의 사용 구성예를 도시하는 도면.
도 2는 자력선 신호의 취득 방법을 설명하기 위한 도면.
도 3은 DEMA 공격의 특징을 설명하기 위한 도면.
도 4는 일본 특허 공개 제2000-196584호에 개시된 방법을 채용한 IC의 구성예를 도시하는 도면.
도 5의 (A) 내지 (C)는 본 발명의 제1 실시예에 따른 암호 처리 회로를 갖는 시큐리티 반도체 대용량 집적 회로(LSI)의 구성예를 도시하는 도면.
도 6은 제1 실시예에 따른 시큐리티 LSI에서의 정전압 생성을 위한 보다 구체적인 회로 구성을 도시하는 도면.
도 7의 (A) 내지 (D)는 동작을 설명하기 위한 타이밍 차트.
도 8은 제1 실시예의 DEMA 공격에 대한 내성의 특징을 설명하기 위한 도면.
도 9는 제2 실시예에 따른 시큐리티 LSI에서의 정전압을 생성하기 위한 보다 구체적인 회로 구성을 도시하는 도면.
이하, 본 발명의 실시예들을 첨부 도면들을 참조하여 설명한다.
또한, 다음 순서로 설명한다.
1. 제1 실시예
2. 제2 실시예
<1. 제1 실시예>
도 5의 (A) 내지 (C)는, 본 발명의 제1 실시예에 따른 암호 처리 회로를 갖는 시큐리티 반도체 집적 회로(LSI)의 구성예를 도시하는 도면들이다.
시큐리티 LSI(100)는 전자 기기인 비접촉형 IC 카드로서 형성된다.
예로서 나타내는 제1 실시예에 따른 시큐리티 LSI(100)는, 예를 들어 도 5의 (A)에 나타낸 바와 같이, 반도체층(실리콘 (Si)층)과, 반도체층에 형성되고 금속 배선 패턴들이 형성되는 5층의 메탈층을 사용하여 형성됨으로써, 반도체 회로가 형성되는 IC 칩을 구성한다.
각각의 메탈층에는, 예를 들어 다음과 같이 구성 및 기능이 할당된다.
Si층(101) 위로 형성되는 제1 메탈층(1MT; 102)에는 수평 방향의 신호선이 형성되는 구성 및 기능층이 할당된다.
제1 메탈층(102) 위로 형성되는 제2 메탈층(2MT; 103)에는 수직 방향의 신호선이 형성되는 구성 및 기능층이 할당된다.
제2 메탈층(103) 위로 형성되는 제3 메탈층(3MT; 104)에는 전원선과 더미 메탈 패턴이 형성되는 구성 및 기능층이 할당된다.
제3 메탈층(104) 위로 형성되는 제4 메탈층(4MT; 105)에는 접지와 더미 메탈 패턴이 형성되는 구성 및 기능층이 할당된다.
제4 메탈층(105) 위로 형성되는 제5 메탈층 (5MT; 106)에는 액티브 실드(active shield)가 형성되는 구성 및 기능층이 할당된다.
5개의 메탈층 중, 최상층인 제5 메탈층(106)에 형성되는 액티브 실드는, 최소선 폭의 신호선이 최소 간격으로 배치된 패턴으로 형성된다. 이러한 액티브 실드로, 포커싱된 이온 빔(FIB) 등을 사용한 가공에 기인하는 신호선의 단선이나 쇼트를 검지한다.
제4 메탈층(105) 및 제3 메탈층(104)에는, 각각, 접지(기준 전원선 및 접지선)와 전원선에 접속되는 선들이 배치되어 있다. 또한, 빈 스페이스에 더미 메탈 패턴이 배치되어 있다.
더미 메탈 패턴은 레이저 빔 조사에 의한 DFA 공격에 대처하기 위한 차광 패턴이다.
이 경우에, 예를 들어 도 5의 (B)에 나타낸 바와 같이, 제4 메탈층(105)에 미리 정해진 영역을 확보해서 메탈 안테나 패턴(metal antenna pattern; 110)이 배치된다.
한편, Si층(101)에는, 예를 들어 도 5의 (C)에 나타낸 바와 같이, 전원 회로(120), 암호 회로(130) 및 회로 시스템으로서 기능하는 처리 회로(140)가 형성되어 있다.
전원 회로(120)는 다이오드 브릿지(diode bridge)를 사용하여 구성되는 정류 회로(121), 캐패시터 C121를 사용하여 구성되는 평활 회로(122), NMOS 트랜지스터 NT121를 사용하여 구성되는 정전압화 회로(123) 및 정전압화 회로(123)로부터 출력되는 전압의 안정화를 위한 캐패시터 C122를 포함한다. 전압을 안정화시키는 안정화부(124)가 캐패시터 C122를 사용하여 구성된다.
정류 회로(121)의 제1 입력 단자 TI121 및 제2 입력 단자 TI122는 제4 메탈층(105)에 형성되는 메탈 안테나(110)에 접속되어 있다.
전원 회로(120)는 전원선과는 다른 제1 전원선 LV121 및 제1 GND 선(기준 전원선; LV122)과, 처리 회로(140)에 대한 접지선을 갖는다. 제1 전원선 LV121의 일단부측은 NMOS 트랜지스터 NT121을 통해서 정류 회로(121)의 제1 출력 단자 TO121에 접속된다. 제1 GND 선 LV122의 일단부측은 정류 회로(121)의 제2 출력 단자TO122에 접속되어 있다.
제1 전원선 LV121의 타단부측은 암호 회로(130)의 전원 단자 T131에 접속되어 있다. 제1 GND 선 LV122의 타단부측은 암호 회로(130)의 GND 단자 T132에 접속되어 있다.
이와 같이, 전원 회로(120)의 출력은 암호 회로(130)의 전원 단자에만 접속되어 있다. 즉, 암호 회로(130)는 전원 회로(120)로부터만 구동 전압의 공급을 받는다.
이와 같은 구성을 채용함으로써, 메탈 안테나(110)에 의해 수신된 자력선은 정전압으로 변환된다. 이러한 정전압은 암호 회로(130)의 동작 전원으로서 사용된다.
처리 회로(140)는, 도 5의 (C)에 나타낸 바와 같이, 처리 회로(140)의 전체를 제어하는 제어부로서의 CPU(141), 마스크 ROM(142), RAM(143) 및 불휘발성 메모리(EEPROM; 144)를 포함한다.
CPU(141), 마스크 ROM(142), RAM(143) 등을 사용하여 회로 시스템이 형성된다.
또한, 제1 실시예의 처리 회로(140)는, 전원 회로(120)의 전원선 및 접지선과는 다르며, 외부 전원으로부터 외부 전원 전압 "Vcc"가 공급되는 제2 전원선 LV141 및 제2 GND 선 LV142을 갖고 있다.
CPU(141)는 마스크 ROM(142)에 기억된 프로그램을 따르거나, RAM(143)을 액세스해서 비접촉형 IC 카드인 시큐리티 LSI(100) 전체의 제어를 행한다.
CPU(41)는 암호 회로(130)로의 암호 명령을 발행하는 등의 기능을 갖고 있다.
이 예에서는, GND 배선층이 형성되어 있는 층으로 사용되는 제4 메탈층(105)에만 메탈 안테나(110)를 배치하는 구성을 취하고 있다.
그러나, 메탈 안테나의 구성은 이로써 한정되지 않는다. 메탈 안테나는 전원 배선 패턴이 형성되는 층으로서 사용되는 제3 메탈층(104)의 영역에도 배치될 수 있다. 제4 메탈층(105)의 메탈 안테나(110)와 제3 메탈층(104)의 메탈 안테나를 서로 접속하여, 2개의 메탈 안테나를 1개의 안테나로서 사용하는 것도 가능하다.
또한, 전원 회로(120)에 있어서, 정류 회로(121)로부터 정전압화 회로(123)까지의 경로에는 전원 전압 Vcc 이상의 전압이 인가된다. 따라서, 고전압의 트랜지스터가 필요해진다.
그런데, 암호 열쇠 등의 보안 정보를 저장하는 불휘발성 메모리로서 EEPROM을 사용하고 있을 경우, 전원 전압 Vcc 이상의 고전압을 사용하여 EEPROM로부터/로 데이터를 소거/기입을 행한다. 따라서, 고전압의 트랜지스터가 준비되어 있다.
그래서, 준비된 고전압 트랜지스터들을 경로에 사용하면, 고내압 트랜지스터를 준비하는데 새로운 프로세스를 추가할 필요가 없다.
또한, 자력선이 변경되는 주파수에서 고전압이 경로에 주기적으로 인가된다. 따라서, 고전압의 신호에 의해 초래되는, 동일 칩 위에 배치되어 있는 CPU(141) 및 그 밖의 회로의 오동작을 방지하기 위해서, CPU(141) 및 다른 회로에 대하여 웰(well)을 분리한 영역에 경로를 따른 소자를 배치해서 CPU(141) 및 다른 회로들로부터 소자를 전기적으로 분리해 두는 것이 바람직하다.
이상, 제1 실시예에 따른 시큐리티 LSI(100)의 기본적인 전체 구성에 대해서 설명했다.
다음으로, 제1 실시예에 따른 시큐리티 LSI(100)에서의 정전압화를 위한 보다 구체적인 회로 구성 및 동작에 대해서 설명한다.
도 6은 제1 실시예에 따른 시큐리티 LSI(100)에서의 정전압화를 위한 보다 구체적인 회로 구성을 도시하는 도면이다.
도 7의 (A) 내지 (D)는 도 6의 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 6의 회로에서는, 도 5의 (C)의 구성 외에도, 비교기(comparator; 125), 저항 R121 및 R122, 저항 R141 및 R142, NMOS 트랜지스터 NT151 및 PMOS 트랜지스터 PT151가 제공되어 있다.
저항 R121과 저항 R122는 전원 회로(120)의 제1 전원선 LV121과 제1 GND 선LV122과의 사이에 직렬로 접속된다. 양쪽 저항(R121 및 R122)에 공통인 접속 노드 ND121이 비교기(125)의 반전 입력 단자(-)에 접속되어 있다.
저항 R141과 저항 R142은 처리 회로(140)의 제2 전원선 LV141과 제2 GND 선LV142와의 사이에 직렬로 접속되어 있다. 양쪽 저항(R141 및 R142)에 공통인 접속 노드 ND141이 비교기(125)의 비반전 입력 단자(+)에 접속되어 있다.
전원 회로(120)의 정류 회로(121)의 제2 출력 단자 TO122과, 외부 전원에 접속된 처리 회로(140)의 제2 GND 선 LV142이 NMOS 트랜지스터 NT151의 소스 및 드레인에 각각 접속되어 있다.
NMOS 트랜지스터 NT151의 게이트(제어 단자)는 외부 전원 전압 Vcc의 공급 라인인 제2 전원선 LV141에 접속되어 있다.
이러한 구성에 의해, 2개의 블록인 전원 회로(120)와 처리 회로(140)의 GND 레벨은 동일한 레벨로 제어된다.
또한, 전술한 바와 같이, 전원 회로(120)에서는, 정전압화 회로(123)를 구성하는 NMOS 트랜지스터 NT121이 제1 전원선 LV121에 배치된다. NMOS 트랜지스터NT121의 게이트(제어 단자)에는 비교기(125)의 출력이 접속되어 있다.
비교기(125)는, 저항 R141 및 R142을 사용하여 외부 전원 전압 Vcc를 분할하여 얻어진 전압과, 저항 R121 및 R122를 사용하여 정전압화 회로(123)로부터 출력된 전압 "VDES"을 분할하여 얻어진 전압을 비교한다. 비교 결과에 따라서, 비교기(125)는 NMOS 트랜지스터 NT121의 ON/OFF를 제어함으로써, 정전압화 회로(123)의 출력 전압을 미리 정해진 전압으로 제어하고 있다.
또한, 정전압화 회로(123)로부터 출력되며 안정화부(124)의 양단 전압인 전압 "VDES"이 공급되는 제1 전원선 LV121과, 외부 전원 전압 Vcc이 공급되는 제2 전원선 LV141가, PMOS 트랜지스터 PT151의 소스 및 드레인에 각각 접속되어 있다.
PMOS 트랜지스터 PT151의 게이트는 제어 신호 "
Figure pat00001
"의 공급 라인에 접속되어 있다.
IC 칩이 웨이퍼 상에 형성되는 상태에서, 각각의 IC 칩에 공급되는 전력은 테스터 등의 측정 장치로부터 공급되는 전력이다. 자력선이 IC 칩에 더하여지는 환경은 생각하기 어렵기 때문에, 메탈 안테나(110)로부터의 전력을 사용하여 동작하는 암호 회로(130)에는 전력이 공급되지 않는다. 따라서, 암호와 관련된 시험이 곤란하다.
암호 관련 시험이 수행되지 않는 것을 방지하기 위해서, 제1 실시예에서는, 적어도 IC 칩이 웨이퍼 상에 형성되는 상태에서는 제어 신호 "
Figure pat00002
"의 레벨을 낮게 설정하여, 외부 전원 전압 Vcc을 암호 회로(130)에 공급하는 구성을 취하고 있다.
이러한 경우에, 전원 회로(120)에서는, 비교기(125)를 포함하는 정류 회로(121)로부터 정전압화 회로(123)까지의 경로에는 전력이 공급되지 않는다. 이로 인해, 비교기(125)의 출력 신호 "VO"의 레벨은 낮게 설정되며, 이로써 NMOS 트랜지스터 NT121는 턴오프된다. 그래서, 외부 전원 전압이 정전압화 회로측으로 역류하지 않는다.
이후, 제어 신호 "
Figure pat00003
"의 레벨을 높게 고정시키는 공정을 출하 전의 어느 한 공정에서 수행한다. 이러한 공정이 수행된 후의 안정화 전압 "VDES"는 외부 전원으로부터 분리된다. 따라서, 암호 회로(130)에 공급되는 전압은, 전원 메탈 안테나(110)에서 생성된 전압을 정전압화한 전압만이 된다.
또한, PMOS 트랜지스터 PT151의 대신에, 예를 들어 내장 퓨즈(IN-Fuse)를 사용하고, 출하전의 어느 한 공정에서 내장 퓨즈를 컷트하는 구성을 취해도 좋다.
다음으로, 전원 회로(120)의 동작을 도 7의 (A) 내지 (D)를 참조하여 설명한다.
메탈 안테나(110)에서 발생되는 기전력에 관하여, 자력선의 자속을 φB[Wb]로 표기하고, 안테나 코일의 권수를 N[회]로 표기하면, 기전력ε[V]는 전자 유도의 법칙에 따라 다음식으로 나타내진다. 기전력을 나타내는 전압 신호는 도 7의 (A)에 나타낸 파형을 갖는다.
[수학식 1]
Figure pat00004
전압 신호가 정류 회로(121)를 통과하면, 전압 신호는 도 7의 (B)에 나타낸 파형을 갖는다. 이후, 평활 회로(122)의 평활 캐패시터 C121에 의해, 전압 신호는 도 7의 (C)에 나타낸 파형을 갖는다. 전압 신호는 NMOS 트랜지스터 NT121의 드레인에 인가된다.
NMOS 트랜지스터 NT121의 게이트는 비교기(125)의 출력에 접속된다. 비교기(125)의 레퍼런스측의 두 입력 중의 하나인 입력 (+)에는, 저항을 사용하는 외부 전원 전압의 분할을 나타내는 다음식으로 나타내어지는 전압 Vref가 공급된다.
[수학식 2]
Figure pat00005
여기서, R1은 저항 R141의 저항치를 나타내며, R2은 저항 R142의 저항치를 나타낸다.
비교기(125)의 다른 쪽의 입력(-)에는, 저항을 사용하여 정전압화 회로(123)의 출력 전압 "VDES"을 분할한 다음식으로 나타내는 전압 Vmon이 인가된다.
[수학식 3]
Figure pat00006
여기서, R3는 저항 R121의 저항치를 나타내며, R4은 저항 R122의 저항치를 나타낸다.
예를 들어, R1/R2 = R3/R4인 경우에, 전원 회로(120)에서는 이하에 나타내는 제어가 행하여진다.
VDES < Vcc의 경우, 비교기(125)의 출력 Vo는 하이 레벨로 된다. 따라서, NMOS 트랜지스터 NT121은 턴온되고, 안정화부(124)측에 전하를 공급하는 제어가 행하여진다.
VDES > Vcc의 경우, 비교기(125)의 출력 Vo는 로우 레벨로 된다. 따라서, NMOS 트랜지스터 NT121은 턴 오프되고, 전하 공급 정지의 제어가 행하여진다.
이에 의해, 암호 회로(130)의 전원 단자 전압 VDES는 외부 입력 전압 Vcc과 일치하도록 제어가 행하여져, 도 7의 (D)에 나타낸 파형이 얻어진다.
이에 의해, CPU(141)와 암호 회로(130)는 거의 동일한 전압치의 전원에서 동작하고, 레벨 시프트(level shift) 회로 등을 개재시키지 않고, 직접 접속할 수 있다.
이러한 구성에 있어서, CPU(141)로부터 연산에 필요한 데이터와 연산 개시 명령이 발행되었을 때, 암호 회로(130)는 메탈 안테나(110)에서 생성된 전압 "VDES"을 사용하여 동작한다. 전압 VDES는 외부 공급 전압 Vcc와 분리되어 있다.
따라서, 암호 연산에 의한 리크(Leak) 전류가 외부 공급 전압 Vcc의 제2 전원선 LV141에 나타나지 않는다. 리크 전류를 포함하는 소비 전류 파형의 취득이 곤란해진다.
또한, IC 칩에 대하여 DPA 공격을 수행할 경우, 제2 전원선 LV141에 외부 전원 전압 Vcc을 공급함과 함께, 도 8에 나타낸 바와 같이, 리더/라이터 장치(200)와 같은 자력선원도 배치할 필요가 있다.
자력선원이 배치되어 있지 않으면 메탈 안테나(110)에서 전력은 발생하지 않는다. 결과적으로, 암호 회로(130)의 전원 전압 VDES는 제로가 되기 때문에, 암호 회로(130)는 동작하지 않는다. DPA 공격의 대상이 되는 리크 전류도 발생하지 않는다.
한편, DEMA 공격의 경우에는, 도 8에 나타낸 바와 같이, 암호 회로(130)의 동작 전류에 기인한 미소한 자력선을 코일(210)로 취득해서 통계 처리를 실시한다.
그런데, 제1 실시예의 구성의 경우, 암호 회로(130)를 동작시키기 위해서는, IC 칩의 가까에 자력선원을 배치할 필요가 있다. 자력선원의 영향(잡음)으로 암호 회로(130)의 동작 전류에 기인한 미소한 자력선 신호(signal)의 취득은 매우 곤란해진다.
미소한 자력선을 나타내는 신호를 취득할 수 있어도, 신호 대 잡음비(S/N 비)가 매우 낮게 된다. 통계 처리에 의한 열쇠의 추출은 매우 곤란해진다.
<2. 제2 실시예>
도 9는 제2 실시예에 따른 시큐리티 LSI에서의 정전압화를 위한 보다 구체적인 회로 구성을 도시하는 도면이다.
제2 실시예에 따른 시큐리티 LSI 100A가 제1 실시예에 따른 시큐리티LSI(100)과 비교해서 다른 점은 이하와 같다.
첫째로, 암호 회로(130)로의 공급 전력이, 메탈 안테나(110)에서 생성되는 전력을 정전압화한 전원(단자 a측)과 외부 입력 전원(단자 b측)에서, 스위치 SW121를 사용하여 절환되는 구성이 사용된다는 점이다.
두번째로, 메탈 안테나(110)에서 생성되는 기전력으로부터 발생되는 전압 VDi 와 외부 입력 클록 신호 CLK가 AND 회로 AD151에 입력되며, AND 회로 AD151로부터 출력되는, 외부 입력 클록 신호 CLK와 전압 VDi 의 AND 신호가 암호 회로(130)에 클록으로서 입력된다는 점이다.
제1 전원선 LV121에 배치되는 스위치 SW121에서는, 암호 회로(130)가 동작하지 않는 기간에 "단자 b"가 선택되어 접속이 이루어진다. 암호 회로(130)에 병렬로 배치된 캐패시터 C123가 제2 전원선 LV141(외부 전원)로부터의 전류에 의해 충전된다.
이 기간 동안에, 메탈 안테나(110)에서는 자력선이 전력으로 변환된다. 전력이 정류되어 전압이 얻어진다. 전압이 평활되고 평활 전압에 의해 정전압이 생성된다. 정전압에 의해 캐패시터 C122가 충전된다
이후, CPU(141)와의 암호 명령의 발행에 의해 스위치 SW121에서는 "단자 a"가 선택되어 접속된다.
이후, 암호 연산 실행시에는 캐패시터 C123 및 C122에서 축적된 전하를 사용하여 암호 연산이 실행된다. 암호 연산에서 소비된 전하를 보충하기 위해서, 캐패시터들은 메탈 안테나(110)에서 생성된 전력을 사용하여 보충된다. 이러한 식으로, 암호 회로(130)가 동작하도록 제어된다.
따라서, DPA 공격의 대상이 되는 암호 연산은, 캐패시터 C123과 C122에 축적된 전하를 사용하고, 메탈 안테나(110)에서 생성된 전력을 정전압화한 전원을 사용하여 수행된다. 그래서, 리크 전류가 전원 단자에 나타나지 않는다.
또한, 메탈 안테나(110)에서 생성된 전력으로부터 생성되는 전압에 관해서는, 암호 연산에 의해 감소된 전압을 보충하는 것만을 필요로 한다. 그래서, 제1 실시예에 비하여 메탈 안테나를 작게 할 수 있다.
여기서, IC 칩에 자력선이 공급되지 않은 경우, 메탈 안테나(110)를 포함하는 전원계로부터의 전력의 공급은 없다.
따라서, 캐패시터 C122에 축적되는 전하는 없다. 그러나, 암호 명령의 발행에 의해 스위치 SW121에서 "단자 a"가 선택되어 접속이 이루어지면, 전하의 재배분에 의해 캐패시터 C123의 전하에 캐패시터 C122가 충전된다.
이러한 식으로, 암호 명령이 발행될 때마다 캐패시터 C122의 전압은 상승하고, 암호 명령 발행시의 재배분 전압도 서서히 상승된다.
이후, 복수회 암호 명령이 이미 발행된 후에 암호 명령이 발행된 경우, DEMA 공격의 대상이 되는 최초의 몇 회의 라운드(round)의 암호 연산이 정상적으로 실행된다. 암호 동작에 수반하는 자력선 신호가 취득될 가능성이 있다.
암호 동작에 관련되는 자력선을 나타내는 신호가 취득되는 것을 방지하기 위해서, 예를 들어 메탈 안테나(110)에서 생성되는 전력을 정류 및 평활하여 얻어지는 전압 VDi와, 외부 장치로부터 공급되는 클록 신호 CLK와의 AND 신호를 클록 CLK' 로서 암호 회로(130)에 입력한다. 따라서, 이것에 의해, 자력선이 공급되지 않은 경우에 암호 회로를 동작시키지 않도록 제어된다.
제2 실시예에서도, 웨이퍼에 IC 칩들이 형성되어 있는 상태와 같은, 자력선을 공급할 수 없는 상태에서 암호 회로와 관련되는 시험을 수행하는 것은 곤란하다.
암호 회로와 관련되는 시험이 수행되지 않는 것을 방지하기 위해서, 출하전의 특정 공정 이전의 공정에서 스위치 SW121의 선택을 "단자 b"로 고정시킨다. 출하전의 특정 공정에서, 비가역인 방법으로 암호 연산시에 "단자 b"로부터 "단자 a"로 전환되도록 제어될 수 있다.
제2 실시예에서도, 암호 회로를 동작시키기 위해서는, 도 8에 나타낸 바와 같이, 자력선이 발생하고 있는 상태에서 IC 칩을 동작시킬 필요가 있다. 이로 인해, 회로 동작에 기인하는 미약한 자력선을 취득하려 할 경우에, 외부 장치로부터 공급되는 자력선의 영향으로, DEMA 공격에 필요한 미소한 자력선 신호 파형의 취득은 곤란해진다.
이상 설명한 바와 같이, 제2 실시예에서는 이하의 효과를 얻을 수 있다.
암호 회로의 전원은 IC 칩의 전원 단자와 접속되어 있지 않다. 따라서, 리크 전류가 전원 단자에 나타나지 않는다. 그래서, DPA 공격은 지극히 곤란해진다.
암호 회로를 동작시키기 위해서는, IC 칩을 자력선원에 근접시킬 필요가 있다. 따라서, 암호 회로의 신호 변화에 수반하는 미소한 자력선 신호 파형을 취득하는 것이 곤란해진다. 그래서, DEMA 공격은 지극히 곤란해진다.
본 출원은 2009년 9월 18일에 일본 특허청에 출원된 일본 특허 출원 제2009-217482호에 개시된 관련 요지를 포함하며, 이의 전체 내용이 본 명세서에 참조로 포함된다.
당업자라면, 첨부된 청구범위 또는 이의 등가물의 범위 내에서, 설계 요건 및 다른 요인에 따라 다양한 변경, 조합, 하위 조합 및 대체가 이루어질 수 있다는 것을 이해할 수 있다.
100: 시큐리티 LSI
101: 실리콘(Si)층
102: 제1 메탈층
103: 제2 메탈층
104: 제3 메탈층
105: 제4 메탈층
106: 제5 메탈층
110: 메탈 안테나

Claims (9)

  1. 집적 회로로서,
    반도체 회로층과,
    상기 반도체 회로층 상에 형성되는 메탈층들 - 상기 메탈층들 중의 하나는 액티브 실드가 형성되는 메탈층임 - 과,
    상기 액티브 실드가 형성되는 상기 메탈층의 하층인 메탈층들 중 적어도 하나에 패턴화되어 형성되는 안테나를 포함하며,
    상기 반도체 회로층은
    구동 전압을 수신하여 암호 연산을 수행하도록 구성되는 암호 회로와,
    상기 암호 회로에 상기 구동 전압을 공급하도록 구성되는 전원 회로와,
    외부 전원으로부터 전원 전압을 수신하도록 구성되는 회로 시스템을 포함하는, 집적 회로.
  2. 제1항에 있어서,
    상기 전원 회로는
    상기 안테나에 접속되어, 상기 안테나에서 생성된 기전력을 정류하도록 구성되는 정류 회로와,
    상기 정류 회로의 출력을 평활화하여 전압을 얻도록 구성되는 평활 회로와,
    상기 평활 회로에 의해 평활화된 전압으로부터 정전압으로서의 전압을 생성하여, 그 생성된 전압과 외부 전원으로부터의 전원 전압이 동일 전위가 되도록 구성되는 정전압 생성 회로와,
    상기 정전압 생성 회로에 의해 정전압으로서 생성된 전압을 안정화시켜, 상기 구동 전압으로서의 상기 안정화된 전압을 상기 암호 회로에 공급하도록 구성되는 안정화부를 포함하는, 집적 회로.
  3. 제2항에 있어서,
    전원 회로는
    제1 전원선과,
    제1 기준 전원선을 포함하고,
    상기 정류 회로는
    상기 제1 전원선에 접속되는 제1 출력 단자와,
    상기 제1 기준 전원선에 접속되는 제2 출력 단자를 포함하고,
    상기 회로 시스템은
    상기 외부 전원과 접속되는 제2 전원선과,
    외부 기준 전원과 접속되는 제2 기준 전원선을 포함하고,
    상기 전원 회로의 정전압 생성 회로는
    상기 제1 전원선과 상기 제1 기준 전원선간의 단자 전압을 분압하여 얻어지는 제1 전압과, 상기 제2 전원선과 상기 제2 기준 전원선간의 단자 전압을 분압하여 얻어지는 제2 전압을 비교하도록 구성되는 비교기와,
    상기 제1 전원선에 배치되고, 제어 단자가 상기 비교기의 출력에 접속되는 트랜지스터를 포함하는, 집적 회로.
  4. 제3항에 있어서,
    상기 정전압 생성 회로에서 상기 제1 전압이 상기 제2 전압보다 낮은 경우, 상기 비교기의 출력 신호에 의해 상기 트랜지스터가 턴온되어, 상기 정전압 생성 회로가 상기 안정화부에 전하를 공급하고,
    상기 정전압 생성 회로에서 상기 제1 전압이 상기 제2 전압보다 높은 경우, 상기 비교기의 출력 신호에 의해 상기 트랜지스터가 턴오프되어, 상기 정전압 생성 회로가 상기 안정화부로의 전하 공급을 정지하는, 집적 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    전원 회로는
    제1 전원선과,
    제1 기준 전원선을 포함하고,
    상기 정류 회로는
    상기 제1 전원선에 접속되는 제1 출력 단자와,
    상기 제1 기준 전원선에 접속되는 제2 출력 단자를 포함하고,
    상기 회로 시스템은
    상기 외부 전원과 접속되는 제2 전원선과,
    외부 기준 전원과 접속되는 제2 기준 전원선을 포함하고,
    상기 안정화부의 출력측의 상기 제1 전원선과 상기 제2 전원선이, 테스트 신호의 공급 라인에 제어 단자가 접속되는 트랜지스터를 통하여 서로 접속되는, 집적 회로.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 암호 회로에 병렬로 접속되는 캐패시터와,
    상기 전원 회로에 의해 생성되어 안정화된 전압 또는 상기 외부 전원으로부터의 전원 전압을 선택적으로 상기 캐패시터 및 암호 회로에 공급 가능하도록 구성되는 스위치를 더 포함하며,
    상기 암호 회로에서 암호 연산의 실행시에는, 상기 스위치는 상기 전원 회로에 의해 생성되어 안정화된 전압을 상기 캐패시터 및 상기 암호 회로에 공급하고,
    상기 암호 연산 실행시 이외에는, 상기 스위치는 상기 외부 전원으로부터의 전원 전압을 상기 캐패시터 및 상기 암호 회로에 공급하는, 집적 회로.
  7. 제6항에 있어서,
    상기 안테나에서 생성된 기전력으로부터 발생되는 전압과 외부 입력 클록 신호와의 AND 신호는, 클록으로서 상기 암호 회로에 입력되는, 집적 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 전원 회로는
    제1 전원선과,
    제1 기준 전원선을 포함하고,
    상기 정류 회로는
    상기 제1 전원선에 접속되는 제1 출력 단자와,
    상기 제1 기준 전원선에 접속되는 제2 출력 단자를 포함하고,
    상기 회로 시스템은
    상기 외부 전원과 접속되는 제2 전원선과,
    외부 기준 전원과 접속되는 제2 기준 전원선을 포함하고,
    상기 정류 회로의 상기 제2 출력 단자와 상기 제2 기준 전원선이, 상기 제2 전원선에 제어 단자가 접속되는 트랜지스터를 통하여 서로 접속되는, 집적 회로.
  9. 암호 회로를 포함하는 집적 회로를 포함하는 전자 기기로서,
    상기 집적 회로는
    반도체 회로층과,
    상기 반도체 회로층 상에 형성되는 메탈층들 - 상기 메탈층들 중의 하나는 액티브 실드가 형성되는 메탈층임 - 과,
    상기 액티브 실드가 형성되는 상기 메탈층의 하층인 메탈층들 중 적어도 하나에 패턴화되어 형성되는 안테나를 포함하며,
    상기 반도체 회로층은
    구동 전압을 수신하여 암호 연산을 수행하도록 구성되는 암호 회로와,
    상기 암호 회로에 상기 구동 전압을 공급하도록 구성되는 전원 회로와,
    외부 전원으로부터 전원 전압을 수신하도록 구성되는 회로 시스템을 포함하는, 전자 기기.
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