KR100675247B1 - 테스트 단자 무효화 회로, 테스트 단자 무효화 방법, 불휘발성 반도체 기억 장치 및 ic 카드 - Google Patents

테스트 단자 무효화 회로, 테스트 단자 무효화 방법, 불휘발성 반도체 기억 장치 및 ic 카드 Download PDF

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    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Abstract

테스트 단자 무효화 회로(100)는, 테스트 단자(101)로부터 테스트 신호를 수신하여, 이 테스트 신호를 그대로 유효한 상태 또는 소정의 무효 상태로 하여 테스트 대상 회로(106)로 출력하는 스위치 회로(102)와, 스위치 회로(102)에 대하여 그 출력 신호의 유효 또는 무효 상태를 제어하는 테스트 신호 제어 회로(105)와, 스위치 회로(102)의 출력 신호를 유효 상태로 하는 테스트 모드 신호를 발생하는 테스트 모드 신호 발생 회로(103)와, 스위치 회로(102)의 출력 신호를 강제적으로 무효 상태로 하는 무효화 신호를 출력 가능하며, 전기적으로 재기입 가능한 불휘발성 메모리 소자를 포함하는 무효화 신호 발생 회로(104)를 포함한다. 테스트 신호 제어 회로(105)는, 무효화 신호의 입력을 접수하면, 테스트 모드 신호의 입력을 접수하더라도, 스위치 회로(102)의 출력 신호를 유효 상태로 하지 않는다.
무효화 신호, 테스트 신호 제어 회로, 스위치 회로, 테스트 대상 회로, 인버터 회로

Description

테스트 단자 무효화 회로, 테스트 단자 무효화 방법, 불휘발성 반도체 기억 장치 및 IC 카드{TEST TERMINAL NEGATION CIRCUIT AND METHOD THEREFOR, NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND IC CARD}
도 1은 본 발명에 따른 테스트 단자 무효화 회로의 일 실시예를 나타내는 회로도.
도 2는 본 발명에 따른 테스트 단자 무효화 회로의 무효화 신호 발생 회로의 일 실시예를 나타내는 회로도.
도 3은 테스트 모드 시에 테스트 단자로부터 입력되는 테스트 신호를 유효하게 테스트 대상 회로에 전달하기 위한 종래의 회로 구성예를 도시하는 도면.
도 4는 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시예를 나타내는 블록도.
도 5는 본 발명에 따른 IC 카드의 일 실시예를 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 테스트 단자
102 : 스위치 회로
103 : 테스트 모드 신호 발생 회로
104 : 무효화 신호 발생 회로
105 : 테스트 신호 제어 회로
106 : 불휘발성 메모리 회로
201 : 불휘발성 메모리 소자
203 : 인버터 회로
본 발명은 테스트 종료 후에 불휘발성 메모리를 이용하여 테스트 단자로부터의 테스트 신호를 접수하지 않도록 하는 테스트 단자 무효화 회로에 관한 것이다.
최근, 불휘발성 메모리가 탑재된 IC 카드가 주목받고 있다. IC 카드의 단자는 ISO7816에 의해 규격화되어 있지만, 테스트 용이화를 위해 수많은 테스트 단자가 존재한다. 통상의 동작에서는, 데이터를 리더/라이터 등과 인증을 행하고 암호화하여 데이터의 교환을 행하기 때문에, 비밀 데이터가 누설되지 않는다.
종래의 기술로서, 테스트 단자를 사용할 때에, 스위치 회로를 테스트 모드 신호 발생 회로의 출력에서 온시켜서, 테스트 대상 회로에 테스트 단자로부터의 테스트 신호를 출력하는 방법이 있으며, 도 3에 해당 방법에서의 회로 구성을 도시한다(예를 들면, 일본 특개 제2002-269523호 공보 참조). 도 3에서, 각 회로는, 테스트 단자(301), 스위치 회로(302), 테스트 대상의 불휘발성 메모리 회로(303), 테스트 모드 신호 발생 회로(304)로 구성된다. 테스트 모드 신호 발생 회로(304)의 출력 N3이 활성화되면 스위치 회로(302)가 온 상태로 되어, 테스트 단자(301)의 출력 N1이 스위치 회로(302)의 출력 N2로 전달되어서, 불휘발성 메모리 회로(303)를 제어한다. 또한, 테스트 모드 신호 발생 회로(304)의 출력 N3이 비활성화되면 스 위치 회로(302)가 오프 상태로 되어서, 테스트 단자(301)의 출력 N1이 스위치 회로(302)의 출력 N2에 전달되지 않는다. 그 결과, 테스트 단자(301)로부터 불휘발성 메모리 회로(303)의 제어를 할 수 없게 된다.
그러나, 테스트 이외의 용도로 부정하게 테스트 모드 신호 발생 회로를 조작하여 테스트 모드를 활성화시키면, 테스트 단자를 이용하여 용이하게 IC 카드 내의 정보가 판독될 수 있다.
또한, 일본 특개 제2002-269523호 공보에서는, 부정하게 테스트 모드로 들어간 것을 검지하여, IC 카드 내의 불휘발성 메모리에 기억되어 있는 정보를 소거하는 방법이 개시되어 있지만, 이 방법에서는 부정하게 테스트 모드로 들어간 것을 검지하는 회로를 별도로 구비할 필요가 있다.
본 발명은, 전술한 문제점을 감안하여 이루어진 것으로, 그 목적은, 테스트 단자로부터의 부정한 테스트 모드로의 침입을 간단한 회로 구성으로 테스트 단자를 무효화함으로써 방지하는 것에 있다.
이 목적을 달성하기 위한 본 발명에 따른 테스트 단자 무효화 회로는, 1 또는 복수의 테스트 단자로부터 테스트 신호를 수신하여, 이 테스트 신호를 그대로 유효한 상태 또는 소정의 무효 상태로 하여 테스트 대상 회로로 출력하는 스위치 회로와, 상기 스위치 회로에 대하여 그 출력 신호의 유효 또는 무효 상태를 제어하는 테스트 신호 제어 회로와, 테스트 모드 시에, 상기 스위치 회로의 출력 신호를 유효 상태로 하는 테스트 모드 신호를 발생하여, 상기 테스트 모드 신호를 상기 테 스트 신호 제어 회로에 출력하는 테스트 모드 신호 발생 회로와, 상기 스위치 회로의 출력 신호를 강제적으로 무효 상태로 하는 무효화 신호를 상기 테스트 신호 제어 회로에 출력 가능하며, 전기적으로 재기입 가능한 불휘발성 메모리 소자를 포함하는 무효화 신호 발생 회로를 포함하며, 상기 테스트 신호 제어 회로는, 상기 무효화 신호 발생 회로로부터 상기 무효화 신호가 출력되면, 상기 테스트 모드 신호 발생 회로로부터 상기 테스트 모드 신호가 출력되더라도, 상기 스위치 회로의 출력 신호를 무효 상태로 하는 것을 특징으로 한다.
또한, 본 발명에 따른 테스트 단자 무효화 회로는, 상기 무효화 신호 발생 회로는, MOSFET 구조의 제1 불휘발성 메모리와 제2 불휘발성 메모리 소자, 및 제1 인버터 회로와 제2 인버터 회로를 포함하며, 상기 제1 불휘발성 메모리 소자와 상기 제2 불휘발성 메모리 소자의 소스가 접지 전압에 접속되고, 상기 제1 불휘발성 메모리 소자와 상기 제2 불휘발성 메모리 소자의 게이트가 전원 전압에 접속되고, 상기 제1 불휘발성 메모리 소자의 드레인이 상기 제1 인버터 회로의 입력과 상기 제2 인버터 회로의 출력에 접속되고, 상기 제2 불휘발성 메모리 소자의 드레인이 상기 제1 인버터 회로의 출력과 상기 제2 인버터 회로의 입력에 접속되며, 상기 제2 인버터 회로의 출력이 상기 무효화 신호 발생 회로의 출력으로 되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 테스트 단자 무효화 회로는, 상기 무효화 신호 발생 회로의 출력 레벨이, 상기 제1 불휘발성 메모리 소자와 상기 제2 불휘발성 메모리 소자의 임계값 전압의 차에 따라 변화되는 것을 특징으로 한다.
본 발명에 따른 테스트 단자 무효화 회로에 따르면, 무효화 신호 발생 회로가 일단 무효화 신호를 출력하면, 해당 테스트 모드로 들어가는 테스트 신호가, 스위치 회로에 의해 무효 상태로서 출력되기 때문에, 테스트 단자로부터 부정하게 테스트 모드로 침입하는 것이, 해당 침입을 검지하지 않고도 미연에 방지된다.
이 목적을 달성하기 위한 본 발명에 따른 테스트 단자 무효화 방법은, 테스트 종료 후에, 본 발명에 따른 테스트 단자 무효화 회로의 상기 무효화 신호 발생 회로의 상기 불휘발성 메모리 소자에 대해 전기적인 재기입 동작을 행하여 상기 무효화 신호를 출력시키는 것을 특징으로 한다. 특히, 상기 무효화 신호 발생 회로가, 전술한 바와 같이, MOSFET 구조의 제1 불휘발성 메모리 소자와 제2 불휘발성 메모리 소자, 및 제1 인버터 회로와 제2 인버터 회로로 이루어지는 경우에는, 테스트 종료 후에, 상기 무효화 신호 발생 회로의 상기 제1 또는 제2 불휘발성 메모리 소자 중 어느 한쪽에 대하여 전기적인 재기입 동작을 행하여 상기 무효화 신호를 출력시키는 것이 바람직하다.
본 발명에 따른 테스트 단자 무효화 방법에 따르면, 본 발명에 따른 테스트 단자 무효화 회로를 이용하여, 테스트 종료 후에 무효화 신호 발생 회로가 무효화 신호를 출력하기 때문에, 테스트 단자로부터 부정하게 테스트 모드로 침입하여, 테스트 단자를 이용하여 테스트 대상 회로에 대한 데이터의 조작이 금지된다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 상기 특징을 구비한 테스트 단자 무효화 회로를 구비하는 것을 특징으로 한다. 또한, 본 발명에 따른 IC 카드는, 상기 특징을 구비한 불휘발성 반도체 기억 장치를 구비하는 것을 특징으로 한 다. 이에 따라, 불휘발성 반도체 기억 장치 또는 IC 카드 내의 정보가 부정하게 판독되는 것을 미연에 방지할 수 있다.
본 발명의 일 실시예를 도면에 기초하여 설명한다. 도 1은, 본 발명에 따른 테스트 단자 무효화 회로(이하, 적절하게 「본 발명의 회로」라 함)의 일 실시예를 나타내는 회로도이다. 도 1에 도시한 바와 같이, 본 발명의 회로(100)는, 스위치 회로(102), 테스트 모드 신호 발생 회로(103), 무효화 신호 발생 회로(104), 및 테스트 신호 제어 회로(105)를 구비하여 구성된다.
스위치 회로(102)는, 테스트 신호 제어 회로(105)의 출력 노드 N1의 레벨에 따라, 테스트 단자(101)로부터 테스트 신호를 수신하여, 그대로 유효한 상태나, 또는, 소정의 무효 상태로 하여, 테스트 대상 회로인 불휘발성 메모리 회로(106)에 출력한다. 스위치 회로(102)는, 예를 들면, CMOS 구성의 전송 게이트 등으로 구성된다.
테스트 모드 신호 발생 회로(103)는, 테스트 모드 시에, 스위치 회로(102)의 출력 노드 N5로부터 출력된 신호를 유효 상태로 하는 테스트 모드 신호를 출력 노드 N3으로부터 테스트 신호 제어 회로(105)로 출력하여, 테스트 단자(101)로부터 입력된 테스트 신호를 그대로 유효한 상태로 하여 불휘발성 메모리 회로(106)로 출력시킨다.
무효화 신호 발생 회로(104)는, 스위치 회로(102)의 출력 노드 N5로부터 출력된 신호를 강제적으로 무효 상태로 하는 무효화 신호를, 출력 노드 N2로부터 테 스트 신호 제어 회로(105)로 출력 가능하게 구성되어 있다. 구체적으로 무효화 신호 발생 회로(104)는, 도 2에 도시한 바와 같이, MOSFET 구조의 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202), 및 제1 인버터 회로(203)와 제2 인버터 회로(204)를 구비하여 구성된다. 여기서, 제1 인버터 회로(203)의 출력 노드는 무효화 신호 발생 회로(104)의 출력 노드 N2로 되어 있다. 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202)는, 불휘발성 메모리 회로(106) 내에서 사용되는 불휘발성 메모리 소자와 동일한 구조의 소자를 사용하면 된다. 도 2에 나타내는 예에서는, 각 불휘발성 메모리 소자(201, 202)로서, 플로팅 게이트 구조의 스택형 플래시 메모리 소자를 상정하고 있다.
도 2에 도시하는 무효화 신호 발생 회로(104)에서, 테스트 개시 시의 초기 상태에서는, 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202)의 임계값 전압은 전원 전압보다 낮으며, 두 임계값 전압 간의 차가 작은 상태로 되어 있다. 예를 들면, 제1 인버터 회로(203)와 제2 인버터 회로(204)가 CMOS형 인버터인 경우, P형 MOSFET의 W/L(게이트 폭/게이트 길이)을 1.0/9.8(㎛)로, N형 MOSFET의 W/L을 1.8/0.8(㎛)로 한 경우, 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202)가 모두 온 상태일 때, 각 인버터 회로(203, 204)의 P형 MOSFET의 게이트 길이가 길고, 전류 구동 능력이 낮기 때문에, 각 인버터 회로(203, 204)의 출력은 접지 전압 또는 그 근방으로 된다.
테스트 종료 시에, 제2 불휘발성 메모리 소자(202)에 대하여 기입 동작을 행하고, 그 임계값 전압을 예를 들면 전원 전압 레벨 이상으로 높게 한다. 이 결과, 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202)에 흐르는 드레인 전류에 차가 발생하여, 제1 인버터 회로(203)의 출력측이 하이 레벨(예를 들면, 전원 전압 레벨), 제2 인버터 회로(204)의 출력측이 로우 레벨(예를 들면, 접지 전압 레벨)로 된다. 이에 따라, 2개의 인버터 회로(203, 204)에 의해 해당 전압 레벨이 유지된다. 따라서, 무효화 신호 발생 회로(104)의 출력 레벨은, 테스트 종료 시에 제2 불휘발성 메모리 소자(202)에서 기입 동작을 행하여, 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202) 간의 임계값 전압차를 발생시킴으로써, 로우 레벨로부터 하이 레벨로 천이하여, 무효화 신호가 출력된다.
테스트 개시 시에, 무효화 신호 발생 회로(104)의 출력 노드 N2의 전압 레벨은 로우 레벨이며, 테스트 모드 신호 발생 회로(103)가 활성화되어 출력 노드 N3으로부터 테스트 모드 신호가 출력되면, 테스트 신호 제어 회로(105)가 활성화되어서, 활성화된 신호가 출력 노드 N1으로부터 스위치 회로(102)로 출력된다. 그 다음, 스위치 회로(102)가 온되어, 테스트 단자(101)의 출력 노드 N4로부터 출력된 테스트 신호를 그대로 유효한 상태로 하여 출력 노드 N5로 전달하여, 불휘발성 메모리 회로(106)를 제어한다.
테스트 종료 시에, 상술한 바와 같이, 무효화 신호 발생 회로(104)의 출력 노드 N2의 레벨을 하이 레벨로 천이시킴으로써, 테스트 신호 제어 회로(105)의 출력 노드 N1의 출력 신호는, 테스트 모드 신호 발생 회로(103)의 출력 노드 N3으로부터의 테스트 모드 신호의 출력 상태에 관계없이 비활성화되어, 스위치 회로(102)를 오프시킨다. 이 결과, 테스트 단자(101)의 출력 노드 N4로부터 출력된 테스트 신호를 소정의 무효 상태로 하고, 이 신호를 출력 노드 N5에 전달하지 않도록 하여, 테스트 단자(101)로부터 불휘발성 메모리 회로(106)의 제어를 금지한다.
따라서, 테스트 시에, 테스트 단자(101)로부터 출력된 테스트 신호에 의해 불휘발성 메모리 회로(106)의 제어가 가능하지만, 테스트 종료 후에는, 테스트 단자(101)로부터의 불휘발성 메모리 회로(106)의 제어는 불가능해진다.
상기 실시예에서, 무효화 신호 발생 회로(104)는 도 2에 도시하는 회로 구성으로 한정되는 것은 아니다. 또한, 도 1의 예시에서는, 테스트 단자(101)가 1개인 경우를 예시하였지만, 테스트 단자(101)는 복수개라도 무방하다.
도 4에서는 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시예를 나타낸다. 도 4에 도시한 바와 같이 본 발명에 따른 불휘발성 반도체 기억 장치(400)는, 테스트 단자(401), 본 발명에 따른 테스트 단자 무효화 회로(402), 컨트롤 회로(403), 및 불휘발성 메모리(404)를 구비하여 구성된다. 컨트롤 회로(403)는, 테스트 단자(401)로부터의 테스트 신호를 수신하여, 불휘발성 메모리(404)에 대한 소정의 테스트 모드 처리를 실행하는 회로이다. 본 발명에 따른 테스트 단자 무효화 회로(402)를 구비함으로써, 테스트 종료 후에, 테스트 단자(401)로부터의 테스트 신호의 입력을 무효화할 수 있기 때문에, 부정하게 테스트 모드가 활성화되는 것을 방지할 수 있어서, 테스트 단자(401)로부터의 불휘발성 메모리(404)의 제어가 금지된다.
도 5에서는 본 발명에 따른 IC 카드의 일 실시예를 나타낸다. 도 5에 도시한 바와 같이, 본 발명에 따른 IC 카드(500)는, 테스트 단자(510), 마이크로컴퓨터 (509), 비접촉 인터페이스 회로(507), 접촉 인터페이스 회로(508)를 구비하여 구성된다. 또한, 마이크로컴퓨터(509)는, 테스트 단자(501), 본 발명에 따른 테스트 단자 무효화 회로(502), CPU(503), 불휘발성 메모리(504), ROM(505), RAM(506)을 구비하여 구성되며, 도 4에 도시하는 불휘발성 반도체 기억 장치(400)와 마찬가지로, 본 발명에 따른 테스트 단자 무효화 회로(502)를 구비하여 구성된다. IC 카드(500)의 테스트 단자(510)에 입력된 테스트 신호가, 마이크로컴퓨터(509)의 테스트 단자(501)를 통해, 테스트 단자 무효화 회로(502)로 출력되며, 테스트 단자 무효화 회로(502)의 내부 상태에 따라, 테스트 신호가 유효 또는 무효 상태로 되어 불휘발성 메모리(504)로 출력된다. 본 발명에 따른 테스트 단자 무효화 회로(502)를 구비함으로써, 테스트 종료 후에, 테스트 단자(510)로부터의 테스트 신호의 입력을 무효화할 수 있기 때문에, 테스트 모드가 부정하게 활성화되는 것을 방지할 수 있어서, 테스트 단자(510)로부터의 IC 카드 내의 불휘발성 메모리(504)의 제어가 금지된다.
이상 설명한 바와 같이, 본 발명에 따르면, 테스트 종료 후에는 테스트 단자로부터의 신호를 무효화할 수 있기 때문에, 내부 정보를 누설하지 않는 불휘발성 반도체 기억 장치를 제공할 수 있다. 또한, 상기 불휘발성 반도체 기억 장치를 구비하여 이루어지는 IC 카드에서는 시큐러티 레벨이 높은 IC 카드를 제공할 수 있다.
본 발명은 바람직한 실시예에서 설명되었으나, 당업자라면 본 발명의 정신 및 범위 내에서 여러 가지 수정 및 대안이 이루어질 수 있음을 알 수 있을 것이다. 따라서, 본 발명은 하기의 특허청구범위로부터 판단되어야 한다.

Claims (7)

  1. 테스트 단자 무효화 회로(100)에 있어서,
    1 또는 복수의 테스트 단자(101)로부터 테스트 신호를 수신하여, 상기 테스트 신호를 그대로 유효한 상태 또는 소정의 무효 상태로 하여 테스트 대상 회로(106)로 출력하는 스위치 회로(102);
    상기 스위치 회로(102)의 출력 신호의 유효 또는 무효 상태를 제어하는 테스트 신호 제어 회로(105);
    테스트 모드 시에, 상기 스위치 회로(102)의 출력 신호를 유효 상태로 하는 테스트 모드 신호를 발생하여, 상기 테스트 신호 제어 회로(105)에 출력하는 테스트 모드 신호 발생 회로(103); 및
    상기 스위치 회로(102)의 출력 신호를 강제적으로 무효 상태로 하는 무효화 신호를 상기 테스트 신호 제어 회로(105)에 출력 가능하며, 전기적으로 재기입 가능한 불휘발성 메모리 소자를 포함하는 무효화 신호 발생 회로(104)
    를 포함하고,
    상기 테스트 신호 제어 회로(105)는, 상기 무효화 신호 발생 회로(104)로부터 상기 무효화 신호가 출력되면, 상기 테스트 모드 신호 발생 회로(103)로부터 상기 테스트 모드 신호가 출력되더라도, 상기 스위치 회로(102)의 출력 신호를 무효 상태로 하는 테스트 단자 무효화 회로.
  2. 제1항에 있어서,
    상기 무효화 신호 발생 회로(104)는, MOSFET 구조의 제1 불휘발성 메모리 소자(201)와 제2 불휘발성 메모리 소자(202), 및 제1 인버터 회로(203)와 제2 인버터 회로(204)를 포함하고,
    상기 제1 불휘발성 메모리 소자(201)와 상기 제2 불휘발성 메모리 소자(202)의 소스가 접지 전압에 접속되고, 상기 제1 불휘발성 메모리 소자(201)와 상기 제2 불휘발성 메모리 소자(202)의 게이트가 전원 전압에 접속되고, 상기 제1 불휘발성 메모리 소자(201)의 드레인이 상기 제1 인버터 회로(203)의 입력과 상기 제2 인버터 회로(204)의 출력에 접속되고, 상기 제2 불휘발성 메모리 소자(202)의 드레인이 상기 제1 인버터 회로(203)의 출력과 상기 제2 인버터 회로(204)의 입력에 접속되고,
    상기 제1 또는 제2 인버터 회로(203 또는 204) 중 어느 한쪽의 출력이 상기 무효화 신호 발생 회로(104)의 출력으로 되어 있는 테스트 단자 무효화 회로.
  3. 제2항에 있어서, 상기 무효화 신호 발생 회로(104)의 출력 레벨은, 상기 제1 불휘발성 메모리 소자(201)와 상기 제2 불휘발성 메모리 소자(202)의 임계값 전압의 차에 따라 변화되는 테스트 단자 무효화 회로.
  4. 테스트 신호 무효화 방법에 있어서,
    제1항의 테스트 단자 무효화 회로(100)를 이용하는 단계; 및
    테스트 종료 후에, 상기 무효화 신호 발생 회로(104)의 상기 불휘발성 메모리 소자에 대해 전기적인 재기입 동작을 행하여 상기 무효화 신호를 출력시키는 단계를 포함하는 테스트 신호 무효화 방법.
  5. 테스트 신호 무효화 방법에 있어서,
    제2항의 테스트 단자 무효화 회로(100)를 이용하는 단계; 및
    테스트 종료 후에, 상기 무효화 신호 발생 회로(104)의 상기 제1 불휘발성 메모리 소자(201) 또는 제2 불휘발성 메모리 소자(202) 중 어느 한쪽에 대하여 전기적인 재기입 동작을 행하여 상기 무효화 신호를 출력시키는 단계를 포함하는 테스트 신호 무효화 방법.
  6. 제1항의 테스트 단자 무효화 회로(100 또는 402)를 포함하는 불휘발성 반도체 기억 장치(400).
  7. 제6항의 불휘발성 반도체 기억 장치(400)를 포함하는 IC 카드(500).
KR1020050025508A 2004-03-29 2005-03-28 테스트 단자 무효화 회로, 테스트 단자 무효화 방법, 불휘발성 반도체 기억 장치 및 ic 카드 KR100675247B1 (ko)

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