TWI296374B - Test terminal negation circuit, method of negating a test singal, nonvolatile semiconductor memory device, and ic card - Google Patents

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1296374 九、發明說明： 【發明所屬之技術領域】 本發明係關於於測試完成後使用非揮發性記憶體使之不 接又由測試端子之測試信號之輸入之測試無效化電路。 【先前技術】 近年來，搭載了非揮發性記憶體之IC卡受到矚目。1€卡 之端子雖已以IS07816標準化，惟為使測試容易化存在多數 的測試端子。於通常的動作由於會與讀取機/寫入機等進行 認證暗號化來存取資料，故不會洩漏秘密資料。 先前之技術，有在使用測試端子時將開關電路以測試模 式信號產生電路之輸出開啟，對測試對象電路輸出由測試 端子之測試信號之方法，於圖3表示於該當方法之電路構成 (參照例如特開2〇〇2·269523號公報）。於圖3，各電路係包 含·測试端子301、開關電路3 02、測試對象之非揮發性記 憶電路303、及測試模式信號產生器3〇4。測試端子3〇1之輸 出Ν1係藉由測試模式信號產生電路3〇4之輸出Ν3活化，使 開關電路302呈開狀態，傳達至開關電路3〇2之輸出Ν2，控 制非揮發性兄憶電路303。又，測試端子3〇 1之輸出ν 1當測 4模式k號產生器304之輸出Ν3非活化則開關電路3〇2呈關 狀態，不會傳達至開關電路302之輸出N2，無法由測試端子 3 01控制非揮發性記憶電路3〇3。 但疋，測試以外的用途非法地操作測試模式信號產生電 路進入測試模式則，有使用測試端子容易地讀出1(：卡内之 資訊之可能性。 100335.doc 1296374 又， 於特開2002-269523號八如4巨-掇+ μ 23唬么報揭不：檢測非法進入測試 棋式，將記憶於1C卡内之非揮挪 ,,^ ^ 升輝^ f生圯憶體之資訊消去之方 …惟㊉要另外具備檢測非法進人測試模式之電路。 【發明内容】 ’其目的係以簡單 止由測試端子非法 本發明係有鑒於上述問題點所完成者 的電路構成藉由使測試端子無效化來防 地侵入測試模式。

為達成該目的之關於本發明之測試端子無效化電路，盆 特徵在於包含：開關電路，其係將由U複數測試端子輸入 之測試信號照樣作為有效狀態或特定無效狀態而對測試對 象電路輸出；測試信號控制電路，其係對前述開關電路控 制其輸出信號有效或無效狀態；測試模式信號產生電路， 其係於測試模式時對前述測試信號控制電路，產生使前述 開關電路之輸出信號為有效狀態之測試模式信i;及無效 化信號產生電路，其係使用可電性改寫之非揮發性記憶體 元件形成，可對於前述測試信號控制電路輸出強制地使前 述開關電路之輸出信號為無效狀態之無效化信號；前述測 試信號控制電路若是由前述無效化信號產生電路接到前述 無效化信號之輸入，則即使由前述測試模式信號產生電路 接到前述測試模式信號之輸入，亦使前述開關電路之輸出 信號為無效狀態。 再者，關於本發明之測試端子無效化電路，其特徵在於： 前述無效化信號產生電路包含MOSFET構造之第i非揮發性 δ己憶體與第2非揮發性記憶體元件，及第1反向器電路與第2 100335.doc 1296374 2為電路’前述第1非揮發性記憶體元件與前述第2非揮 發性記憶體元件之源極連接非揮 記憶體元件與第2非揮發性二：一1非揮發性 评知『生屺憶體凡件之閘極連接於 電麼’前述第1非揮發性記憶體元件之沒極連接於前述第; 反向裔電路之輸人與前述第2反向器電路之輸出，前述第2 非揮發性記憶體元件线極連接於前述第ι反向器電路之 輸出與前述第2反向器電路之輸入，前述第2反向器電路之

輸出成為前述無效化信號產生電路之輸出。 再者，關於本發明之測試端子無效化電路，其特徵在於： 前述無效化信號產生電路係按照前述第丨非揮發性記憶體 疋件與前述第2非揮發性記憶體元件之臨限電壓之差之大 小而輸出位準變化。 根據關於本發明之測試端子無效化電路，一旦無效化作 號產生電路輸出無效化信號，則進入該測試模式之測試信 號為開關電路以無效狀態所輸出，故由測試端子非法侵入 測試模式可無須檢測該侵入而被防犯於未然。 為達成該目的之關於本發明之測試端子無效化方法，其 特倣在於·於測試完成後，關於本發明之測試端子無效化 電路對前述無效化信號產生電路之前述非揮發性記憶體元 件進行電性改寫動作而輸出前述無效化信號。特別是前述 無效化信號產生電路，如上所述，包含MOSFET構造之第1 非揮發性記憶體元件與第2非揮發性記憶體元件，及第i反 向器電路與第2反向器電路之情形，於測試完成後，對於前 述無效化信號產生電路之前述第1或第2非揮發性記憶體元 100335.doc 1296374 則述無效化信號為 件之任一方進行電性改寫動作而輸出 法，使用關於本發

導體記憶裝置。藉此， 根據關於本發明之測試端子無效化方 明之測試端子無效化電路，由於在測試 產生電路輸出無效化信號，故可禁止由 試模式，使用測試端子對淛詁射&带必 試端子無效化電路。又，關於本發 包含··具備上述特徵之非揮發性半 可將非法讀取非揮發性半導體記憶 裝置或1C卡内之資訊防犯於未然。 【實施方式】 基於圖面說明本發明之實施形態。圖i係表示關於本發明 之測試端子無效化電路（以下，適宜稱為「本發明電路」） 之一實施形態之電路圖。如圖丨所示，本發明電路100之構 成包含··開關電路102、測試模式信號產生電路1〇3、無效 化信號產生電路1〇4及測試信號控制電路1〇5。 於此’開關電路102按照測試信號控制電路105之輸出節 點N1之位準，將由測試端子101輸入之測試信號照樣作為有 效狀態’或者特定無效狀態，對測試對象電路之非揮發性 記憶體電路106輸出。開關電路1〇2係包含以例如CM〇s所構 成之轉送閘極等。 測試模式信號產生電路103，於測試模式時，使由開關電 路 2之輸出郎點N 5之輸出信號為有效狀怨’即，由輸入之 100335.doc 1296374 、測=端子1〇1之測試信號維持於有效狀態所輸出之測試模 式诣號，由輸出節點N3對測試信號控制電路1〇5輸出。 無效化“唬產生電路104係，構成為可將由開關電路1〇2 ]出節點N5之輸出#號強制地使之呈無效狀態之無效化 ^號，由輸出節點N2對測試信號控制電路1〇5輸出。具體而 。，如圖2所示，其構成具備：MOSFET構造之第i非揮發 圯憶體兀件201與第2非揮發性記憶體元件2〇2及第i反向 鲁器電路203與第2反向器電路2〇4。於此，第丨反向器元件2〇3 之輸出節點，成為無效化信號產生電路j 〇4之輸出節點2。 第1非揮發性記憶體元件2(Π與第2非揮發性記憶體元件 202，只要使用與使用於非揮發性記憶體電路ι〇6内之非揮 發性纪憶體元件相同構造之元件即可。於圖2所示之例，作 為各非揮發性記憶體元件201、2〇2，假定堆疊型浮閘構造 之快閃記憶體元件。 於圖2所示無效化信號產生電路1〇4，於測試開始時之初 鲁 期狀態，第1非揮發性記憶體元件201與第2非揮發性記憶體 元件202之限值電壓，較電源電壓為低，而兩者之電壓差呈 小之狀態。例如，作為CMOS型之反向器，第j反向器電路 203與第2反向器電路204為，P型]V[OSFET之W/L(閘寬/閘長） 為 1·〇/9·8(μηι)、N型 MOSFET 之 W/L 為 1·8/0·8(μιη)之情形， 第1非揮發性記憶體元件201與第2非揮發性記憶體元件2〇2 第2非揮發性記憶體元件202之雙方均為開狀態，由於各反 向器電路203、204之Ρ型MOSFET之閘長長，且電流驅動能 力低，故反向器電路203、204之輸出呈接地電壓或其附近。 100335.doc 1296374

測試完成時，對第2非揮發性記憶體元件202進行寫入動 作’使其限值電壓高過例如電源電壓位準以上。結果，济 於第1非揮發性記憶體元件201與第2非揮發性記憶體元件 2〇2之汲極電流產生差，第1反向器203之輸出側呈高位準 (例如電源電壓位準），第2反向器204之輸出侧呈低位準（例 如接地電壓位準），藉由兩個反向器電路203、204保持該者 電壓位準。因此，無效化信號產生電路104之輸出係，於測 試完成時寫入第2非揮發性記憶體元件2〇2，藉由產生第 揮發性記憶體元件201與第2非揮發性記憶體元件2〇2之限 值電壓差’於測試完成後，使該輸出位準由低位準遷移至 南位準，輸出無效化信號電路。 於測試開始時，無效化信號產生電路1〇4之輸出節點N2 之電壓位準係低位準，而活化測試模式信號產生電路如由 輸出節點N3輸出測試模式信號則，測試信號控制電路1〇5 被活化由輸出節點N1對開關電路1〇2輸入活化之輸出信 號’使開關電路102為開，將由測試端子1〇1之輸出節點m 輸入之測4㈣，維持為有效狀態，傳達至輸出節點N5， 控制非揮發性記憶體電路106。 於測4凡成時’以上述要領，藉由使無效化信號產生電 路1〇4之輸出印點N2之位準遷移至高位準，將測試信號控制 電路105之輸出郎點N1之輸出信號，不拘於測試模式信號產 生電路1G3之輸出節點N3之測試模式信號之輸出狀態，被非 活化而使開關電路1G2為關。結果，使由測試端子ι〇ι之輸 出節點剔輸人之測試信號呈特定之無效狀態，不傳達至輸 100335.doc

-10- 1296374 出印點N5，禁止非揮發性記憶體電路106之控制。 EUb，雖於測試時，可藉由從測試端 子101輸入之測試信 说匕制非揮电性s己憶體電路lQ6，惟測試完成後，不可由測 試端子101控制非揮發性記憶體電路1〇6。 於上述實鉍形態，無效化信號產生電路104並非限定於圖 2所疋電路構成者。又，於圖i之例示係，例示了測試端子 1〇1為1個之情形，惟測試端子亦可為複數。 一於圖4,表示關於本發明之非揮發性半導體記憶裝置之一 貝轭形態。如圖4所不，關於本發明之非揮發性半導體記憶 义置400 ’其構成包含：測試端子傾、關於本發明之測試 端子無效化電路402，控制電路4〇3、及非揮發性記憶體 4〇4。控制電路403係，接收由測試端子401之測試信號之輸 入，對非揮發性記憶體404執行特定測試模式處理之電路。 由於藉由具備關於本發明之測試端子無效化電路4〇2，於測 忒70成後，可無效化測試端子4〇1所輸入之測試信號，故可 防止對測試模式之非法侵入，禁止由測試端子4〇ι對非揮發 性記憶體404之控制。 於圖5表示關於本發明之IC卡之一實施形態。如圖5所 示，關於本發明之1(：卡500,其構成包含：測試端子51〇、 微電腦509、非接觸介面電路5〇1、接觸介面電路5〇8。又， 微電腦509,其構成包含：測試端子5〇1、關於本發明之測 試端子無效化電路5G2、CPU 5G3、非揮發性記憶體遍、 ROM 505、RAM 506。與圖4所示非揮發性半導體記憶裝置 400同樣地，其構成包含關於本發明之測試端子無效化電路 100335.doc 1296374 5 02。輸入1C卡500之測試端子5 10之測試信號，經由微電腦 509之測試端子501 ’輸入測試端子無效化電路5 02，因應測 試端子無效化電路502之内部狀態，使測試信號呈有效或無 效狀態對非揮發性記憶體504輸出。藉由具備關於本發明之 測試端子無效化電路502，於測試完成後，由於可將由測試 端子5 1 0之測試信號輸入無效化，可防止對測試模式之非法 知入，禁止測试端子5 10對1C卡内之非揮發性記憶體5〇4之 控制。

如以上所說明根據本發明，於測試完成後由於可將測試 端子無效化，可提供不會洩漏内部資訊之非揮發性半導體 記憶裝置。進一步，可於具備該當非揮發性半導體記憶裝 置之1C卡，提供安全水準高的IC卡。 於此詳細說明了本發明之具體的較佳實施實施例，當業 者可能由本發明之範圍出發有各式各樣的修正與變更，不 言即是。如附加申請專利範圍及其等效者所定義，其餘變 化亦可基於相同於本發明之精神及一般性之發明概念。 【圖式簡單說明】" 圖1係表示關於本發明之測試端子無效化電路之一實施 形態之電路圖。 圖2係表示關於本發明之測試端子無效化電路之無效化 信號產生電路之一實施形態之電路圖。 ， 圖3係表示先前之於測試模式時將由測試端子輸入之測 成信號有效地傳達測試對象電路之電路構成例之圖。 圖4係表示關於本發明之非揮發性半導體記憶裝置之一 100335.doc -12- 1296374 實施形態之區塊構成圖。 圖5係關於本發明之1C卡之一實施形態之區塊構成圖 【主要元件符號說明】 100 測試端子無效化電路 101 測試端子 102 開關電路 103 測試模式信號產生電路 104 無效化電路產生電路 105 測試信號控制電路 106 非揮發性記憶體電路 201 第1非揮發性記憶體元件 202 第2非揮發性記憶體元件 203 第1反向器電路 204 第2反向器電路 400 非揮發性半導體記憶裝置 401 測試端子 402 測試端子無效化電路 403 控制電路 404 非揮發性記憶體 500 1C卡 501 測試端子 502 測試端子無效化電路 503 CPU 504 非揮發性記憶體 100335.doc -13- 1296374 505 ROM 506 RAM 507 非接觸介面電路 508 接觸介面電路 509 微電腦 510 測試端子 N1〜5 節點

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Claims (1)

1296374 十、申請專利範圍： 1 · 一種測試端子無效化電路，其包含·· 開關電路，其係將由丨或複數測試端子輸入之測試信號 照樣作為有效狀態或特定無效狀態而對測試對象電路輪 出； 測試信號控制電路，其係對前述開關電路控制其輸出 信號有效或無效狀態； 測試模式信號產生電路，其係於測試模式時對前述測 ’試信號控制電路，產生使前述開關電路之輸出信號為有 效狀態之測試模式信號；及 無效化信號產生電路，其係使用可電性改寫之非揮發 性記憶體70件形成，可對於前述測試信號控制電路輸出 強制地使前述開關電路之輸出信號為無效狀態之無效化 信號； 前述測試信號控制電路若是由前述無效化信號產生電 丨路接到前述無效化信號之輸入，則即使由前述測試模式 信號產生電路接到前述測試模式信號之輸入，亦使前述 開關電路之輸出信號為無效狀態。 2·如請求項1之測試端子無效化電路，其中 前述無效化信號產生電路包含M〇SFET構造之第i非揮 發性記憶體元件與第2非揮發性記憶體元件，及第丨反向 器電路與第2反向器電路； 前述第1非揮發性記憶體元件與前述第2非揮發性記憶 體元件之源極連接於接地電慶’前述第！非揮發性記憶體 100335.doc 1296374 元件與前述第2非揮發性記憶體元件之閘極連接於電源 電壓，前述^非揮發性記憶體元件之汲極連接於前述第 1反向器電路之輸入與前述第2反向器電路之輪出，前述 第2非揮發性記憶體元件之汲極連接於前述第认向器電 路之輸出與前述第2反向器電路之輸入； ▲前！第1或第2反向器電路之任一方之輪出成為前述無 效化、號產生電路之輸出。 3 ·如明求項2之測試端子無效化電路，其中

記 之 前述無效化信號產生電路係按照前述第丨非揮發性 憶體元件與前述第2非揮發性記憶體元件之臨限電壓 差之大小而輸出位準變化。 4· 一種測試信號無效化方法，其包含： 之前述非 述無效化 使用喷求項1之測試端子無效化電路；及 於測試完成後，對前述無效化信號產生電路 揮發性記憶體元件進行電性改寫動作而 信號。 則 5. 6. 7. 一種測試信號無效化方法，其包含·· 使用明求項2之測試端子無效化電路；及 於測試完成後，對前述無效化信號產 或第2非揮菸柹印_神-抖t 电峪之刖述弟1 非禪毛性5己憶體疋件之任一方進 而輸出前述無效化信號。 ί•生改寫動作 一種非揮發性半導體記憶裝置，其包含： ϋ月求項1之測試端子無效化電路。 種1C卡，其包含： 請求項6之非揮發性半導體記憶裝置。 100335.doc