CN100405074C - 测试终端否定电路 - Google Patents

Abstract

一种测试终端否定电路100包括开关电路102，它从测试终端101接收测试信号并把它以它所处的被肯定状态或预定的被否定状态输出到测试对象电路106；测试信号控制电路105，它控制开关电路102的输出信号为被肯定或被否定；测试模式信号产生电路103，它产生肯定开关电路102的输出信号的测试模式信号；和否定信号产生电路104，它能输出用于把开关电路102的输出信号强制为被否定状态的否定信号，并包括可电重写非易失性存储元件。当测试信号控制电路105接收否定信号时，即使它接收到测试模式信号也不肯定开关电路102的输出信号。

Description

测试终端否定电路

技术领域

本发明涉及一种测试终端否定电路，其中在测试完成后不能使用非易失性存储器从测试终端接收测试信号。

背景技术

当前，安装了非易失性存储器的IC卡成为关注的焦点。尽管IC卡的终端在ISO7816中被标准化，仍有许多种测试终端来帮助测试。在正常的操作中，因为数据通过鉴别读取者/写入者等和加密数据来交换，机密数据不会被泄漏。

做为一种传统的技术，有一种通过当测试终端被使用时激活测试模式信号产生电路的输出来打开开关电路以把来自测试终端的测试信号输出到测试对象电路的方法，并且该方法中的电路构造在图3中示出(例如，参考公开号为2002-269523的日本未审专利，)。参照图3，每个电路包括测试终端301，开关电路302，非易失性存储电路303用于被测试，和测试模式信号产生电路304。当测试模式信号产生电路304的输出N3被激活时，该开关电路302被打开，然后测试终端301的输出N1被传输到开关电路302的输出N2来控制非易失性存储电路303。另外，当测试模式信号产生电路304的输出N3被去激活时，开关电路302被关闭，以便测试终端301的输出N1不被传输到开关电路302的输出N2。结果，非易失性存储电路303不能从测试终端301来控制。

然而，当通过测试模式信号产生电路用于不同于该测试的操作而使测试模式被错误地激活时，IC卡中的信息能用测试终端轻易地读出。

另外，尽管公开号为2002-269523的日本未审专利公开了一种当检测到测试模式被错误激活时擦除存储在IC卡中的非易失性存储器中的信息的方法，这种方法中，必须提供检测测试模式的错误激活的额外电路。

发明内容

本发明考虑了上述问题，并且本发明的目的是通过在简单电路结构中否定测试终端来防止测试模式从测试终端被错误地激活。

依照本发明达到该目的的测试终端否定电路包括开关电路，它从一个或多个测试终端接收测试信号并将它以它所在的被肯定状态或预定的被否定状态输出到测试对象电路；测试信号控制电路，它控制开关电路的输出信号在被肯定状态或被否定状态；测试模式信号产生电路，产生测试模式信号，该测试模式信号肯定开关电路的输出信号并在测试模式时把它输出到测试信号控制电路；否定信号产生电路，它能输出来强制否定开关电路的输出信号的否定信号到测试信号控制电路，且包括电重写非易失性存储元件，在其中，当否定信号从否定信号产生电路输出的时候，即使当测试模式信号从测试模式信号产生电路被输出，测试信号控制电路也否定开关电路的输出信号。

另外，依照本发明的测试终端否定电路的特征在于，否定信号产生电路包括具有MOSFET(metallic oxide semiconductor fieldeffecttransistor，金属氧化物半导体场效应晶体管)结构的第一非易失性存储元件和第二非易失性存储元件，第一反相电路和第二反相电路，其中第一非易失性存储元件和第二非易失性存储元件的源极被连接到地电压，第一非易失性存储元件和第二非易失性存储元件的栅极连接到电源电压，第一非易失性存储元件的漏极连接到第一反相电路的输入和第二反相电路的输出，且第二易失性存储元件的漏极被连接到第一反相电路的输出和第二反相电路的输入，且第二反相电路的输出是否定信号产生电路的输出。

此外，依照本发明的测试终端否定电路的特征在于，否定信号产生电路的输出电平由第一非易失性存储元件和第二非易失性存储元件之间的门限电压差改变。

依照本发明的测试终端否定电路，一旦否定信号产生电路输出否定信号，因为用于激活测试模式的测试信号从开关电路以被否定状态输出，测试模式被防止没有检测错误激活而从测试终端被错误地激活。

一种依照本发明达到目的的否定测试终端的方法的特征在于，在测试完成后依照本发明通过在测试终端否定电路中的否定信号产生电路中的非易失性存储元件上执行电重写来输出否定信号。尤其是，当否定信号产生电路包括上述具有MOSFET结构的第一非易失性存储元件和第二非易失性存储元件、第一反相电路和第二反相电路时，更好的方式是在测试完成后，通过在否定信号产生电路中的第一非易失性存储元件或第二非易失性存储元件的任何一个中执行电重写来输出否定信号。

依照本发明的测试终端否定方法，因为否定信号产生电路在测试完成后使用依照本发明的测试终端否定电路输出否定信号，防止了从测试终端错误激活测试模式，以便防止测试对象电路中的数据被测试终端操作。

依照本发明的非易失性半导体存储器件的特征在于，包括具有上述特征的测试终端否定电路。另外，本发明的IC卡的特征在于，包括具有上述特征的非易失性半导体存储器件。这样，防止了非易失性半导体存储器件或IC卡中的信息被非法读取。

附图说明

图1是显示依照本发明的测试终端否定电路的实施例的电路图；

图2是依照本发明的测试终端否定电路的否定信号产生电路的实施例的电路图；

图3是显示在测试模式时有效地把测试信号从测试终端传输到测试对象电路的传统电路结构的例子的图；

图4是显示依照本发明的非易失性半导体存储器件的实施例的框图；

图5是显示依照本发明的IC卡的实施例的框图。

具体实施方式

本发明的实施例将参照附图加以说明。图1是显示依照本发明的测试终端否定电路的实施例的电路图(下文中有时称作“本发明的电路”)。如图1中所示，本发明的电路100包括开关电路102、测试模式信号产生电路103、否定信号产生电路104、和测试信号控制电路105。

开关电路102从测试终端101接收测试信号并依靠测试信号控制电路105的输出节点N1的电平，把它以它所处的被肯定状态或预定的被否定状态输出到非易失性存储电路106，该非易失性存储电路106是要被测试的对象电路。例如，开关电路102包括CMOS传输门等。

测试模式信号产生电路103在测试模式时从输出节点N3输出测试模式信号到测试信号控制电路105，该测试模式信号肯定从开关电路102的输出节点N5输出的信号，以便在被肯定状态时来自测试终端101的测试信号输出到非易失性存储电路106。

否定信号产生电路104这样组成以便它能从输出节点N2输出否定信号到测试信号控制电路105，该否定信号强制否定从开关电路102的输出节点N5输出的信号。更具体地，如图2中所示，否定信号产生电路104包含具有MOSFET结构的第一非易失性存储元件201和第二非易失性存储元件202，第一反相电路203和第二反相电路204。这里，第一反相电路203的输出节点是否定信号产生电路104的输出节点N2。第一和第二非易失性存储元件201和202可以具有与在非易失性存储电路106中使用的非易失性存储元件相同的结构。依照图2中所示的例子，具有浮动栅结构的堆栈类型的闪存元件被假定为每个非易失性存储元件201和202。

依照图2中所示的否定信号产生电路104，第一和第二非易失性存储元件201和202的门限电压低于电源电压，且当测试开始时在初始状态中门限电压之间的电压差比较小。例如，当第一和第二反相电路203和204是CMOS反相器，在P型MOSFET的W/L(gate width/gatelength，栅宽/栅长)是1.0/9.8(μm)、N型MOSFET的W/L是1.8/0.8(μm)的情况中，因为每个反相电路203和204的P型MOSFET的栅长比较长且在第一和第二非易失性存储元件201和202都打开的状态中电流驱动能力比较低，所以反相器203和204的输出变为地电压或与之接近。

当测试完成时，例如，在第二非易失性存储元件202中执行写操作来增加它的门限电压以成为电源电压电平或更大。结果，在第一易失性存储元件201和第二非易失性存储元件202中的漏极电流产生了差异，所以第一反相电路203的输出成为高电平(例如，电源电压电平)且第二反相器204的输出成为低电平(例如，地电压电平)。这样，电压电平由两个反相电路203和204来维持。因此，通过当测试完成时在第二非易失性存储元件202中执行写操作，否定信号产生电路104的输出电平被从低电平转变为高电平，来产生第一非易失性存储元件201和第二非易失性存储元件202之间的门限电压差，并随后输出否定信号。

当测试开始，否定信号产生电路104的输出节点N2的电压电平处在低电平，且当测试模式信号产生电路103被激活且测试模式信号被从输出节点N3输出时，测试信号控制电路105被激活且激活的信号从输出节点N1输出到开关电路102。然后，开关电路102被打开，且把从测试终端101的输出节点N4输出的测试信号以它所处的被肯定状态传输到输出节点N5，来控制非易失性存储电路106。

当测试完成时，如上所述，通过把否定信号产生电路104的输出节点N2的电平转变为高电平，来自测试信号控制电路105的输出节点N1的输出信号被去激活来关闭开关电路102，而不管来自测试模式信号产生电路103的输出节点N3的测试模式信号的输出状态。结果，从测试终端101的输出节点N4输出的测试信号被否定为预定的状态，且它不被传输给输出节点N5，所以非易失性存储电路106不能被测试终端101控制。

因此，尽管在测试时非易失性存储电路106能由从测试终端101输出的测试信号控制，但在测试结束后非易失性存储电路106不能被测试终端101控制。

否定信号产生电路104的电路结构不局限于图2中所示的本实施例的结构。另外，尽管在图1中图示了一个测试终端101，也可以提供多个测试终端101。

图4显示了依照本发明的非易失性半导体存储器件的实施例。如图4中所示，依照本发明的非易失性半导体存储器件400包括测试终端401、依照本发明的测试终端否定电路402、控制电路403、和非易失性存储器404。控制电路403从测试终端401接收测试信号并执行预定的测试模式处理到非易失性存储器404。因为依照本发明的测试终端否定电路402被提供，来自测试终端401的测试信号能在测试后被否定，以便防止测试模式被错误的激活并且防止非易失性存储器404被从测试终端401控制。

图5显示了依照本发明的IC卡的实施例。如图5中所示，依照本发明的IC卡500包括测试终端510、微型计算机509、非接触式接口电路507、和接触式接口电路508。微型计算机509包括测试终端501、依照本发明的测试终端否定电路502、CPU503、非易失性存储器504、ROM505和RAM506，所以提供的依照本发明的测试终端否定电路502类似于图4中所示的非易失性半导体存储器件400。输入到IC卡500的测试终端501的测试信号通过微型机算计509中的测试终端501被输出到测试终端否定电路502，且测试信号依靠测试终端否定电路502的内部状态以被肯定状态或被否定状态输出到非易失性存储器504。因为提供了依照本发明的测试终端否定电路502，来自测试终端510的测试信号在测试后被否定，所以防止测试模式被错误地激活且防止IC卡中的非易失性存储器504被测试终端510控制。

依照本发明，如上所述，因为来自测试终端的信号在测试后被否定，可以提供非易失性半导体存储器件，它将不会泄漏内部信息。此外，装备有上述非易失性半导体存储器件的IC卡是高安全级别的IC卡。

尽管本发明已经根据优选实施例加以说明，本领域技术人员在不脱离本发明的范围内将可能意识到各种修改和替换。因此本发明应当根据随后的权利要求项来限定。

Claims (7)

1.一种测试终端否定电路，包括：

开关电路，从一个或多个测试终端接收测试信号并把它以它所处的被肯定状态或预定的被否定状态输出到测试对象电路；

测试信号控制电路，控制开关电路的输出信号为被肯定状态或被被否定状态；

测试模式信号产生电路，产生测试模式信号，该测试模式信号肯定开关电路的输出信号并在测试模式时把它输出到测试信号控制电路；和

否定信号产生电路，能把用于把开关电路的输出信号强制为被否定状态的否定信号输出到测试信号控制电路并包括可电重写非易失性存储元件，其中，

当否定信号从否定信号产生电路中输出时，即使当测试模式信号从测试模式信号产生电路输出，测试信号控制电路也否定开关电路的输出信号。

2.依照权利要求1的测试终端否定电路，其中：

否定信号产生电路包含具有MOSFET结构的第一非易失性存储元件和第二非易失性存储元件、第一反相电路和第二反相电路；

第一非易失性存储元件和第二非易失性存储元件的源极被连接到地电压，第一非易失性存储元件和第二非易失性存储元件的栅极被连接到电源电压，第一非易失性存储元件的漏极被连接到第一反相电路的输入和第二反相电路的输出，且第二非易失性存储元件的漏极被连接到第一反相电路的输出和第二反相电路的输入，且

第一反相电路或第二反相电路中任何一个的输出是否定信号产生电路的输出。

3.依照权利要求2的测试终端否定电路，其中：

否定信号产生电路的输出电平由第一非易失性存储元件和第二非易失性存储元件之间的门限电压差改变。

4.一种否定测试信号的方法，包括：

使用依照权利要求1的测试终端否定电路的步骤，和

在测试完成后，通过对否定信号产生电路中的非易失性存储元件执行电重写来输出否定信号的步骤。

5.一种否定测试信号的方法，包括：

使用依照权利要求2的测试终端否定电路的步骤，和

在测试完成后，通过对否定信号产生电路中的第一非易失性存储元件或第二非易失性存储元件中的任何一个执行电重写来输出否定信号的步骤。

6.一种非易失性半导体存储器件，包括依照权利要求1的测试终端否定电路。

7.一种IC卡，包括依照权利要求6的非易失性半导体存储器件。

Images