JPH1069340A - 不揮発性半導体メモリの制御方法 - Google Patents

不揮発性半導体メモリの制御方法

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JPH1069340A
JPH1069340A JP22691496A JP22691496A JPH1069340A JP H1069340 A JPH1069340 A JP H1069340A JP 22691496 A JP22691496 A JP 22691496A JP 22691496 A JP22691496 A JP 22691496A JP H1069340 A JPH1069340 A JP H1069340A
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storage medium
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disconnected
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JP22691496A
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Yoshiyuki Tanaka
義幸 田中
Makoto Yatabe
誠 谷田部
Takesuke Sato
雄亮 佐藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 メモリカードの挿入/抜去時の動作の安定性
を向上させるメモリシステムの制御方法を提供するもの
である。 【解決手段】 メモリカード(記憶媒体)の端子とシー
ケンシャルに接続されるコネクタ端子を用いて、前記記
憶媒体が前記コネクタに挿入される場合、記憶媒体の電
源端子およびデータ入出力端子がコネクタの対応する端
子に接続されるのに先立ち、記憶媒体のGND端子と制
御端子がコネクタの対応する端子に接続され、記憶媒体
が前記コネクタから抜去される場合、記憶媒体のGND
端子と制御端子が前記コネクタの対応する端子に接続さ
れるのに先立ち、記憶媒体の電源端子および前記データ
入出力端子が記コネクタの対応する端子から切断される
メモリシステムの制御方法を提供する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリの制御方法に関し、特に不揮発性半導体メモリカー
ドの制御に使用されるものである。
【0002】
【従来の技術】近年、図10に示すようなフラッシュメ
モリカードがデジタルスチールカメラやPDA等の携帯
情報機器の記憶媒体として注目されている。フラッシュ
メモリとしてNAND型フラッシュメモリと呼ばれるフ
ラッシュメモリが使用され販売がなされている。
【0003】このメモリカードは図10に示すように薄
型のプラスチックパッケージ1にわずかな窪みが設けら
れておりその窪みに22ピンの平面電極を有するフラッ
シュメモリ2が埋め込まれている。本フラッシュメモリ
カードは専用のコネクタを介してホストシステムに電気
的に接続され、データの入出力を行うというものであ
る。
【0004】これらのメモリカードはコネクタを介して
信号のやり取りを行うので、メモリカードの各端子とコ
ネクタの端子との接触が不完全だった場合には、誤動作
する可能性が大きなる。このため、メモリカードの各端
子と情報処理機器のコネクタの端子とが確実に接触して
いるかどうかを確認する方法が考案されてきた。
【0005】特に、従来のメモリカードを用いた制御シ
ステムでは、メモリカードの各端子とコネクタの対応す
る端子は同時に接続/切断されていたので、挿入/抜去
時において、接続/切断のタイミングの僅かなズレが生
じることがある。このため、例えば、電源が供給されて
いる状態で、コマンドラッチイネーブル信号等の制御信
号が不定になると、意図しない書込みまたは消去コマン
ド等が取り込まれデータを破壊する可能性があり、メモ
リカードとコネクタの挿抜制御には細心の注意が必要で
あった。
【0006】
【発明が解決しようとする課題】本発明は上記問題を鑑
みてなされたものであり、メモリカードの挿入/抜去時
の動作の安定性を向上させるメモリシステムの制御方法
を提供するものである。
【0007】
【課題を解決するための手段】上記目的を達成する手段
として、本発明では特開平8−90969および特願平
8−202509に開示される、メモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いた、以下のメモリシステムの制御方法を提供す
る。
【0008】第1に、上述したメモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いて、前記記憶媒体が前記コネクタに挿入される場
合、前記記憶媒体の電源端子および前記データ入出力端
子が前記コネクタの対応する端子に接続されるのに先立
ち、前記記憶媒体のGND端子と制御端子が前記コネク
タの対応する端子に接続されるメモリシステムの制御方
法を提供する。
【0009】第2に、上述したメモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いて、前記記憶媒体が前記コネクタから抜去される
場合、前記記憶媒体のGND端子と制御端子が前記コネ
クタの対応する端子に接続されるのに先立ち、前記記憶
媒体の電源端子および前記データ入出力端子が前記コネ
クタの対応する端子から切断されるメモリシステムの制
御方法を提供する。
【0010】第3に、第1および第2のメモリシステム
の制御方法において、前記制御端子がコマンドラッチイ
ネーブル信号であるメモリシステムの制御方法を提供す
る。第4に、上述したメモリカード(記憶媒体)の端子
とシーケンシャルに接続されるコネクタ端子を用いて、
前記記憶媒体が前記コネクタに挿入される場合、前記記
憶媒体の電源端子および前記データ入出力端子が前記コ
ネクタの対応する端子に接続されるのに先立ち、前記記
憶媒体のGND端子と第1の制御端子が前記コネクタの
対応する端子に接続され、前記データ入出力端子が前記
コネクタの対応する端子に接続されるのに先立ち、前記
第2の制御端子が前記コネクタの対応する端子に接続さ
れるメモリシステムの制御方法を提供する。
【0011】第5に、上述したメモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いて、前記記憶媒体が前記コネクタから抜去される
場合、前記第2の制御端子が前記コネクタの対応する端
子から切断されるのに先立ち、前記データ入出力端子が
前記コネクタの対応する端子から切断され、前記記憶媒
体のGND端子と第1の制御端子が前記コネクタの対応
する端子から切断されるのに先立ち、前記記憶媒体の電
源端子および前記データ入出力端子が前記コネクタの対
応する端子から切断されるメモリシステムの制御方法を
提供する。
【0012】第6に、上述したメモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いて、前記記憶媒体が前記コネクタに挿入される場
合、前記記憶媒体の電源端子および前記データ入出力端
子が前記コネクタの対応する端子に接続されるのに先立
ち、前記記憶媒体のGND端子と第1の制御端子が前記
コネクタの対応する端子に接続され、前記記憶媒体のデ
ータ入出力端子が前記コネクタの対応する端子に接続さ
れるのに先立ち、前記記憶媒体の第2の制御端子が前記
コネクタの対応する端子に接続され、前記記憶媒体の全
ての端子が挿入された後、前記挿抜検知用端子が前記コ
ネクタの対応する端子に接続されるメモリシステムの制
御方法を提供する。
【0013】第7に、上述したメモリカード(記憶媒
体)の端子とシーケンシャルに接続されるコネクタ端子
を用いて、前記記憶媒体が前記コネクタより抜去される
場合、前記記憶媒体のデータ入出力端子が前記コネクタ
の対応する端子より切断されるのに先立ち、前記記憶媒
体の挿抜検知用端子が前記コネクタの対応する端子より
切断され、前記記憶媒体の電源端子と第2の制御端子が
前記コネクタの対応する端子より切断されるのに先立
ち、前記記憶媒体のデータ入出力用端子が前記コネクタ
の対応する端子より切断され、前記記憶媒体のGND端
子と第1の制御端子が前記コネクタの対応する端子より
切断されるのに先立ち、前記記憶媒体の電源端子が前記
コネクタの対応する端子より切断されるメモリシステム
の制御方法を提供する。
【0014】第8に、第7のメモリシステムの制御方法
において、前記記憶媒体の挿抜検知用端子が前記コネク
タの対応する端子から切断されてから、前記記憶媒体の
電源端子が前記コネクタの対応する端子から切断される
までの間に、前記記憶媒体は書込みまたは消去動作のリ
セットを完了するメモリシステムの制御方法を提供す
る。
【0015】第9に、第4乃至第8のメモリシステムの
制御方法において、前記第1の制御端子に伝達される信
号はコマンドを取り込むための信号であり、前記第2の
制御端子に伝達される信号はデータ出力端子を非活性化
する信号であるメモリシステムの制御方法を提供する。
【0016】
【発明の実施の形態】本発明のメモリシステムの制御方
法について具体的な実施例を以下に述べる。図1に本フ
ラッシュメモリカードにおける平面電極中の各ピンの信
号名称を記す。
【0017】図2に本フラッシュメモリカードを使用す
るための制御に関するメインフローを示し、以降各行程
の動作について述べる。 (2−A)挿入検知について以下に述べる。
【0018】従来の技術で述べたように、メモリカード
に対する処理をスタートするためには、正常にコネクタ
に挿入されていることが前提条件となる。不完全な挿入
状態でメモリカードにアクセスを行うと物理的またはデ
ータ的な破壊を引き起こす可能性があるからである。従
って本発明のメモリシステムの制御フローでは、メモリ
カードが正常に挿入されているかを検出する手段を持っ
ている。
【0019】例えば、コネクタに検出用スイッチを設
け、スイッチはメモリカードが正常なコンタクト位置に
保持された後にシステムに対して検出信号を送れるよう
な位置(例えばコネクタの最奥部)に配置されるものが
ある。
【0020】また、挿入を検知するのではなく、システ
ム機構としてメモリカードが正常な位置に保持されるよ
う保証するもので、例えばメモリカード挿入口に蓋があ
り、蓋が閉まる事によってメモリカードを定位置に押し
込む方法などもある。
【0021】また、電気的にメモリカードの挿入を検知
する手段を用いてもよい。次に(2−B)電源電圧検知
について以下に詳述する。本メモリカードには、5V電
源電圧と3.3V電源電圧の製品があるが、3.3V電
源電圧動作のメモリカードに5Vの電源が印加される
と、電圧破壊等の問題が発生する可能性がある。これを
回避するため、システムは電源電圧を検知している。検
知方法として外観で判断する方法と、電気的に判断する
方法が考えられる。
【0022】図3に概観で判断する方法例を示す。図3
(a)に示すように5V製品は上端の左サイドの切り欠
きを取り、図3(b)に示すように3.3V製品は上端
の右サイドに切り欠きを設ける。これにより目視によっ
て容易に電源電圧の判別ができる。
【0023】図4に電気的に電源電圧を検知する方法例
を示す。ここでは17ピンを使用して電源電圧を検知す
る。例えば、5V品は図4(a)に示すように17ピン
を電気的にフローティング状態とし、3.3V品では図
4(b)に示すように17ピンをメモリカードのコネク
タ表面でVCCラインと短絡する。システム側では17
ピンを抵抗を介してVSSにプルダウンする。システム
側で、12ピンおよび22ピンにVCCとして3.3V
を供給する。この段階では電源電圧端子に5Vを印加し
ない。システム側は17ピンのレベルをモニターし、
“L”レベルであれば、5V品“H”レベルであれば、
3.3V品と判別する。この判別結果に従って、正規の
電源電位が電源電圧端子に印加される。
【0024】またコネクタを工夫することにより電気的
な検知を省略することもできる。例えば図5に5V品の
専用システムの例を示す。5V専用システムには3.3
V品が挿入されないように切り欠き検出機構付きのコネ
クタを使用してもよい。この場合5V品のメモリカード
では同時に裏面挿入が防止される。また3.3V品に関
しては裏面挿入されるが電気的な接触は防止できる。図
5は説明を分かりやすくするため簡略化されているが実
際には下記配慮をしている。5V電源が常にコネクタに
供給されているシステムの場合、メモリカードの端子が
コネクタ端子と接触する前に切り欠きを利用した誤挿入
防止機構が機能することが必要となる。例えば誤挿入防
止機構がコネクタ入口近辺にあり、誤挿入時は電気的な
接触が起こらないようにする等が考えられる。
【0025】図6に3.3V専用システムの場合の例を
示す。3.3V専用システムには5V品が挿入されない
ように切り欠き検出機構付きのコネクタを使用する。こ
の場合3.3V品では同時に裏面挿入が防止される。ま
た5V品に関しては裏面挿入されるが電気的な接触は防
止できる。
【0026】図7には5Vおよび3.3Vの兼用システ
ムの例を示す。兼用システムの場合、当然の事ながら5
V品ならびに3.3V品のいずれもがシステムに挿入さ
れるので、3.3V品のに5V電源が印加されないよう
に配慮している。すなわちメモリカード挿入された時点
で5Vの電源が出力されていてはいけない。電気的に電
源電圧を検知し5V品であることが明確になるまで5V
がデバイスに印加されないように制御する。
【0027】第3に(2−C)容量検知について述べ
る。フラッシュメモリカードには記憶容量またはインタ
フェース仕様の異なる複数種類のものがある。システム
にメモリカードが挿入された時には、デバイスのメーカ
ーコードおよびデバイスコード等を判別し、想定外のコ
ードの場合は新たなアクセスはしないようにする。ま
た、メーカーコード、デバイスコード等の読み出しには
正規の電源電圧を投入する。
【0028】第4に(2−D)物理フォーマット確認の
確認について述べる。メモリカードでは、データを記憶
するための物理フォーマットがなされており、メモリカ
ードがシステムに挿入された時はその物理フォーマット
を確認し、もしサポート外のフォーマットがなされてい
た場合には、データを破壊することなくリジェクトす
る。また、未知の物理フォーマット品が挿入された場合
に、システムが再度物理フォーマットを実行すること
は、フラッシュメモリの先天性、および後天性の不良ブ
ロックに対する処理が不完全になる危険性があるため、
注意が必要である。例えば16MビットのNAND型フ
ラッシュメモリを例に考えると、フラッシュメモリは5
12個の物理的なブロックに分割されており、先頭ブロ
ックには物理フォーマットの形式やカードの属性情報等
が書き込まれている。残りのブロックはデータ領域とし
て使用されるので、先頭ブロックのデータを判別する事
によって、サポート可能な物理フォーマットがなされて
いるかどうかを判断しても良い。
【0029】第5に(2−E)論理フォーマットはメモ
リカードをDOS上のデバイスとしてアクセス可能とす
るために行われる。メモリカードの論理フォーマットが
サポートされているかどうかを確認も必要である。
【0030】第6の(2−F)各動作は、システムのメ
モリアクセス動作を示し、読み出し、書込み、消去動作
のことである。第7の(2−G)抜去検知は前述した挿
入検知同様、抜去の検知も行うものである。抜去が検知
された場合、メモリシステムはその動作の終了する。
【0031】次に、上述したメモリカードの制御フロー
において、メモリカードの挿抜を電気的に検知する方法
として、特開平8−90969および特願平8−202
509に開示される、メモリカード(記憶媒体)の端子
とシーケンシャルに接続されるコネクタ端子を用いたメ
モリシステムの制御方法を以下に説明する。
【0032】まず、このコネクタを用いたメモリシステ
ムにおいて、メモリカードの挿入/抜去を検知する方法
を図8を参照に説明する。コネクタ1ピンおよび10ピ
ン端子をVSSに接続し、コネクタ11ピン端子をVC
Cレベルにプルアップする。メモリカードの11ピン端
子がコネクタ端子と接触していない場合、コネクタ端子
の電位レベルはプルアップ抵抗により“H”レベルにな
っている。メモリカードの11ピンがコネクタ端子と接
触すると1ピンおよび10ピンを介してGRDと接続さ
れるため“L”レベルに遷移する。従って11ピンのコ
ネクタ端子の電位が“L”に遷移したことによって挿入
をまた“L”から“H”に遷移したことによって抜去を
電気的に検出できる。11ピンを使用して電気的に挿入
を検知するためには、11ピンがコネクタ端子と接触し
ていれば、11ピン以外の端子もコネクタ端子と接触し
ていることが保証できるという前提条件が必要である。
またシステムの要求仕様を満足するようプルアップ抵抗
の値を調整すればよい。
【0033】次に、上述したコネクタを用いたメモリシ
ステムにおいて、メモリカードの挿抜時のの制御方法を
以下に詳しく説明する。本実施例ではより実際的なもの
として、活線挿抜を例に説明する。活線挿抜とは電源が
コネクタに供給された状態下でメモリカードの挿抜を行
うものである。メモリの誤動作や電気的な破壊を防止す
る上で下記のような注意が必要である。
【0034】電源が供給されている状態で、制御信号
(/CE、/WE、CLE等)やI/Oピンが不定の状
態になると、意図しない書き込みまたは消去コマンド等
が取り込まれる可能性がある。また電源が供給されてい
る状態で、/CE=“L”、/RE=“L”となるとデ
バイスはデータ出力状態となる。このときシステム側も
同様にデータ出力状態となるとデータバス上で衝突が起
こりデバイスに好ましくない影響を与える可能性があ
る。また一般的にCMOSデバイスでは、電源電圧以上
の電位がI/Oピンに印加されると、電流が流れ込みラ
ッチアップ等を引き起こす可能性がある。以降、実例を
あげながら上記注意事項の回避方法例を示す。例えばコ
ネクタ端子の接触および離脱に関して順番を設け、シー
ケンシャルに接触、離脱を行うことによって活線挿抜が
実現できる。例えば下記の4段階シーケンスはシステム
側の制限事項が少なく、PCカードアダプタ等での使用
にも適している。コネクタの接触順序ならびにシステム
側での制限事項は下表の通りである。
【0035】
【表1】
【0036】この場合、第一段階ではVSS端子を接触
させることにより、チップの接地レベルを確定させ、C
LE端子を“L”レベル(非活性状態)に固定すること
により、以降のシーケンスで、ノイズ等によって誤った
コマンドが投入されデバイスが誤消去される等の問題を
回避する。第二段階では/CE端子が“H”(非活性状
態)に固定されることによりデバイスの出力ピンは、H
i−z状態になり、システム側のバス制御状態にかかわ
らず、バス上でのデータの衝突が回避される。第三段階
においては第二段階で、VCCは所定レベルに到達して
いるため、出力ピンを介してバスライン上から電流が流
れ込む等の問題が回避される。第四段階では最後に11
ピンが接触する。11ピンは先に示したように挿抜検知
端子として可能される。
【0037】上記4段階シーケンスによる活線挿抜の他
に2段階シーケンスでの活線挿抜も可能である。このと
きの、コネクタの接触順序ならびにシステム側での制限
事項は下表の通りである。
【0038】
【表2】
【0039】この場合は第一段階でVSS端子を接触さ
せることにより、チップの接地レベルを確定させ、CL
E端子を“L”レベル(非活性状態)に固定することに
より、以降のシーケンスで、ノイズ等によって誤ったコ
マンドが投入されデバイスが誤消去される等の問題を回
避する。また第二段階においてVCC、/CE、I/O
ピン等については、完全に同時に接触することは現実に
はあり得ず、接触タイミングに意図的でないずれが発生
するかもしれないがシステム側でI/OバスをHi−z
に保持していれば、バス上でのデータの衝突、電流の流
れ込み等は回避される。
【0040】また、上記4段階接触シーケンス用コネク
タをPCカードタイプのアダプターに対しても適用でき
る。PCカードには、カード検出ピンとして−CD1、
−CD2の2ピンが定義されておりシステム側では両ピ
ンをプルアップした状態でPCカードの挿抜を検知する
のが一般的である。PCカードアダプターでの−CD1
ピンおよび−CD2ピンの信号生成方法として図9に示
すようにメモリカードの11ピンを使用する場合を例に
記す。この場合のパソコンの標準的なシーケンスを下記
に示す。PCカードアダプターのみパソコンに挿入され
ている場合、パソコンは何もカードが挿入されていない
と判断する。メモリカードが挿入される時、4段階接触
シーケンスコネクタでは、まずVSS(1、10ピン)
が最初に接触する。この段階でパソコンからGRDレベ
ルは供給されている。シーケンシャル接続が進行し、全
てのピンは接続された後、最後に11ピンが接続する。
この段階で−CD1と−CD2のレベルが“L”に落
ち、パソコン側はカード挿入を認識し、イニシャライズ
処理に入りパソコン側より電源が投入される。
【0041】次に、メモリカードへのアクセス中に抜去
を行った場合の処理について説明する。本行為は基本的
には禁止事項であるため、アクセスランプ等によってユ
ーザーにアクセス中であることを知らせる手段を持つこ
と等は当然考えられる。しかし、消去動作または書き込
み動作中にメモリカードが誤って抜去された場合、アク
セス中のブロック以外のデータが破壊される可能性があ
る。このため、以下に示すシーケンスは選択中のブロッ
ク以外のデータが保護される可能性を高めるものであ
る。以下に、4段階挿抜シーケンスのコネクタを例に説
明する。
【0042】抜去時は上述した接触シーケンスと逆の順
番で離脱させることになる。まず11ピンを使用してメ
モリカードの抜去を検知する。次ぎにライトプロテクト
信号/WPをイネーブルにし、消去または書き込み動作
をリセットする。リセットに必要な時間は消去モード時
で最大1.5m秒以下である。リセット動作を正常に行うた
めには、メモリカードに電源が供給され内部のロジック
が正常に動作していることが必要となる。4段階離脱シ
ーケンスを使用する場合、VCCピンが離脱する段階以
前ににリセット動作を完了させ、さらに第3段階のI/
Oピン等が離脱する前にリセット動作が完了する事が理
想的である。
【0043】また、2段階離脱シーケンスも前記2段階
挿入シーケンスと逆の順番で離脱させることにより実現
可能である。さらに、前記4段階接触/離脱シーケンス
の第3段階と第4段階を同時に行う、3段階接触/離脱
シーケンスも、活線挿抜時のデータ保護に対して有効で
ある。
【0044】
【発明の効果】以上のように、本発明のメモリシステム
の制御方法をメモリカード挿抜検知時に取り入れること
により、メモリカードの挿入/抜去時の動作の安定性の
向上、さらに、活線挿抜時のデータの保護が可能とな
る。
【図面の簡単な説明】
【図1】本発明のメモリシステムに用いるメモリカード
の外観と、各端子の信号名を示した図である。
【図2】本発明のメモリシステムの制御方法を用いたメ
モリシステムのメインフローチャートを示す図である。
【図3】メモリカードの電源電圧と外観の関係を示す図
である。
【図4】メモリカードの電源電圧の電気的検知方法を示
す図である。
【図5】5V専用コネクタの外観図である。
【図6】3.3V専用コネクタの外観図である。
【図7】5Vおよび3.3V兼用コネクタの外観図であ
る。
【図8】メモリカードの挿抜検知方法を示す図である。
【図9】メモリカードがPCカードアダプタに対応した
場合の挿抜検知方法を示す図である。
【図10】メモリカードの外観図である。
【符号の説明】
1 メモリカードのプラスチックパッケージ 2 フラッシュメモリ

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と制御端子とデー
    タ入出力端子を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に接続される機能を有し、 前記記憶媒体が前記コネクタに挿入される場合、前記記
    憶媒体の電源端子および前記データ入出力端子が前記コ
    ネクタの対応する端子に接続されるのに先立ち、前記記
    憶媒体のGND端子と制御端子が前記コネクタの対応す
    る端子に接続されることを特徴とするメモリシステムの
    制御方法。
  2. 【請求項2】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と制御端子とデー
    タ入出力端子を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に切断される機能を有し、 前記記憶媒体が前記コネクタから抜去される場合、前記
    記憶媒体のGND端子と制御端子が前記コネクタの対応
    する端子に接続されるのに先立ち、前記記憶媒体の電源
    端子および前記データ入出力端子が前記コネクタの対応
    する端子から切断されることを特徴とするメモリシステ
    ムの制御方法。
  3. 【請求項3】 前記制御端子に伝達される信号がコマン
    ドラッチイネーブル信号であることを特徴とする請求項
    1または2記載のメモリシステムの制御方法。
  4. 【請求項4】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と第1の制御端子
    と第2の制御端子とデータ入出力端子を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に接続される機能を有し、 前記記憶媒体が前記コネクタに挿入される場合、前記記
    憶媒体の電源端子および前記データ入出力端子が前記コ
    ネクタの対応する端子に接続されるのに先立ち、前記記
    憶媒体のGND端子と第1の制御端子が前記コネクタの
    対応する端子に接続され、 前記データ入出力端子が前記コネクタの対応する端子に
    接続されるのに先立ち、前記第2の制御端子が前記コネ
    クタの対応する端子に接続されることを特徴とするメモ
    リシステムの制御方法。
  5. 【請求項5】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と第1の制御端子
    と第2の制御端子とデータ入出力端子を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に接続される機能を有し、 前記記憶媒体が前記コネクタから抜去される場合、前記
    第2の制御端子が前記コネクタの対応する端子から切断
    されるのに先立ち、前記データ入出力端子が前記コネク
    タの対応する端子から切断され、 前記記憶媒体のGND端子と第1の制御端子が前記コネ
    クタの対応する端子から切断されるのに先立ち、前記記
    憶媒体の電源端子および前記データ入出力端子が前記コ
    ネクタの対応する端子から切断されることを特徴とする
    メモリシステムの制御方法。
  6. 【請求項6】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と第1の制御端子
    と第2の制御端子とデータ入出力端子と挿抜検知用端子
    を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に接続される機能を有し、 前記記憶媒体が前記コネクタに挿入される場合、前記記
    憶媒体の電源端子および前記データ入出力端子が前記コ
    ネクタの対応する端子に接続されるのに先立ち、前記記
    憶媒体のGND端子と第1の制御端子が前記コネクタの
    対応する端子に接続され、 前記記憶媒体のデータ入出力端子が前記コネクタの対応
    する端子に接続されるのに先立ち、前記記憶媒体の第2
    の制御端子が前記コネクタの対応する端子に接続され、 前記記憶媒体の全ての端子が挿入された後、前記挿抜検
    知用端子が前記コネクタの対応する端子に接続されるこ
    とを特徴とするメモリシステムの制御方法。
  7. 【請求項7】 電子機器にコネクタを介して挿入されて
    メモリ機能を付加する記憶媒体を用いたメモリシステム
    において、 前記記憶媒体はGND端子と電源端子と第1の制御端子
    と第2の制御端子とデータ入出力端子と挿抜検知用端子
    を有し、 前記コネクタは前記記憶媒体の各端子とシーケンシャル
    に切断される機能を有し、 前記記憶媒体が前記コネクタより抜去される場合、前記
    記憶媒体のデータ入出力端子が前記コネクタの対応する
    端子より切断されるのに先立ち、前記記憶媒体の挿抜検
    知用端子が前記コネクタの対応する端子より切断され、 前記記憶媒体の電源端子と第2の制御端子が前記コネク
    タの対応する端子より切断されるのに先立ち、前記記憶
    媒体のデータ入出力用端子が前記コネクタの対応する端
    子より切断され、 前記記憶媒体のGND端子と第1の制御端子が前記コネ
    クタの対応する端子より切断されるのに先立ち、前記記
    憶媒体の電源端子が前記コネクタの対応する端子より切
    断されることを特徴とするメモリシステムの制御方法。
  8. 【請求項8】 前記記憶媒体の挿抜検知用端子が前記コ
    ネクタの対応する端子から切断されてから、前記記憶媒
    体の電源端子が前記コネクタの対応する端子から切断さ
    れるまでの間に、前記記憶媒体は書込みまたは消去動作
    のリセットを完了することを特徴とする請求項7記載の
    メモリシステムの制御方法。
  9. 【請求項9】 前記第1の制御端子に伝達される信号は
    コマンドを取り込むための信号であり、前記第2の制御
    端子に伝達される信号はデータ出力端子を非活性化する
    信号であることを特徴とする請求項4乃至8記載のメモ
    リシステムの制御方法。
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