JPH06291263A - 低オン抵抗の高電圧ｍｏｓトランジスタ - Google Patents
低オン抵抗の高電圧ｍｏｓトランジスタInfo
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 相対的に低いオン抵抗を有する高電圧ＭＯＳ
トランジスタを提供する。 【構成】 延在ドレイン領域が、反対の導電性物質の基
板の頂部に形成される。延在ドレイン領域の物質と反対
の導電性の物質の層が、電界効果ピンチオフ空乏ゾーン
が埋設層の上と下に延在するように該延在ドレイン領域
内に埋設される。基板と同種の物質の該層が、延在ドレ
イン領域と同じマスクウインドを用いイオン注入により
形成される。該頂上層は、該埋設層と延在ドレイン領域
の両方を覆い、それ自身シリコン酸化膜層により覆われ
る。該延在ドレインを流れる電流は、それらの間で延在
ドレインをピンチオフする電圧が加えられたとき、電界
効果により該基板及び埋設層によって制御される。
トランジスタを提供する。 【構成】 延在ドレイン領域が、反対の導電性物質の基
板の頂部に形成される。延在ドレイン領域の物質と反対
の導電性の物質の層が、電界効果ピンチオフ空乏ゾーン
が埋設層の上と下に延在するように該延在ドレイン領域
内に埋設される。基板と同種の物質の該層が、延在ドレ
イン領域と同じマスクウインドを用いイオン注入により
形成される。該頂上層は、該埋設層と延在ドレイン領域
の両方を覆い、それ自身シリコン酸化膜層により覆われ
る。該延在ドレインを流れる電流は、それらの間で延在
ドレインをピンチオフする電圧が加えられたとき、電界
効果により該基板及び埋設層によって制御される。
Description
【０００１】
【産業上の利用分野】本発明は、高電圧金属酸化膜半導
体（metal-oxide semiconductor MOS)トランジスタに関
し、特に、高電圧ＭＯＳトランジスタの固有オン抵抗の
改善に関連する。
体（metal-oxide semiconductor MOS)トランジスタに関
し、特に、高電圧ＭＯＳトランジスタの固有オン抵抗の
改善に関連する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（Insu
lated gate field effect transistorＩＧＦＥＴ）やＭ
ＯＳＦＥＴが、高電圧をスイッチでき、低いオン抵抗値
を有する結合ディバイスを作り出すために、接合電界効
果トランジスタ（Junction field effect transistorＪ
ＦＥＴ）と従来直列に置かれていた。浅くドープされた
拡張ドレイン（extended drain) 領域は、オフセットゲ
ートにより電圧を維持するために用いられている。この
ようなディバイスの電圧性能は、基板のドーピングによ
り、該拡張ドレイン領域の長さにより、また、その中の
電荷の実数により決定される。オン抵抗の改善は、該拡
張ドレイン領域のドーピンクの程度、長さ、断面域（cr
oss sectional area) によって実質的に制限される。
lated gate field effect transistorＩＧＦＥＴ）やＭ
ＯＳＦＥＴが、高電圧をスイッチでき、低いオン抵抗値
を有する結合ディバイスを作り出すために、接合電界効
果トランジスタ（Junction field effect transistorＪ
ＦＥＴ）と従来直列に置かれていた。浅くドープされた
拡張ドレイン（extended drain) 領域は、オフセットゲ
ートにより電圧を維持するために用いられている。この
ようなディバイスの電圧性能は、基板のドーピングによ
り、該拡張ドレイン領域の長さにより、また、その中の
電荷の実数により決定される。オン抵抗の改善は、該拡
張ドレイン領域のドーピンクの程度、長さ、断面域（cr
oss sectional area) によって実質的に制限される。
【０００３】本発明者であるクラス・Ｈ．エクランド
（Ｋｌａｓ Ｈ． Ｅｋｌｕｎｄ）に１９８９年３月７
日に付与された米国特許４，８１１，０７５において、
高電圧ＭＯＳトランジスタを形成する同一チップ上に直
列に接続された絶縁ゲート電界効果トランジスタと両面
（Double-sided) 接合ゲート電界効果トランジスタとが
開示されている。拡張ドレイン領域は、反対の導電性物
質の基板の頂部に形成されている。該基板と同種の物質
の頂部層はイオン注入により形成される。該頂部層が該
拡張ドレインの中央部を覆う。該拡張ドレインを流れる
電流は、公知の電界効果によって、その間の拡張ドレイ
ンをピンチオフする頂部層と基板とによって制御され
る。
（Ｋｌａｓ Ｈ． Ｅｋｌｕｎｄ）に１９８９年３月７
日に付与された米国特許４，８１１，０７５において、
高電圧ＭＯＳトランジスタを形成する同一チップ上に直
列に接続された絶縁ゲート電界効果トランジスタと両面
（Double-sided) 接合ゲート電界効果トランジスタとが
開示されている。拡張ドレイン領域は、反対の導電性物
質の基板の頂部に形成されている。該基板と同種の物質
の頂部層はイオン注入により形成される。該頂部層が該
拡張ドレインの中央部を覆う。該拡張ドレインを流れる
電流は、公知の電界効果によって、その間の拡張ドレイ
ンをピンチオフする頂部層と基板とによって制御され
る。
【０００４】該拡張ドレイン領域は、許容できるレベル
の導電性を達成するために高いレベルのドーピンクを必
要とする。オンに切り替わるときの該ディバイスの抵抗
は、拡張ドレイン領域の大きさとそのドーピンク濃度と
に大いに依存する。一般的に、オン抵抗を改善するこれ
らパラメータの調整は、電圧処理能力を上げ下げする。
の導電性を達成するために高いレベルのドーピンクを必
要とする。オンに切り替わるときの該ディバイスの抵抗
は、拡張ドレイン領域の大きさとそのドーピンク濃度と
に大いに依存する。一般的に、オン抵抗を改善するこれ
らパラメータの調整は、電圧処理能力を上げ下げする。
【０００５】ソースホロワの適用の為のラテラル２重拡
散ＭＯＳトランジスタディバイスが、セル・コーラック
（Ｓｅｌ Ｃｏｌａｋ）に１９８６年１２月２日に付与
された米国特許４，６２６，８７９に記述されている。
チャンネル領域と同じ導電タイプの中間半導体層が、該
チャンネル領域からディバイスのドレインコンタクト領
域の下まで横方向に延在している。コーラック特許は、
この中間半導体層が、ディバイスのパンチスルー特性及
び電子なだれ降伏特性を改善し、ソースホロワモードで
の動作を許容する旨述べている。相対的に低い正規化
“オン”抵抗を特徴とするコンパクトな構成がクレーム
されている。しかしながら、オン抵抗は許容し得るほど
低くなかった。コーラック特許の図１は、中間層１６が
層１４から層１８を絶縁していることを表している。チ
ャンネル電流は、該中間層１６の上側と下側の両方を流
れる機会がない。一方、本発明においては、該中間層の
均等物が短絡を止め、二重電流パスを許容し、同時に低
いオン抵抗値を許容する。
散ＭＯＳトランジスタディバイスが、セル・コーラック
（Ｓｅｌ Ｃｏｌａｋ）に１９８６年１２月２日に付与
された米国特許４，６２６，８７９に記述されている。
チャンネル領域と同じ導電タイプの中間半導体層が、該
チャンネル領域からディバイスのドレインコンタクト領
域の下まで横方向に延在している。コーラック特許は、
この中間半導体層が、ディバイスのパンチスルー特性及
び電子なだれ降伏特性を改善し、ソースホロワモードで
の動作を許容する旨述べている。相対的に低い正規化
“オン”抵抗を特徴とするコンパクトな構成がクレーム
されている。しかしながら、オン抵抗は許容し得るほど
低くなかった。コーラック特許の図１は、中間層１６が
層１４から層１８を絶縁していることを表している。チ
ャンネル電流は、該中間層１６の上側と下側の両方を流
れる機会がない。一方、本発明においては、該中間層の
均等物が短絡を止め、二重電流パスを許容し、同時に低
いオン抵抗値を許容する。
【０００６】
【発明が解決しようとする課題】高電圧性能を犠牲にす
ることなく、非常に低いレベルのオン抵抗を実現するこ
とができる改善された高電圧ＭＯＳトランジスタが必要
とされている。
ることなく、非常に低いレベルのオン抵抗を実現するこ
とができる改善された高電圧ＭＯＳトランジスタが必要
とされている。
【０００７】従って、本発明の目的は、相対的に低いオ
ン抵抗を有する高電圧ＭＯＳトランジスタを提供するこ
とにある。
ン抵抗を有する高電圧ＭＯＳトランジスタを提供するこ
とにある。
【０００８】
【課題を解決するための手段】概略すると、本発明の実
施例は、高電圧ＭＯＳトランジスタを形成する同一チッ
プ上に直列に接続された、改善された３面接合ゲート電
界効果トランジスタと絶縁ゲート電界効果トランジスタ
である。拡張ドレイン領域が、反対の導電性物質の基板
の頂部に形成される。拡張ドレイン（ｎ型井戸）領域の
物質の導電性と反対の導電性の物質の層が、該拡張ドレ
イン領域内に形成される。基板と同種の物質の該層は、
イオン注入により形成される。頂上層が、該拡張ドレイ
ンと同じ導電性タイプの物質から形成される。この頂上
層は、該拡張ドレイン領域を埋設する。該頂上層は、該
埋設層と拡張ドレイン領域の両方を覆い、それ自身シリ
コン酸化膜層により覆われる。該拡張ドレインを流れる
電流は、それらの間で拡張ドレインをピンチオフする電
圧が加えられたとき、従来の電界効果の手法により該基
板及び埋設層によって制御される。
施例は、高電圧ＭＯＳトランジスタを形成する同一チッ
プ上に直列に接続された、改善された３面接合ゲート電
界効果トランジスタと絶縁ゲート電界効果トランジスタ
である。拡張ドレイン領域が、反対の導電性物質の基板
の頂部に形成される。拡張ドレイン（ｎ型井戸）領域の
物質の導電性と反対の導電性の物質の層が、該拡張ドレ
イン領域内に形成される。基板と同種の物質の該層は、
イオン注入により形成される。頂上層が、該拡張ドレイ
ンと同じ導電性タイプの物質から形成される。この頂上
層は、該拡張ドレイン領域を埋設する。該頂上層は、該
埋設層と拡張ドレイン領域の両方を覆い、それ自身シリ
コン酸化膜層により覆われる。該拡張ドレインを流れる
電流は、それらの間で拡張ドレインをピンチオフする電
圧が加えられたとき、従来の電界効果の手法により該基
板及び埋設層によって制御される。
【０００９】本発明の利点は、改善されたオン抵抗特性
を有するＭＯＳトランジスタディバイスを提供できるこ
とにある。
を有するＭＯＳトランジスタディバイスを提供できるこ
とにある。
【００１０】本発明のこれら及び他の目的及び利点は、
以下の種々の図に示されている好適な実施例の詳細な記
述を読むことによって、当業者に明らかになるであろ
う。
以下の種々の図に示されている好適な実施例の詳細な記
述を読むことによって、当業者に明らかになるであろ
う。
【００１１】
【実施例】本発明者に１９８９年３月７日に付与された
米国特許４，８１１，０７５が、ここに参照に採り入れ
られ、完全に公開されているようにこの出願の一部とさ
れる。
米国特許４，８１１，０７５が、ここに参照に採り入れ
られ、完全に公開されているようにこの出願の一部とさ
れる。
【００１２】図１（ａ）、図１（ｂ）は、総括的な参照
番号１０で参照されているｎチャンネル型高電圧ＭＯＳ
トランジスタを示しており、これはシリコン酸化物層１
２で覆られたｐ基板１１上に形成されている。メタルソ
ース接点１４とメタルドレイン接点１６とが、該シリコ
ン酸化物層１２を通って基板１１へ延在している。ポリ
シリコンゲート１７が、該ソース接点１４とドレイン接
点１６との間で、シリコン酸化物層１２が最も薄い（約
５００オングストローム）位置に置かれている。ゲート
１７は、基板１１から僅かにオフセットし、シリコン酸
化物層１２により絶縁されている。この様にして、ＩＧ
ＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート
電極として動作するゲート１７と接点１４、１６との近
傍の領域に構成されている。
番号１０で参照されているｎチャンネル型高電圧ＭＯＳ
トランジスタを示しており、これはシリコン酸化物層１
２で覆られたｐ基板１１上に形成されている。メタルソ
ース接点１４とメタルドレイン接点１６とが、該シリコ
ン酸化物層１２を通って基板１１へ延在している。ポリ
シリコンゲート１７が、該ソース接点１４とドレイン接
点１６との間で、シリコン酸化物層１２が最も薄い（約
５００オングストローム）位置に置かれている。ゲート
１７は、基板１１から僅かにオフセットし、シリコン酸
化物層１２により絶縁されている。この様にして、ＩＧ
ＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート
電極として動作するゲート１７と接点１４、１６との近
傍の領域に構成されている。
【００１３】典型的にはシリコン酸化物を含む絶縁層１
８は、ゲート１７と層１２とを覆う。ｐ+ 井戸（well)
１９とｎ+ 井戸２１とは、ソース接点１４の下の基板１
１に拡散されている。井戸２１は、エンハンスメント型
チャンネルへ接続するように延在し、それはゲート１７
の下で、該ゲート１７により制御される。ｐ型しきい値
電圧注入部（implant)２２は、トランジスタしきい値電
圧を調整するに用いられ、ｐ型パンチスルー注入部２３
はパンチスルー電圧降伏を避けるのを補助する。ｎ+ 井
戸２４は基板１１内に拡散される。ｎ型拡張ドレイン領
域２６は、典型的にはイオン注入により拡散される。領
域２６は、略対称で、ゲート１７の下から井戸２４まで
延在し、反対側へも同じ距離である。ｐ型ＪＦＥＴゲー
ト制御層２７は、ｎ型頂上層２８の下に埋設される。ド
レイン領域２６とｎ型頂上層２８は、埋設された層２７
をゲートとして用いるＪＦＥＴトランジスタのためのチ
ャンネルとして動作する。
８は、ゲート１７と層１２とを覆う。ｐ+ 井戸（well)
１９とｎ+ 井戸２１とは、ソース接点１４の下の基板１
１に拡散されている。井戸２１は、エンハンスメント型
チャンネルへ接続するように延在し、それはゲート１７
の下で、該ゲート１７により制御される。ｐ型しきい値
電圧注入部（implant)２２は、トランジスタしきい値電
圧を調整するに用いられ、ｐ型パンチスルー注入部２３
はパンチスルー電圧降伏を避けるのを補助する。ｎ+ 井
戸２４は基板１１内に拡散される。ｎ型拡張ドレイン領
域２６は、典型的にはイオン注入により拡散される。領
域２６は、略対称で、ゲート１７の下から井戸２４まで
延在し、反対側へも同じ距離である。ｐ型ＪＦＥＴゲー
ト制御層２７は、ｎ型頂上層２８の下に埋設される。ド
レイン領域２６とｎ型頂上層２８は、埋設された層２７
をゲートとして用いるＪＦＥＴトランジスタのためのチ
ャンネルとして動作する。
【００１４】従来技術と比較して、同様の大きさを与え
れば、拡張ドレイン領域２６と電気的に並列であるｎ型
頂上層２８を介する付加的な電流パスにより、約半分の
オン抵抗が接点１４と１６との間に提供される。この利
点は、大きさを減少させて、従来技術と少なくとも同程
度のオン抵抗特性を備える小さなディバイスを可能にす
るために用いることができる。トランジスタ１０のター
ンオフは、層２６、２７、２８のＰＮ接合間に逆バイア
スを加えることから成り、層２６、２８を空にする。空
乏の深さは逆バアイアスの電圧に比例するために、層２
７の重要な位置によりカットオフが更に容易に成され
る。トランジスタ１０は、数百ボルトから千ボルトの電
圧にて動作することができる。
れば、拡張ドレイン領域２６と電気的に並列であるｎ型
頂上層２８を介する付加的な電流パスにより、約半分の
オン抵抗が接点１４と１６との間に提供される。この利
点は、大きさを減少させて、従来技術と少なくとも同程
度のオン抵抗特性を備える小さなディバイスを可能にす
るために用いることができる。トランジスタ１０のター
ンオフは、層２６、２７、２８のＰＮ接合間に逆バイア
スを加えることから成り、層２６、２８を空にする。空
乏の深さは逆バアイアスの電圧に比例するために、層２
７の重要な位置によりカットオフが更に容易に成され
る。トランジスタ１０は、数百ボルトから千ボルトの電
圧にて動作することができる。
【００１５】ゲート１７は、その下を基板１１を介して
拡張ドレイン領域２６と頂上層２８へ横方向に流れる電
流を、電界効果によって制御する。拡張ドレイン領域２
６を流れる電流は、基板１１及び埋設層２７により制御
される。それらからの電界効果が、拡張ドレイン領域２
６とｎ型頂上層２８の電流をピンチオフする。これによ
りトランジスタ１０は、３面ＪＦＥＴを伴うＩＧＦＥＴ
を効率的に保有する。ＩＧＦＥＴは従来のタイプが示さ
れているが、ラテラルＤ−ＭＯＳや空乏ＭＯＳ型に置き
換えることもできる。埋設層２７は、それ自身の上の第
２のパスを許容し、該拡張ドレイン領域２６とｎ型頂上
層２８の電荷の実数を少なくとも３×１０12／cm2 に許
容し、従来技術と比較して注入部２３と井戸２４との間
のＪＦＥＴチャンネルの導電性を改善する。拡張ドレイ
ン領域２６とｎ型頂上層２８とのピンチオフ電圧は、従
来技術と比較しトランジスタ１０においててより効果的
である。なぜならば、空乏ゾーンがＪＦＥＴチャンネル
内から広がっているからである。この、より効果的な構
成は、比較できるＪＦＥＴチャンネルの断面領域を有す
るディバイスのピンチオフ電圧を低減するのに用いるこ
とができ、或いは、従来性能レベルのピンチオフ電圧を
落とすことなくオン抵抗を改善するために、ＪＦＥＴチ
ャンネルの断面領域を増大させるのに用いることができ
る。
拡張ドレイン領域２６と頂上層２８へ横方向に流れる電
流を、電界効果によって制御する。拡張ドレイン領域２
６を流れる電流は、基板１１及び埋設層２７により制御
される。それらからの電界効果が、拡張ドレイン領域２
６とｎ型頂上層２８の電流をピンチオフする。これによ
りトランジスタ１０は、３面ＪＦＥＴを伴うＩＧＦＥＴ
を効率的に保有する。ＩＧＦＥＴは従来のタイプが示さ
れているが、ラテラルＤ−ＭＯＳや空乏ＭＯＳ型に置き
換えることもできる。埋設層２７は、それ自身の上の第
２のパスを許容し、該拡張ドレイン領域２６とｎ型頂上
層２８の電荷の実数を少なくとも３×１０12／cm2 に許
容し、従来技術と比較して注入部２３と井戸２４との間
のＪＦＥＴチャンネルの導電性を改善する。拡張ドレイ
ン領域２６とｎ型頂上層２８とのピンチオフ電圧は、従
来技術と比較しトランジスタ１０においててより効果的
である。なぜならば、空乏ゾーンがＪＦＥＴチャンネル
内から広がっているからである。この、より効果的な構
成は、比較できるＪＦＥＴチャンネルの断面領域を有す
るディバイスのピンチオフ電圧を低減するのに用いるこ
とができ、或いは、従来性能レベルのピンチオフ電圧を
落とすことなくオン抵抗を改善するために、ＪＦＥＴチ
ャンネルの断面領域を増大させるのに用いることができ
る。
【００１６】図２の（ａ）、（ｂ）は、総括的参照番号
３０で参照されているｐチャンネル型高電圧ＭＯＳトラ
ンジスタを示しており、これはトランジスタ１０のもの
とコンプリメンタリになっている。ｐチャンネル型トラ
ンジスタ３０は、基板１１’内のｎ- 井戸３１内に形成
され、シリコン酸化物層３２に覆られ、これはゲート誘
電層として働く。メタルソース接点３４とメタルドレイ
ン接点３６とが、該シリコン酸化物層３２を通ってｎ-
井戸３１へ延在する。ポリシリコンゲート３７が、該ソ
ース接点３４とドレイン接点３６との間で、シリコン酸
化物層３２の非常に薄い位置に置かれる。ゲート３７
は、ｎ- 井戸３１から僅かにオフセットし、シリコン酸
化物層３２により絶縁されている。この様にして、図１
の（ａ）、（ｂ）の場合と同様に、ＩＧＦＥＴ或いはＭ
ＯＳＦＥＴ型のトランジスタが、ゲート電極として動作
するゲート３７と接点３４、３６との近傍の領域に構成
される。
３０で参照されているｐチャンネル型高電圧ＭＯＳトラ
ンジスタを示しており、これはトランジスタ１０のもの
とコンプリメンタリになっている。ｐチャンネル型トラ
ンジスタ３０は、基板１１’内のｎ- 井戸３１内に形成
され、シリコン酸化物層３２に覆られ、これはゲート誘
電層として働く。メタルソース接点３４とメタルドレイ
ン接点３６とが、該シリコン酸化物層３２を通ってｎ-
井戸３１へ延在する。ポリシリコンゲート３７が、該ソ
ース接点３４とドレイン接点３６との間で、シリコン酸
化物層３２の非常に薄い位置に置かれる。ゲート３７
は、ｎ- 井戸３１から僅かにオフセットし、シリコン酸
化物層３２により絶縁されている。この様にして、図１
の（ａ）、（ｂ）の場合と同様に、ＩＧＦＥＴ或いはＭ
ＯＳＦＥＴ型のトランジスタが、ゲート電極として動作
するゲート３７と接点３４、３６との近傍の領域に構成
される。
【００１７】典型的にはシリコン酸化物から成る絶縁層
３８は、ゲート３７と層３２とを覆う。ｎ+ 井戸３９と
ｐ+ 井戸４１とは、ソース接点３４の下のｎ- 井戸３１
に拡散される。井戸４１は、ちょうどゲート３７の端部
の下まで延在する。ｐ+ 井戸４４はｎ- 井戸３１に拡散
されている。ｐ型拡張ドレイン領域４６は典型的にはイ
オン注入により拡散される。領域４６は、略対称で、ゲ
ート３７の下から井戸４４まで延在し、反対側へも近似
した距離である。ｎ型ＪＦＥＴゲート制御層４７は、ｐ
型頂上層４８の下に埋設される。この様にして、ＰＮ接
合が、延在ドレイン領域４６と埋設層４７との間、同様
にｐ型頂上層４８と埋設層４７との間に形成される。拡
張ドレイン領域４６とｐ型頂上層４８とは、ゲート制御
電極用の埋設層４７を有するＪＦＥＴトランジスタにと
って、分割パスチャンネルとして動作する。
３８は、ゲート３７と層３２とを覆う。ｎ+ 井戸３９と
ｐ+ 井戸４１とは、ソース接点３４の下のｎ- 井戸３１
に拡散される。井戸４１は、ちょうどゲート３７の端部
の下まで延在する。ｐ+ 井戸４４はｎ- 井戸３１に拡散
されている。ｐ型拡張ドレイン領域４６は典型的にはイ
オン注入により拡散される。領域４６は、略対称で、ゲ
ート３７の下から井戸４４まで延在し、反対側へも近似
した距離である。ｎ型ＪＦＥＴゲート制御層４７は、ｐ
型頂上層４８の下に埋設される。この様にして、ＰＮ接
合が、延在ドレイン領域４６と埋設層４７との間、同様
にｐ型頂上層４８と埋設層４７との間に形成される。拡
張ドレイン領域４６とｐ型頂上層４８とは、ゲート制御
電極用の埋設層４７を有するＪＦＥＴトランジスタにと
って、分割パスチャンネルとして動作する。
【００１８】従来技術と比較して、同様の大きさを与え
れば、拡張ドレイン領域４６と電気的に並列であるｐ型
頂上層４８を通る付加的な電流パスにより、約半分のオ
ン抵抗が接点３４と３６との間に提供される。この利点
は、大きさを減少させて、従来技術と少なくとも同程度
のオン抵抗特性を備える、より小さなディバイスを可能
にするために用いることができる。トランジスタ３０の
ターンオフは、層４６、４７、４８のＰＮ接合間に逆バ
イアスを加えることから成り、層４６、４８を空にす
る。空乏の深さは逆バアイアスの電圧に比例するため
に、層４７の重要な位置によりカットオフが更に容易に
成される。トランジスタ３０は、数百ボルトから千ボル
トの電圧にて動作することができる。
れば、拡張ドレイン領域４６と電気的に並列であるｐ型
頂上層４８を通る付加的な電流パスにより、約半分のオ
ン抵抗が接点３４と３６との間に提供される。この利点
は、大きさを減少させて、従来技術と少なくとも同程度
のオン抵抗特性を備える、より小さなディバイスを可能
にするために用いることができる。トランジスタ３０の
ターンオフは、層４６、４７、４８のＰＮ接合間に逆バ
イアスを加えることから成り、層４６、４８を空にす
る。空乏の深さは逆バアイアスの電圧に比例するため
に、層４７の重要な位置によりカットオフが更に容易に
成される。トランジスタ３０は、数百ボルトから千ボル
トの電圧にて動作することができる。
【００１９】ゲート３７は、その下をｎ- 井戸３１を介
して拡張ドレイン領域４６へ横方向に流れる電流を、電
界効果によって制御する。拡張ドレイン領域４６を流れ
る電流は、ｎ- 井戸３１及び埋設層４７により制御され
る。それらからの電界効果が、埋設層４７の上下へ広が
り、拡張ドレイン領域４６とｐ型頂上層４８の電流をピ
ンチオフする。これによりトランジスタ３０は、３面Ｊ
ＦＥＴを備えるＩＧＦＥＴを効率的に有する。ｎ- 井戸
３１は、ｐ型井戸４４とｎ- 井戸３１との間に降伏現象
が発生する前に空にされる。
して拡張ドレイン領域４６へ横方向に流れる電流を、電
界効果によって制御する。拡張ドレイン領域４６を流れ
る電流は、ｎ- 井戸３１及び埋設層４７により制御され
る。それらからの電界効果が、埋設層４７の上下へ広が
り、拡張ドレイン領域４６とｐ型頂上層４８の電流をピ
ンチオフする。これによりトランジスタ３０は、３面Ｊ
ＦＥＴを備えるＩＧＦＥＴを効率的に有する。ｎ- 井戸
３１は、ｐ型井戸４４とｎ- 井戸３１との間に降伏現象
が発生する前に空にされる。
【００２０】拡張ドレイン領域を、ここでは本発明の実
施例で例示的に用いたが、この代わりに、或いはこの拡
張ドレインと共に、拡張ソースを用いても効果がある。
層２７、４７と同様の埋設層を、ここに記述されている
効果を実現すために、それぞれの拡張ソースにおいて用
いることが可能である。
施例で例示的に用いたが、この代わりに、或いはこの拡
張ドレインと共に、拡張ソースを用いても効果がある。
層２７、４７と同様の埋設層を、ここに記述されている
効果を実現すために、それぞれの拡張ソースにおいて用
いることが可能である。
【００２１】本発明を現時点での好適な実施例によって
記述したが、この開示は限定のために解釈されるべきで
はないことは理解されるであろう。種々の改変及び変更
が以上の開示を読むことにより当業者には疑いなく明白
になる。従って、添付の特許請求の範囲は、本発明の精
神及び範囲内で全ての改変及び変更を含むよう解釈され
ることを意図している。
記述したが、この開示は限定のために解釈されるべきで
はないことは理解されるであろう。種々の改変及び変更
が以上の開示を読むことにより当業者には疑いなく明白
になる。従って、添付の特許請求の範囲は、本発明の精
神及び範囲内で全ての改変及び変更を含むよう解釈され
ることを意図している。
【図１】（ａ）は、本発明の実施例のｎ型ＭＯＳトラン
ジスタとＪＦＥＴトランジスタの結合の模式図であり、
（ｂ）は、（ａ）のトランジスタ結合を実現する、高電
圧ｎ型ＭＯＳトランジスタを含むｐチャンネル基板の断
面図である。
ジスタとＪＦＥＴトランジスタの結合の模式図であり、
（ｂ）は、（ａ）のトランジスタ結合を実現する、高電
圧ｎ型ＭＯＳトランジスタを含むｐチャンネル基板の断
面図である。
【図２】（ａ）は、本発明の実施例のｐ型ＭＯＳトラン
ジスタとＪＦＥＴトランジスタの結合の模式図であり、
（ｂ）は、（ａ）のトランジスタ結合を実現する、高電
圧ｐ型ＭＯＳトランジスタを含みｎ型井戸を備える基板
の断面図である。
ジスタとＪＦＥＴトランジスタの結合の模式図であり、
（ｂ）は、（ａ）のトランジスタ結合を実現する、高電
圧ｐ型ＭＯＳトランジスタを含みｎ型井戸を備える基板
の断面図である。
１０，３０ トランジスタ １１，１１′基板 １２，３２ シリコン酸化物層 １４，３４ メタルソース接点 １６，３６ メタルドレイン接点 １７，３７ ゲート ２６，４６ 拡張ドレイン領域 ２７，４７ 埋設層 ２８，４８ 頂上層
Claims (11)
- 【請求項１】 ソースと、ゲートと、ドレインと、前記
ゲートの下にある、前記ドレイン、ソース間のエンハン
スメント型チャンネルと、を有する金属酸化膜半導体
（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）と、 前記ＭＯＳＦＥＴドレインに接続されたソースと、外部
の高電圧と接続するためのドレインと、前記ＭＯＳＦＥ
Ｔソースに接続されたゲートとを有し、前記ＪＦＥＴゲ
ートが、同じ導電タイプの半導体材料でできた平行プレ
ーナ頂上層及びプレーナドレイン領域との間に横方向に
配置され、前記ドレイン領域と前記頂上層が、前記ＭＯ
ＳＦＥＴドレインから前記ＪＦＥＴソースへの電流を伝
導できる接合ＦＥＴと、 を単一の半導体基板に有することを特徴とする高電圧ト
ランジスタ。 - 【請求項２】 前記ＪＦＥＴゲートが、前記ＭＯＳＦＥ
Ｔチャンネルへの全体の距離よりも短く延在し、そし
て、ＭＯＳＦＥＴチャンネル電流が、前記ドレイン領域
と前記頂上層との間に分配され、平行プレーナのパスを
前記ＪＦＥＴソースへ向かって流れることが可能であ
る、請求項１のトランジスタ。 - 【請求項３】 前記ＭＯＳＦＥＴゲートが、約５００オ
ングストロームの厚さのシリコン酸化物層によって前記
ＭＯＳチャンネルから絶縁されていることを特徴とする
請求項１のトランジスタ - 【請求項４】 前記ＭＯＳＦＥＴドレインがｎ型拡張ド
レイン領域を含むことを特徴とする請求項１のトランジ
スタ。 - 【請求項５】 前記ＭＯＳＦＥＴの拡張ドレイン領域が
略対称であることを特徴とする請求項４のトランジス
タ。 - 【請求項６】 互いに結合された絶縁ゲート電界効果ト
ランジスタ（ＩＧＦＥＴ）と接合電界効果トランジスタ
（ＪＦＥＴ）とを有する半導体ディバイスであって、該
ディバイスが、 該ＪＦＥＴの第１チャンネル域を形成し、ドレイン電極
と接続され、第１の導電タイプの材料でできた、該ＩＧ
ＦＥＴに関連する拡張ドレイン領域と、 該ＪＦＥＴの第２チャンネル域を形成し、該拡張ドレイ
ン領域と電気的に並列である、第１の導電タイプの材料
でできた頂上層と、 該拡張ドレイン領域と該頂上層との間に並列に配置され
た、第２の導電タイプの材料でできた埋設ＪＦＥＴゲー
ト層であって、そこにＰＮ接合が形成され、該ＩＧＦＥ
Ｔから前記ドレイン電極への電流が電界効果によりピン
チオフされることが可能な、該埋設ＪＦＥＴゲート層
と、 を有することを特徴とする半導体ディバイス。 - 【請求項７】 チャンネルを有する接合電界効果トラン
ジスタ（ＪＦＥＴ）を備える半導体ディバイスであっ
て、該ディバイスが、 ＪＦＥＴチャンネル内に配置され、前記ＪＦＥＴチャン
ネルと反対の導電タイプの材料を含み、前記ＪＦＥＴチ
ャンネルを平行頂上部と平行底部とに分岐する埋設層
と、 拡張ドレインを備え、該拡張ドレインが該ＪＦＥＴチャ
ンネルを形成するようにＪＦＥＴと関連する金属酸化膜
半導体（ＭＯＳ）トランジスタと、 を有することを特徴とする半導体ディバイス。 - 【請求項８】 該埋設層から少なくとも反対方向に電界
効果ピンチオフ電圧が広がり、前記分岐されたＪＦＥＴ
チャンネルのドレイン電流をカットオフするように、該
埋設層が構成されていることを特徴とする請求項７のデ
ィバイス。 - 【請求項９】 第１の導電タイプの半導体材料でできた
基板内に配置された半導体ディバイスであって、該ディ
バイスが、 ゲート誘電層と、 該基板内に配置され、該ゲート誘電層に覆われた第１の
電界効果チャンネルと、 該ゲート誘電層により該第１の電界効果チャンネルから
絶縁されたゲートと、 第２の導電タイプの半導体材料の井戸(well)と関連し、
該第１の電界効果チャンネルの端にほぼ位置するソース
接点と、 前記第２の導電タイプの半導体材料の延在された井戸と
関連し、該第１の電界効果チャンネルの他方の端に位置
するドレイン接点と、 該延在されたドレイン井戸の該第２の導電タイプの半導
体材料の間に並列に挟まれるように、前記延在されたド
レイン井戸内に配置された第１の導電タイプの半導体材
料からできた、接合電界効果トランジスタ（ＪＦＥＴ）
のゲート電極プレーナ層と、 を有することを特徴とす
る半導体ディバイス。 - 【請求項１０】 表面を有する、第１の導電タイプの半
導体材料からできた基板と、 該基板内に配置された、前記第１の導電タイプの半導体
材料からできたゲート電極と、 第１のＰＮ接合を形成し、該ゲート電極と該基板との間
に配置された第２の導電タイプの半導体材料でできた第
１のＪＦＥＴチャンネルと、 第２のＰＮ接合を形成し、該ゲート電極と前記基板表面
との間に配置された、前記第２の導電タイプの半導体材
料でできた第２のＪＦＥＴチャンネルとを有し、 該第１及び第２のＪＦＥＴチャンネルが向かい合った端
部で電気的に接続され、該第１及び第２チャンネルによ
って分けられた電流が、該ゲート電極からの電界効果に
より制御できることを特徴とする接合電界効果トランジ
スタ（ＪＦＥＴ）。 - 【請求項１１】 前記電界効果の制御が、前記第１のＰ
Ｎ接合から前記基板表面に向けて、及び、前記第２のＰ
Ｎ接合から該基板に向けて、前記表面から離れる方へ広
げられるように、該ゲート電極と該第１及び第２のＪＦ
ＥＴチャンネルが配置されていることを特徴とする請求
項１０の接合電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/018,080 US5313082A (en) | 1993-02-16 | 1993-02-16 | High voltage MOS transistor with a low on-resistance |
| US018080 | 1993-02-16 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004127029A Division JP4477406B2 (ja) | 1993-02-16 | 2004-04-22 | 低オン抵抗の高電圧ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291263A true JPH06291263A (ja) | 1994-10-18 |
| JP3631773B2 JP3631773B2 (ja) | 2005-03-23 |
Family
ID=21786132
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01042094A Expired - Lifetime JP3631773B2 (ja) | 1993-02-16 | 1994-02-01 | 低オン抵抗の高電圧ｍｏｓトランジスタ |
| JP2004127029A Expired - Lifetime JP4477406B2 (ja) | 1993-02-16 | 2004-04-22 | 低オン抵抗の高電圧ｍｏｓトランジスタ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004127029A Expired - Lifetime JP4477406B2 (ja) | 1993-02-16 | 2004-04-22 | 低オン抵抗の高電圧ｍｏｓトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5313082A (ja) |
| EP (1) | EP0612110B2 (ja) |
| JP (2) | JP3631773B2 (ja) |
| DE (1) | DE69404500T3 (ja) |
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| JP2010192693A (ja) * | 2009-02-18 | 2010-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
| JP4836796B2 (ja) * | 2003-10-14 | 2011-12-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電源システム抑止方法ならびにその装置および構造 |
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|---|---|---|---|---|
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| US5396085A (en) * | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
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| JP3581447B2 (ja) | 1995-08-22 | 2004-10-27 | 三菱電機株式会社 | 高耐圧半導体装置 |
| DE59707158D1 (de) | 1996-02-05 | 2002-06-06 | Infineon Technologies Ag | Durch feldeffekt steuerbares halbleiterbauelement |
| JP2755247B2 (ja) * | 1996-02-28 | 1998-05-20 | 日本電気株式会社 | 半導体装置 |
| US6639277B2 (en) * | 1996-11-05 | 2003-10-28 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
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| US6168983B1 (en) | 1996-11-05 | 2001-01-02 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
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| US6865093B2 (en) * | 2003-05-27 | 2005-03-08 | Power Integrations, Inc. | Electronic circuit control element with tap element |
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