CN107026641A - 反相器电路 - Google Patents

反相器电路 Download PDF

Info

Publication number
CN107026641A
CN107026641A CN201611107902.0A CN201611107902A CN107026641A CN 107026641 A CN107026641 A CN 107026641A CN 201611107902 A CN201611107902 A CN 201611107902A CN 107026641 A CN107026641 A CN 107026641A
Authority
CN
China
Prior art keywords
channel misfet
grid
terminal
lead
inverter circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611107902.0A
Other languages
English (en)
Inventor
清水尚司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sin Knapp Dick J Japan Contract Society
Original Assignee
Sin Knapp Dick J Japan Contract Society
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sin Knapp Dick J Japan Contract Society filed Critical Sin Knapp Dick J Japan Contract Society
Publication of CN107026641A publication Critical patent/CN107026641A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Electronic Switches (AREA)

Abstract

本发明涉及反相器电路。课题在于减少反相器电路的直通电流。反相器电路具备：PMOS晶体管MP11、NMOS晶体管MN11、在被输入输入信号VIN2的输入端子11和PMOS晶体管MP11的栅极之间连接的延迟元件D1、在输入端子11和PMOS晶体管MP11的栅极之间与延迟元件D1并联连接的开关元件SW1、在输入端子11和NMOS晶体管MN11的栅极之间连接的延迟元件D2、以及在输入端子11和NMOS晶体管MN11的栅极之间与延迟元件D2并联连接的开关元件SW2。开关元件SW1、SW2响应于输出端子13的电位而工作。

Description

反相器电路
技术领域
本发明涉及反相器电路。
背景技术
关于近年的半导体集成电路，起因于其高功能化，倾向于功耗越来越增加。例如，在近年的显示面板驱动器中，由于显示面板的像素数的增加等主要原因，功耗的增大变得显著。功耗的减少是近年的半导体集成电路中的重要的课题之一。
作为半导体集成电路的功耗的增加的主要原因之一，已知有反相器电路特别是CMOS（complementary metal oxide semiconductor，互补金属氧化物半导体）反相器的直通电流。在以下，对CMOS反相器的直通电流进行讨论。
图1示出了最典型的CMOS反相器100的结构。CMOS反相器100具备PMOS晶体管MP1和NMOS晶体管MN1。PMOS晶体管MP1、NMOS晶体管MN1的栅极共同地连接于被输入输入信号VIN1的输入端子101。PMOS晶体管MP1和NMOS晶体管MN1的漏极共同地连接于输出输出信号VOUT1的输出端子102。PMOS晶体管MP1的源极连接于高电位侧端子103(例如，电源端子)，NMOS晶体管MN1的源极连接于低电位侧端子104（例如，接地端子）。在图1中，记号“CLOAD”表示连接于CMOS反相器100的输出端子102的负载电容。
图2是示出图1的CMOS反相器100的工作的一个例子的时间图。在图2中图示了输入信号VIN1和输出信号VOUT1的电位、以及分别在PMOS晶体管MP1和NMOS晶体管MN1流动的电流Ip1、In1的大小|Ip1|、|In1|。假设在初始状态下输入信号VIN1为低电平（在图2的工作中，接地电位VSS）。在该情况下，PMOS晶体管MP1为导通状态，NMOS晶体管MN1为截止状态，因此，输出信号VOUT1为高电平（在图2的工作中，电源电位VDD）。
当输入信号VIN1从低电平转变为高电平时，PMOS晶体管MP1变为截止状态，NMOS晶体管MN1变为导通状态，因此，输出信号VOUT1从高电平转变为低电平。详细而言，NMOS晶体管MN1被导通，由此，电流从负载电容CLOAD经由NMOS晶体管MN1向低电位侧端子104流动，电荷从负载电容CLOAD被抽出。其结果是，输出信号VOUT1变为低电平。再有，在图2中，时刻t1示出输入信号VIN1从低电平向高电平开始转变的时刻，时刻t2表示输出信号VOUT1变为低电平的时刻。输出信号VOUT1在从时刻t1晚了下降时间tF1的时刻t2变为低电平。
在此，在从时刻t1到时刻t2之间，存在PMOS晶体管MP1和NMOS晶体管MN1双方为导通状态的时间，在该时间内，电流在PMOS晶体管MP1和NMOS晶体管MN1双方流动。即，在输出信号VOUT1从高电平转变为低电平的时刻t1和时刻t2之间的时间内，直通电流流动。
在输入信号VIN1从高电平转变为低电平的情况下也是同样的。在时刻t3，当输入信号VIN1从高电平开始向低电平转变时，在从时刻t3晚了上升时间tR1的时刻t4，输出信号VOUT1上升为高电平。在此，在从时刻t3到时刻t4之间，存在PMOS晶体管MP1和NMOS晶体管MN1双方为导通状态的时间，在该时间内，电流在PMOS晶体管MP1和NMOS晶体管MN1双方流动。换言之，在输出信号VOUT1从低电平转变为高电平的时刻t3到时刻t4之间，直通电流流动。
提出了各种用于减少直通电流的技术。例如，日本特开2005-175540号公报（专利文献1）和日本特开2010-178038号公报（专利文献2）公开了使用延迟元件（延迟电路）来控制CMOS反相器的晶体管（NMOS晶体管、PMOS晶体管）导通截止的定时由此减少直通电流的技术。此外，日本特开2011-87036号公报（专利文献3）公开了具备检测输出输出信号的共同节点的电压并根据其检测结果来控制CMOS反相器的晶体管的导通截止的检测电路的输出缓冲器电路。
然而，根据发明人的研究，在公知的用于减少直通电流的技术中存在改善的余地。
现有技术文献
专利文献
专利文献1：日本特开2005-175540号公报；
专利文献2：日本特开2010-178038号公报；
专利文献3：日本特开2011-87036号公报。
发明内容
发明要解决的课题
因此，本发明的目的在于提供用于减少反相器电路的直通电流的技术。本领域技术人员将根据以下的公开理解本发明的其他目的、新的特征。
用于解决课题的方案
在本发明的一个观点中，反相器电路具备：第一P沟道MISFET，其源极连接于高电位侧端子，漏极连接于输出端子；第一N沟道MISFET，其源极连接于具有比高电位侧端子低的电位的低电位侧端子，漏极连接于输出端子；第一延迟元件，其连接在被输入输入信号的输入端子和第一P沟道MISFET的栅极之间；第一开关元件，其与第一延迟元件并联连接在输入端子和第一P沟道MISFET的栅极之间；第二延迟元件，其连接在输入端子和第一N沟道MISFET的栅极之间；以及第二开关元件，其与第二延迟元件并联连接在输入端子和第一N沟道MISFET的栅极之间。第一开关元件和第二开关元件响应于输出端子的电位而工作。
在本发明的其他观点中，反相器电路具备：第一P沟道MISFET，其源极连接于高电位侧端子，漏极连接于输出端子；第一N沟道MISFET，其源极连接于具有比高电位侧端子低的电位的低电位侧端子，漏极连接于输出端子；第一阻抗元件，其连接在被输入输入信号的输入端子和第一P沟道MISFET的栅极之间；第二阻抗元件，其连接在输入端子和第一N沟道MISFET的栅极之间；第二N沟道MISFET；以及第二P沟道MISFET。在第二N沟道MISFET中，源极和漏极的一个连接于输入端子，另一个连接于第一P沟道MISFET的栅极。在第二P沟道MISFET中，源极和漏极的一个连接于输入端子，另一个连接于第一N沟道MISFET的栅极。第二N沟道MISFET和第二P沟道MISFET的栅极连接于输出端子。
发明效果
根据本发明，提供了用于减少反相器电路的直通电流的技术。
附图说明
图1是示出典型的CMOS反相器的结构的电路图。
图2是示出CMOS反相器的工作的例子的时间图。
图3是示出本发明的一个实施方式中的反相器电路的结构的电路图。
图4是示出图3中图示的反相器电路的工作的例子的时间图。
图5是示出本实施方式的反相器电路的、更具体的实施例的电路图。
图6是示出本实施方式的反相器电路的另一实施例的电路图。
图7是示出本实施方式的反相器电路的又另一实施例的电路图。
图8是示出本实施方式的反相器电路的应用例的电路图。
图9是示出本实施方式的反相器电路的另一应用例的电路图。
图10是示出本实施方式的反相器电路的又另一应用例的电路图。
图11是示出本实施方式的反相器电路的又另一应用例的电路图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。再有，在附图中，请留意存在通过相同或类似的参考编号来参照相同、类似或对应的结构要素的情况。
图3是示出本发明的一个实施方式的反相器电路10的结构的电路图。反相器电路10被构成为响应于输入到输入端子11的输入信号VIN2而从输出端子12输出输出信号VOUT2。反相器电路10具备PMOS晶体管MP11、NMOS晶体管MN11、延迟元件D1、D2、以及开关元件SW1、SW2。在图3中，记号“CLOAD”表示连接于反相器电路10的输出端子12的负载电容。再有，如对于本领域技术人员是周知的那样，PMOS晶体管是P沟道MISFET（metal insulatorsemiconductor field effect transistor， 金属绝缘体半导体场效应晶体管）的一种，NMOS晶体管是N沟道MISFET的一种。
在PMOS晶体管MP11中，漏极连接于输出端子12，源极连接于高电位侧端子13（例如，电源端子）。在本实施方式中，高电位侧端子13被固定于电源电位VDD1。在NMOS晶体管MN11中，漏极连接于输出端子12，源极连接于低电位侧端子14（例如，接地端子）。在本实施方式中，低电位侧端子14被固定于接地电位VSS。
在PMOS晶体管MP11的栅极和输入端子11之间延迟元件D1和开关元件SW1并联连接，在NMOS晶体管MN11的栅极和输入端子11之间延迟元件D2和开关元件SW2并联连接。延迟元件D1、D2对输入信号VIN2进行延迟，输出延迟后的输入信号VIN2。延迟元件D1、D2既可以由一个电路元件构成，或者也可以由2个以上的电路元件构成。同样，开关元件SW1、SW2既可以由一个电路元件构成，或者也可以由2个以上的电路元件构成。
开关元件SW1、SW2均响应于输出端子12的电位而工作。在本实施方式中，开关元件SW1、SW2以在一个为导通的情况下另一个截止的方式进行工作。详细而言，开关元件SW1被构成为在输出端子12为高电平（在本实施方式中，电源电位VDD1）的情况下导通并且在输出端子12为低电平（在本实施方式中，接地电位VSS）的情况下截止。另一方面，开关元件SW2被构成为在输出端子12为高电平的情况下截止并且在输出端子12为低电平的情况下导通。
这样的结构的反相器电路10虽然为简便的电路结构，但是能够有效地减少直通电流。图4是示出本实施方式的反相器电路10的工作的例子的时间图。在图4中图示了输入信号VIN2和输出信号VOUT2的电位、PMOS晶体管MP11和NMOS晶体管MN11的栅极电位Vgp2、Vgn2、以及分别在PMOS晶体管MP11和NMOS晶体管MN11流动的电流Ip2、In2的大小|Ip2|、|In2|。在图4中，假设延迟元件D1、D2的延迟时间均为TD，图示了反相器电路10的工作。
在以下的说明中，假设在初始状态下输入信号VIN2为低电平（接地电位VSS）。在该情况下，PMOS晶体管MP11为导通状态，NMOS晶体管MN11为截止状态，因此，输出信号VOUT2为高电平（电源电位VDD1）。
当输出信号VOUT2为高电平时，开关元件SW1变为导通，开关元件SW2变为截止。当开关元件SW1变为导通时，形成不通过延迟元件D1而将输入端子11和PMOS晶体管MP11的栅极电气连接的路径。另一方面，由于开关元件SW2为截止，所以输入端子11和NMOS晶体管MN11的栅极经由延迟元件D2而电气连接。
假设在该状态下输入信号VIN2从低电平转变为高电平。在图4中，输入信号VIN2开始从低电平向高电平转变的时刻以记号“t11”示出。
在时刻t11，开关元件SW1为导通，输入端子11和PMOS晶体管MP11的栅极不通过延迟元件D1而电气连接，因此，对于PMOS晶体管MP11的栅极电位Vgp2，实质上未发生从输入信号VIN2的延迟。因此，PMOS晶体管MP11的栅极电位Vgp2在与输入信号VIN2从低电平向高电平的转变实质上同时地从低电平转变为高电平。
另一方面，在时刻t11，开关元件SW2为截止，输入端子11和NMOS晶体管MN11的栅极经由延迟元件D2而电气连接，因此，NMOS晶体管MN11的栅极电位Vgn2从输入信号VIN2晚了延迟时间TD而开始从低电平向高电平转变。在图4中，NMOS晶体管MN11的栅极电位Vgn2开始从低电平向高电平转变的时刻以记号“t12”示出。
当NMOS晶体管MN11的栅极电位Vgn2变为高电平而NMOS晶体管MN11变为导通状态时，输出信号VOUT2从高电平转变为低电平。详细而言，NMOS晶体管MN11被导通，由此，电流从负载电容CLOAD经由NMOS晶体管MN11向低电位侧端子14流动，电荷从负载电容CLOAD被抽出。其结果是，输出信号VOUT2变为低电平。在图4中，输出信号VOUT2变为低电平的时刻以记号“t13”示出。
在这样的工作中，NMOS晶体管MN11从截止状态转变为导通状态的定时从PMOS晶体管MP11从导通状态转变为截止状态的定时晚了延迟元件D2的延迟时间TD。因此，能够缩短NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间，减少直通电流。
在理想的情况下，也能够通过使延迟元件D2的延迟时间TD充分长，从而使NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间为零。在该情况下，直通电流实质上为零。但是，应当留意如下的情况：即使延迟元件D2的延迟时间TD较短，也能够缩短NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间，因此，得到减少直通电流的效果。在图4中图示了延迟元件D2的延迟时间TD比PMOS晶体管MP11的栅极电位Vgp2的上升时间长而NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间为零的工作。
在输入信号VIN2从高电平转变为低电平的情况下也是同样的。在图4中，输入信号VIN2开始从高电平向低电平的转变的时刻以记号“t14”示出。
在时刻t14，开关元件SW2为导通，输入端子11和NMOS晶体管MN11的栅极不通过延迟元件D2而电气连接，因此，对于NMOS晶体管MN11的栅极电位Vgn2，实质上未发生从输入信号VIN2的延迟。因此，NMOS晶体管MN11的栅极电位Vgn2在与输入信号VIN2从高电平向低电平的转变实质上同时地从高电平转变为低电平。
另一方面，在时刻t14，开关元件SW1为截止，输入端子11和PMOS晶体管MP11的栅极经由延迟元件D1而电气连接，因此，PMOS晶体管MP11的栅极电位Vgp2从输入信号VIN2晚了延迟时间TD而开始从高电平向低电平转变。在图4中，PMOS晶体管MP11的栅极电位Vgp2开始从高电平向低电平转变的时刻以记号“t15”示出。
当PMOS晶体管MP11的栅极电位Vgp2变为低电平而PMOS晶体管MP11变为导通状态时，输出信号VOUT2从低电平转变为高电平。详细而言，PMOS晶体管MP11被导通，由此，电流从高电位侧端子13经由PMOS晶体管MP11向负载电容CLOAD流动，负载电容CLOAD被充电。其结果是，输出信号VOUT2变为高电平。在图4中，输出信号VOUT2变为高电平的时刻以记号“t16”示出。
在这样的工作中，PMOS晶体管MP11从截止状态转变为导通状态的定时从NMOS晶体管MN11从导通状态转变为截止状态的定时晚了延迟元件D1的延迟时间TD。因此，能够缩短NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间，减少直通电流。
在理想的情况下，也能够通过使延迟元件D1的延迟时间TD充分长，从而使NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间为零。在该情况下，直通电流实质上为零。但是，应当留意如下的情况：即使延迟元件D1的延迟时间TD较短，也能够缩短NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间，因此，得到减少直通电流的效果。在图4中，图示了延迟元件D1的延迟时间TD比NMOS晶体管MN11的栅极电位Vgn2的上升时间长而NMOS晶体管MN11和PMOS晶体管MP11双方为导通状态的时间为零的工作。
在以下，对本实施方式的反相器电路10的更具体的实施例进行说明。
图5是示出一个实施例中的反相器电路10A的结构的电路图。在图5的电路结构中，分别使用阻抗元件R1、R2作为图3的反相器电路10中的延迟元件D1、D2。也可以使用例如多晶硅阻抗或扩散阻抗作为阻抗元件R1、R2。此外，如后述的那样，也可以使用栅极的电位被固定的MOS晶体管作为阻抗元件R1、R2。
此外，使用NMOS晶体管MN12作为图3的反相器电路10中的开关元件SW1，使用PMOS晶体管MP13作为开关元件SW2。在NMOS晶体管MN12中，其源极和漏极的一个连接于输入端子11，另一个连接于PMOS晶体管MP11的栅极。在PMOS晶体管MP13中，其源极和漏极的一个连接于输入端子11，另一个连接于NMOS晶体管MN11的栅极。
根据图5的结构，虽然为简便的结构，但是能够实现图4中示出的工作，有效地减少直通电流。加之，关于使用阻抗元件R1、R2作为延迟元件D1、D2的图5的结构，存在延迟元件D1、D2其自身的功耗较小的这样的优点。例如，当使用串联连接的反相器作为延迟元件D1、D2时，可能产生延迟元件D1、D2其自身中的功耗增大的这样的问题。如果使用作为无源元件的阻抗元件R1、R2作为延迟元件D1、D2，则不会产生这样的问题。
阻抗元件R1、R2的阻抗值对在阻抗元件R1、R2中发生的延迟即PMOS晶体管MP11、NMOS晶体管MN11的栅极电位Vgp2、Vgn2的从输入信号VIN2的延迟时间产生影响，因此，对输出信号VOUT2的上升时间（即，从输入信号VIN2从高电平下降为低电平到输出信号VOUT2从低电平转变为高电平所需要的时间）和下降时间（即，输出信号VOUT2从高电平转变为低电平所需要的时间）产生影响。例如，当阻抗元件R1的阻抗值增大时，PMOS晶体管MP11的栅极电位Vgp2的从输入信号VIN2的延迟时间增大，因此，输出信号VOUT2的上升时间变长。同样，当阻抗元件R2的阻抗值增大时，NMOS晶体管MN11的栅极电位Vgn2的从输入信号VIN2的延迟时间增大，因此，输出信号VOUT2的下降时间变长。
输出信号VOUT2的上升时间和下降时间还分别依赖于PMOS晶体管MP11、NMOS晶体管MN11的栅极电容。详细而言，输出信号VOUT2的上升时间依赖于PMOS晶体管MP11的栅极电位Vgp2的下降时间，PMOS晶体管MP11的栅极电位Vgp2的下降时间依赖于由阻抗元件R1的阻抗值RR1和PMOS晶体管MP11的栅极电容CGP11所确定的时间常数RR1·CGP11。同样，输出信号VOUT2的下降时间依赖于NMOS晶体管MN11的栅极电位Vgn2的上升时间，NMOS晶体管MN11的栅极电位Vgp2的上升时间依赖于由阻抗元件R2的阻抗值RR2和NMOS晶体管MN11的栅极电容CGN11所确定的时间常数RR2·CGN11。当输出信号VOUT2的上升时间与下降时间的差异较大时，可能产生设计上的问题。
为了使输出信号VOUT2的上升时间与下降时间的差异变小，阻抗元件R1、R2的阻抗值RR1、RR2满足下述的条件是优选的。
[数式1]
在此，CGP11、CGN11分别是PMOS晶体管MP11、NMOS晶体管MN11的栅极电容。阻抗元件R1、R2的阻抗值RR1、RR2满足下述的条件是更优选的。
[数式2]
图6是示出另一实施例中的反相器电路10B的结构的电路图。在图6的电路结构中，与图5的电路结构同样，分别使用阻抗元件R1、R2作为图3的反相器电路10中的延迟元件D1、D2。
此外，使用传输门（transfer gate）15、16作为图3的反相器电路10中的开关元件SW1、SW2。加之，为了使传输门15、16工作而设置反相器IV1。在反相器IV1中，其输入连接于输出端子12，输出与从输出端子12输出的输出信号VOUT2互补的信号。
传输门15具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP12和NMOS晶体管MN12。PMOS晶体管MP12和NMOS晶体管MN12的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于PMOS晶体管MP11的栅极。PMOS晶体管MP12的栅极连接于反相器IV1的输出，NMOS晶体管MN12的栅极连接于输出端子12。
同样，传输门16具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP13和NMOS晶体管MN13。PMOS晶体管MP13和NMOS晶体管MN13的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于NMOS晶体管MN11的栅极。PMOS晶体管MP13的栅极连接于输出端子12，NMOS晶体管MN13的栅极连接于反相器IV1的输出。
本领域技术人员将容易理解，根据图6的电路结构也能够实现图4中图示的工作。
图7是示出又另一实施例中的反相器电路10C的结构的电路图。在图7的电路结构中，分别使用PMOS晶体管、NMOS晶体管的栅极的电位被固定的传输门17、18作为图3的反相器电路10中的延迟元件D1、D2。
详细而言，传输门17具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP14和NMOS晶体管MN14。PMOS晶体管MP14和NMOS晶体管MN14的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于PMOS晶体管MP11的栅极。PMOS晶体管MP14的栅极被固定于接地电位VSS，NMOS晶体管MN14的栅极被固定于电源电位VDD1。
另一方面，传输门18具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP15和NMOS晶体管MN15。PMOS晶体管MP15和NMOS晶体管MN15的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于NMOS晶体管MN11的栅极。PMOS晶体管MP15的栅极被固定于接地电位VSS，NMOS晶体管MN15的栅极被固定于电源电位VDD1。
此外，在图7的电路结构中，与图6的电路结构同样，使用传输门15、16作为图3的反相器电路10中的开关元件SW1、SW2。加之，为了使传输门15、16工作而设置反相器IV1。在反相器IV1中，其输入连接于输出端子12，输出与从输出端子12输出的输出信号VOUT2互补的信号。
传输门15具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP12和NMOS晶体管MN12。PMOS晶体管MP12和NMOS晶体管MN12的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于PMOS晶体管MP11的栅极。PMOS晶体管MP12的栅极连接于反相器IV1的输出，NMOS晶体管MN12的栅极连接于输出端子12。
同样，传输门16具备源极被共同连接并且漏极被共同连接的PMOS晶体管MP13和NMOS晶体管MN13。PMOS晶体管MP13和NMOS晶体管MN13的共同连接的源极（或者共同连接的漏极）连接于输入端子11，共同连接的漏极（或者共同连接的源极）连接于NMOS晶体管MN11的栅极。PMOS晶体管MP13的栅极连接于输出端子12，NMOS晶体管MN13的栅极连接于反相器IV1的输出。
本领域技术人员将容易理解，根据图7的电路结构也能够实现图4中图示的工作。
本实施方式的反相器电路（10、10A～10C）能在半导体集成电路中集成化的各种电路中使用。特别地，本实施方式的反相器电路作为不要求高速工作但要求大的驱动能力的输出级来使用是优选的。在以下，记载了本实施方式的反相器电路的优选的应用例。再有，在以下，虽然记载了使用图5中图示的反相器电路10A的应用例，但是请留意也可以使用在图3、图6、图7中图示的反相器电路10、10B、10C来代替反相器电路10A。
图8是示出使用了本实施方式的反相器电路10A的电平位移器30的结构的例子的电路图。在图8的电平位移器30中，反相器电路10A被用作输出级。
详细而言，电平位移器30具备反相器IV2、NMOS晶体管MN16、MN17、PMOS晶体管MP16、MP17、以及图5中图示的结构的反相器电路10A。在以下，详细地说明电平位移器30的结构。
电平位移器30的输入端子31连接于NMOS晶体管MN17的栅极，并且经由反相器IV2连接于NMOS晶体管MN16的栅极。在NMOS晶体管MN16中，其漏极连接于节点32，源极连接于低电位侧端子33。在NMOS晶体管MN17中，其漏极连接于节点34，源极连接于低电位侧端子35。在PMOS晶体管MP16中，其漏极连接于节点32，源极连接于高电位侧端子36，栅极连接于节点34。在PMOS晶体管MP17中，其漏极连接于节点34，源极连接于高电位侧端子37，栅极连接于节点32。高电位侧端子36、37均被固定于电源电位VDD1。节点34连接于反相器电路10A的输入端子11。
这样的结构的电平位移器30对输入到输入端子31的输入信号VIN进行电平位移而生成输出信号VOUT。即，当输入高电平为VDD2（＜VDD1）并且低电平为接地电位VSS的信号作为输入信号VIN时，电平位移器30响应于该输入信号VIN而输出高电平为VDD1并且低电平为接地电位VSS的输出信号VOUT。
图9是示出使用了本实施方式的反相器电路10A的振荡电路40的结构的例子的电路图。在图9的振荡电路40中，反相器电路10A也被用作输出级。
振荡电路40具备振荡部41和反相器电路10A。振荡部41被构成为进行振荡工作而生成周期信号，具备反相器IV3～IV5、阻抗元件R3、以及电容元件C1。反相器IV3～IV5串联连接在节点42、43之间。阻抗元件R3在节点42、43之间并联连接于反相器IV3～IV5。电容元件C1连接在反相器IV4的输出（反相器IV5的输入）和节点42之间。在这样的结构中，振荡部41生成矩形波的周期信号。
反相器电路10A的输入端子11连接于节点43，反相器电路10A输出具有与由振荡部41所生成的周期信号对应的波形的输出信号VOUT2。在图9中图示的结构中，从输出端子12输出矩形波的周期信号作为输出信号VOUT2。对输出端子12进行驱动的驱动能力能够通过反相器电路10A的PMOS晶体管MP11、NMOS晶体管MN11的驱动能力（更具体而言，栅极宽度）来调节。
图10是示出使用了本实施方式的反相器电路10A的外部输出电路50的结构的例子的电路图。图10的外部输出电路50被构成为将信号输出到处于该外部输出电路50被集成化的半导体IC芯片（integrated circuit chip，集成电路芯片）的外部的设备，例如，被应用于向在液晶显示面板中集成化的GIP（gate in panel，面板中栅极）电路供给控制信号SOUT的控制输出电路（常常称为面板接口电路）。在此，GIP电路是指对液晶显示面板的栅极线进行驱动的电路，使用SOG（system on glass，玻璃上系统）技术而被集成化在液晶显示面板的玻璃基板上。在图10的外部输出电路50中，反相器电路10A也被用作输出级。
外部输出电路50具备控制逻辑51、电平位移器52、以及反相器电路10A。控制逻辑51响应于从外部供给的控制信号SLOGIC而输出与控制信号SOUT相同逻辑的逻辑信号。电平位移器52对从控制逻辑51接收到的逻辑信号进行电平位移。在图10的结构中，电平位移器52输出与从控制逻辑51接收到的逻辑信号互补的逻辑的逻辑信号。电平位移器52的输出被用作反相器电路10A的输入端子11。
在图10的结构中，反相器电路10A的高电位侧端子13被固定于栅极线的高电平的电位VGH，低电位侧端子14被固定于栅极线的低电平的电位VGL。根据这样的结构，能够将使得生成为高电平为电位VGH并且低电平为电位VGL的控制信号SOUT供给到GIP电路。
图11是示出使用包括本实施方式的反相器电路10A的电平位移器来构成的电荷泵电路60的结构的例子的电路图。电荷泵电路60具备控制逻辑61、电平位移器62～65、PMOS晶体管MP21～MP23、NMOS晶体管MN21、以及电容器C2。
控制逻辑61响应于从外部供给的时钟信号CLK而输出控制PMOS晶体管MP21～MP23、NMOS晶体管MN21的导通截止的控制信号。
电平位移器62～64分别对从控制逻辑61接收到的控制信号进行电平位移而生成对PMOS晶体管MP21～MP23的栅极进行驱动的栅极驱动信号。电平位移器62、64生成与从控制逻辑61接收到的控制信号相同的逻辑的栅极驱动信号，电平位移器63生成与从控制逻辑61接收到的控制信号互补的逻辑的栅极驱动信号。
电平位移器65对从控制逻辑61接收到的控制信号进行电平位移而生成对NMOS晶体管MN21的栅极进行驱动的栅极驱动信号。电平位移器65生成与从控制逻辑61接收到的控制信号相同的逻辑的栅极驱动信号。
在此，在本实施方式中，使用图8中图示的结构的电平位移器作为电平位移器62～65。但是，针对生成与从控制逻辑61接收到的控制信号互补的逻辑的栅极驱动信号的电平位移器62，反相器电路10A的输入端子11连接于节点32（而不是节点34）。
在PMOS晶体管MP21中，源极连接于高电位侧端子67，漏极连接于节点68。在本实施方式中，高电位侧端子67被固定于由稳定化电源所生成的电源电位VCIP。在NMOS晶体管MN21中，漏极连接于节点68，源极连接于低电位侧端子69。在本实施方式中，低电位侧端子69被固定于模拟电路用的接地电位AGND。
电容器C2连接在节点68和节点70之间。电容器C2为了升压工作而被使用。
在PMOS晶体管MP22中，源极连接于高电位侧端子71，漏极连接于节点70。在本实施方式中，高电位侧端子71被固定于电源电位VCIP。如上述那样，电源电位VCIP由稳定化电源生成。
在PMOS晶体管MP23中，源极连接于节点70，漏极连接于输出端子72。
图11中图示的结构的电荷泵电路60当接收时钟信号CLK的供给时，进行使用电容器C2的升压工作，在输出端子72生成具有电源电位VCIP的2倍的电位的电位VGH。
在以上，具体地记述了本发明的实施方式，但是，本发明不要解释为限定于上述的实施方式。本发明能与各种变更一起实施，这对于本领域技术人员而言是当然的。
附图标记的说明
10、10A、10B、10C：反相器电路
11：输入端子
12：输出端子
13：高电位侧端子
14：低电位侧端子
15、16、17、18：传输门
30：电平位移器
31：输入端子
32、34：节点
33、35：低电位侧端子
36：高电位侧端子
37：高电位侧端子
40：振荡电路
41：振荡部
42、43：节点
50：输出电路
51：控制逻辑
52：电平位移器
60：电荷泵电路
61：控制逻辑
62、63、64、65：电平位移器
67、71：高电位侧端子
68、70：节点
69：低电位侧端子
72：输出端子
100：CMOS反相器
101：输入端子
102：输出端子
103：高电位侧端子
104：低电位侧端子
C1：电容元件
C2：电容器
D1、D2：延迟元件
IV1～IV5：反相器
MN1、MN11～17、MN21：NMOS晶体管
MP1、MP11～17、MP21～MP23：PMOS晶体管
MP11：PMOS晶体管
R1、R2、R3：阻抗元件
SW1、SW2：开关元件。

Claims (10)

1.一种反相器电路，其中，具备：
第一P沟道MISFET，其源极连接于高电位侧端子，漏极连接于输出端子；
第一N沟道MISFET，其源极连接于具有比所述高电位侧端子低的电位的低电位侧端子，漏极连接于所述输出端子；
第一延迟元件，其连接在被输入输入信号的输入端子和所述第一P沟道MISFET的栅极之间；
第一开关元件，其与所述第一延迟元件并联连接在所述输入端子和所述第一P沟道MISFET的栅极之间；
第二延迟元件，其连接在所述输入端子和所述第一N沟道MISFET的栅极之间；以及
第二开关元件，其与所述第二延迟元件并联连接在所述输入端子和所述第一N沟道MISFET的栅极之间，
所述第一开关元件和所述第二开关元件响应于所述输出端子的电位而工作。
2.根据权利要求1所述的反相器电路，其中，
所述第一开关元件被构成为在所述输出端子为第一电位时变为截止状态并且在所述输出端子为比所述第一电位高的第二电位时变为导通状态，
所述第二开关元件被构成为在所述输出端子为所述第一电位时变为导通状态并且在所述输出端子为所述第二电位时变为截止状态。
3.根据权利要求1所述的反相器电路，其中，
所述第一开关元件包括第二N沟道MISFET，
所述第二开关元件包括第二P沟道MISFET，
所述第二N沟道MISFET的源极和漏极的一个连接于所述输入端子，另一个连接于所述第一P沟道MISFET的栅极，
所述第二P沟道MISFET的源极和漏极的一个连接于所述输入端子，另一个连接于所述第一N沟道MISFET的栅极，
所述第二N沟道MISFET和所述第二P沟道MISFET的栅极连接于所述输出端子。
4.根据权利要求3所述的反相器电路，其中，
还具备反相器，
所述第一开关元件还包括源极和漏极的一个连接于所述输入端子并且另一个连接于所述第一P沟道MISFET的栅极的第三P沟道MISFET，
所述第二开关元件还包括源极和漏极的一个连接于所述输入端子并且另一个连接于所述第一N沟道MISFET的栅极的第三N沟道MISFET，
在所述反相器中，输入连接于所述输出端子，输出连接于所述第三P沟道MISFET和所述第三N沟道MISFET的栅极。
5.根据权利要求1至4中的任一项所述的反相器电路，其中，
所述第一延迟元件和所述第二延迟元件均为阻抗元件。
6.一种反相器电路，其中，具备：
第一P沟道MISFET，其源极连接于高电位侧端子，漏极连接于输出端子；
第一N沟道MISFET，其源极连接于具有比所述高电位侧端子低的电位的低电位侧端子，漏极连接于所述输出端子；
第一阻抗元件，其连接在被输入输入信号的输入端子和所述第一P沟道MISFET的栅极之间；
第二阻抗元件，其连接在所述输入端子和所述第一N沟道MISFET的栅极之间；
第二N沟道MISFET；以及
第二P沟道MISFET，
所述第二N沟道MISFET的源极和漏极的一个连接于所述输入端子，另一个连接于所述第一P沟道MISFET的栅极，
所述第二P沟道MISFET的源极和漏极的一个连接于所述输入端子，另一个连接于所述第一N沟道MISFET的栅极，
所述第二N沟道MISFET和所述第二P沟道MISFET的栅极连接于所述输出端子。
7.一种电平位移器，对输入信号进行电平位移而输出输出信号，其中，
所述电平位移器的输出所述输出信号的输出级具备权利要求1至6中的任一项所述的反相器电路。
8.一种振荡电路，其中，具备：
振荡部，其进行振荡工作而生成周期信号；以及
权利要求1至6中的任一项所述的反相器电路，
向所述反相器电路的所述输入端子输入所述周期信号。
9.一种半导体集成电路，具备外部输出电路，其中，
所述外部输出电路具备权利要求1至6中的任一项所述的反相器电路，
所述反相器电路从所述输出端子向该半导体集成电路的外部的装置输出外部输出信号。
10.一种电荷泵电路，其中，具备权利要求7所述的电平位移器。
CN201611107902.0A 2015-12-17 2016-12-06 反相器电路 Pending CN107026641A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-246444 2015-12-17
JP2015246444A JP2017112537A (ja) 2015-12-17 2015-12-17 インバータ回路

Publications (1)

Publication Number Publication Date
CN107026641A true CN107026641A (zh) 2017-08-08

Family

ID=59066741

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611107902.0A Pending CN107026641A (zh) 2015-12-17 2016-12-06 反相器电路

Country Status (3)

Country Link
US (1) US10270363B2 (zh)
JP (1) JP2017112537A (zh)
CN (1) CN107026641A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109039022A (zh) * 2018-07-30 2018-12-18 广州金升阳科技有限公司 一种芯片关断电路及包含该电路的开关电源

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102054964B1 (ko) * 2018-02-02 2019-12-12 삼성전기주식회사 고속 스위칭 동작을 위한 고주파 스위치 장치
US10505579B2 (en) 2018-02-02 2019-12-10 Samsung Electro-Mechanics Co., Ltd. Radio frequency switching device for fast switching operation
US10629590B2 (en) * 2018-08-28 2020-04-21 Qualcomm Incorporated Stacked resistor-capacitor delay cell
CN110601511B (zh) * 2019-08-22 2020-11-24 敦泰电子（深圳）有限公司 栅极驱动电路、具有该栅极驱动电路的电荷泵及芯片
US11374560B1 (en) * 2021-05-14 2022-06-28 Qualcomm Incorporated Dynamic cross-coupled regeneration for high-speed sense amplifier
US11711077B1 (en) 2022-06-02 2023-07-25 Qualcomm Incorporated High-speed sampler

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
CN203219176U (zh) * 2012-03-30 2013-09-25 快捷半导体(苏州)有限公司 电荷泵电路
CN105511697A (zh) * 2014-09-30 2016-04-20 辛纳普蒂克斯公司 电源调制跨域数据接口

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5915567B2 (ja) * 1979-07-19 1984-04-10 富士通株式会社 Ｃｍｏｓのシュミット回路
JPS59151510A (ja) * 1983-02-18 1984-08-30 Hitachi Ltd Ｃ−ｍｏｓ負荷型増幅器
JPS6153759A (ja) * 1984-08-23 1986-03-17 Fujitsu Ltd 発振回路
US5315187A (en) * 1992-08-05 1994-05-24 Acer Incorporated Self-controlled output stage with low power bouncing
FR2767243B1 (fr) * 1997-08-11 1999-10-08 Matra Mhs Dispositif adaptateur symetrique de commutation d'un signal logique
JP2005175540A (ja) 2003-12-05 2005-06-30 Toyo Commun Equip Co Ltd インバータ回路とこれを用いた圧電発振器
US7659781B2 (en) * 2008-06-23 2010-02-09 Sun Microsystems, Inc. Active resistor used in a feedback amplifier particularly useful for proximity communication
JP2010178038A (ja) 2009-01-29 2010-08-12 Ricoh Co Ltd 半導体装置
JP2011087036A (ja) 2009-10-14 2011-04-28 Renesas Electronics Corp 出力バッファ回路及びこれを用いたレギュレータ回路
JP5648690B2 (ja) * 2010-09-15 2015-01-07 ミツミ電機株式会社 コンパレータ及びそれを備えるａｄ変換器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
CN203219176U (zh) * 2012-03-30 2013-09-25 快捷半导体(苏州)有限公司 电荷泵电路
CN105511697A (zh) * 2014-09-30 2016-04-20 辛纳普蒂克斯公司 电源调制跨域数据接口

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
钱琦: "《计算机电路教程》", 31 August 2003, 东南大学出版社 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109039022A (zh) * 2018-07-30 2018-12-18 广州金升阳科技有限公司 一种芯片关断电路及包含该电路的开关电源
CN109039022B (zh) * 2018-07-30 2023-11-17 广州金升阳科技有限公司 一种芯片关断电路及包含该电路的开关电源

Also Published As

Publication number Publication date
US20170179848A1 (en) 2017-06-22
JP2017112537A (ja) 2017-06-22
US10270363B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
CN107026641A (zh) 反相器电路
CN104521146B (zh) 半导体集成电路
TWI647914B (zh) 接收器電路及其之信號接收方法
CN109585441B (zh) 静电放电电路及其控制方法、电源开关电路
US8390336B2 (en) Semiconductor apparatus and breakdown voltage control method of the same
CN107222196B (zh) 半导体器件
TW200907916A (en) Apparatus and method for generating VCOM voltage in display device
CN106257668B (zh) 半导体器件
TWI472155B (zh) 電壓開關電路
JP2008211317A (ja) レベルシフト回路
CN111509973A (zh) 一种减小输出电压纹波的电荷泵
CN105322944B (zh) 半导体装置和电力转换设备
US7463054B1 (en) Data bus charge-sharing technique for integrated circuit devices
WO2017159057A1 (ja) 半導体装置
US8125267B2 (en) Bias voltage generation to protect input/output (IO) circuits during a failsafe operation and a tolerant operation
CN105099428B (zh) 微处理器装置、集成电路以及选择基底偏压的方法
US8350609B2 (en) Semiconductor device
CN102570970B (zh) H桥马达驱动器及电机设备
US10348288B2 (en) Differential output circuit
US8860470B1 (en) Input/output line driver circuit
CN104467799B (zh) 输入输出电路装置
JP4868380B2 (ja) 可変容量回路及びこれを備える集積回路
CN1228845C (zh) 线性电流/电压特性的金属氧化物半导体输出驱动电路
CN103066976A (zh) 一种低关断态电流晶体管电路
JP3804647B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170808

RJ01 Rejection of invention patent application after publication