TWI647914B - 接收器電路及其之信號接收方法 - Google Patents

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Abstract

本發明提供接收一輸入信號的一種接收器電路。一第一限制電路提供一第一參考電壓或高於該第一參考電壓之一輸入信號給一第一節點。一第二限制電路提供一第二參考電壓或低於該第二參考電壓之一輸入信號給一第二節點。一第一PMOS電晶體基於該第一節點的一電壓拉高一輸出節點，以及一第一NMOS電晶體基於該第二節點的一電壓拉低該輸出節點。一第二PMOS電晶體被連接在該輸出節點和該第一PMOS電晶體之間，以及一第二NMOS電晶體被連接在該輸出節點和該第一NMOS電晶體之間。至少一個補償電阻被連接在一電源電壓和該第一PMOS電晶體之間或在該第一NMOS電晶體和一接地之間。

Description

接收器電路及其之信號接收方法 交叉引用到相關的申請
本申請宣稱於2014年十月十日在韓國智財局所申請之韓國專利申請第10-2014-0136836號的優先權，其發明內容全文茲在此被併入於本文中以做為參考。
與示例性實施例一致之裝置和方法係涉及一種半導體裝置，更具體地說，係涉及一接收器電路來接收一信號以及其之信號接收方法。
發明背景
在近期的行動技術趨勢中，研究已經被進行以實現一具有更高度整合、更高效能、以及更低功耗的半導體積體電路。在降低半導體積體電路功耗的各種方法之中，一種降低該半導體積體電路之一驅動電壓的方法被廣泛地使用。在該方法中，一小於約1.0V的電壓可被使用作為包含在一系統單晶片(SoC)中之一邏輯電路的一電源電壓。被設定為比大約1.0V更高的一信號幅度被信令以滿足在晶片間通信中各種不同的標準和介面。這意味著，一資料和/或信號接收電路需要針對於各種準位的輸入信號提供一大的 容限用於在晶片之間各種資料的傳輸和接收。
一種用於製造耐高電壓信號元件的互補金屬氧化物半導體(CMOS)工序被需要用於一晶片以接收各種準位的信號。然而，該CMOS工序係昂貴的。因此，需要有一種輸入電路其可把一高電壓信號的電壓準位轉換成一邏輯準位以及把一低電壓信號的電壓準位轉換成相同的邏輯準位。
根據一示例性實施例的一方面，提供一種透過一焊墊接收一輸入信號的一接收器電路。該接收器電路包括一第一限制電路，其經組配以提供一第一參考電壓或一輸入信號給一第一節點，該輸入信號具有比該第一參考電壓要高的一電壓；一第二限制電路，其經組配以提供一第二參考電壓或該輸入信號給一第二節點，該輸入信號具有比該第二參考電壓要低的一電壓；一第一PMOS電晶體，其經組配以基於該第一節點的一電壓來拉高一輸出節點；一第一NMOS電晶體，其經組配以基於該第二節點的一電壓來拉低該輸出節點；一第二PMOS電晶體，其被連接在該輸出節點和該第一PMOS電晶體之間；一第二NMOS電晶體，其被連接在該輸出節點和該第一NMOS電晶體之間；以及至少一個補償電阻，其被連接在一電源電壓和該第一PMOS電晶體的一端之間或在該第一NMOS電晶體的一端與接地之間。
根據另一示例性實施例的一方面，提供有一種接 收器電路。該接收器電路包含一第一限制電路，其經組配以提供高於一第一參考電壓之一輸入信號給一第一節點；一第二限制電路，其經組配以提供低於一第二參考電壓之該輸入信號給一第二節點；一第一PMOS電晶體，其經組配以基於該第一節點的一電壓來拉高一輸出節點；一第一NMOS電晶體，其經組配以基於該第二節點的一電壓來拉低該輸出節點；一第二PMOS電晶體，其具有一閘極連接到該第一節點並被連接在一電源電壓和該第一PMOS電晶體的一源極之間；一第一滯後設置部分，其經組配已基於該輸出信號來控制該第一PMOS電晶體之該源極的一電壓；一第二NMOS電晶體，其具有一閘極連接到該第二節點並被連接在該第一NMOS電晶體的一源極和接地之間；以及一第二滯後設置部分，其經組配以基於該輸出信號來控制該第一NMOS電晶體之該源極的一電壓。
根據又另一示例性實施例的一方面，提供有一接收器電路的信號接收方法，其係使用一低電壓工序所形成並且接收具有一較高電壓的一輸入信號，該信號接收方法包含：回應於該輸入信號，提供具有高於一第一參考電壓之一位準的一第一輸入信號和具有低於一第二參考電壓之一準位的一第二輸入信號；回應於該第一輸入信號而驅動一第一PMOS電晶體用於把一輸出節點拉高至該高電壓；以及回應於該第二輸入信號而驅動一第一NMOS電晶體用於把該輸出節點拉低至一接地電壓，其中由該第一參考電壓所控制的一第二PMOS電晶體被連接在該輸出節點和該第 一PMOS電晶體之間，且由該第二參考電壓所控制的一第二NMOS電晶體被連接在該輸出節點和該第一NMOS電晶體之間。
根據又一示例性實施例的一方面，提供了一接收器電路。該接收器電路包含有一第一限制電路其被組配成基於一輸入信號和該第一參考電壓把一第一參考電壓或更高輸出給一第一節點；一第二限制電路其被組配成基於該輸入信號和該第二參考電壓把一第二參考電壓或更低輸出給一第二節點；一拉高部分被組配成基於該第一節點的一電壓拉高該輸出節點；以及一拉低部分被組配成基於該第二節點的一電壓拉低該輸出節點，其中該等第一和第二參考電壓中的至少一個係根據一電源電壓的一準位來調整。
根據又另一示例性實施例的一方面，提供有一接收器電路。該接收器電路包括一第一PMOS電晶體，其經組配以回應於由控制一輸入信號的一準位所獲得之一第一參考電壓或更高來拉高一輸出節點到一更高的電壓；一第一NMOS電晶體，其經組配以回應於由控制該輸入信號的該準位所獲得之一第二參考電壓或更低來拉低一輸出節點到一接地電壓，一第二PMOS電晶體被連接在該輸出節點和該第一PMOS電晶體之間；以及一第二NMOS電晶體被連接在該輸出節點和該第一NMOS電晶體之間。
10‧‧‧匯流排
20‧‧‧SoC
100‧‧‧輸入電路
200‧‧‧內部電路
300‧‧‧輸出電路
100a‧‧‧輸入電路
105‧‧‧輸入信號
110‧‧‧接收器
120‧‧‧準位移位器
130‧‧‧緩衝器
110a‧‧‧接收器
111a‧‧‧限制電路
112a‧‧‧限制電路
113a‧‧‧拉高電路
114a‧‧‧拉低電路
110b‧‧‧接收器
111b‧‧‧限制電路
112b‧‧‧限制電路
113b‧‧‧拉高電路
114b‧‧‧拉低電路
115b‧‧‧滯後設置部分
116b‧‧‧滯後設置部分
100b‧‧‧輸入電路
105'‧‧‧輸入信號
110'‧‧‧接收器
120'‧‧‧準位移位器
130'‧‧‧緩衝器
110'a‧‧‧接收器
111'a‧‧‧限制電路
112'a‧‧‧限制電路
113'a‧‧‧拉高電路
114'a‧‧‧拉低電路
110'b‧‧‧接收器
111'b‧‧‧限制電路
112'b‧‧‧限制電路
113'b‧‧‧拉高電路
114'b‧‧‧拉低電路
115'b‧‧‧滯後設置部分
116'b‧‧‧滯後設置部分
1000‧‧‧可攜式終端
1100‧‧‧影像處理器部分
1110‧‧‧透鏡
1120‧‧‧影像感測器
1130‧‧‧影像處理器
1140‧‧‧顯示器
1200‧‧‧射頻收發機部分
1210‧‧‧天線
1220‧‧‧收發機
1230‧‧‧調變解調器
1300‧‧‧音訊處理器部分
1300‧‧‧麥克風
1330‧‧‧揚聲器
1310‧‧‧音訊處理器
1400‧‧‧影像檔案產生器
1500‧‧‧記憶體
1600‧‧‧使用者介面
1700‧‧‧控制器
透過參照該等附圖來描述某些示例性實施例，以上和/或其他方面將會變得更加明顯，其中： 圖1根據一示例性實施例係一方塊圖其示意性地圖示出一系統單晶片的一輸入/輸出結構；圖2根據一示例性實施例係一方塊圖其示意性地圖示出一輸入電路；圖3係一電路圖其展示出在圖2中所示的一接收器；圖4係一波形其展示出在圖3中所示之一接收器的一種操作；圖5根據另一示例性實施例係展示一接收器的一電路圖；圖6係一波形其展示出在圖5中所示之一接收器的一種操作；圖7根據另一示例性實施例係一方塊圖其示意性地圖示出一輸入電路；圖8係一電路圖其展示出在圖7中所示之一接收器；圖9係一波形其展示出在圖8中所示之一接收器的一種操作；圖10根據另一示例性實施例係一電路圖其展示出一接收器110；圖11係一波形其展示出在圖10中所示之一接收器的一種操作；以及圖12根據一示例性實施例係一方塊圖其示意性地圖示出一可攜式終端機。
較佳實施例之詳細說明
參照該等附圖，示例性實施例將進行詳細地描述。然而，本發明的概念也可以以各種不同的形式來實現，並且不應當被解釋為僅限於該等所示的實施例。相反的是，這些示例性實施例被提供作為示例，使得本發明將是徹底的和完整的，並且將充分地傳達本發明概念的該思維給本領域的習知技藝者。因此，已知的工序、元件、和技術不會針對某些示例性實施例進行說明。除非另有說明，在本文之圖示和說明中相同的標號表示相同的元素，並因此描述將不再被重複。在該等附圖中，為清楚起見，層和區域之該等尺寸和相對尺寸可能會被誇張式地放大。
應被理解的是，雖然術語「第一」、「第二」、「第三」、等等可以在本文用來描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、層和/或部分不應該受到這些術語的限制。這些術語僅用於區分一元件、組件、區域、層或部分和另一元件、組件、區域、層或部分。因此，以下所討論之一第一元件、組件、區域、層或部分可以被稱為一第二元件、組件、區域、層或部分，而不脫離本發明概念的教導。
空間相對術語，諸如「在...之下」、「以下」、「較低」、「之下」、「之上」、「較高」和類似語，可被使用在本文中以便於描述在圖中所示之一元件或特徵與另一元件或特徵的關係。但將被理解的是，該空間相對術語旨在該使 用或操作中之裝置除了在該等附圖中所描述的方向之外亦涵蓋不同方向。舉例來說，如果該裝置在該等圖示中被翻轉，則被描述成「之下」或「在...之下」或「下方」之其他元件或特徵隨後將被定向為「上方」於該等其他元件或特徵。因此，該等示例性術語「下面」和「以下」可以包括上方和下方的方位。該裝置可被另外地定位(例如，旋轉90度或其他方向)而在此使用之該等空間相對描述會做出相應的解釋。此外，也將被理解的是，當一層被稱為在兩個層「之間」時，它可以是在該等兩個層之間的該唯一層，或者一個或多個中間層也可能存在。
本文所使用的術語僅用於描述具體實施例的目的，而不意圖是限制性的目的。如本文所使用的，單數形式「一」、「一個」和「該」也旨在包括該等複數形式，除非上下文有另外明確地指出。將進一步被理解的是，術語「包括」和/或「包含有」在本說明書中被使用時，指定所陳述特徵、整數、步驟、操作、元件、和/或組件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、和/或組件的存在或附加。如本文所使用的，術語「和/或」包括該等相關聯列舉項目之一個或多個之任何和所有的組合。此外，術語「示例性」意指一個例子或說明。
應被理解的是，當一元件或層被稱為「在其之上」、「連接到」、「耦合至」、或「相鄰於」另一元件或層時，它可以直接在其上、連接到、耦合至、或相鄰於另一元件或層，或中間的元件或層可能存在。在另一方面，當一元 件被稱為「直接在其上」、「直接連接到」、「直接耦合至」、或者「直接相鄰於」另一元件或層時，不存在中間元件或中間層。
除非另有定義，本文使用之所有的術語(包括技術和科學術語)其含義與本發明概念所屬領域之普通技術人員一般理解之含義相同。將進一步被理解的是，諸如在常用詞典中所定義的那些術語，應該被解釋為其含義係與它們在相關技術和/或在本說明書上下文中的含義一致，並且不會被解釋為一理想化的或過於正式的意義，除非有在本文中有明確的定義。
以下，一系統單晶片可以被使用作為一單元示例來描述本發明概念的特徵和功能。本發明概念之任何其他的特徵和功能可由本領域的習知技藝者很好地理解。術語「高電壓」可被使用來指出在電源電壓的各種準位之間一相對較高的電壓用於驅動該系統單晶片，並且術語「低電壓」可被使用來指出一電壓被提供作為被包括在該系統單晶片中之一般邏輯電路之一驅動電壓。然而，隨著低功耗技術的進步該高電壓和該低電壓會是可變的。
圖1根據一示例性實施例係一方塊圖，其示意性地圖示出一系統單晶片的一輸入/輸出結構。參考圖1，一系統單晶片20與一匯流排10互換信號並包括一個輸入電路100、一內部電路200、以及一輸出電路300。
該匯流排10可以包括導電線和控制電路。該導電線被使用來在一配備有該系統單晶片20之裝置(例如，行動 裝置)的晶片之間交換資料和/或控制信號。在該匯流排10和該系統單晶片20之間交換的資料包括控制信號和/或資料信號。
來自該匯流排10之一種輸入信號IS透過一輸入焊墊Pad_I被傳送給該系統單晶片20。該輸入電路100提供該輸入信號IS，輸入透過該輸入焊墊Pad_I，到該內部電路200。該輸入電路100可使用各種電源電壓作為一操作電壓。舉例來說，該輸入電路100可以使用一高電壓VDDH(例如，3.3V)或一個低電壓VDD(例如，1.8V)。該輸入電路100可以包括使用一種低電壓工序所形成的電晶體並可使用該高電壓VDDH接收該輸入信號IS作為一工作電壓。當該輸入信號IS的一電壓準位對應於該低電壓VDD的一準位或該匯流排10的信令係是基於該低電壓時，該輸入電路100使用該低電壓VDD作為一電源電壓。
該內部電路200係一種電路，其使用該系統單晶片20的一種內部操作來產生資料或處理從一外部裝置所提供的資料。該內部電路200可執行各種操作以對來自該輸入電路100的該輸入信號IS做出回應。該內部電路200把該內部電路200之該等各種操作所得到的資料發送給該輸出電路300，其將該得到的資料輸出到該外部的裝置。
該輸出電路300將來自該內部電路200的資料變換成一輸出信號OS。輸出自該內部電路200之一資料信號的一電壓準位相當的低。當基於該匯流排10信令之一信號的一電壓準位與來自該內部電路200之一信號的電壓準位不 同時，該輸出電路300補償該差異。換句話說，當該匯流排10的該信令係基於一高電壓(VDDH)準位時，該輸出電路300會把該輸出資料的一信號準位轉變為一高電壓準位。
根據一示例性實施例，該系統單晶片20的一組配包括該輸入電路100。雖然該輸入電路100係採用低電壓工序來形成，該輸入電路100使用該高電壓作為一工作電壓來接收該輸入信號IS。該輸入信號的一電壓準位可以被轉換成一種能夠正由該輸入電路200來處理的一電壓準位。
在最近的系統單晶片中，一邏輯電路的電源電壓持續地減小(例如，基本上為1.0V或更低)。然而，該系統單晶片20需要支援具有不同的電壓準位範圍的輸入/輸出信號，從一較低的電壓準位，舉例來說，1.2V，到一高電壓準位，舉例來說，3.3V，用於介接外部的晶片。因此，希望可以透過一種互補金屬氧化物半導體(CMOS)工序提供對應於輸入/輸出標準或電壓標準的元件。為此，用於高電壓輸入/輸出信號的高電壓電晶體和用於低電壓輸入/輸出信號的低電壓電晶體可以被提供，其顯著地提高了工序的步驟和製造成本。
根據一示例性實施例，該輸入電路100使用低電壓電晶體接收低電壓和高電壓信號(例如，1.8V和3.3V信號)。該輸入電路100使用一高電壓作為一接收器的一工作電壓以透過該輸入焊墊Pad_I接收一信號來滿足各種輸入標準，從而提供一種較寬的雜訊容限。
圖2根據一示例性實施例係一方塊圖其示意性地 圖示出一輸入電路100a。參考圖2，根據一示例性實施例，一輸入電路100a包括一接收器110、一準位移位器120、以及一緩衝器130。
該接收器110透過一焊墊接收一輸入信號105作為一電信號，其將由一晶片來進行處理。該接收器110採用了一高電壓VDDH作為一電源電壓來接收該輸入信號105。該接收器110可使用CMOS電路或一施密特觸發電路來實現，其驅動該輸入信號105，透過一焊墊從該系統單晶片20的外部來提供，使用該高電壓VDDH。該接收器110可使用一種低電壓工序來實現，但也可以接收該高電壓VDDH作為一電源電壓。
該接收器110處理該高壓輸入信號(例如，3.3V輸入信號)不用降低其電壓。相比於使用一低電源電壓的一接收器(例如，一容錯輸入電路)，該接收器110無需調整該輸入信號105的一電壓準位就可判定一邏輯值。因此，該接收器110對基於一種高電壓標準之該輸入信號105，提供資料的高度完整性。
該準位移位器120把該接收器110之一輸出信號的一電壓準位轉換為一種電壓準位其能夠由該內部電路200或者由該緩衝器130來處理。該準位移位器120把一輸出信號，其在該高電壓VDDH和一接地電壓之間擺盪，轉換成一在該低電壓VDD和該接地電壓之間擺盪的信號。為了處理使用該高電壓VDDH作為一電源電壓之該接收器110的一輸出信號，該準位移位器120被供給有該高電壓VDDH 和該低電壓VDD兩者。也就是說，該準位移位器120把在一高電壓(VDDH)域中的信號轉換成在一低電壓(VDD)域中的信號，並提供該經轉換的信號給該緩衝器130。
該緩衝器130暫時性儲存該輸入信號105，其電壓準位會由該準位移位器120來轉換。儲存在該緩衝器130的該輸入信號105被提供給該內部電路200。該緩衝器130的驅動電壓準位相同於將由該內部電路200處理之一信號的電壓準位。也就是說，該緩衝器130被供給該低電壓VDD並接收和輸出該準位移位器120的一輸出信號。
該輸入電路100a包含使用該高電壓VDDH作為一電源電壓的該接收器110。因此，根據一示例性實施例，在一系統單晶片被包含在使用高電壓信令之一系統的情況下，一輸入信號可在不喪失其完整性的情況下被接收。另外，雖然該接收器110係由該高電壓VDDH驅動，但該接收器110的元件可以使用一低電壓工序來製造，從而降低製造成本。
圖3係一電路圖，其展示出在圖2中所示之一接收器。參照圖3，一接收器110a包含限制電路111a和112a、構成一反相器之電晶體PM1和NM1、保護電晶體PM2和NM2、以及補償電阻R1和R2。
該等限制電路111a和112a包括電晶體其分別對構成一反相器之該等電晶體PM1和NM1的閘極提供電壓，用以回應於一輸入信號Vin。當該輸入信號Vin的一電壓準位高於一第一參考電壓VREFP之一準位時，該第一限制電 路111a傳送該輸入信號Vin到一第一節點N1，其被連接到該電晶體PM1的一閘極。即，該第一節點N1的一電壓被限制為大於或等於該第一參考電壓VREFP，在該第一限制電路111a的控制下。當該輸入信號Vin的該電壓準位低於該第一參考電壓VREFP的該準位時，該第一限制電路111a把該第一節點N1的一電壓設置為該第一參考電壓VREFP，不管該輸入信號Vin的該電壓準位為何。
該第二限制電路112a傳送該輸入信號Vin到一第二節點N2，其被連接到該電晶體NM1的一閘極，回應於該輸入信號Vin的該電壓準位低於一第二參考電壓VREFN準位。即，該第二節點N2的一電壓被限制為比該第二參考電壓VREFN低，在該第二限制電路112a的控制下。當該輸入信號Vin的一電壓準位高於該第二參考電壓VREFN的該準位時，該第二限制電路112a控制該第二節點N2以維持該第二參考電壓VREFN，不管該輸入信號Vin的該電壓準位為何。回應於該輸入信號Vin的一電壓變化之該等限制電路111a和112a的操作將在後面參考圖4來詳細描述。
構成該反相器之該等電晶體PM1和NM1分別為PMOS和NMOS電晶體。該PMOS電晶體PM1傳輸一電源電壓VDDH以對該第一節點N1的一閘極電壓做出回應。當由該第一限制電路部111a所設定之該第一節點N1的電壓達到比一第三節點N3的電壓低一臨界電壓Vtp時，該PMOS電晶體PM1被截止。該NMOS電晶體NM1拉低一輸出端N5的一電壓以對該第二節點N2的閘極電壓做出回應。當由該第二 限制電路112a所控制之該第二節點N2的電壓高於一臨界電壓Vtn時，該NMOS電晶體NM1被導通。可被理解的是，該NMOS電晶體NM1的一截止條件係相反於其之一導通條件。
該等保護電晶體PM2和NM2可保護該等電晶體PM1和NM1，其反相係為該高電壓VDDH的一電源電壓。該第一參考電壓VREFP被提供給該第一保護電晶體PM2的閘極。該第一參考電壓VREFP可以具有一準位足以導通PMOS電晶體。該第一保護電晶體PM2分壓一電壓在該輸出端N5和該高電壓VDDH之間以降低橫跨該PMOS電晶體PM1的電壓。該PMOS電晶體PM1被保護係藉由避免該被提供作為電源電壓之該高電壓VDDH被施加到該PMOS電晶體PM1。該第二保護電晶體NM2分壓一電壓在該輸出端N5和該接地GND之間以降低橫跨該NMOS電晶體NM1的一電壓準位。在一種情況下其中設定在該輸出端N5的一電壓準位係該高電壓VDDH，該第二保護電晶體NM2避免該高電壓VDDH被施加到該第一NMOS電晶體NM1。因此，該第一NMOS電晶體NM1可被保護防止該高電壓VDDH。
該等補償電阻R1和R2可以降低由於該工序、電壓、和溫度所造成之接收器110a的特性變化。該等補償電阻R1和R2分壓了將被施加到該反相器之一拉高部分113a和一拉低部分114a之該高電壓VDDH。該等補償電阻R1和R2可以使用具有相同電阻值的電阻來實現。可替代地，該等補償電阻R1和R2可以使用具有不同電阻值的電阻來實 現。可能存在的一種情況為在該輸入信號Vin的一上升期間該第一節點N1的一電壓被維持在該第一參考電壓VREFP而該第二節點N2的一電壓會變化。在這種情況下，由於該工序、電壓、和溫度造成流經該等拉高和拉低部分113a和114a的電流可能超出一所希望的範圍。這意味著該接收器110a的一邏輯臨界值會隨環境變化。流經該等拉高和拉低部分113a和114a的該電流大小可由該等補償電阻R1和R2來減少，而在該電流中的變化也可被減少。因此，透過該等補償電阻R1和R2，減少在該接收器110a的該邏輯臨界值中的變化是有可能的。
在上述中，包含有一CMOS反相器的一接收器110a被說明。藉由使用透過一種低電壓工序所形成的元件，根據一示例性實施例使用該等保護電晶體PM2和NM2、該等限制電路111a和112a、以及該等補償電阻R1和R2，該接收器110a可以操作在一高電壓(VDDH)的條件下。因此，根據一示例性實施例一輸入電路可以容易地被施加到或被安裝在一基於一高壓介面標準的系統上。
圖4係一波形其展示出在圖3中所示之一接收器110a的一種操作。參照圖4，該接收器110a提供一輸出信號Vout，相對於一具有一高電壓擺動準位的一輸入信號Vin，其具有高度可靠性。假設提供作為一電源電壓之該高電壓VDDH係3.3V、該第一參考電壓VREFP係1.5V、以及該第二參考電壓VREFN係1.8V。該第一參考電壓VREFP可以具有一準位對應於在一電源電壓和該第二參考電壓VREFN之 間的一差異。
在一時間點T1之前，該輸入信號Vin具有0V。因此，該第一限制電路部111a設置該第一節點N1至1.5V。也就是說，該第一限制電路111a的該PMOS電晶體PM3由於該輸入信號Vin的0V而導通。另外，該PMOS電晶體PM4由於該輸入信號Vin的0V以及該第一參考電壓VREFP而截止，VREFP是該PMOS電晶體PM4的閘極電壓，比對應於該輸入信號Vin的源極電壓要高。因此，該第一節點N1的一電壓被設置為該第一參考電壓VREFP，其係該導通的PMOS電晶體PM3的源極電壓。在這種狀態下，該PMOS電晶體PM1接收該第一節點N1的電壓作為閘極電壓以及該高電壓VDDH作為源極電壓，被導通，且該保護電晶體PM2接收該第一參考電壓VREFP作為一閘極電壓以及該第三節點N3的一電壓作為一源極電壓，被導通。
在該時間點T1之前，該第二節點N2的該電壓被該第二限制電路112a設置為0V。即，該第二限制電路112a的一NMOS電晶體NM3由具有一0V電壓之該輸入信號Vin而被截止。而且，該第二限制電路112a的該NMOS電晶體NM4被導通，因為該NMOS電晶體NM4的一閘極電壓，其係該第二參考電壓VREFN，比被提供有該輸入信號Vin之一源極電壓要高。因此，在這個時間點上，該第二節點N2的一電壓被設置為0V對應於該輸入信號Vin。該NMOS電晶體NM1被截止，其接收該第二節點N2的一電壓作為一閘極電壓和一接地電壓作為一源極電壓。一第四節點N4被設置為 該第二參考電壓VREFN即為該第二保護電晶體NM2的一閘極電壓。
因此，該輸出端N5被拉高到該高電壓VDDH(即，3.3V)並與一接地分離。因此，一具有一高電壓準位(即，3.3V)之一輸出信號Vout被輸出。
透過一焊墊被提供之該輸入信號Vin的一電壓準位會從該時間點T1增加到一時間點T2。此時，該第一限制電路111a控制該第一節點N1維持該第一參考電壓VREFP即，1.5V。該PMOS電晶體PM4維持一截止狀態，因為一源極電壓，其為該輸入信號Vin的一電壓，比一閘極電壓VREFP要低。因為該被提供作為該PMOS電晶體PM3之一閘極電壓的該輸入信號Vin的電壓準位比該參考電壓VREFP要低，VREFP係該PMOS電晶體PM3的源極電壓，該PMOS電晶體PM3維持一導通狀態。因此，該第一節點N1維持該1.5V的第一參考電壓VREFP。另外，透過該焊墊所接收的該輸入信號Vin由該第二限制電路112a傳送到該第二節點N2。由於該輸入信號Vin的一電壓準位低於該第二參考電壓VREFN的一準位，該NMOS電晶體NM3維持一截止狀態，並且該NMOS電晶體NM4保持一導通狀態。因此，該輸入信號Vin被傳送到該第二節點N2。
該等第三和第四節點N3和N4的電壓和該輸出信號Vout大約從時間點T1'點開始變化。即，從當該輸入信號Vin的一電壓準位變得高於該第一NMOS電晶體NM1的一臨界電壓Vtn時的該時間點T1'開始，該NMOS電晶體NM1 被緩慢地導通。先前由該第四節點N4的一電壓被截止之該保護電晶體NM2的一源極電壓會進一步的下降，並且該輸出信號Vout的一電壓準位開始依照在該第四節點N4的一電壓中的下降來降低。
在該時間點T2，該輸入信號Vin的一電壓準位達到一種電壓準位(例如，VREFP+Vtp)其比該第一限制電路111a之該等PMOS電晶體PM3和PM4的閘極-源極電壓的準位要高。相應地，該PMOS電晶體PM3被截止，該PMOS電晶體PM4被導通。因此，從該時間點T2該輸入信號Vin被傳輸到該第一節點N1。即，在該輸入信號Vin的電壓準位高於對應於該第一參考電壓VREFP和一臨界電壓Vtp之和(VREFP+Vtp)的一電壓準位的期間，該第一節點N1的一電壓被設置成相同於該輸入信號Vin的電壓。
在另一方面，當該輸入信號Vin的電壓準位在時間點T2達到該第二參考電壓VREFN的準位時，該第二限制電路112a的該等NMOS電晶體NM3和NM4被操作以傳輸該第二參考電壓VREFN到該第二節點N2。即，當該輸入信號Vin的電壓準位達到該第二參考電壓VREFN的準位時，該NMOS電晶體NM3被導通，該NMOS電晶體NM4被截止。因此，在該輸入信號Vin的電壓準位高於該第二參考電壓VREFN的準位時，該第二節點N2的電壓被設定為該第二參考電壓VREFN。
從時間點T1'開始下降的該等第三和第四節點N3和N4的電壓和該輸出信號Vout繼續在該時間點T2後下降。 因為根據該第一節點N1的電壓該PMOS電晶體PM1轉變到一截止狀態，該第三節點N3的電壓下降到對應於該第一參考電壓VREFP和該臨界電壓Vtp之一總和的電壓。該第四點N4的電壓也下降到一接地準位(即，0V)。另外，根據該第四節點N4的電壓該輸出信號Vout的電壓下降到該接地準位，如在圖4中所示。
在一時間點T3上，該輸入信號Vin達到一高電壓準位VDDH(例如，3.3V)。如以上所述，根據一示例性實施例該等限制電路111a和112a、拉高部分113a、以及拉低部分114a的操作使得具有一接地準位(例如，0V)的該輸出信號Vout被輸出，從當該輸入信號Vin的電壓準位變得高於該第一參考電壓VREFP的一時間點開始。根據一示例性實施例，基於該接收器110a之上述的操作，該輸入電路100提供資料之高度完整性。
如圖4所示，該輸入信號Vin的電壓準位從一時間點T4開始下降。根據該等限制電路111a和112a、該拉高部分113a、以及該拉低部分114a的操作，各個節點的電壓回應於在該輸入信號Vin中的下降，會以一種與該輸入信號Vin增加情況相反的方式來改變。因此，該接收器110a從該時間點T4到該時間點T7會以一種相反於從該時間點T1到該時間點T4的運作方式來運作，其詳細描述被省略。
如以上所述，使用一種低電壓工序所形成之該接收器110a的一種操作被說明。雖然該接收器110a係由低電壓電晶體形成，但根據一示例性實施例，該等保護電晶體 PM2和NM2以及該等補償電阻器R1和R2可相對於一高電壓為該接收器110a提供高度可靠性。
圖5根據另一示例性實施例係展示一接收器110的一電路圖。參考圖5，一接收器110b係一種施密特觸發器型態，其使用一高電壓VDDH作為一電源電壓。該接收器110b針對於一輸入信號Vin提供具有一滯後特性的一輸出信號Vout，並包含有限制電路111b和112b、一拉高部分113b、一拉低部分114b、滯後設置部分115b和116b、以及補償電阻R1和R2。
該等限制電路111b和112b為構成一反相器之電晶體PM1和NM1提供閘極電壓回應於一輸入信號Vin。當該輸入信號Vin的一電壓準位高於一第一參考電壓VREFP之一準位時，該第一限制電路111b傳送該輸入信號Vin到一第一節點N1，其被連接到該電晶體PM1的一閘極。即，該第一節點N1的一電壓被限制為大於或等於該第一參考電壓VREFP，在該第一限制電路111b的控制下。當該輸入信號Vin的該電壓準位低於該第一參考電壓VREFP的準位時，該第一限制電路111b把該第一節點N1的一電壓設置為該第一參考電壓VREFP，不管該輸入信號Vin的該電壓準位為何。
該第二限制電路112b傳送該輸入信號Vin到一第二節點N2，其被連接到該電晶體NM1的一閘極，對該輸入信號Vin的該電壓準位低於一第二參考電壓VREFN準位做出回應。即，在該第二限制電路112b的控制下，該第二節點N2的一電壓被限制為比該第二參考電壓VREFN低。當該 輸入信號Vin的一電壓準位高於該第二參考電壓VREFN的該準位時，該第二限制電路112b控制該第二節點N2以維持該第二參考電壓VREFN，不管該輸入信號Vin的該電壓準位為何。回應於該輸入信號Vin的一電壓變化之該等限制電路111b和112b的操作將在後面被詳細地描述。
構成該反相器之該等電晶體PM1和NM1分別為PMOS和NMOS電晶體。該PMOS電晶體PM1傳送一電源電壓VDDH回應於該第一節點N1的一閘極電壓。當由該第一限制電路111b所設置之該第一節點N1的一電壓高於一臨界電壓Vtp時，該PMOS電晶體PM1被截止。該NMOS電晶體NM1拉低一輸出端N5的一電壓以對設置在該第二節點N2的一閘極電壓做出回應。當由該第二限制電路112b所設置之該第二節點N2的一電壓高於一臨界電壓Vtn時，該NMOS電晶體NM1被導通。可被理解的是，該NMOS電晶體NM1的一截止條件係相反於其之一導通條件。
該等保護電晶體PM2和NM2可保護該等電晶體PM1和NM1，其反相係為該高電壓VDDH的一電源電壓。該第一參考電壓VREFP被提供給該第一保護電晶體PM2的閘極。該第一參考電壓VREFP可以具有一準位足以導通PMOS電晶體。該第一保護電晶體PM2分壓一電壓在該輸出端N5和該高電壓VDDH之間以降低橫跨該PMOS電晶體PM1的電壓。該PMOS電晶體PM1被保護係藉由避免該被提供作為電源電壓之該高電壓VDDH被施加到該PMOS電晶體PM1。該第二保護電晶體NM2分壓一電壓在該輸出端N5和 該接地GND之間以降低橫跨該NMOS電晶體NM1的一電壓準位。在一種情況下其中設定在該輸出端N5的一電壓準位係該高電壓VDDH，該第二保護電晶體NM2避免該高電壓VDDH被施加到該第一NMOS電晶體NM1。因此，該第一NMOS電晶體NM1可被保護免於該高電壓VDDH的施加。
該等滯後設置部分115b和116b的實現係使用一種電路，其對該輸入信號Vin可提供一輸出信號Vout的一滯後效應。即，該等滯後設置部分115b和116b可以構成一組件用於在該輸入信號Vin之上升和下降區間中為該輸出信號Vout的一轉變設置該輸入信號Vin之不同的參考準位。舉例來說，在該輸入信號Vin的一上升區間中當該輸入信號Vin的電壓準位大於一第一臨界電壓VIH的一準位時，該等滯後設置部分115b和116b可以控制該輸出信號Vout來做轉變。在該輸入信號Vin的一下降區間中，當該輸入信號Vin的一電壓準位小於一第二臨界電壓VIL的一準位時，該等滯後設置部分115b和116b可以控制該輸出信號Vout來做轉變。
PMOS電晶體PM5和NM5的導通和截止準位的決定係取決於第五和第六節點N5和N6的電壓。也就是說，當該第一節點N1的電壓低於該節點N5的電壓有一臨界電壓Vtp時，該PMOS電晶體PM5被截止。在另一方面，當該第二節點N2的電壓高於該第六節點N6的電壓有一臨界電壓Vtn時，該NMOS電晶體NM5被導通。有這種特性，提供具有針對該輸入信號Vin之一滯後特性的該輸出信號Vout是 有可能的，其決定了該等第一和第二節點N1和N2的電壓。
在該輸入信號Vin的一上升區間中，該輸出電壓Vout的一轉變係由被供給有該第二參考電壓VREFN之該滯後設置部分116b來控制的。當該輸入信號Vin的一電壓準位為0V時，該第六節點N6被設置為該第二參考電壓VREFN。此時，該輸出信號Vout的一電壓準位係一高電壓VDDH的準位，其高於該NMOS電晶體NM6的一閘極電壓VREFN。因此，該NMOS電晶體NM6被截止。在另一方面，NMOS電晶體NM7和NM8被導通。因此，該第六節點N6的一電壓準位被設置為該第二參考電壓VREFN。當該輸入信號Vin的一電壓準位增加時，該NMOS電晶體NM5開始被導通，從而該第六節點N6的一電壓開始減小。然而，當該第二節點N2的一電壓變得比該第六節點N6的電壓高上一臨界電壓Vtn時，該NMOS電晶體NM1開始被導通。從這個時間點開始，該輸出信號Vout的一電壓準位開始降低。
在該輸入信號Vin的一下降區間中，一輸出電壓的一轉變係由被供給有該第二參考電壓VREFP之該滯後設置部分115b來控制的。由於當該輸入信號Vin有一高電壓VDDH(例如，3.3V)時該PMOS電晶體PM5及PM1被斷開，該第五節點N5被設置為該第一參考電壓VREFP。此時，該輸出信號Vout有0V其對應一接地準位。因此，該PMOS電晶體PM6被截止，PMOS電晶體PM7和PM8被導通。因此，該第五節點N5的一電壓被設置為該第一參考電壓VREFP。然而，當該輸入信號Vin的一電壓準位減少到低於 (VDDH-Vtp)時，該PMOS電晶體PM5開始被導通，從而該第五節點N5的電壓準位和該輸出信號Vout開始增加。
在該輸入信號Vin的一下降區間中，該滯後設置部分116b的運作和在該輸入信號Vin的一上升區間中的運作是相反的。這將在之後參照時序圖進行詳細的說明。
具有一施密特觸發器類型的該接收器110b的一電路結構如上所述。構成該等限制電路111b和112b、該拉高部分113b、該拉低部分114b、該等滯後設置部分115b和116b、以及該等補償電阻器R1和R2的元件可以使用一種傳統的低電壓工序來製造。然而，根據一示例性實施例，該接收器110b可以透過使用一種低電壓工序被製造的元件由一高電壓VDDH來驅動。此外，該接收器110b可具有一更高的雜訊濾除特性，因為具有高度可靠性的一施密特觸發電被採用。
圖6係一波形其展示出在圖5中所示之一接收器110b的一種操作。參照圖6，該接收器110b提供一輸出信號Vout，對於一具有一高電壓擺動準位的一輸入信號Vin，其具有高度可靠性。假設提供作為一電源電壓之該高電壓VDDH係3.3V、該第一參考電壓VREFP係1.5V、以及該第二參考電壓VREFN係1.8V。
在一時間點T1之前，假設一輸入信號Vin維持在0V。因此，該第一限制電路部111b設置該第一節點N1至1.5V其與該第一參考電壓VREFP是相同的。也就是說，該PMOS電晶體PM3被提供給0V的該輸入信號Vin當作一閘極電壓 而被導通，該PMOS電晶體PM4被提供給該第一參考電壓VREFP當作一閘極電壓而被截止。
在一時間點T1之前，該PMOS電晶體PM5，其被提供設置在該第一節點N1的一電壓作為一閘極電壓以及一高電壓VDDH作為一源極電壓，被導通。而且，該PMOS電晶體PM1，其被提供一設置在該第一節點N1的電壓作為一閘極電壓，被導通，且該第一保護電晶體PM2，其被提供該第一參考電壓VREFP作為一閘極電壓以及一第三節點N3的一電壓作為一源極電壓，被導通。
在一時間點T1之前，該第二節點N2的一電壓由該第二限制電路112b被設置為0V。該第二限制電路112b的該NMOS電晶體NM3由具有一0V電壓之該輸入信號Vin被截止，而且，該NMOS電晶體NM4因此由該輸入信號Vin被導通。在一時間點T2之前，該第二節點N2的一電壓被設置為對應於該輸入信號Vin的0V。該NMOS電晶體NM1，其接收該第二節點N2的一電壓作為一閘極電壓和一接地電壓作為一源極電壓，和該NMOS電晶體NM5被截止。該第四節點N4被設置為該第二參考電壓VREFN即為該第二保護電晶體NM2的一閘極電壓。該第四節點N4被設置為該第二參考電壓VREFN，其為該第二保護電晶體NM2的一閘極電壓。雖然該輸出信號Vout被設置為該高電壓VDDH，但該第四節點N4被設置為對應於該第二保護電晶體NM2之一閘極-源極電壓的一電壓準位，因為該第二保護電晶體NM2的一閘極電壓被固定到該第二參考電壓VREFN。
因此，該輸出信號Vout被連接到該高電壓VDDH(即，3.3V)並與一接地分離。因此，該輸出信號Vout具有該高電壓VDDH(即，3.3V)，其被提供做為該接收器110b的一電源電壓。
透過一焊墊被提供之該輸入信號Vin的一電壓準位會從該時間點T1增加到一時間點T2。此時，該第一限制電路111a控制該第一節點N1維持該第一參考電壓VREFP即，1.5V。該PMOS電晶體PM4維持一截止狀態，因為一源極電壓，其為該輸入信號Vin的一電壓，係低於一閘極電壓VREFP。因為該被提供作為該PMOS電晶體PM3之一閘極電壓的該輸入信號Vin的電壓準位比該參考電壓VREFP要低，VREFP係該PMOS電晶體PM3的源極電壓，故該PMOS電晶體PM3維持一導通狀態。因此，該第一節點N1維持該1.5V的第一參考電壓VREFP。
從該時間點T1到該時間點T2，透過該焊墊所接收的該輸入信號Vin由該第二限制電路112b傳送到該第二節點N2。此時，由於該輸入信號Vin的一電壓準位低於該第二參考電壓VREFN的一準位，該NMOS電晶體NM3維持一截止狀態，並且該NMOS電晶體NM4保持一導通狀態。因此，該輸入信號Vin被傳送到該第二節點N2。
隨著該第二節點N2的電壓增加，該等NMOS電晶體NM1和NM5開始從時間點T1'被導通。然而，在該第二節點N2的電壓變得比一第六節點N6的電壓高一臨界電壓Vtn之前，該NMOS電晶體NM1可能還沒有完全地被導通。此 時，該輸出端的該輸出電壓Vout開始減小，並因此一第七節點的一電壓N7開始減少。尤其是，在從T1'到T2的一區間中，該第六節點N6被維持在一電壓準位，該電壓準位係藉由把該第二參考電壓VREFN由該等電晶體NM8和NM5和該補償電阻R2分壓而獲得。從T1'到T2的該區間中，該第六節點N6的電壓基本上係保持在一恆定的準位。
從該時間點T2到該時間點T3，根據一示例性實施例，該輸出電壓Vout的一轉變由該等滯後設置部分115b和116b發生。該輸入信號Vin在T2達到對應於該高電壓一半VDDH/2的一準位，並在一時間點T2'，該第二節點N2的一電壓變得比該第六節點N6的一電壓高一臨界電壓Vtn，即，高於作為一高參考電壓VIH。因此，當該輸入信號Vin達到該高參考值VIH高於VDDH/2，該NMOS電晶體NM1被導通，並且該輸出信號Vout轉變到一接地準位。
在該時間點T3該輸入信號Vin達到一高電壓(VDDH)準位，並從一時間點T4開始下降。然而，即使當該輸出信號Vout的電壓準位開始下降時，在當該輸入信號Vin的電壓準位高於一低參考電壓VIL的準位期間，該輸出信號Vout保持一低準位。
在該時間點T4，該輸入信號Vin的一電壓準位開始從一高電壓準位下降。此時，該第一節點N1的一電壓開始從該高電壓VDDH下降。然而，當該第一節點N1的一電壓不低於(VDDH-Vtp)時，該PMOS電晶體PM1維持一截止狀態。因此，該輸出信號Vout的一電壓準位被維持在0V。 然而，由於該第一節點N1的電壓減少，該第五節點N5被緩慢地充電。即，該第五節點N5的電壓可能增加。即使在一時間點T4'該輸出信號Vout仍保持一低準位，該輸出信號Vout的電壓準位開始增加。
由於在一時間點T5該輸入信號Vin的一電壓準位不低於(VDDH-Vtp)，該輸出信號Vout增加但會維持一低準位。然而，在一時間點T5'，該輸入信號Vin和該第一節點N1的電壓降至(VDDH-Vtp)，其相同於該低參考電壓VIL，且該PMOS電晶體PM1被導通。此時，該輸出信號Vout上升到一高準位並且達到該高電壓VDDH。該低參考電壓VIL對應於該輸入信號Vin的一準位在其該輸出信號Vout轉變到一高準位，該高參考電壓VIH對應於該輸入信號Vin的一準位在其該輸出信號Vout轉變到一低準位，兩者係不同的。因此，一滯後特性被提供。
在一時間點T6，該輸入信號Vin被設置為0V。然而，在該時間點T5'當該輸入信號Vin達到該低參考電壓VIL時，該輸出信號Vout已被轉變到高準位。根據一示例性實施例，該接收器110b可提供有關於該輸入信號Vin之一精確的滯後特性，基於不同的參考電壓VIL和VIH。
圖7根據另一示例性實施例係一方塊圖其示意性地圖示出一輸入電路100b。參考圖7，根據另一示例性實施例，一輸入電路100b包括一接收器110'、一準位移位器120'、以及一緩衝器130'。該輸入電路110b在一低電壓(VDD)的條件下接收具有高度可靠性的一信號。
該接收器110'接收一輸入信號105'，其透過一焊墊被傳送做為將在一晶片被處理之一電信號。該接收器110'使用一低電壓VDD作為一電源電壓來接收該輸入信號105'。該接收器110'可以使用一CMOS電路或一施密特觸發電路來實現，其驅動從一系統單晶片20的外部透過一焊墊以該低電壓VDD來提供的該輸入信號105'。
該準位移位器120'把該接收器110'之一輸出信號的一準位轉換為夠由該內部電路200(參考圖1)來處理或者由該緩衝器130'來緩衝的一種準位。該準位移位器120'可以不需要單獨使用一高電壓(VDDH)準位，因為該接收器110'的一輸出信號具有該低電壓VDD。該準位移位器120'把一具有一低準位的信號轉換成一低準位域中的一信號，並提供該經轉換的信號給該緩衝器130'。
該緩衝器130'暫時性儲存該輸入信號105'，其準位會由該準位移位器120'來轉換。儲存在該緩衝器130'的該輸入信號105'被提供給該內部電路200。該緩衝器130'的驅動準位相同於將由該內部電路200處理之一信號的準位。也就是說，該緩衝器130'被供給該低電壓VDD並接收和輸出該準位移位器120'的一輸出信號。
以上所述之該輸入電路100b包括使用該低電壓VDD作為一電源電壓之該接收器110'和該準位移位器120'。此處，該接收器110'和該準位移位器120'可以使用參照圖2所描述之一接收器110和一準位移位器120之相同的電路。在這種情況下，在圖2中所示的該接收器110和該準 位移位器120可被提供該低電壓VDD，而不是該高電壓VDDH。該輸入電路100b針對該高電壓VDDH、該低電壓VDD、或者各種準位的電源電壓提供了高度的可靠性和改善的雜訊特性。
圖8係一電路圖其展示出在圖7中所示之一接收器110'。參照圖8，一接收器110'a包含限制電路111'a和112'a、構成一反相器的電晶體PM1和NM1、保護電晶體PM2和NM2、以及補償電阻R1和R2。假定一第一參考電壓VREFP係0V而一第二參考電壓VREFN係1.8V。
該等限制電路111'a和112'a可包括電晶體回應於一輸入信號Vin為構成一反相器之該等電晶體PM1和NM1提供閘極電壓。當該輸入信號Vin的一電壓準位高於一第一參考電壓VREFP之一準位時，該第一限制電路111'a傳送該輸入信號Vin到一第一節點N1，其被連接到該電晶體PM1的一閘極。即，該第一節點N1的一電壓被限制為大於或等於該第一參考電壓VREFP，在該第一限制電路111'a的控制下。由於該輸入信號Vin的一準位高於0V，該輸入信號Vin的一準位被提供成相同於該第一節點N1。
回應於該輸入信號Vin的該電壓準位低於一第二參考電壓VREFN準位，該第二限制電路112'a傳送該輸入信號Vin到一第二節點N2，其被連接到該電晶體NM1的一閘極。即，該第二節點N2的一電壓被限制為比該第二參考電壓VREFN低，在該第二限制電路112'a的控制下。然而，當該輸入信號Vin的一最大電壓準位為1.8V時，該輸入信號 Vin的該電壓準位可以沒有變化的被轉移到該第二節點N2。即，當該輸入信號Vin和一電源電壓的電壓準位對應於該低電壓VDD時，該等限制電路111'a和112'a可被實現成不限制該輸入信號Vin。
該等拉高和拉低部分113'a和114'a被實現為電晶體，其取決於該輸入信號Vin的一準位分別地拉高和拉低一輸出信號Vout。該等保護電晶體PM2和NM2維持在一導通狀態當該等參考電壓VREFP和VREFN被施加於其時。因此，該等第三和第四節點N3和N4和該輸出信號Vout的電壓可以是相同的。
當傳送到該第一節點N1之該輸入信號Vin的一電壓準位高於一臨界電壓Vtp的一準位時，該PMOS電晶體PM1被截止。在另一方面，當傳送到該第一節點N2之該輸入信號Vin的一電壓準位高於一臨界電壓Vtn的一準位時，該NMOS電晶體NM1被導通。即，當在該等臨界電壓的Vtn和Vtp之間可能存在一差異時，該等電晶體PM1和NM1基本上會同時互補地被導通和截止。
圖9係一波形其展示出在圖8中所示之一接收器110'a的一種操作。參照圖9，該接收器110'a提供一輸出信號Vout，相對於一具有一低電壓擺動準位的一輸入信號Vin，其具有高度可靠性。假設該輸入信號Vin的準位在一時間點T1當該輸入信號Vin的一準位開始變化之前為0V。假設一電源電壓係1.8V、一第一參考電壓VREFP係0V、以及一第二參考電壓VREFN係1.8V。
在該時間點T1之前，該輸入信號Vin具有0V。因此，一第一限制電路部111'a設置該第一節點N1至1.5V。也就是說，該第一限制電路111'a的該等PMOS電晶體PM3和PM4被導通以回應於0V的該輸入信號Vin。因此，該PMOS電晶體PM1，其接收該第一節點N1的一電壓作為一閘極電壓以及該低電壓VDD作為一源極電壓，被導通，而該保護電晶體PM2，其接收該第一參考電壓VREFP(即，0V)作為一閘極電壓以及該第三節點N3的一電壓作為一源極電壓，被導通。在該時間點T1前點，該第二節點N2的一電壓為對應於該輸入信號Vin的0V。該NMOS電晶體NM1，其接收該第二節點N2的一電壓作為一閘極電壓以及一接地電壓作為一源極電壓，被截止，且該第四節點N4被設置為該第二參考電壓VREFN，其係該第二保護電晶體NM2的閘極電壓。在該輸出端的該輸出信號Vout被設置為對應於該電源電壓VDD的一準位。
透過一焊墊被提供之該輸入信號Vin的一準位會從該時間點T1增加。此時，該等第一和第二節點N1和N2的電壓也增加了。該等第三和第四節點N3和N4以及該輸出端的該輸出信號Vout的電壓被維持在1.8V。
在一時間點T2，該輸入信號Vin的一電壓準位被傳送到該等第一和第二節點N1和N2，同時保持基本上相同的準位。當傳送到該等第一和第二節點N1和N2之該輸入信號Vin的電壓準位高於該NMOS電晶體NM1其臨界電壓Vtn的準位或在該電源電壓VDD與該PMOS電晶體PM1之一臨 界電壓Vtp之間的差時，該PMOS電晶體PM1被截止，且該NMOS電晶體NM1被導通。此時，該輸出端被拉低，從而該輸出信號Vout與該等第三和第四節點N3和N4的電壓準位下降到一接地準位(或0V)。該輸出信號Vout轉變的一時間點可以是約為該輸入信號Vin的一準位變成該輸入信號Vin之該最大準位一半的一時間點。
一時間點T3係當該輸入信號Vin達到該最大準位，即，1.8V的一時間點。該輸出信號Vout的一電壓準位被維持在一接地準位或0V，直到一時間點T5當該輸入信號Vin的一準位變得低於VDD/2。此時，該PMOS電晶體PM1被導通，而該NMOS電晶體NM1被截止。因此，透過在該輸出端的一拉高操作，該輸出信號Vout與該等第三和第四節點N3和N4的準位轉變到如同一電源電壓或VDD相同的準位。
從以上描述可被理解的是，藉由提供一低電壓VDD作為一電源電壓給使用一高電壓VDDH的該接收器110'a並調整參考電壓VREFP和VREFN，一低電壓輸入信號Vin可被高度可靠地被接收。因此，該輸入電路針對於各種準位的電源電壓提供了一個高度可靠的介面。
圖10根據另一示例性實施例係一電路圖其展示出一接收器110'b。參考圖10，一接收器110'b係一種施密特觸發器型態其使用一低電壓VDD作為一電源電壓。該接收器110'b針對於一輸入信號Vin提供具有一滯後特性的一輸出信號Vout，並包含有限制電路111'b和112'b、一拉高部分 113'b、一拉低部分114'b、滯後設置部分115'b和116'b、以及補償電阻R1和R2。該接收器110'b可對應於一示例性實施例其中一被施加到圖4中所示該接收器110b的電源電壓VDDH與參考電壓VREFP和VREFN被調整。透過該等使用接收器110b和110'b，實現一種在各種情況下具有高電壓信號接收容量之施密特觸發接收器，其中一高電壓VDDH和一低電壓VDD被使用作為電源電壓，是有可能的。
該等限制電路111'b和112'b回應於一輸入信號Vin提供構成一反相器之電晶體PM1和NM1的閘極電壓。然而，當一第一參考電壓VREFP和一第二參考電壓VREFN在一種低電壓情況下分別被設置為0V和1.8V時，該輸入信號Vin被傳遞經過該等限制電路設為111'b和112'b並被傳送到第一和第二節點N1和N2。
該PMOS電晶體PM1傳送該電源電壓VDD以回應於該第一節點N1的一閘極電壓。當該第一節點N1的一電壓比該PMOS電晶體PM1的一源極電壓高一臨界電壓Vtp時，該PMOS電晶體PM1被截止。該NMOS電晶體NM1拉低一輸出端N5的一電壓以回應於該第二節點N2的一閘極電壓。當該第一節點N2的一電壓高於一臨界電壓Vtn時，該NMOS電晶體NM1被導通。
該等保護電晶體PM2和NM2執行針對該低電壓之該電源電壓VDD的一種保護操作。此外，該等保護電晶體PM2和NM2可保護的CMOS電晶體PM1和NM1用於在該接收器110'b係由該高電壓VDDH驅動的環境中執行一種反 相功能。在一低電壓條件下該等保護電晶體PM2和NM2被保持在一導通狀態以回應於被施加於其上的該等參考電壓VREFP和VREFN。
該等滯後設置部分115'b和116'b的實現係使用一種電路，其可提供在一輸出信號Vout與該輸入信號Vin之間的一滯後效應。即，該等滯後設置部分115'b和116'b可以構成一組件用於在該輸入信號Vin之上升和下降區間中為該輸出信號Vout的一轉變設置該輸入信號Vin之不同的參考準位。舉例來說，在該輸入信號Vin的一上升區間中，當該輸入信號Vin的電壓準位大於一第一臨界電壓VIH的一準位時，該等滯後設置部分115'b和116'b可以控制該輸出信號Vout來做轉變。在該輸入信號Vin的一下降區間中，當該輸入信號Vin的一電壓準位小於一第二臨界電壓VIL的一準位時，該等滯後設置部分115'b和116'b可以控制該輸出信號Vout來做轉變。
PMOS電晶體PM5和NM5的導通和截止準位的決定係取決於第五和第六節點N5和N6的電壓。也就是說，當該第一節點N1的一電壓低於該節點N5的一電壓有一臨界電壓Vtp時，該PMOS電晶體PM5被截止。在另一方面，當該第二節點N2的一電壓高於該第六節點N6的一電壓有一臨界電壓Vtn時，該NMOS電晶體NM5被導通。藉由使用這種特性，提供具有針對該輸入信號Vin之一滯後特性的該輸出信號Vout是有可能的，其決定了該等第一和第二節點N1和N2的電壓。
在該輸入信號Vin的一上升區間中，該輸出電壓Vout的一轉變係由被供給有該第二參考電壓VREFN之該滯後設置部分116'b來控制的。當該輸入信號Vin的一電壓準位為0V時，該第五節點N5被設定為該電源電壓VDD(即，1.8V)。另外，該第六節點N6被設定為該第二參考電壓VREFN(即，1.8V)。
當該輸入信號Vin的一電壓準位增加時，該NMOS電晶體NM5開始被導通，從而該第六節點N6的一電壓開始減小。當該輸入信號Vin的一電壓比該第六節點N6的電壓高上一臨界電壓Vtn時，該NMOS電晶體NM1開始被導通。從這個時間點開始，該輸出信號Vout的一電壓準位開始急遽地降低。
在該輸入信號Vin的一下降區間中，該輸出信號Vout的一轉變係由被供給有該第二參考電壓VREFP之該滯後設置部分115'b來控制的。當該輸入信號Vin有該電源電壓VDD(例如，1.8V)時，該第五節點N5被設置0V因為該等PMOS電晶體PM5和PM1被截止。此時，該輸出信號Vout被接地到基本上0V的一電壓。然而，當該輸入信號Vin的一電壓準位減少到低於(VDDH-Vtp)時，該PMOS電晶體PM5開始被導通，從而該第五節點N5的電壓準位和該輸出信號Vout開始增加。
在該輸入信號Vin的一下降區間中，該滯後設置部分116'b的一運作和在該輸入信號Vin的一上升區間中的運作是相反的。這將在之後參照時序圖進行詳細的說明。
如以上所述，具有一施密特觸發器類型的該接收器110'b的一電路結構。類似於該接收器110b(參照圖5)，其精確地在一高電壓條件下執行一施密特觸發器電路的操作，該接收器110'b在該低電壓(VDD)的狀態下高精確度地接收一輸入信號Vin。然而，可能需要在該低電壓的條件下調整該等參考電壓VREFP和VREFN。
圖11係一波形其展示出在圖10中所示之一接收器110'b的一種操作。參照圖11，該接收器110'b提供一輸出信號Vout，相對於一具有一低電壓擺動準位的一輸入信號Vin，其具有高度可靠性。假設提供作為一電源電壓之電壓係1.8V、一第一參考電壓VREFP係0V、以及一第二參考電壓VREFN係1.8V。因此，該等第一和第二節點N1和N2具有如上所述之相同的電壓準位作為該輸入信號Vin。
在一時間點T1之前，該輸入信號Vin具有0V。一PMOS電晶體PM5，其接收該第一節點N1的一電壓作為一閘極電壓以及該低電壓VDD作為一源極電壓，被導通。另外，一PMOS電晶體PM1，其接收該第一節點N1的一電壓作為一閘極電壓，被導通。一第一保護電晶體PM2，其接收該第一參考電壓VREFP(即，0V)作為一閘極電壓以及該第三節點N3的一電壓作為一源極電壓，被導通。另外，NMOS電晶體NM1和NM5都被截止以回應於該具有0V的輸入信號。在這個時間點上，一輸出端輸出信號Vout的一電壓準位被設置為一高準位，即，1.8V。
從該時間點T1，透過一焊墊被提供之該輸入信號 Vin的一電壓準位會增加。隨著該等第一和第二節點N1和N2之電壓的增加，該等NMOS電晶體NM1和NM5開始被導通。因此，該第六節點N6的一電壓逐漸下降。在該第二節點N2的一電壓比該第六節點N6的一電壓高一臨界電壓Vtn之前，該NMOS電晶體NM1可能沒有完全被地導通。因此，在該輸出端之該輸出信號Vout的一電壓準位被保持在一低電壓狀態。
在一時間點T2之後，該輸入信號Vin的一電壓準位比該第六節點N6的一電壓高一臨界電壓Vtn。該第六節點N6的一電壓可對應於一電壓其係由把該參考電壓VREFN由NMOS電晶體NM8和NM5和一補償電阻R2的電壓來取得。因此，當該輸入信號Vin的一電壓上升時，該第六節點N6的一電壓緩慢地降低。當該輸入信號Vin的一電壓準位比該第六節點N6的一電壓高一臨界電壓Vtn時，該NMOS電晶體NM1被導通，並且該輸出端被拉低。因此，該輸出信號Vout的一電壓準位下降到一接地電壓準位。在一時間點當該輸入信號Vin由用於設置該第六節點N6電壓之該滯後設置部分116'b達到一參考電壓VIH高於VDD/2時，該輸出信號Vout轉變。
在一時間點T3該輸入信號Vin的一電壓準位達到低該電壓VDD的一準位，並開始從一時間點T4下降。當該輸入信號Vin的一電壓準位在該時間點T4減少時，電荷開始從該PMOS電晶體PM5被轉移到該第五節點N5。因此，該第五節點N5的一電壓逐漸增加。然而，當該輸入信號Vin的電 壓準位不低於(VDD-Vtp)時，該PMOS電晶體PM1被保持在一截止狀態。因此，該輸出信號Vout的一電壓準位被保持在0V。
在一時間點T5該輸入信號Vin的一電壓準位降到VDD/2。然而，由於在該時間點T5該輸入信號Vin的一電壓準位不低於(VDDH-Vtp)，該輸出信號Vout會維持在一低準位。然而，當該輸入信號Vin和一電壓準位降至(VDD-Vtp)時，該PMOS電晶體PM1被導通。此時，在一時間點T5'該輸出信號Vout上升到一高準位。一參考電壓VIL，使該輸出信號Vout轉變到一高準位之該輸入信號Vin的一準位；以及一參考電壓VIH，使該輸出信號Vout轉變到一低準位之該輸入信號Vin的一準位，兩者被設置成不同的值。因此，一滯後特性被提供。
在一時間點T6，該輸入信號Vin到達0V。然而，從一時間點當該輸入信號Vin降至該參考電壓VIL時，該輸出信號Vout已被轉變到一高準位。
如上所述，該接收器110'b的一操作被描述，其中用於回應該輸入信號Vin轉換該輸出信號Vout之參考電壓VIL和VIH對於該輸入信號Vin的該等上升和下降區間係不同的。在該等示例性實施例中，藉由改變該等參考電壓VREFP和VREFN，在一低電壓條件下接收該輸入信號Vin是有可能的。
圖12根據一示例性實施例係一方塊圖其示意性地圖示出一可攜式終端機。參考圖12，根據一示例性實施 例一種可攜式終端1000包含有一影像處理器部分1100、一射頻(RF)收發機部分1200、一音訊處理器部分1300、一影像檔案產生器1400、一記憶體1500、一使用者介面1600、以及一控制器1700。
該影像處理器部分1100包含有一透鏡1110、一影像感測器1120、一影像處理器1130、以及一顯示器1140。該RF收發機部分1200包括一天線1210、一收發機1220、以及一調變解調器1230。該音訊處理器部分1300包含有一音訊處理器1310、一麥克風1320、以及一揚聲器1330。
該記憶體1500可以以一種記憶卡(例如，多媒體卡(MMC)、嵌入式MMC(eMMC)、安全數位(SD)、或microSD)的該形式來實現。該控制器1700可以以一系統單晶片的該形式來實現，該系統單晶片驅動一應用程式、一作業系統、等等。
該調變解調器1230、該控制器1700，其係以一系統單晶片的該形式來實現，或該記憶體1500的一輸入電路根據示例性實施例包括一接收器。因此，當一高壓VDDH被使用作為一電源電壓時，可高度可靠地接收資料是有可能的。
根據示例性實施例，一半導體裝置可以根據各種不同封裝技術的任何一種方式來封裝。這些封裝技術的實例可以包含有，但並不侷限於其，堆疊式封裝(PoP)、球形柵格陣列(BGA)、晶片級封裝(CSP)、塑膠晶粒承載封裝(PLCC)、塑膠雙列直插式封裝(PDIP)、窩伏爾組件形式晶 粒、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠制四側扁平封裝(MQFP)、小外形(SOIC)、收縮小外形封裝(SSOP)、薄型外形(TSOP)、薄型四側扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、以及晶圓級加工堆疊封裝(WSP)。
雖然本發明的概念已經參照示例性實施例進行了說明，但對本領域的習知技藝者將顯而易見的是各種變化和修改可以在不脫離本發明概念之精神和範疇的情況下被做出。因此，應當被理解的是，上述實施例不是限制性的，而是說明性的。

Claims (21)

  1. 一種透過一焊墊接收一輸入信號的一接收器電路，該接收器電路包含：一第一限制電路，其經組配以提供一第一參考電壓或一輸入信號給一第一節點，該輸入信號具有比該第一參考電壓要高的一電壓；一第二限制電路，其經組配以提供一第二參考電壓或該輸入信號給一第二節點，該輸入信號具有比該第二參考電壓要低的一電壓；一第一PMOS電晶體，其經組配以基於該第一節點的一電壓來拉高一輸出節點；一第一NMOS電晶體，其經組配以基於該第二節點的一電壓來拉低該輸出節點；一第二PMOS電晶體，其被連接在該輸出節點和該第一PMOS電晶體之間；一第二NMOS電晶體，其被連接在該輸出節點和該第一NMOS電晶體之間；以及至少一個補償電阻，其被連接在一電源電壓和該第一PMOS電晶體的一端之間或在該第一NMOS電晶體的一端與一接地之間，其中該第一限制電路包含一第三PMOS電晶體，其經組配以回應於該輸入信號來提供該第一參考電壓給該第一節點。
  2. 如請求項1之接收器電路，其中該第一限制電路更包含：一第四PMOS電晶體，其經組配以回應於該第一參考電壓來提供該輸入信號給該第一節點。
  3. 如請求項1之接收器電路，其中該第二限制電路包含：一第三NMOS電晶體，其經組配以回應於該輸入信號來提供該第二參考電壓給該第二節點；以及一第四NMOS電晶體，其經組配以回應於該第二參考電壓來提供該輸入信號給該第二節點。
  4. 如請求項1之接收器電路，其中該第一參考電壓被提供給該第二PMOS電晶體的一閘極且該第二參考電壓被提供給該第二NMOS電晶體的一閘極。
  5. 如請求項1之接收器電路，其中該電源電壓係高於該第一參考電壓和該第二參考電壓中的至少一個。
  6. 如請求項5之接收器電路，其中該第一參考電壓對應於在該電源電壓和該第二參考電壓之間的一差。
  7. 如請求項1之接收器電路，其中該電源電壓對應於該第二參考電壓且該第一參考電壓對應於一接地電壓。
  8. 如請求項7之接收器電路，其中，當該輸入信號係由該第一或第二限制電路所提供時，該輸入信號不用修改其準位就可被提供。
  9. 如請求項1之接收器電路，其更包含：一第四PMOS電晶體，其具有一連接到該第一節點的閘極，並被連接在該第一PMOS電晶體和該電源電壓之間；以及 一第三NMOS電晶體，其具有一連接到該第二節點的閘極，並被連接在該第一NMOS電晶體和該接地之間。
  10. 如請求項9之接收器電路，其更包含：一第一滯後設置部分，其經組配以基於該第一參考電壓和被輸出到該輸出節點的一輸出信號而提供一第一偏壓給該第一PMOS電晶體的一源極。
  11. 如請求項10之接收器電路，其中該第一滯後設置部分包含：一第五PMOS電晶體，其經組配以連接在該第一參考電壓和該第一PMOS電晶體的該源極之間；一第六PMOS電晶體，其經組配以回應於該輸出信號來提供該第一參考電壓給該第五PMOS電晶體的一閘極；以及一第七PMOS電晶體，其經組配以回應於該第一參考信號來提供該輸出信號給該第五PMOS電晶體的該閘極。
  12. 如請求項9之接收器電路，其更包含：一第二滯後設置部分，其經組配以基於該第二參考電壓和輸出到該輸出節點的一輸出信號而提供一第二偏壓給該第一NMOS電晶體的一源極。
  13. 如請求項12之接收器電路，其中該第二滯後設置部分包含：一第四NMOS電晶體，其經組配以連接在該第二參 考電壓和該第一NMOS電晶體的該源極之間；一第五NMOS電晶體，其經組配以回應於該輸出信號來提供該第二參考電壓給該第四NMOS電晶體的一閘極；以及一第六NMOS電晶體，其經組配以回應於該第二參考信號來提供該輸出信號給該第四NMOS電晶體的該閘極。
  14. 一種接收器電路，其包含：一第一限制電路，其經組配以提供高於一第一參考電壓之一輸入信號給一第一節點；一第二限制電路，其經組配以提供低於一第二參考電壓之該輸入信號給一第二節點；一第一PMOS電晶體，其經組配以基於該第一節點的一電壓來拉高一輸出節點；一第一NMOS電晶體，其經組配以基於該第二節點的一電壓來拉低該輸出節點；一第二PMOS電晶體，其具有一閘極連接到該第一節點並被連接在一電源電壓和該第一PMOS電晶體的一源極之間；一第一滯後設置部分，其經組配以基於該輸出信號來控制該第一PMOS電晶體之該源極的一電壓；一第二NMOS電晶體，其具有一閘極連接到該第二節點並被連接在該第一NMOS電晶體的一源極和一接地之間；以及 一第二滯後設置部分，其經組配以基於該輸出信號來控制該第一NMOS電晶體之該源極的一電壓。
  15. 如請求項14之接收器電路，其中該第一限制電路係經組配以回應於係低於該第一參考電壓之該輸入信號的一準位而提供該第一參考電壓給該第一節點。
  16. 如請求項14之接收器電路，其中該第二限制電路係經組配以回應於係高於該第二參考電壓之該輸入信號的一準位而提供該第二參考電壓給該第二節點。
  17. 如請求項14之接收器電路，其更包含：一第一補償電阻，其被連接在該電源電壓和該第一PMOS電晶體的該源極之間；以及一第二補償電阻，其被連接在該接地和該第一NMOS電晶體的該源極之間。
  18. 如請求項14之接收器電路，其更包含：一第三PMOS電晶體，其被連接在該輸出節點和該第一PMOS電晶體之間；以及一第三NMOS電晶體，其被連接在該輸出節點和該第一NMOS電晶體之間。
  19. 如請求項18之接收器電路，其中該第一參考電壓被提供給該第三PMOS電晶體的一閘極且該第二參考電壓被提供給該第三NMOS電晶體的一閘極。
  20. 如請求項14之接收器電路，其中該第一滯後設置部分包含：一第四PMOS電晶體，其經組配以連接在該第一參 考電壓和該第一PMOS電晶體的該源極之間；一第五PMOS電晶體，其經組配以回應於該輸出信號來提供該第一參考電壓給該第四PMOS電晶體的一閘極；以及一第六PMOS電晶體，其經組配以回應於該第一參考信號來提供該輸出信號給該第四PMOS電晶體的該閘極。
  21. 如請求項14之接收器電路，其中該第二滯後設置部分包含：一第四NMOS電晶體，其經組配以連接在該第二參考電壓和該第一NMOS電晶體的該源極之間；一第五NMOS電晶體，其經組配以回應於該輸出信號來提供該第二參考電壓給該第四NMOS電晶體的一閘極；以及一第六NMOS電晶體，其經組配以回應於該第二參考信號來提供該輸出信號給該第四NMOS電晶體的該閘極。
TW104133247A 2014-10-10 2015-10-08 接收器電路及其之信號接收方法 TWI647914B (zh)

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