CN105515596B - 接收器电路及其信号接收方法 - Google Patents

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Abstract

提供一种接收器电路及其信号接收方法。提供一种接收输入信号的接收器电路。第一限制电路将第一参考电压或高于第一参考电压的输入信号提供给第一节点。第二限制电路将第二参考电压或低于第二参考电压的输入信号提供给第二节点。第一PMOS晶体管基于第一节点的电压上拉输出节点，第一NMOS晶体管基于第二节点的电压下拉输出节点。第二PMOS晶体管连接在输出节点和第一PMOS晶体管之间，第二NMOS晶体管连接在输出节点和第一NMOS晶体管之间。至少一个补偿电阻器连接在电源电压和第一PMOS晶体管之间，或者连接在第一NMOS晶体管和地之间。

Description

接收器电路及其信号接收方法
本申请要求于2014年10月10日提交到韩国知识产权局的第10-2014-0136836号韩国专利申请的优先权，该专利申请的公开通过引用整体地合并于此。
技术领域
与示例性实施例一致的设备和方法涉及一种半导体装置，更具体地讲，涉及一种用于接收信号的接收器电路及其信号接收方法。
背景技术
在近来的移动技术趋势中，已经进行实现具有更高集成度、更高性能和更低功耗的半导体集成电路的研究。在降低半导体集成电路的功耗的各种方法中，广泛使用降低半导体集成电路的驱动电压的方法。在该方法中，小于大约1.0V的电压可被用作包括在片上系统(SOC)中的逻辑电路的电源电压。被设置为高于大约1.0V的信号大小被表示为满足芯片间通信中的各种标准和接口。这意味着数据和/或信号接收电路需要提供相对于各种电平的输入信号的较大余量(margin)以在芯片之间发送和接收各种数据。
需要用于制造耐高电压信号的元件的互补金属氧化物半导体(CMOS)工艺用于芯片以接收各种电平的信号。然而，CMOS工艺昂贵。因此，需要将高电压信号的电压电平转换成逻辑电平并将低电压信号的电压电平转换成相同逻辑电平的输入电路。
发明内容
根据示例性实施例的一方面，提供一种通过焊盘接收输入信号的接收器电路。所述接收器电路包括：第一限制电路，被构造为将第一参考电压或输入信号提供给第一节点，其中，输入信号具有高于第一参考电压的电压；第二限制电路，被构造为将第二参考电压或输入信号提供给第二节点，其中，输入信号具有低于第二参考电压的电压；第一PMOS晶体管，被构造为基于第一节点的电压上拉输出节点；第一NMOS晶体管，被构造为基于第二节点的电压下拉输出节点；第二PMOS晶体管，连接在输出节点和第一PMOS晶体管之间；第二NMOS晶体管，连接在输出节点和第一NMOS晶体管之间；至少一个补偿电阻器，连接在电源电压和第一PMOS晶体管的一端之间，或者连接在第一NMOS晶体管的一端和地之间。
根据另一示例性实施例的一方面，提供一种接收器电路。所述接收器电路包括：第一限制电路，被构造为将高于第一参考电压的输入信号提供给第一节点；第二限制电路，被构造为将低于第二参考电压的输入信号提供给第二节点；第一PMOS晶体管，被构造为基于第一节点的电压上拉输出节点；第一NMOS晶体管，被构造为基于第二节点的电压下拉输出节点；第二PMOS晶体管，具有连接到第一节点的栅极，并连接在电源电压和第一PMOS晶体管的源极之间；第一滞后设置部，被构造为基于输出信号控制第一PMOS晶体管的源极的电压；第二NMOS晶体管，具有连接到第二节点的栅极，并连接在第一NMOS晶体管的源极和地之间；第二滞后设置部，被构造为基于输出信号控制第一NMOS晶体管的源极的电压。
根据另一示例性实施例的一方面，提供一种接收器电路的信号接收方法，所述接收器电路使用低电压工艺形成并接收具有较高电压的输入信号。所述信号接收方法包括：响应于输入信号，提供电平高于第一参考电压的第一输入信号和电平低于第二参考电压的第二输入信号；响应于第一输入信号，驱动用于上拉输出节点至高电压的第一PMOS晶体管；响应于第二输入信号，驱动用于下拉输出节点至地电压的第一NMOS晶体管，其中，由第一参考电压控制的第二PMOS晶体管连接在输出节点和第一PMOS晶体管之间，由第二参考电压控制的第二NMOS晶体管连接在输出节点和第一NMOS晶体管之间。
根据另一示例性实施例的一方面，提供一种接收器电路。所述接收器电路包括：第一限制电路，被构造为基于输入信号和第一参考电压将第一参考电压或更高的电压输出到第一节点；第二限制电路，被构造为基于输入信号和第二参考电压将第二参考电压或更低的电压输出到第二节点；上拉部，被构造为基于第一节点的电压上拉输出节点；下拉部，被构造为基于第二节点的电压下拉输出节点，其中，根据电源电压的电平调节第一参考电压和第二参考电压中的至少一个。
根据另一示例性实施例的一方面，提供一种接收器电路。所述接收器电路包括：第一PMOS晶体管，被构造为响应于通过控制输入信号的电平所获得的第一参考电压或更高的电压，将输出节点上拉至较高电压；第一NMOS晶体管，被构造为响应于通过控制输入信号的电平所获得的第二参考电压或更低的电压，将输出节点下拉至地电压；第二PMOS晶体管，连接在输出节点和第一PMOS晶体管之间；第二NMOS晶体管，连接在输出节点和第一NMOS晶体管之间。
附图说明
通过参照附图描述特定示例性实施例，以上和/或其他方面将更加清楚，在附图中：
图1是示意性地示出根据示例性实施例的片上系统的输入/输出结构的框图；
图2是示意性地示出根据示例性实施例的输入电路的框图；
图3是示出图2中示出的接收器的电路图；
图4是示出图3中示出的接收器的操作的波形；
图5是示出根据另一示例性实施例的接收器的电路图；
图6是示出图5中示出的接收器的操作的波形；
图7是示意性地示出根据另一示例性实施例的输入电路的框图；
图8是示出图7中示出的接收器的电路图；
图9是示出图8中示出的接收器的操作的波形图；
图10是示出根据另一示例性实施例的接收器110的电路图；
图11是示出图10中示出的接收器的操作的波形图；
图12是示意性地示出根据示例性实施例的便携式终端的框图。
具体实施方式
将参照附图详细描述示例性实施例。然而，本发明构思可以以各种不同形式来实施，不应被解释为仅限于示出的实施例。相反，提供这些示例性实施例作为示例，使得本公开将是彻底和完整的，并且将把本发明构思的构思完全传达给本领域技术人员。因此，针对一些示例性实施例，不描述已知的处理、元件和技术。除非另外注释，否则贯穿附图和撰写的说明书，相同的参考标号表示相同的元件，因此，将不重复描述。在附图中，为了清楚，可夸大层和区域的尺寸和相对尺寸。
将理解，虽然术语“第一”、“第二”、“第三”等可在这里用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可被叫做第二元件、组件、区域、层或部分。
为了易于描述，可在这里使用空间相对术语(诸如“在…之下”、“下方”、“下部”、“下面”、“上面”、“上部”等)以描述附图中示出的一个元件或特征与另一元件或特征的关系。将理解，空间相对术语意在包含除了附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下面”或“之下”或“下方”的元件将随后被定位在该其他元件或特征“上面”。因此，示例性术语“下面”和“下方”可包含上面和下面两个方位。装置可被另外定位(例如，旋转90度或在其他方位)，并相应地解释这里使用的空间相对描述符。另外，还将理解，当层被称为“在”两个层“之间”时，其可以是这两个层之间的唯一层，或者还可存在一个或更多个中间层。
这里使用的术语仅出于描述具体实施例的目的，不意在限制。如这里使用的，除非上下文另外明确地指示，否则单数形式也意在包括复数形式。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组的存在或增加。如这里使用的，术语“和/或”包括相关列出项中的一个或更多个的任何和所有组合。此外，术语“示例性”意在表示示例或说明。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”、“结合到”另一元件或层或“与”另一元件或层“相邻”时，其可直接在该另一元件或层上、直接连接到、结合到该另一元件或层或与该另一元件或层直接相邻，或者可存在中间元件或层。另一方面，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”、“直接结合到”另一元件或层或“与”另一元件或层“直接相邻”时，不存在中间元件或层。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解，除非这里明确地如此限定，否则诸如在通用字典中定义的术语应被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，并且将不被解释为理想化或过于形式化的意义。
以下，片上系统可被用作单元示例以描述本发明构思的特征和功能。本领域技术人员可以较好地理解本发明构思的任何其他特征和功能。术语“高电压”可用于指示用于驱动片上系统的各种电平的电源电压之中的相对高的电压，术语“低电压”可用于指示被提供为包括在片上系统中的一般逻辑电路的驱动电压的电压。然而，高电压和低电压可随低功耗技术的进步而变化。
图1是示意性地示出根据示例性实施例的片上系统的输入/输出结构的框图。参照图1，片上系统20与总线10交换信号，并包括输入电路100、内部电路200和输出电路300。
总线10可包括导线和控制电路。导线用于在配备有片上系统20的装置(例如，移动装置)的芯片之间交换数据和/或控制信号。在总线10与片上系统20之间交换的数据可包括控制信号和/或数据信号。
来自总线10的输入信号IS通过输入焊盘Pad_I被发送到片上系统20。输入电路100将通过输入焊盘Pad_I输入的输入信号IS提供给内部电路200。输入电路100可使用各种电源电压作为操作电压。例如，输入电路100可使用高电压VDDH(例如，3.3V)或低电压VDD(例如，1.8V)。输入电路100可包括使用低电压工艺形成的晶体管，并可使用高电压VDDH作为操作电压来接收输入信号IS。当输入信号IS的电压电平与低电压VDD的电平相应或者总线10的信令基于低电压时，输入电路100使用低电压VDD作为电源电压。
内部电路200是使用片上系统20的内部操作产生数据或处理从外部装置提供的数据的电路。内部电路200可响应于来自输入电路100的输入信号IS来执行各种操作。内部电路200将内部电路200的各种操作产生的结果数据发送到输出电路300，输出电路300将结果数据输出到外部装置。
输出电路300将来自内部电路200的数据转换成输出信号OS。从内部电路200输出的数据信号的电压电平相对低。当基于总线10的信令的信号的电压电平不同于来自内部电路200的信号的电压电平时，输出电路300补偿差异。换言之，当总线10的信令基于高电压(VDDH)电平时，输出电路300将输出数据的信号电平转换成高电压电平。
根据示例性实施例，片上系统20的配置包括输入电路100。当输入电路100使用低电压工艺形成时，输入电路100使用高电压作为操作电压来接收输入信号IS。输入信号的电压电平可被转换成能够被内部电路200处理的电压电平。
在最近的片上系统中，逻辑电路的电源电压继续减小(例如，大体上1.0V或更低)。然而，片上系统20需要支持具有范围从例如1.2V的较低的电压电平到例如3.3V的高电压电平的各种电压电平的输入/输出信号以与外部芯片进行接口连接。因此，期望通过互补金属氧化物半导体(CMOS)工艺提供与输入/输出标准或电压标准相应的元件。为此，可提供用于高电压输入/输出信号的高电压晶体管和用于低电压输入/输出信号的低电压晶体管，这显著增加了工艺步骤和制造成本。
根据示例性实施例，输入电路100使用低电压晶体管接收低电压和高电压信号(例如，1.8V和3.3V信号)。输入电路100使用高电压作为用于通过输入焊盘Pad_I接收信号的接收器的操作电压来满足各种输入标准，从而提供更宽的噪声容限(noise margin)。
图2是示意性地示出根据示例性实施例的输入电路100a的框图。参照图2，根据示例性实施例的输入电路100a包括接收器110、电平转换器120和缓冲器130。
接收器110通过焊盘接收输入信号105作为将被芯片处理的电信号。接收器110使用高电压VDDH作为电源电压来接收输入信号105。接收器110可使用CMOS电路或施密特触发器电路来实现，其中，CMOS电路或施密特触发器电路使用高电压VDDH驱动通过焊盘从片上系统20的外部提供的输入信号105。接收器110可使用低电压工艺实现，但是可接收高电压VDDH作为电源电压。
接收器110在不降低输入信号的电压的情况下处理高电压输入信号(例如，3.3V的输入信号)。与使用低电源电压的接收器(例如，容错输入电路tolerant input circuit)相比，接收器110在不调整输入信号105的电压电平的情况下确定逻辑值。因此，接收器110提供关于基于高电压标准的输入信号105的数据的高完整性。
电平转换器120将接收器110的输出信号的电压电平转换成能够被内部电路200或缓冲器130处理的电压电平。电平转换器120将在高电压VDDH和地电压之间摆动的输出信号转换成在低电压VDD和地电压之间摆动的信号。为了处理使用高电压VDDH作为电源电压的接收器110的输出信号，电平转换器120被提供高电压VDDH和低电压VDD两者。也就是，电平转换器120将高电压(VDDH)域的信号转换成低电压(VDD)域的信号，并将转换的信号提供给缓冲器130。
缓冲器130暂时存储其电压电平被电平转换器120转换的输入信号105。存储在缓冲器130的输入信号105被提供给内部电路200。缓冲器130可由与将被内部电路200处理的信号的电压电平相同的电压电平驱动。也就是，缓冲器130被提供低电压VDD，接收并输出电平转换器120的输出信号。
输入电路100a包含使用高电压VDDH作为电源电压的接收器110。因此，在根据示例性实施例的片上系统被包括在使用高电压信令的系统中的情况下，输入信号可在不丧失完整性的情况下被接收。另外，在接收器110由高电压VDDH驱动时，接收器110的元件可使用低电压工艺制造，从而降低制造成本。
图3是示出图2中示出的接收器的电路图。参照图3，接收器110a包含限制电路111a和112a、构成反相器的晶体管PM1和NM1、保护晶体管PM2和NM2以及补偿电阻器R1和R2。
限制电路111a和112a包括响应于输入信号Vin分别提供构成反相器的晶体管PM1和NM1的栅极电压的晶体管。当输入信号Vin的电压电平高于第一参考电压VREFP的电平时，第一限制电路111a将输入信号Vin传送到连接到晶体管PM1的栅极的第一节点N1。也就是，在第一限制电路111a的控制下，第一节点N1的电压被限制为大于或等于第一参考电压VREFP。当输入信号Vin的电压电平低于第一参考电压VREFP的电平时，第一限制电路111a不管输入信号Vin的电压电平如何，而将第一节点N1的电压设置为第一参考电压VREFP。
第二限制电路112a响应于输入信号Vin的电压电平低于第二参考电压VREFN的电平，将输入信号Vin发送到连接到晶体管NM1的栅极的第二节点N2。也就是，在第二限制电路112a的控制下，第二节点N2的电压被限制为低于第二参考电压VREFN。当输入信号Vin的电压电平高于第二参考电压VREFN的电平时，第二限制电路112a控制第二节点N2保持第二参考电压VREFN，而不管输入信号Vin的电压电平如何。稍后将参照图4详细描述响应于输入信号Vin的电压变化的限制电路111a和112a的操作。
构成反相器的晶体管PM1和NM1分别是PMOS晶体管和NMOS晶体管。PMOS晶体管PM1响应于第一节点N1的栅极电压而传送电源电压VDDH。当由第一限制电路111a设置的第一节点N1的电压达到比第三节点N3的电压低阈值电压Vtp的电压时，PMOS晶体管PM1截止。NMOS晶体管NM1响应于第二节点N2的栅极电压而下拉输出端子N5的电压。当由第二限制电路112a控制的第二节点N2的电压高于阈值电压Vtn时，NMOS晶体管NM1导通。可以理解，NMOS晶体管NM1的截止条件与其导通条件相反。
保护晶体管PM2和NM2可保护使等于高电压VDDH的电源电压反相的晶体管PM1和NM1。第一参考电压VREFP被提供给第一保护晶体管PM2的栅极。第一参考电压VREFP可具有足以导通PMOS晶体管的电平。第一保护晶体管PM2对输出端子N5和高电压VDDH之间的电压进行分压以降低PMOS晶体管PM1两端的电压。通过防止作为电源电压提供的高电压VDDH被施加到PMOS晶体管PM1来保护PMOS晶体管PM1。第二保护晶体管NM2对输出端子N5和地GND之间的电压进行分压以降低第一NMOS晶体管NM1两端的电压的电平。在输出端子N5处设置的电压的电平是高电压VDDH的情况下，第二保护晶体管NM2防止高电压VDDH被施加到第一NMOS晶体管NM1。因此，保护第一NMOS晶体管NM1以免受高电压VDDH的影响。
补偿电阻器R1和R2可减小接收器110a的根据工艺、电压和温度的特性变化。补偿电阻器R1和R2对将被施加到反相器的上拉部113a和下拉部114a的高电压VDDH进行分压。补偿电阻器R1和R2可使用具有相同电阻值的电阻器来实现。可选地，补偿电阻器R1和R2可使用具有不同电阻值的电阻器来实现。可能存在这样的情况：在输入信号Vin的上升区间期间，第一节点N1的电压被保持为第一参考电压VREFP，并且第二节点N2的电压变化。在这种情况下，流过上拉部113a和下拉部114a的电流可超过根据工艺、电压或温度的期望范围。这意味着接收器110a的逻辑阈值随环境变化。流过上拉部113a和下拉部114a的电流的大小可通过补偿电阻器R1和R2而减小，并且电流的变化也可减小。因此，可通过补偿电阻器R1和R2减小接收器110a的逻辑阈值的变化。
以上，描述了包括CMOS反相器的接收器110a。通过使用通过低电压工艺形成的元件，根据示例性实施例的接收器110a可使用保护晶体管PM2和NM2、限制电路111a和112a以及补偿电阻器R1和R2在高电压(VDDH)条件下操作。因此，根据示例性实施例的输入电路可容易地应用于或安装在基于高电压接口标准的系统上。
图4是示出图3中示出的接收器110a的操作的波形。参照图4，接收器110a针对具有高电压摆动电平的输入信号Vin提供具有高可靠性的输出信号Vout。假设作为电源电压提供的高电压VDDH是3.3V，第一参考电压VREFP是1.5V，第二参考电压VREFN是1.8V。第一参考电压VREFP可具有与电源电压和第二参考电压VREFN之间的差相应的电平。
在时间点T1之前，输入信号Vin具有0V。因此，第一限制电路111a将第一节点N1设置为1.5V。也就是，第一限制电路111a的PMOS晶体管PM3依据0V的输入信号Vin而导通。此外，通过0V的输入信号Vin以及第一参考电压VREFP(为PMOS晶体管PM4的栅极电压)高于与输入信号Vin相应的源极电压，PMOS晶体管PM4截止。因此，第一节点N1的电压被设置为第一参考电压VREFP，其中，第一参考电压VREFP是导通的PMOS晶体管PM3的源极的电压。在这种状态下，接收第一节点N1的电压作为栅极电压并接收高电压VDDH作为源极电压的PMOS晶体管PM1导通，并且接收第一参考电压VREFP作为栅极电压并接收第三节点N3的电压作为源极电压的保护晶体管PM2导通。
在时间点T1之前，第二节点N2的电压由第二限制电路112a设置为0V。也就是，第二限制电路112a的NMOS晶体管NM3由于具有0V的电压的输入信号Vin而截止。此外，因为NMOS晶体管NM4的栅极电压(为第二参考电压VREFN)高于输入信号Vin被提供到的源极的电压，所以第二限制电路112a的NMOS晶体管NM4导通。因此，在这个时间点，第二节点N2的电压被设置为与输入信号Vin相应的0V。接收第二节点N2的电压作为栅极电压并接收地电压作为源极电压的NMOS晶体管NM1截止。第四节点N4被设置为第二参考电压VREFN，其中，第二参考电压VREFN是第二保护晶体管NM2的栅极电压。
因此，输出端子N5被上拉到高电压VDDH(即，3.3V)并与地隔离。因此，输出具有高电压电平(即，3.3V)的输出信号Vout。
通过焊盘提供的输入信号Vin的电压电平从时间点T1到时间点T2增大。此时，第一限制电路111a控制第一节点N1保持第一参考电压VREFP，即，1.5V。因为源极电压(为输入信号Vin的电压)低于栅极电压VREFP，所以PMOS晶体管PM4保持截止状态。由于作为PMOS晶体管PM3的栅极电压提供的输入信号Vin的电压电平低于第一参考电压VREFP(为PMOS晶体管PM3的源极电压)，因此PMOS晶体管PM3保持导通状态。因此，第一节点N1保持第一参考电压VREFP，即，1.5V。另外，通过焊盘接收的输入信号Vin通过第二限制电路112a被传送到第二节点N2。由于输入信号Vin的电压电平低于第二参考电压VREFN的电平，因此NMOS晶体管NM3保持截止状态，并且NMOS晶体管NM4保持导通状态。因此，输入信号Vin被发送到第二节点N2。
第三节点N3和第四节点N4以及输出信号Vout的电压大约从时间点T1’开始变化。也就是，当输入信号Vin的电压电平变得高于第一NMOS晶体管NM1的阈值电压Vtn时，NMOS晶体管NM1从时间点T1’缓慢地导通。先前因第四节点N4的电压而截止的保护晶体管NM2的源极电压进一步下降，并且输出信号Vout的电压电平根据第四节点N4的电压的下降而开始下降。
在时间点T2，输入信号Vin的电压电平达到高于第一限制电路111a的PMOS晶体管PM3和PM4的栅-源电压的电平的电压电平(例如，VREFP+Vtp)。因此，PMOS晶体管PM3截止，PMOS晶体管PM4导通。因此，输入信号Vin从时间点T2被传送到第一节点N1。也就是，在输入信号Vin的电压电平高于与第一参考电压VREFP和阈值电压Vtp之和相应的电压电平(VREFP+Vtp)的区间期间，第一节点N1的电压被设置为与输入信号Vin的电压相同。
另一方面，当输入信号Vin的电压电平在时间点T2达到第二参考电压VREFN的电平时，第二限制电路112a的NMOS晶体管NM3和NM4进行操作以将第二参考电压VREFN传送到第二节点N2。也就是，当输入信号Vin的电压电平达到第二参考电压VREFN的电平时，NMOS晶体管NM3导通，NMOS晶体管NM4截止。因此，在输入信号Vin的电压电平高于第二参考电压VREFN的电平的区间期间，第二节点N2的电压被设置为第二参考电压VREFN。
从时间点T1’开始下降的第三节点N3和第四节点N4以及输出信号Vout的电压在时间点T2之后继续下降。因为PMOS晶体管PM1根据第一节点N1的电压转变到截止状态，所以第三节点N3的电压下降到与第一参考电压VREFP和阈值电压Vtp之和相应的电压。第四节点N4的电压也下降到地电平(即，0V)。此外，输出信号Vout的电压根据第四节点N4的电压而下降到地电平，如图4中所示。
在时间点T3，输入信号Vin达到高电压电平VDDH(例如，3.3V)。如上所述，根据示例性实施例的限制电路111a和112a、上拉部113a和下拉部114a进行操作，使得具有地电平(例如，0V)的输出信号Vout从输入信号Vin的电压电平变得高于第一参考电压VREFP的时间点被输出。根据示例性实施例的输入电路100基于接收器110a的上述操作提供数据的高完整性。
如图4中所示，输入信号Vin的电压电平从时间点T4开始下降。根据限制电路111a和112a、上拉部113a和下拉部114a的操作的各个节点的电压可响应于输入信号Vin的减小以与输入信号Vin增大的情况相反的方式变化。因此，接收器110a从时间点T4到时间点T7以参考时间点T1至时间点T4描述的操作的相反方式进行操作，省略详细描述。
如上，描述了使用低电压工艺形成的接收器110a的操作。在接收器110a由低电压晶体管形成时，根据示例性实施例的保护晶体管PM2和NM2以及补偿电阻器R1和R2可提供针对高电压具有高可靠性的接收器110a。
图5是示出根据另一示例性实施例的接收器110b的电路图。参照图5，接收器110b是使用高电压VDDH作为电源电压的施密特触发器类型。接收器110b提供相对于输入信号Vin具有滞后特性的输出信号Vout，并包括限制电路111b和112b、上拉部113b、下拉部114b、滞后设置部115b和116b以及补偿电阻器R1和R2。
限制电路111b和112b响应于输入信号Vin提供构成反相器的晶体管PM1和NM1的栅极电压。当输入信号Vin的电压电平高于第一参考电压VREFP的电平时，第一限制电路111b将输入信号Vin传送到连接到晶体管PM1的栅极的第一节点N1。也就是，在第一限制电路111b的控制下，第一节点N1的电压被限制为大于第一参考电压VREFP。当输入信号Vin的电压电平低于第一参考电压VREFP的电平时，第一限制电路111b将第一节点N1设置为第一参考电压VREFP，而不管输入信号Vin的电压电平如何。
第二限制电路112b响应于输入信号Vin的电压电平低于第二参考电压VREFN的电平，将输入信号Vin发送到连接到晶体管NM1的栅极的第二节点N2。也就是，在第二限制电路112b的控制下，第二节点N2的电压被限制为低于第二参考电压VREFN。当输入信号Vin的电压电平高于第二参考电压VREFN的电平时，第二限制电路112b将第二节点N2设置为保持第二参考电压VREFN，而不管输入信号Vin的电压电平如何。稍后将详细描述响应于输入信号Vin的电平变化的限制电路111b和112b的操作。
构成反相器的晶体管PM1和NM1分别是PMOS晶体管和NMOS晶体管。PMOS晶体管PM1响应于在第一节点N1设置的栅极电压而传送电源电压VDDH。当由第一限制电路111b设置的第一节点N1的电压比第三节点N3的电压低阈值电压Vtp时，PMOS晶体管PM1截止。NMOS晶体管NM1响应于在第二节点N2设置的栅极电压而下拉输出端子Vout的电压。当由第二限制电路112b设置的第二节点N2的电压高于阈值电压Vtn时，NMOS晶体管NM1导通。可以理解，NMOS晶体管NM1的截止条件与其导通条件相反。
保护晶体管PM2和NM2可保护使为高电压VDDH的电源电压反相的晶体管PM1和NM1。第一参考电压VREFP被提供给第一保护晶体管PM2的栅极。第一参考电压VREFP可具有足以导通PMOS晶体管的电平。第一保护晶体管PM2对输出端子Vout和高电压VDDH之间的电压进行分压以降低PMOS晶体管PM1两端的电压。通过防止作为电源电压提供的高电压VDDH被施加到PMOS晶体管PM1来保护PMOS晶体管PM1。第二保护晶体管NM2对输出端子Vout和地GND之间的电压进行分压以降低第一NMOS晶体管NM1两端的电压。当在输出端子Vout设置的电压的电平是高电压VDDH时，第二保护晶体管NM2防止高电压VDDH被施加到第一NMOS晶体管NM1。因此，保护第一NMOS晶体管NM1以防高电压VDDH。
使用提供输出信号Vout对输入信号Vin的滞后效应的电路来实现滞后设置部115b和116b。也就是，滞后设置部115b和116b可构成用于在输入信号Vin的上升和下降区间针对输出信号Vout的转变(transition)设置输入信号Vin的不同参考电平的组件。例如，滞后设置部115b和116b可在输入信号Vin的上升区间控制输出信号Vout在输入信号Vin的电压电平大于第一阈值电压VIH的电平时转变(transition，变迁)。滞后设置部115b和116b可在输入信号Vin的下降区间中控制输出信号Vout在输入信号Vin的电压电平小于第二阈值电压VIL的电平时转变。
根据第五节点N5和第六节点N6的电压确定PMOS晶体管PM5和NMOS晶体管NM5的导通电平和截止电平。也就是，当第一节点N1的电压比第五节点N5的电压低阈值电压Vtp时，PMOS晶体管PM5截止。另一方面，当第二节点N2的电压比第六节点N6的电压高阈值电压Vtn时，NMOS晶体管NM5导通。利用这个特性，可针对输入信号Vin提供具有滞后特性的输出信号Vout，其中，输入信号Vin确定第一节点N1和第二节点N2的电压。
在输入信号Vin的上升区间中，由被提供第二参考电压VREFN的滞后设置部116b控制输出电压Vout的转变。当输入信号Vin的电压电平是0V时，第六节点N6被设置为第二参考电压VREFN。此时，输出信号Vout的电压电平是高于NMOS晶体管NM6的栅极电压VREFN的高电压VDDH的电平。因此，NMOS晶体管NM6截止。另一方面，NMOS晶体管NM7和NM8导通。因此，第六节点N6的电压被设置为第二参考电压VREFN。当输入信号Vin的电压电平增大时，NMOS晶体管NM5开始导通，从而第六节点N6的电压开始减小。然而，当第二节点N2的电压变得比第六节点N6的电压高阈值电压Vtn时，NMOS晶体管NM1导通。从该时间点，输出信号Vout的电压电平开始减小。
在输入信号Vin的下降区间，由被提供第一参考电压VREFP的滞后设置部115b控制输出电压的转变。由于当输入信号Vin具有高电压VDDH(例如，3.3V)时PMOS晶体管PM5和PM1截止，因此第五节点N5被设置为第一参考电压VREFP。此时，输出信号Vout具有与地电平相应的0V。因此，PMOS晶体管PM6截止，并且PMOS晶体管PM7和PM8导通。因此，第五节点N5的电压被设置为第一参考电压VREFP。然而，当输入信号Vin的电压电平减小到低于(VDDH-Vtp)时，PMOS晶体管PM5开始导通，从而第五节点N5和输出信号Vout的电压电平开始增大。
在输入信号Vin的下降区间中滞后设置部116b的操作与在输入信号Vin的上升区间中的操作相反。稍后将参照时序图对此进行详细描述。
以上描述了具有施密特触发器类型的接收器110b的电路结构。可使用传统低电压工艺制造构成限制电路111b和112b、上拉部113b、下拉部114b、滞后设置部115b和116b以及补偿电阻器R1和R2的元件。然而，根据示例性实施例的接收器110b可通过使用低电压工艺制造的元件由高电压VDDH驱动。另外，接收器110b可具有更高的噪声过滤特性，这是因为采用了具有高可靠性的施密特触发器电路。
图6是示出图5中示出的接收器110b的操作的波形。参照图6，接收器110b针对具有高电压摆动电平的输入信号Vin提供具有高可靠性的输出信号Vout。假设作为电源电压提供的高电压VDDH是3.3V，第一参考电压VREFP是1.5V，第二参考电压VREFN是1.8V。
假设在时间点T1之前输入信号Vin保持在0V。因此，第一限制电路111b将第一节点N1的电压设置为与第一参考电压VREFP相同的1.5V。也就是，被提供0V的输入信号Vin作为栅极电压的PMOS晶体管PM3导通，并且被提供第一参考电压VREFP作为栅极电压的PMOS晶体管PM4截止。
在时间点T1之前，被提供在第一节点N1处设置的电压作为栅极电压并被提供高电压VDDH作为源极电压的PMOS晶体管PM5导通。此外，被提供在第一节点N1处设置的电压作为栅极电压的PMOS晶体管PM1导通，并且被提供第一参考电压VREFP作为栅极电压并被提供第三节点N3的电压作为源极电压的第一保护晶体管PM2导通。
在时间点T1之前，第二节点N2的电压由第二限制电路112b设置为0V。第二限制电路112b的NMOS晶体管NM3依据具有0V的电压的输入信号Vin而截止，并且第二限制电路112b的NMOS晶体管NM4依据输入信号Vin而导通。在时间点T1之前，第二节点N2的电压被设置为与输入信号Vin相应的0V。接收第二节点N2的电压作为栅极电压并接收地电压作为源极电压的NMOS晶体管NM1以及NMOS晶体管NM5截止。第四节点N4被设置为第二参考电压VREFN，其中，第二参考电压VREFN是第二保护晶体管NM2的栅极电压。第四节点N4被设置为第二参考电压VREFN，其中，第二参考电压VREFN是第二保护晶体管NM2的栅极电压。当输出信号Vout被设置为高电压VDDH时，第四节点N4被设置为与第二保护晶体管NM2的栅-源电压相应的电压电平，这是因为第二保护晶体管NM2的栅极电压被固定为第二参考电压VREFN。
因此，输出信号Vout连接到高电压VDDH(即，3.3V)并与地隔离。因此，输出信号Vout具有被提供作为接收器110b的电源电压的高电压VDDH(即，3.3V)。
通过焊盘提供的输入信号Vin的电压电平从时间点T1增大到时间点T2。此时，第一限制电路111b控制第一节点N1保持第一参考电压VREFP，即，1.5V。PMOS晶体管PM4保持截止状态，这是因为源极电压(为输入信号Vin的电压电平)低于栅极电压VREFP的电平。PMOS晶体管PM3保持导通状态，这是因为被提供作为PMOS晶体管PM3的栅极电压的输入信号Vin的电压低于第一参考电压VREFP，其中，第一参考电压VREFP是PMOS晶体管PM3的源极电压。因此，第一节点N1保持第一参考电压VREFP，即，1.5V。
从时间点T1到时间点T2，通过焊盘接收的输入信号Vin通过第二限制电路112b被传送到第二节点N2。此时，由于输入信号Vin的电压电平低于第二参考电压VREFN的电平，因此NMOS晶体管NM3保持截止状态，并且NMOS晶体管NM4保持导通状态。因此，输入信号Vin被发送到第二节点N2。
随着第二节点N2的电压增大，NMOS晶体管NM1和NM5从时间点T1’开始导通。然而，在第二节点N2的电压变得比第六节点N6的电压高阈值电压Vtn之前，NMOS晶体管NM1可不完全导通。此时，输出端子的输出电压Vout开始减小，从而第七节点N7的电压开始减小。具体地，在从T1’到T2的区间期间，第六节点N6被保持在由晶体管NM8和NM5以及补偿电阻器R2对第二参考电压VREFN进行分压所获得的电压电平。在从T1’到T2的区间期间，第六节点N6的电压大体上保持恒定电平。
从时间点T2到时间点T3，由根据示例性实施例的滞后设置部115b和116b发生输出电压Vout的转变。输入信号Vin在T2达到与高电压的一半VDDH/2对应的电平，并且在时间点T2’，第二节点N2的电压变得比第六节点N6的电压高阈值电压Vtn(即，高参考电压VIH)。因此，当输入信号Vin达到高于VDDH/2的高参考值VIH时，NMOS晶体管NM1导通，并且输出信号Vout转变到地电平。
输入信号Vin在时间点T3达到高电压(VDDH)电平，并从时间点T4开始下降。然而，即使输出信号Vout的电压电平开始下降时，输出信号Vout也在输入信号Vin的电压电平高于低参考电压VIL的电平时保持低电平。
在时间点T4，输入信号Vin的电压电平开始从高电压电平下降。此时，第一节点N1的电压开始从高电压VDDH下降。然而，当第一节点N1的电压不低于(VDDH-Vtp)时，PMOS晶体管PM1保持截止状态。因此，输出信号Vout的电压电平被保持在0V。然而，随着第一节点N1的电压减小，第五节点N5被缓慢地充电。也就是，第五节点N5的电压可增大。即使输出信号Vout在时间点T4’仍保持低电平，输出信号Vout的电压电平也开始增大。
由于输入信号Vin的电压电平在时间点T5不低于(VDDH-Vtp)，因此输出信号Vout增大，但是保持在低电平。然而，在时间点T5’，输入信号Vin和第一节点N1的电压下降到与低参考电压VIL相同的(VDDH-Vtp)，并且PMOS晶体管PM1导通。此时，输出信号Vout上升到高电平并达到高电压VDDH。与输出信号Vout转变到高电平时输入信号Vin的电平相应的低参考电压VIL不同于与输出信号Vout转变到低电平时输入信号Vin的电平相应的高参考电压VIH。因此，提供滞后特性。
在时间点T6，输入信号Vin被设置为0V。然而，输出信号Vout在输入信号Vin达到低参考电压VIL时的时间点T5’已转变到高电平。根据示例性实施例的接收器110b可基于不同的参考电压VIL和VIH提供关于输入信号Vin的精确滞后特性。
图7是示意性地示出根据另一示例性实施例的输入电路100b的框图。参照图7，根据另一示例性实施例的输入电路100b包括接收器110’、电平转换器120’和缓冲器130’。输入电路100b在低电压(VDD)条件下接收具有高可靠性的信号。
接收器110’接收通过焊盘传送的输入信号105’作为在芯片中将被处理的电信号。接收器110’使用低电压VDD作为电源电压来接收输入信号105’。接收器110’可使用CMOS电路或利用低电压VDD驱动通过焊盘从片上系统20的外部提供的输入信号105’的施密特触发器电路来实现。
电平转换器120’将接收器110’的输出信号的电平转换成能够被内部电路200(参见图1)处理的电平或能够被缓冲器130’缓冲的电平。因为接收器110’的输出信号具有低电压VDD，所以电平转换器120’可不需要单独使用高电压(VDDH)电平。电平转换器120’将具有低电平的信号转换成低电平域的信号，并将转换的信号提供给缓冲器130’。
缓冲器130’暂时存储电平被电平转换器120’转换的输入信号105’。存储在缓冲器130’的输入信号105’被提供给内部电路200。缓冲器130’可由与将被内部电路200处理的信号的电平相同的电平驱动。也就是，缓冲器130’被提供低电压VDD，接收并输出电平转换器120’的输出信号。
上述输入电路100b包括使用低电压VDD作为电源电压的接收器110’和电平转换器120’。这里，接收器110’和电平转换器120’可使用与参照图2描述的接收器110和电平转换器120相同的电路。在这种情况下，图2中示出的接收器110和电平转换器120可被提供低电压VDD，而非高电压VDDH。输入电路100b针对高电压VDDH、低电压VDD或各种电平的电源电压提供高可靠性和提高的噪声特性。
图8是示出图7中示出的接收器110’的电路图。参照图8，接收器110’a包含限制电路111’a和112’a、构成反相器的晶体管PM1和NM1、保护晶体管PM2和NM2以及补偿电阻器R1和R2。假设第一参考电压VREFP是0V，第二参考电压VREFN是1.8V。
限制电路111’a和112’a可包括响应于输入信号Vin提供构成反相器的晶体管PM1和NM1的栅极电压的晶体管。当输入信号Vin的电压电平高于第一参考电压VREFP的电平时，第一限制电路111’a将输入信号Vin传送到第一节点N1，第一节点N1连接到晶体管PM1的栅极。也就是，在第一限制电路111’a的控制下，第一节点N1的电压被限制为大于第一参考电压VREFP。由于输入信号Vin的电平高于0V，因此输入信号Vin的电平被提供为与第一节点N1相同。
响应于输入信号Vin的电压电平低于第二参考电压VREFN的电平，第二限制电路112’a将输入信号Vin发送到第二节点N2，第二节点N2连接到晶体管NM1的栅极。也就是，在第二限制电路112’a的控制下，第二节点N2的电压被限制为低于第二参考电压VREFN。然而，当输入信号Vin的最大电压电平是1.8V时，输入信号Vin的电压电平可没有改变地传送到第二节点N2。也就是，当输入信号Vin的电压电平和电源电压对应于低电压VDD时，限制电路111’a和112’a可被实现为不限制输入信号Vin。
上拉部113’a和下拉部114’a被实现为依据输入信号Vin的电平分别上拉和下拉输出信号Vout的晶体管。当参考电压VREFP和VREFN被施加到保护晶体管PM2和NM2时，保护晶体管PM2和NM2保持导通状态。因此，第三节点N3和第四节点N4以及输出信号Vout的电压可相同。
当发送到第一节点N1的输入信号Vin的电压电平高于阈值电压Vtp的电平时，PMOS晶体管PM1截止。另一方面，当发送到第二节点N2的输入信号Vin的电压电平高于阈值电压Vtn的电平时，NMOS晶体管NM1导通。也就是，在可存在阈值电压Vtn和Vtp之间的差时，晶体管PM1和NM1基本上同时互补地导通和截止。
图9是示出图8中示出的接收器110’a的操作的波形。参照图9，接收器110’a针对具有低电压摆动电平的输入信号Vin提供具有高可靠性的输出信号Vout。假设在输入信号Vin的电平开始变化的时间点T1之前输入信号Vin的电平是0V。此外，假设电源电压是1.8V，第一参考电压VREFP是0V，第二参考电压VREFN是1.8V。
在时间点T1之前，输入信号Vin具有0V。因此，第一限制电路111'a将第一节点N1设置为0V。也就是，第一限制电路111'a的PMOS晶体管PM3和PM4响应于0V的输入信号Vin而导通。因此，接收第一节点N1的电压作为栅极电压并接收低电压VDD作为源极电压的PMOS晶体管PM1导通，并且接收第一参考电压VREFP(即，0V)作为栅极电压并接收第三节点N3的电压作为源极电压的保护晶体管PM2导通。在时间点T1之前，第二节点N2的电压是与输入信号Vin相应的0V。接收第二节点N2的电压作为栅极电压并接收地电压作为源极电压的NMOS晶体管NM1截止，并且第四节点N4被设置为第二参考电压VREFN，其中，第二参考电压VREFN是第二保护晶体管NM2的栅极电压。输出端子的输出信号Vout被设置为与电源电压VDD相应的电平。
通过焊盘提供的输入信号Vin的电平从时间点T1增大。此时，第一节点N1和第二节点N2的电压也增大。第三节点N3和第四节点N4以及输出端子的输出信号Vout的电压被保持在1.8V。
在时间点T2，在保持基本上相同的电平的同时，输入信号Vin的电压电平被传送到第一节点N1和第二节点N2。当传送到第一节点N1和第二节点N2的输入信号Vin的电压电平高于电源电压VDD与PMOS晶体管PM1的阈值电压Vtp之间的差或者高于NMOS晶体管NM1的阈值电压Vtn的电平时，PMOS晶体管PM1截止，并且NMOS晶体管NM1导通。此时，输出端子被下拉，从而输出信号Vout以及第三节点N3和第四节点N4的电压电平下降到地电平(或0V)。输出信号Vout发生转变的时间点可以在输入信号Vin的电平变为输入信号Vin的最大电平的大约一半的电平时的时间点附近。
时间点T3是输入信号Vin达到最大电平(即，1.8V)时的时间点。输出信号Vout的电压电平被保持在地电平或0V，直到输入信号Vin的电平变得低于VDD/2的时间点T5为止。此时，PMOS晶体管PM1导通，NMOS晶体管NM1截止。因此，输出信号Vout以及第三节点N3和第四节点N4的电平通过对输出端子的上拉操作转变到与电源电压或VDD相同的电平。
从以上描述理解的是，通过使用高电压VDDH将作为电源电压的低电压VDD提供给接收器110’a并调节参考电压VREFP和VREFN，来以高可靠性接收低电压输入信号Vin。因此，输入电路针对各种电平的电源电压提供高可靠性接口。
图10是示出根据另一示例性实施例的接收器110'b的电路图。参照图10，接收器110’b是使用低电压VDD作为电源电压的施密特触发器类型。接收器110’b提供相对于输入信号Vin具有滞后特性的输出信号Vout，并包括限制电路111’b和112’b、上拉部113’b、下拉部114’b、滞后设置部115’b和116’b以及补偿电阻器R1和R2。接收器110’b可与以下示例性实施例对应：施加到图5中示出的接收器110b的电源电压VDDH以及参考电压VREFP和VREFN被调节。通过使用接收器110b和110’b，可在高电压VDDH和低电压VDD被用作电源电压的各种情况下实现具有高电压信号接收能力的施密特触发器接收器。
限制电路111’b和112’b响应于输入信号Vin提供构成反相器的晶体管PM1和NM1的栅极电压。然而，当第一参考电压VREFP和第二参考电压VREFN在低电压条件下分别被设置为0V和1.8V时，输入信号Vin通过限制电路111’b和112’b并被传送到第一节点N1和第二节点N2。
PMOS晶体管PM1响应于第一节点N1的电压而传输电源电压VDD。当第一节点N1的电压比PMOS晶体管PM1的源极电压高阈值电压Vtp时，PMOS晶体管PM1截止。NMOS晶体管NM1响应于第二节点N2的电压而下拉输出端子Vout的电压。当第二节点N2的电压高于阈值电压Vtn时，NMOS晶体管NM1导通。
保护晶体管PM2和NM2执行针对低电压的电源电压VDD的保护操作。此外，保护晶体管PM2和NM2可保护用于在接收器110’b由高电压VDDH驱动的环境下执行反相功能的CMOS晶体管PM1和NM1。响应于参考电压VREFP和VREFN被施加到保护晶体管PM2和NM2，保护晶体管PM2和NM2在低电压条件下保持导通状态。
使用提供输出信号Vout和输入信号Vin之间的滞后效应的电路来实现滞后设置部115’b和116’b。也就是，滞后设置部115’b和116’b可构成用于针对输入信号Vin的上升区间和下降区间不同地设置输出信号Vout发生转变时的输入信号Vin的电平的组件。例如，当在输入信号Vin的上升区间中输入信号Vin的电压电平高于第一阈值电压VIH的电平时，滞后设置部115’b和116’b控制输出信号Vout转变。当在输入信号Vin的下降区间中输入信号Vin的电压电平小于第二阈值电压VIL的电平时，滞后设置部115’b和116’b控制输出信号Vout转变。
依据第五节点N5和第六节点N6的电压确定PMOS晶体管PM5和NMOS晶体管NM5的导通和截止电平。也就是，当第一节点N1的电压比第五节点N5的电压低阈值电压Vtp时，晶体管PM5截止。另一方面，当第二节点N2的电压电平比第六节点N6的电压高阈值电压Vtn时，晶体管NM5导通。通过使用该特性，可提供相对于输入信号Vin具有滞后特性的输出信号Vout以确定第一节点N1和第二节点N2的电压。
在输入信号Vin的上升区间中，由被提供第二参考电压VREFN的滞后设置部116’b控制输出电压Vout的转变。当输入信号Vin的电平是0V时，第五节点N5被设置为电源电压VDD(即，1.8V)。此外，第六节点N6被设置为第二参考电压VREFN(即，1.8V)。
当输入信号Vin的电压电平增大时，NMOS晶体管NM5开始导通，从而第六节点N6的电压开始减小。当输入信号Vin的电压电平比第六节点N6的电压电平高阈值电压Vtn时，NMOS晶体管NM1导通。在该时间点，输出信号Vout的电压电平急剧下降。
在输入信号Vin的下降区间中，由被提供第一参考电压VREFP的滞后设置部115’b控制输出电压Vout的转变。因为在输入信号Vin具有电源电压VDD(例如，1.8V)时PMOS晶体管PM5和PM1截止，所以第五节点N5被设置为0V。此时，输出信号Vout接地为基本上为0V的电压。然而，当输入信号Vin的电压电平减小到小于(VDDH-Vtp)时，PMOS晶体管PM5开始导通，从而第五节点N5和输出信号Vout的电平开始增大。
在输入信号Vin的下降区间中滞后设置部116’b的操作与在输入信号Vin的上升区间中的操作相反。稍后将参照时序图对此进行详细描述。
如上，描述具有施密特触发器类型的接收器110’b的电路结构。与在高电压条件下精确地执行施密特触发器电路的操作的接收器110b(参见图5)类似，接收器110’b在低电压(VDD)条件下高精确性地接收输入信号Vin。然而，在低电压条件下可能需要调节参考电压VREFP和VREFN。
图11是示出图10中示出的接收器110’b的操作的波形。参照图11，接收器110’b针对具有低电压摆动电平的输入信号Vin提供具有高可靠性的输出信号Vout。假设电源电压是1.8V，第一参考电压VREFP是0V，第二参考电压VREFN是1.8V。因此，如上所述，第一节点N1和第二节点N2具有与输入信号Vin相同的电压电平。
在时间点T1之前，输入信号Vin具有0V。接收第一节点N1的电压作为栅极电压并接收低电压VDD作为源极电压的PMOS晶体管PM5导通。此外，接收第一节点N1的电压作为栅极电压的PMOS晶体管PM1导通。接收第一参考电压VREFP(即，0V)作为栅极电压并接收第三节点N3的电压作为源极电压的第一保护晶体管PM2导通。此外，NMOS晶体管NM1和NM5响应于具有0V的输入信号而截止。在该时间点，输出端子上的输出信号Vout的电压电平被设置为高电平，即，1.8V。
通过焊盘提供的输入信号Vin的电压电平从时间点T1增大。随着第一节点N1和第二节点N2的电压增大，NMOS晶体管NM1和NM5开始导通。因此，第六节点N6的电压逐渐下降。在第二节点N2的电压比第六节点N6的电压高阈值电压Vtn之前，NMOS晶体管NM1可不完全导通。因此，输出端子上的输出信号Vout的电压电平被保持在高电压状态。
在时间点T2之后，输入信号Vin的电压电平比第六节点N6的电压电平高阈值电压Vtn。第六节点N6的电压可与由NMOS晶体管NM8和NM5以及补偿电阻器R2对第二参考电压VREFN进行分压所获得的电压对应。因此，随着输入信号Vin的电压上升，第六节点N6的电压缓慢地减小。当输入信号Vin的电压电平比第六节点N6的电压电平高阈值电压Vtn时，NMOS晶体管NM1导通，并且输出端子被下拉。因此，输出信号Vout的电压电平下降到地电压电平。通过用于设置第六节点N6的电压的滞后设置部116’b，输出信号Vout在输入信号Vin达到高于VDD/2的参考电压VIH时的时间点转变。
输入信号Vin的电压电平在时间点T3达到低电压VDD的电平并从时间点T4开始下降。随着输入信号Vin的电压电平在时间点T4减小，电荷开始从PMOS晶体管PM5传送到第五节点N5。因此，第五节点N5的电压逐渐增大。然而，当输入信号Vin的电压电平不低于(VDD-Vtp)时，PMOS晶体管PM1被保持在截止状态。因此，输出信号Vout的电压电平被保持在0V。
输入信号Vin的电压电平在时间点T5下降到VDD/2。然而，由于输入信号Vin的电压电平在时间点T5不低于(VDD-Vtp)，因此输出信号Vout被保持在低电平。然而，当输入信号Vin的电压电平下降到(VDD-Vtp)时，PMOS晶体管PM1导通。此时，输出信号Vout在时间点T5’上升到高电平。参考电压VIL(用于使输出信号Vout转变到高电平的输入信号Vin的电平)和参考电压VIH(用于使输出信号Vout转变到低电平)被设置为不同的值。因此，提供滞后特性。
在时间点T6，输入信号Vin达到0V。然而，输出信号Vout已从输入信号Vin下降到参考电压VIL的时间点转变到高电平。
如上，描述了接收器110’b的操作，其中，针对输入信号Vin的上升区间和下降区间，用于响应于输入信号Vin转变输出信号Vout的参考电压VIL和VIH是不同的。在示例性实施例中，可通过改变参考电压VREFP和VREFN在低电压条件下接收输入信号Vin。
图12是示意性地示出根据示例性实施例的便携式终端的框图。参照图12，根据示例性实施例的便携式终端1000包含图像处理器部1100、射频(RF)收发器部1200、音频处理器部1300、图像文件产生器1400、存储器1500、用户接口1600和控制器1700。
图像处理器部1100包括镜头1110、图像传感器1120、图像处理器1130和显示器1140。RF收发器部1200包括天线1210、收发器1220和调制解调器1230。音频处理器部1300包括音频处理器1310、麦克风1320和扬声器1330。
存储器1500可以以存储卡(例如，多媒体卡(MMC)、嵌入式MMC(eMMC)、安全数字(SD)或microSD)的形式实现。控制器1700可以以驱动应用程序、操作系统等的片上系统的形式实现。
调制解调器1230、控制器1700(以片上系统的形式实现)或存储器1500的输入电路可包括根据示例性实施例的接收器。因此，可在高电压VDDH被用作电源电压的同时高可靠性地接收数据。
根据示例性实施例的半导体装置可根据各种不同封装技术中的任何一种被封装。这样的封装技术的示例可包括但不限于：层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、裸片格栅封装(die inwaffle pack，华夫封装中的裸片)、裸片级晶片形式(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平包装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型方形扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级加工的堆叠式封装(WSP)。
尽管已经参照示例性实施例描述了本发明构思，但是本领域技术人员将清楚的是，在不脱离本发明构思的精神和范围的情况下，可进行各种改变和修改。因此，应理解，以上实施例不是限制性的，而是说明性的。

Claims (25)

1.一种通过焊盘接收输入信号的接收器电路，所述接收器电路包括：
第一限制电路，被构造为将第一参考电压或输入信号提供给第一节点，其中，该输入信号具有高于第一参考电压的电压；
第二限制电路，被构造为将第二参考电压或输入信号提供给第二节点，其中，该输入信号具有低于第二参考电压的电压；
第一PMOS晶体管，被构造为基于第一节点的电压上拉输出节点；
第一NMOS晶体管，被构造为基于第二节点的电压下拉输出节点；
第二PMOS晶体管，连接在输出节点与第一PMOS晶体管之间；
第二NMOS晶体管，连接在输出节点与第一NMOS晶体管之间；
至少一个补偿电阻器，连接在电源电压与第一PMOS晶体管的一端之间，或者连接在第一NMOS晶体管的一端与地之间，
其中，第一限制电路包括：第三PMOS晶体管，被构造为响应于输入信号，将第一参考电压提供给第一节点。
2.如权利要求1所述的接收器电路，其中，第一限制电路还包括：
第四PMOS晶体管，被构造为响应于第一参考电压，将输入信号提供给第一节点。
3.如权利要求1所述的接收器电路，其中，第二限制电路包括：
第三NMOS晶体管，被构造为响应于输入信号，将第二参考电压提供给第二节点；
第四NMOS晶体管，被构造为响应于第二参考电压，将输入信号提供给第二节点。
4.如权利要求1所述的接收器电路，其中，第一参考电压被提供给第二PMOS晶体管的栅极，第二参考电压被提供给第二NMOS晶体管的栅极。
5.如权利要求1所述的接收器电路，其中，电源电压高于第一参考电压和第二参考电压中的至少一个。
6.如权利要求5所述的接收器电路，其中，第一参考电压与电源电压和第二参考电压之间的差对应。
7.如权利要求1所述的接收器电路，其中，电源电压与第二参考电压对应，第一参考电压与地电压对应。
8.如权利要求7所述的接收器电路，其中，当输入信号由第一限制电路或第二限制电路提供时，提供输入信号而不改变输入信号的电平。
9.如权利要求1所述的接收器电路，还包括：
第五PMOS晶体管，具有连接到第一节点的栅极，并连接在第一PMOS晶体管和电源电压之间；
第五NMOS晶体管，具有连接到第二节点的栅极，并连接在第一NMOS晶体管和地之间。
10.如权利要求9所述的接收器电路，还包括：
第一滞后设置部，被构造为基于第一参考电压和输出到输出节点的输出信号，将第一偏置电压提供给第一PMOS晶体管的源极。
11.如权利要求10所述的接收器电路，其中，第一滞后设置部包括：
第八PMOS晶体管，被构造为连接在第一参考电压和第一PMOS晶体管的源极之间；
第七PMOS晶体管，被构造为响应于输出信号，将第一参考电压提供给第八PMOS晶体管的栅极；
第六PMOS晶体管，被构造为响应于第一参考电压，将输出信号提供给第八PMOS晶体管的栅极。
12.如权利要求9所述的接收器电路，还包括：
第二滞后设置部，被构造为基于第二参考电压和输出到输出节点的输出信号，将第二偏置电压提供给第一NMOS晶体管的源极。
13.如权利要求12所述的接收器电路，其中，第二滞后设置部包括：
第八NMOS晶体管，被构造为连接在第二参考电压和第一NMOS晶体管的源极之间；
第七NMOS晶体管，被构造为响应于输出信号，将第二参考电压提供给第八NMOS晶体管的栅极；
第六NMOS晶体管，被构造为响应于第二参考电压，将输出信号提供给第八NMOS晶体管的栅极。
14.一种接收器电路，包括：
第一限制电路，被构造为将高于第一参考电压的输入信号提供给第一节点；
第二限制电路，被构造为将低于第二参考电压的输入信号提供给第二节点；
第一PMOS晶体管，被构造为基于第一节点的电压上拉输出节点；
第一NMOS晶体管，被构造为基于第二节点的电压下拉输出节点；
第五PMOS晶体管，具有连接到第一节点的栅极，并连接在电源电压和第一PMOS晶体管的源极之间；
第一滞后设置部，被构造为基于输出信号控制第一PMOS晶体管的源极的电压；
第五NMOS晶体管，具有连接到第二节点的栅极，并连接在第一NMOS晶体管的源极和地之间；
第二滞后设置部，被构造为基于输出信号控制第一NMOS晶体管的源极的电压。
15.如权利要求14所述的接收器电路，其中，第一限制电路被构造为响应于输入信号的电平低于第一参考电压，将第一参考电压提供给第一节点。
16.如权利要求14所述的接收器电路，其中，第二限制电路被构造为响应于输入信号的电平高于第二参考电压，将第二参考电压提供给第二节点。
17.如权利要求14所述的接收器电路，还包括：
第一补偿电阻器，连接在电源电压与第一PMOS晶体管的源极之间；
第二补偿电阻器，连接在地与第一NMOS晶体管的源极之间。
18.如权利要求14所述的接收器电路，还包括：
第二PMOS晶体管，连接在输出节点与第一PMOS晶体管之间；
第二NMOS晶体管，连接在输出节点与第一NMOS晶体管之间。
19.如权利要求18所述的接收器电路，其中，第一参考电压被提供给第二PMOS晶体管的栅极，第二参考电压被提供给第二NMOS晶体管的栅极。
20.如权利要求14所述的接收器电路，其中，第一滞后设置部包括：
第八PMOS晶体管，被构造为连接在第一参考电压与第一PMOS晶体管的源极之间；
第七PMOS晶体管，被构造为响应于输出信号，将第一参考电压提供给第八PMOS晶体管的栅极；
第六PMOS晶体管，被构造为响应于第一参考电压，将输出信号提供给第八PMOS晶体管的栅极。
21.如权利要求14所述的接收器电路，其中，第二滞后设置部包括：
第八NMOS晶体管，被构造为连接在第二参考电压和第一NMOS晶体管的源极之间；
第七NMOS晶体管，被构造为响应于输出信号，将第二参考电压提供给第八NMOS晶体管的栅极；
第六NMOS晶体管，被构造为响应于第二参考电压，将输出信号提供给第八NMOS晶体管的栅极。
22.一种接收器电路的信号接收方法，所述接收器电路使用低电压工艺形成并接收具有更高的电压的输入信号，所述信号接收方法包括：
响应于输入信号，提供电平高于第一参考电压的第一输入信号和电平低于第二参考电压的第二输入信号；
响应于第一输入信号，驱动用于将输出节点上拉至所述更高的电压的第一PMOS晶体管；
响应于第二输入信号，驱动用于将输出节点下拉至地电压的第一NMOS晶体管，
其中，由第一参考电压控制的第二PMOS晶体管连接在输出节点和第一PMOS晶体管之间，由第二参考电压控制的第二NMOS晶体管连接在输出节点和第一NMOS晶体管之间，
其中，所述接收器电路包括：第三PMOS晶体管，被构造为响应于输入信号，提供第一参考电压。
23.如权利要求22所述的信号接收方法，其中，第一补偿电阻器连接在第一PMOS晶体管的源极和所述更高的电压之间，第二补偿电阻器连接在第一NMOS晶体管的源极和地电压之间。
24.如权利要求22所述的信号接收方法，其中，第一参考电压与所述更高的电压和第二参考电压之间的差对应。
25.如权利要求22所述的信号接收方法，还包括：
通过基于输出节点的电压设置第一PMOS晶体管的源极电压来调节第一PMOS晶体管的截止阈值电压；
通过基于输出节点的电压设置第一NMOS晶体管的源极电压来调节第一NMOS晶体管的导通电压。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107181482B (zh) * 2016-03-09 2020-09-08 中芯国际集成电路制造(上海)有限公司 输入输出接收电路
US9735763B1 (en) * 2016-03-28 2017-08-15 Qualcomm Incorporated High voltage input receiver using low-voltage devices
CN108123709B (zh) * 2016-11-30 2021-08-06 上海复旦微电子集团股份有限公司 输出电路
US10483973B2 (en) * 2017-12-06 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature instability-aware circuit
US10700683B1 (en) 2018-08-28 2020-06-30 Qualcomm Incorporated Dynamic power supply shifting
KR20200104114A (ko) * 2019-02-26 2020-09-03 에스케이하이닉스 주식회사 수신 회로, 이를 포함하는 반도체 장치 및 반도체 시스템
TWI705427B (zh) * 2019-06-20 2020-09-21 友達光電股份有限公司 顯示系統
TWI737299B (zh) * 2019-07-08 2021-08-21 台灣積體電路製造股份有限公司 緩衝電路與緩衝方法
DE102020114004A1 (de) * 2019-07-08 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Pufferschaltung zwischen unterschiedlichen spannungsdomänen
JP7416087B2 (ja) 2019-12-03 2024-01-17 富士電機株式会社 比較回路、半導体装置
JPWO2021171482A1 (zh) * 2020-02-27 2021-09-02
CN111257656A (zh) * 2020-03-12 2020-06-09 南京市特种设备安全监督检验研究院 起重机控制系统射频场感应的传导骚扰抗扰度检测装置及方法
KR102658272B1 (ko) * 2020-05-21 2024-04-17 에스케이하이닉스 주식회사 신호 수신 회로 및 신호 수신 회로의 오프셋 측정 방법
CN114070296A (zh) * 2020-08-03 2022-02-18 长鑫存储技术有限公司 存储系统
US11146253B1 (en) 2020-08-24 2021-10-12 Electronics And Telecommunications Research Institute Receiving circuit to process low-voltage signal with hysteresis
US11444611B2 (en) * 2020-10-06 2022-09-13 Mediatek Inc. Chip having a receiver including a hysteresis circuit
CN216122381U (zh) * 2020-10-16 2022-03-22 美商新思科技有限公司 电子电路和接收器电路
CN217445335U (zh) * 2020-11-10 2022-09-16 美商新思科技有限公司 输入缓冲器电路
CN113114173A (zh) * 2021-03-31 2021-07-13 成都锐成芯微科技股份有限公司 一种施密特触发器
US11704264B2 (en) 2021-05-05 2023-07-18 Macronix International Co., Ltd. Data transmission system and operation method thereof
TWI763472B (zh) * 2021-05-05 2022-05-01 旺宏電子股份有限公司 資訊傳輸系統及其運作方法
US11901900B2 (en) 2021-06-23 2024-02-13 Stmicroelectronics International N.V. Schmitt trigger with current assistance circuit
CN113381739A (zh) * 2021-06-25 2021-09-10 上海威固信息技术股份有限公司 一种正负向阈值电压均可调节的施密特触发器
US11923855B2 (en) * 2021-09-20 2024-03-05 Stmicroelectronics International N.V. Schmitt trigger with pull-up transistor
US11569819B1 (en) * 2021-09-27 2023-01-31 Advanced Micro Devices, Inc. High-voltage tolerant inverter
US20230238956A1 (en) * 2022-01-21 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cmos schmitt trigger receiver for thin oxide technology
KR102636530B1 (ko) * 2022-04-26 2024-02-14 주식회사 해치텍 레벨 쉬프트 회로 및 이를 포함하는 집적회로 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489862A (en) * 1994-11-18 1996-02-06 Texas Instruments Incorporated Output driver with slew and skew rate control
US5896044A (en) * 1997-12-08 1999-04-20 Lucent Technologies, Inc. Universal logic level shifting circuit and method
CN101442307A (zh) * 2007-11-22 2009-05-27 联发科技股份有限公司 电平转换器
CN101552605A (zh) * 2009-05-19 2009-10-07 北京时代民芯科技有限公司 一种可耐受高电压输入的接口电路
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5465054A (en) 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
US6356099B1 (en) * 1994-11-10 2002-03-12 Advanced Micro Devices, Inc. Transmission-line-noise immune input buffer
US5952848A (en) 1997-03-14 1999-09-14 Lucent Technologies Inc. High-voltage tolerant input buffer in low-voltage technology
KR100236058B1 (ko) * 1997-04-24 1999-12-15 김영환 트리거 전압 조정이 가능한 슈미트 트리거 회로
US6084430A (en) 1997-12-31 2000-07-04 Intel Corporation Input buffer for a mixed voltage environment
US6069515A (en) 1998-01-29 2000-05-30 Sun Microsystems, Inc. High voltage input buffer circuit using low voltage transistors
WO1999063668A1 (de) * 1998-06-04 1999-12-09 Infineon Technologies Ag Logikgatter
US6147540A (en) 1998-08-31 2000-11-14 Motorola Inc. High voltage input buffer made by a low voltage process and having a self-adjusting trigger point
KR100324326B1 (ko) 1999-10-19 2002-02-16 박종섭 입력 버퍼 회로
US6353333B1 (en) 2000-06-16 2002-03-05 Xilinx, Inc. Simplified 5V tolerance circuit for 3.3V I/O design
US7190191B1 (en) * 2003-02-24 2007-03-13 Cypress Semiconductor Corporation Over-voltage tolerant input buffer having hot-plug capability
KR100495430B1 (ko) 2003-05-21 2005-06-14 삼성전자주식회사 톨러런트 입력 회로
KR100582359B1 (ko) * 2004-03-03 2006-05-22 주식회사 하이닉스반도체 슬루 레이트가 제어된 반도체 소자의 출력 드라이버
KR100594287B1 (ko) 2004-07-05 2006-06-30 삼성전자주식회사 넓은 범위의 입력 전압에 대응 가능한 입력 버퍼
US7495483B2 (en) * 2005-06-30 2009-02-24 Stmicroelectronics Pvt. Ltd. Input buffer for CMOS integrated circuits
US7312636B2 (en) * 2006-02-06 2007-12-25 Mosaid Technologies Incorporated Voltage level shifter circuit
US7521970B2 (en) 2006-03-09 2009-04-21 Stmicroelectronics Pvt. Ltd. High voltage tolerant input buffer
JP2009533929A (ja) 2006-04-12 2009-09-17 エヌエックスピー ビー ヴィ 電子回路
TWI302025B (en) 2006-05-25 2008-10-11 Univ Nat Chiao Tung Mixed-voltage input/output buffer having low-voltage design
JP4987447B2 (ja) 2006-11-30 2012-07-25 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路
US7564287B2 (en) 2007-09-05 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage tolerant input buffer
US8482329B2 (en) 2008-08-08 2013-07-09 Lsi Corporation High voltage input receiver with hysteresis using low voltage transistors
US8283964B2 (en) 2009-07-22 2012-10-09 Qualcomm, Incorporated Level shifters and high voltage logic circuits
US8502568B2 (en) 2010-08-17 2013-08-06 Arm Limited Receiver circuit with high input voltage protection
US8446204B2 (en) 2011-01-27 2013-05-21 Qualcomm Incorporated High voltage tolerant receiver
TWI463600B (zh) * 2011-03-02 2014-12-01 Global Unichip Corp 二級式後端驅動器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489862A (en) * 1994-11-18 1996-02-06 Texas Instruments Incorporated Output driver with slew and skew rate control
US5896044A (en) * 1997-12-08 1999-04-20 Lucent Technologies, Inc. Universal logic level shifting circuit and method
CN101442307A (zh) * 2007-11-22 2009-05-27 联发科技股份有限公司 电平转换器
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器
CN101552605A (zh) * 2009-05-19 2009-10-07 北京时代民芯科技有限公司 一种可耐受高电压输入的接口电路

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