KR102054964B1 - 고속 스위칭 동작을 위한 고주파 스위치 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 고주파 스위치 장치는, 제1 단자와 제2 단자 사이에 스택된 제1,제2 트랜지스터를 포함하는 스위칭 회로; 상기 제1,제2 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1,제2 게이트 저항을 포함하는 게이트 저항 회로; 상기 제1,제2 게이트 저항 각각의 타단에 접속되어, 상기 제1,제2 게이트 저항을 통해 상기 제1,제2 트랜지스터의 게이트에 제1,제2 게이트 신호를 제공하는 제1,제2 게이트 버퍼를 포함하는 게이트 버퍼 회로; 및 수신받은 게이트 신호에 기초하여 스위칭 타임이 서로 다르도록 지연시켜서 서로 다른 스위칭 타임을 갖는 상기 제1 및 제2 게이트 신호를 생성하는 지연 회로; 를 포함할 수 잇다.

Description

고속 스위칭 동작을 위한 고주파 스위치 장치{RADIO FREQUENCY SWITCH DEVICE FOR FAST SWITCHING OPERATION}
본 발명은 고속 스위칭 동작을 위한 고주파(Radio Frequency: RF) 스위치 장치에 관한 것이다.
통상, PA(Power Amplifier)는 RF 스위치 장치를 포함할 수 있고, 이 RF 스위치 회로는 TDD(Time Division Duplex) 방식을 이용하는 PA에 적용될 수 있다. TDD 방식의 PA에 적용되는 RF 스위치 장치는 시간을 나누어 송신(TX)과 수신(RX)을 스위칭 할 수 있다.
이러한 TDD 방식의 PA에서는, 짧은 시간 동안에 송신(TX)과 수신(RX)을 교대로 연결하는 스위칭 동작을 수행하므로, 스위칭 타임(Switching time)이 중요한 동작 성능이 된다.
기존의 RF 스위치 장치는 시리즈 스위치(series switch)와 션트 스위치(shunt switch)를 포함할 수 있고, 시리즈 스위치(series switch)와 션트 스위치(shunt switch) 각각의 게이트에 게이트 저항이 연결 되어 있고, 상기 게이트 저항은 게이트 버퍼(gate buffer)와 연결 된다. 여기서, 게이트 저항은 게이트 버퍼를 통해서 수신되는 큰 신호가 시리즈 스위치 또는 션트 스위치에 인가되어 각 스위치의 아이솔레이션(isolation)이 열화되는 것을 방지하는 역할을 한다.
또한, 각 스위치의 게이트(gate)에 연결된 게이트 저항의 값과 게이트(gate)에서 보이는 커패시턴스에 의해 스위칭 타임(switching time)이 결정된다. 여기서 커패시터는 스위치가 FET인 경우, FET의 게이트-소스 커패시턴스(Cgs), 게이트-드레인 커패시턴스(Cgd)가 될 수 있다.
한편, FET의 크기는 FET의 삽입 손실(insertion loss) 등의 특성에 기초해 결정되고, FET의 크기가 결정되면 물리적으로 커패시턴스가 정해지며, 스위칭 타임(switching time)의 규격이 정해지면, 이에 따라 게이트 저항의 값도 정해지게 된다. 이에 따라, 게이트 저항의 값에 따라 스위칭 타임(switching time)과 아이솔레이션(isolation) 특성이 트레이드 오프(trade off) 관계가 성립된다. 일 예로, 어떤 시스템에서 스위칭 타임(switching time)이 더 중요하게 취급되면, 아이솔레이션(isolation) 특성의 열화가 문제될 수 있다.
기존의 고주파 스위치는, 아이솔레이션 특성을 열화 시키지 않기 위해 게이트 저항의 값을 적정한 값으로 유지하는 경우에는 스위칭 시간이 길어지게 되는 문제점이 있었다.
(선행기술문헌)
(특허문헌 1) KR 등록특허공보 제10-1823268호
본 발명의 일 실시 예는, 지연 회로를 이용하여 복수의 게이트 신호의 스위칭 타임(오프 타임 또는 온 타임)을 서로 다르게 함으로써, 스위치 소자 사이의 접속노드에서 순간적으로 고 임피던스가 되는 것을 방지할 수 있는 고주파 스위치 장치를 제공한다.
본 발명의 일 실시 예에 의해, 제1 단자와 제2 단자 사이에 스택된 제1,제2 트랜지스터를 포함하는 스위칭 회로; 상기 제1,제2 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1,제2 게이트 저항을 포함하는 게이트 저항 회로; 상기 제1,제2 게이트 저항 각각의 타단에 접속되어, 상기 제1,제2 게이트 저항을 통해 상기 제1,제2 트랜지스터의 게이트에 제1,제2 게이트 신호를 제공하는 제1,제2 게이트 버퍼를 포함하는 게이트 버퍼 회로; 및 수신받은 게이트 신호에 기초하여 서로 다른 스위칭 타임을 갖는 상기 제1 및 제2 게이트 신호를 생성하는 지연 회로; 를 포함하는 고주파 스위치 장치가 제안된다.
상기 스위칭 타임은 온레벨에서 오프 레벨로 천이되는 오프 타임이고, 상기 지연 회로는, 상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하고, 상기 게이트 신호의 오프타임을 제2지연시간만큼 지연하여 상기 제2 게이트 신호를 생성하고, 상기 제1 지연시간과 상기 제2지연시간은 서로 다르게 설정될 수 있다.
상기 지연 회로는, 상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하는 제1 지연기; 및 상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하는 제2 지연기; 를 포함할 수 있다.
상기 제1 지연기 및 제2 지연기는, 입력되는 게이트 신호의 오프타임을 지연시키는 인버터를 포함할 수 있다.
상기 제1 지연기 및 제2 지연기는, 입력되는 게이트 신호의 오프타임을 지연시키는 인버터; 및 상기 인버터의 입력단 또는 출력단과 접지 사이에 접속되어, 제어신호에 응답하여 커패시턴스를 가변시켜 지연시간을 조절하는 가변 커패시터 회로; 를 포함할 수 있다.
상기 제1,제2 게이트 버퍼중 하나는, 상기 제1 게이트 신호를 입력받는 제1 버퍼; 및 상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼; 를 포함할 수 있다.
상기 제1 및 제2 게이트 저항중 하나는, 상기 제1 버퍼의 출력단에 접속된 제1 저항; 및 상기 제2 버퍼의 출력단에 접속된 제2 저항; 를 포함할 수 잇다.
상기 제1,제2 트랜지스터중 하나는, 상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 스위칭 트랜지스터; 및 상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 스위칭 트랜지스터의 소스에 접속된 소스, 상기 제1 스위칭 트랜지스터의 게이트에 접속된 게이트, 상기 제1 스위칭 트랜지스터의 바디에 접속된 바디를 갖는 제2 스위칭 트랜지스터; 를 포함할 수 있다.
또한, 본 발명의 다른 일 실시 예에 의해, 제1 단자와 제2 단자 사이에 접속되어, 제1 신호에 대한 제1 신호 경로를 스위칭하는 제1 고주파 스위치 회로; 상기 제1 단자와 제3 단자 사이에 접속되어, 제2 신호에 대한 제2 신호 경로를 스위칭하는 제2 고주파 스위치 회로; 를 포함하고, 상기 제1 고주파 스위치 회로는, 제1 단자와 제2 단자 사이에 스택된 제1 및 제2 트랜지스터를 포함하는 스위칭 회로; 상기 제1 및 제2 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 및 제2 게이트 저항을 포함하는 게이트 저항 회로; 상기 제1 및 제2 게이트 저항 각각의 타단에 접속되어, 상기 제1 및 제2 게이트 저항을 통해 상기 제1 및 제2 트랜지스터의 게이트에 제1 및 제2 게이트 신호를 제공하는 제1 및 제2 게이트 버퍼를 포함하는 게이트 버퍼 회로; 및 수신받은 게이트 신호에 기초하여 서로 다른 스위칭 타임을 갖는 상기 제1 및 제2 게이트 신호를 생성하는 지연 회로; 를 포함하는 고주파 스위치 장치가 제안된다.
상기 스위칭 타임은, 온레벨에서 오프 레벨로 천이되는 오프 타임이고, 상기 지연 회로는, 상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하고, 상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하고, 상기 제1 지연시간과 상기 제2지연시간은 서로 다르게 설정될 수 있다.
상기 지연 회로는, 상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하는 제1 지연기; 및 상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하는 제2 지연기; 를 포함할 수 있다.
상기 제1 지연기 및 제2 지연기는, 입력되는 게이트 신호의 오프타임을 지연시키는 인버터를 포함할 수 있다.
상기 제1 지연기 및 제2 지연기는, 입력되는 게이트 신호의 오프타임을 지연시키는 인버터; 및 상기 인버터의 입력단 또는 출력단과 접지 사이에 접속되어, 제어신호에 응답하여 커패시턴스를 가변시켜 지연시간을 조절하는 가변 커패시터 회로; 를 포함할 수 잇다.
상기 제1,제2 게이트 버퍼중 하나는, 상기 제1 게이트 신호를 입력받는 제1 버퍼; 및 상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼; 를 포함할 수 있다.
상기 제1 및 제2 게이트 저항중 하나는, 상기 제1 버퍼의 출력단에 접속된 제1 저항; 및 상기 제2 버퍼의 출력단에 접속된 제2 저항; 를 포함할 수 있다.
상기 제1,제2 트랜지스터중 하나는, 상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 스위칭 트랜지스터; 및 상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 스위칭 트랜지스터의 소스에 접속된 소스, 상기 제1 스위칭 트랜지스터의 게이트에 접속된 게이트, 상기 제1 스위칭 트랜지스터의 바디에 접속된 바디를 갖는 제2 스위칭 트랜지스터; 를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 지연 회로를 이용하여 복수의 게이트 신호의 스위칭 타임(오프 타임 또는 온 타임)을 서로 다르게 함으로써, 스위치 소자 사이의 접속노드에서 순간적으로 고 임피던스가 되는 것을 방지할 수 있고, 이에 따라 클럭 피드 쓰루(clock feed through)의 영향을 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 5는 도 3의 고주파 스위치 회로의 제1 게이트 버퍼, 제1 게이트 저항 및 제1 트랜지스터의 일 예시도이다.
도 6a는 도 3의 고주파 스위치 회로의 일부를 보이는 회로도이다.
도 6b는 도 4의 제1 트랜지스터를 이용한 클럭 피드 쓰루(clock feed through) 설명도이다.
도 7은 도 6a의 고주파 스위치 회로의 게이트 신호에 대한 일 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 지연 회로의 일 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 지연 회로의 일 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 지연기의 일 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 지연기의 일 예시도이다.
도 12는 도 9의 지연 회로의 구현 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이다.
도 14는 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이다.
도 15는 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이다.
도 16은 본 발명의 일 실시 예에 따른 고주파 스위치 회로가 적용된 SPDT 스위치의 일 예시도이이다.
도 17은 15의 SPDT 스위치의 스위치 타이밍 설명도이다.
도 18은 본 발명의 일 실시 예에 따른 게이트 신호의 지연 시간을 설명하기 위한 시뮬레이션 결과도이다.
도 19는 딜레이 셀의 적용 유무에 따른 클럭 피드 쓰루(clock feed through)의 영향을 설명하기 위한 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 장치(10)는 적어도 제1 고주파 스위치 회로(100-1)를 포함할 수 있다.
상기 제1 고주파 스위치 회로(100-1)는, 제1 단자(T10)와 제2 단자(T21) 사이에 접속되어, 제1 게이트 신호(VG10)에 따라, 제1 단자(T10)와 제2 단자(T21) 사이의 제1 신호 경로를 스위칭 온 또는 오프할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 장치(100)는, 제1 고주파 스위치 회로(100-1) 및 제2 고주파 스위치 회로(100-2)를 포함할 수 있다.
상기 제1 고주파 스위치 회로(100-1)는, 제1 단자(T10)와 제2 단자(T21) 사이에 접속되어, 제1 신호의 전달 및 차단을 위해, 제1 게이트 신호(VG10)에 따라 제1 단자(T10)와 제2 단자(T21) 사이의 제1 신호 경로를 스위칭 온 또는 오프할 수 있다.
상기 제2 고주파 스위치 회로(100-2)는, 상기 제1 단자(T10)와 제3 단자(T22) 사이에 접속되어, 제1 신호의 전달 및 차단을 위해, 제2 게이트 신호(VG20)에 따라 상기 제1 단자(T10)와 제3 단자(T22) 사이의 제2 신호 경로를 스위칭 온 또는 오프할 수 있다.
도 1 및 도 2를 참조하면, 예를 들어, 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2)는 동일한 회로 구조로 이루어질 수 있다. 일 예로, 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2)는 도 3에 도시된 바와 같은 회로 구조로 이루어 질 수 있다.
일 예로, 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2) 각각은 시리즈 스위치(series switch)와 션트 스위치(shunt switch)를 포함할 수 있다.
이하, 본 발명의 각 실시 예에서는, 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2)를 대표해서, 고주파 스위치 회로(100)에 대해 설명한다.
도 3은 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 회로(100)는, 스위칭 회로(110), 게이트 저항 회로(120), 게이트 버퍼 회로(130) 및 지연 회로(140)를 포함할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 회로는, 스위칭 회로(110), 게이트 저항 회로(120), 게이트 버퍼 회로(130) 및 지연 회로(140)를 포함할 수 있다.
도 3 및 도 4를 참조하면, 스위칭 회로(110)는, 제1 단자(T10)와 제2 단자(T20) 사이에 스택된 복수의 트랜지스터(2개 이상)를 포함할 수 있다.
상기 게이트 저항 회로(120)는, 상기 복수의 트랜지스터 각각의 게이트에 접속된 일단을 갖는 복수의 게이트 저항(2개 이상)을 포함할 수 있다.
상기 게이트 버퍼 회로(130)는, 상기 복수의 게이트 저항 각각의 타단에 접속되어, 상기 복수의 게이트 저항을 통해 상기 복수의 트랜지스터의 게이트에 복수의 게이트 신호를 제공하는 복수의 게이트 버퍼(2개 이상)를 포함할 수 있다.
상기 지연 회로(140)는, 수신받은 게이트 신호(VG10)에 기초하여 스위칭 타임이 서로 다르도록 지연시켜서 서로 다른 스위칭 타임을 갖는 상기 복수의 게이트 신호를 생성할 수 있다.
여기서 스위칭 타임은, 수신받은 게이트 신호(VG10)에 기초하여 온 레벨에서 오프 레벨로 천이되는 오프 타임 또는 수신받은 게이트 신호(VG10)에 기초하여 오프 레벨에서 온 레벨로 천이되는 온 타임이 될 수 있다.
전술한 상기 스위칭 회로(110), 상기 게이트 저항 회로(120), 상기 게이트 버퍼 회로(130) 및 상기 지연 회로(140)에 대한 예시들이 도 3 및 도 4를 참조하여 설명되지만, 이는 설명의 편의를 위한 예시일 뿐 이에 한정되는 것은 아니다.
도 3을 참조하면, 스위칭 회로(110)는, 제1 단자(T1)와 제2 단자(T2) 사이에 스택된 제1,제2 트랜지스터(M1,M2)를 포함할 수 있다.
상기 게이트 저항 회로(120)는, 상기 제1,제2 트랜지스터(M1,M2) 각각의 게이트에 접속된 일단을 갖는 제1,제2 게이트 저항(RG1,RG2)을 포함할 수 있다.
상기 게이트 버퍼 회로(130)는, 상기 제1,제2 게이트 저항(RG1,RG2) 각각의 타단에 접속되어, 상기 제1,제2 게이트 저항(RG1,RG2)을 통해 상기 제1,제2 트랜지스터(M1,M2)의 게이트에 제1,제2 게이트 신호(VG1,VG2)를 제공하는 제1,제2 게이트 버퍼(BG1,BG2)를 포함할 수 있다.
상기 지연 회로(140)는, 수신받은 게이트 신호(VG10)에 기초하여 스위칭 타임 오프 타임을 서로 다르게 지연시켜서 서로 다른 스위칭 타임을 갖는 상기 제1 및 제2 게이트 신호(VG1,VG2)를 생성할 수 있다. 일 예로, 상기 스위칭 타임은 온레벨에서 오프 레벨로 천이되는 오프 타임일 수 있다.
도 4를 참조하면, 스위칭 회로(110)는, 제1 단자(T1)와 제2 단자(T2) 사이에 스택된 제1, 제2, 제3 트랜지스터(M1,M2,M3)를 포함할 수 있다.
상기 게이트 저항 회로(120)는, 상기 제1, 제2, 제3 트랜지스터(M1,M2,M3) 각각의 게이트에 접속된 일단을 갖는 제1, 제2, 제3 게이트 저항(RG1,RG2,RG3)을 포함할 수 있다.
상기 게이트 버퍼 회로(130)는, 상기 제1, 제2, 제3 게이트 저항(RG1,RG2,RG3) 각각의 타단에 접속되어, 상기 제1, 제2, 제3 게이트 저항(RG1,RG2,RG3)을 통해 상기 제1, 제2, 제3 트랜지스터(M1,M2,M3)의 게이트에 제1, 제2, 제3 게이트 신호(VG1,VG2,VG3)를 제공하는 제1, 제2, 제3 게이트 버퍼(BG1,BG2,BG3)를 포함할 수 있다.
상기 지연 회로(140)는, 수신받은 게이트 신호(VG10)에 기초하여 적어도 하나의 스위칭 타임이 다르도록 지연시켜서 적어도 하나가 다른 것과 다른 스위칭 타임을 갖는 상기 제1, 제2, 제3 게이트 신호(VG1,VG2,VG3)를 생성할 수 있다. 일 예로, 상기 스위칭 타임은 온레벨에서 오프 레벨로 천이되는 오프 타임일 수 있다.
전술한 바와같이, 복수의 트랜지스터에 스위칭 타임이 동일한 공통 게이트 신호를 공급하는 것 대신에, 복수의 트랜지스터 각각에 각 게이트 저항 및 각 게이트 버퍼를 통해서 서로 독립된 개별 게이트 신호를 공급하고, 적어도 하나가 다른것과 스위칭 타임이 다르도록 설정함으로써, 아이솔레이션 특성을 열화시키지 않으면서 하나의 버퍼에서 보면 하나의 트랜지스터만 보이고, 이 하나의 트랜지스터의 게이트 저항의 값 및 커패시턴스에 의해 결정되므로 스위칭 타임을 개선할 수 있다.
부연하면, 도 3에 도시한 바와 같은 고조파 스위치에서, 상기 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각의 사이즈는, 개별적으로 공급되는 게이트 신호의 크기가 작을 수 있어서, 공통 게이트 신호를 사용하는 기존의 트랜지스터 사이즈보다 작을 수 있고, 일 예로 본 발명의 트랜지스터는 기존 트랜지스터의 절반 크기가 될 수 있다.
또한, 상기 제1 게이트 버퍼(BG1)와 상기 제2 게이트 버퍼(BG2)는, 개별적인 제1 게이트 신호(VG1) 및 제2 게이트 신호(VG2)를 입력받을 수 있다. 일 예로, 상기 제1 게이트 버퍼(GB11) 및 제2 게이트 버퍼(GB12) 각각의 사이즈는, 복수의 트랜지스터에 공통 접속되는 기존의 공통 게이트 버퍼 사이즈보다 작을 수 있고, 일 예로 본 발명의 게이트 버퍼는 기존의 게이트 버퍼의 절반 크기가 될 수 있다.
또한, 도 3을 참조하여, 고주파 스위칭 회로의 스위칭 속도와 관련하여, 상기 제1 또는 제2 게이트 저항(RG2 또는 RG2)의 저항값(R)과 상기 제1 또는 제2 트랜지스터(M1 또는 M2)의 커패시턴스(C)에 따라 결정되는 시정수(τ)에 의존하게 된다. 여기서, 상기 제1 또는 제2 게이트 저항(RG1 또는 RG2)은 아이솔레이션 저항이므로 상대적으로 큰 저항값(R)으로 설정되어야 한다.
그런데, 기존 고주파 스위치 회로에서 하나의 버퍼를 사용하는 것을, 본 발명의 일 실시 예에 따른 고주파 스위치 회로에서는, 상기 제1 또는 제2 트랜지스터(M1 또는 M2) 마다 게이트 버퍼(Buffer)를 배치함으로써, 각 게이트 버퍼에서 상기 제1 또는 제2 트랜지스터(M1 또는 M2) 각각으로 바라보면, 게이트 저항 한 개, 트랜지스터 한 개만 보이므로, 게이트 신호의 크기를 줄일 수 있고, 이에 따라 게이트 버퍼의 사이즈를 줄일 수 있다.
따라서, 고주파 스위치 회로의 전체 사이즈를 증가시키지 않고서도, 스위칭 속도를 개선할 수 있다. 전술한 바와 같이, 도 3에 도시한 바와 같은 회로 구조로 구성하는 경우, 아이솔레이션(isolation) 특성을 열화시키지 않고, 사이즈 또는 면적의 증가 없이도 스위칭 타임(switching time)을 개선 할 수 있다. 이러한 도 3에 대한 설명은 도 4에도 적용될 수 있다.
더 나아가, 상대적으로 더 빠른 스위칭 타임(switching time)을 얻기 위해서는 도 5와 같이 스위치를 구성 할 수 있다.
도 5는 도 3의 고주파 스위치 회로의 제1 게이트 버퍼, 제1 게이트 저항 및 제1 트랜지스터의 일 예시도이다.
도 5를 참조하면, 상기 제1 게이트 버퍼(BG1)는, 제1 버퍼(BG11) 및 제2 버퍼(BG12)를 포함할 수 있다. 상기 제1 버퍼(BG11)는, 상기 제1 게이트 신호(VG1)를 입력받을 수 있다. 상기 제2 버퍼(BG12)는, 상기 제1 버퍼(BG11)에 병렬로 접속되어 상기 제1 버퍼(BG11)와 같은 상기 제1 게이트 신호(VG1)를 입력받을 수 있다.
상기 제1 게이트 저항(RG1)은, 제1 저항(RG11) 및 제2 저항(RG12)을 포함할 수 있다. 상기 제1 저항(RG11)은, 상기 제1 버퍼(BG11)의 출력단에 접속될 수 있고, 상기 제2 저항(RG12)은, 상기 제2 버퍼(BG12)의 출력단에 접속될 수 있다.
상기 제1 트랜지스터(M1)는, 제1 스위칭 트랜지스터(M11) 및 제2 스위칭 트랜지스터(M12)를 포함할 수 있다.
상기 제1 스위칭 트랜지스터(M11)는, 상기 제1 버퍼(BG11)로부터 상기 제1 게이트 신호(VG1)를 입력받는 게이트를 포함할 수 있다.
상기 제2 스위칭 트랜지스터(M12)는, 상기 제2 버퍼(BG12)로부터 상기 제1 게이트 신호(VG1)를 입력받는 게이트, 상기 제1 스위칭 트랜지스터(M11)의 소스에 접속된 소스, 상기 제1 스위칭 트랜지스터(M11)의 게이트에 접속된 게이트, 상기 제1 스위칭 트랜지스터(M11)의 바디에 접속된 바디를 포함할 수 있다.
도 5를 참조하면, 일 예로, 게이트(Gate)에 연결된 게이트 저항의 값은 기존 구조와 동일하게 하여 충분한 아이솔레이션(isolation)을 확보하는 동시에 게이트 커패시턴스(gate capacitance)를 절반으로 줄여서 스위칭 타임(switching time)을 더 줄일 수 있다.
도 6은 도 3의 고주파 스위치 회로의 일부를 보이는 회로도이고, 도 6b는 도 4의 제1 트랜지스터를 이용한 클럭 피드 쓰루(clock feed through) 설명도이고, 도 7은 도 6a의 고주파 스위치 회로의 게이트 신호에 대한 일 예시도이다.
도 6a를 참조하면, 고주파 스위치 회로에서, 제1 및 제2 트랜지스터(M1,M2)가 하나의 게이트 신호에 의해 제어된다면, 상기 게이트 신호가 하이 레벨에서 로우 레벨로 천이되는 순간에, 제1 및 제2 트랜지스터(M1,M2) 사이의 노드 A(node A)에서는 순간적으로 하이 임피던스(high impedance node)가 되고 클럭 피드 쓰루(clock feed through)에 의해 게이트 신호의 로우값이 노드 A(node A)에 나타나게 된다. 이를 방지하기 위해서 드레인-소스 저항(RDS1,RDS2)이 필요하다.
드레인-소스 저항(RDS1,RDS2)의 값은 삽입 손실(insertion loss)을 열화시키지 않을 만큼 충분히 커야 하며, 동시에 스위칭 타임(switching time)을 열화시키지 않을 만큼 충분히 작아야 하다. 즉, 충분히 큰 드레인-소스 저항(RDS1,RDS2)을 사용하여 삽입 손실(insertion loss)을 최소화 하고, 도 3 내지 도 6에 도시한 바와 같은 고주파 스위치 회로로 구현하여, 스위칭 타임(switching time)을 충분히 빠르게 할 수 있다.
즉, 지연 회로(140)를 이용하여 복수의 게이트 신호의 스위칭 타임(오프 타임 또는 온 타임)을 서로 다르게 함으로써, 스위치 소자 사이의 접속노드에서 순간적으로 고 임피던스가 되는 것을 방지할 수 있고, 이에 따라 클럭 피드 쓰루(clock feed through)의 영향을 줄일 수 있다. 이에 대해서는 도 6b를 참조하여 설명한다.
도 4 및 도 6b를 참조하면, 도 6b에는 도 4에 도시된 스택된 제1, 제2 alc 제3 트랜지스터(M1,M2,M3)중 제1 트랜지스터(M1)을 도시하였다. NI가 제1 트랜지스터(M1)의 입력노드라고 하면 NO는 제1 트랜지스터(M1)의 출력노드이고 제2 트랜지스터(M2)의 입력노드에 연결된다. 일 예로 3단의 제1, 제2 및 제3 트랜지스터(M1,M2,M3)가 스택되어 있다면 양측 종단(M1,M3)은 50옴 소스 또는 로드 저항에 연결되어 있어서 상대적으로 로우(Low) 임피던스를 갖지만, 중간에 있는 트랜지스터(M2)는 양측 종단의 트랜지스터의 오프(off) 저항이 연결 되어 있어서 상대적으로 높은 임피던스를 갖는다.
한편 도 6b에 도시된 제1 트랜지스터(M1)가 오프(off) 될때 기생 커패시턴스에 의해 게이트(gate)의 게이트 전압(VG1)(예, 클럭 신호)이 입력노드(NI)나 출력노드(NO)에 나타나게 되고, 만약 입력노드 또는 출력노드가 로우(low) 임피던스이면 클럭 피드 쓰루(clock feed through)에 의한 전압 변화가 빠른 시정수(RC)를 갖고 정상상태가 된다.
하지만, 가운데 트랜지스터(도 4의 M2)와 같이 양측 종단이 오프 트랜지스터의 높은 임피던스라면 큰 시정수(RC)를 갖고 정상상태가 되어 시간이 오래 걸리게 된다. 따라서 가운데 트랜지스터(M2)를 먼저 오프상태로 하고 양측 종단의 트랜지스터(M1,M3)를 나중에 오프상태로 하거나 순차적으로 시간 간격을 갖고 오프상태로 하게 되면 이러한 클럭 피드 쓰루(clock feed through)의 영향을 줄일 수 있다.
여기서, 클럭 피드 쓰루(clock feed through)는, 게이트 전압 또는 클럭 신호에서의 레벨 천이에 의해 발생되는 현상으로, 이는 게이트의 오프 전압이 인가 될 때, 즉 도 6b에 도시한 바와같이, 하이 레벨에서 로우레벨로 레벨천이가 될 때, 입력노드 및 출력노드의 전압이 게이트 전압의 로우레벨 만큼 낮아지는 현상이다.
도 6a, 도 6b 및 도 7를 참조하면, 제1 게이트 신호(VG1) 및 제2 게이트 신호(VG2)가 ΔT 만큼의 시간 간격으로 순차적으로 스위치 오프 상태로 되는 경우에 대해 설명한다.
먼저 제1 게이트 신호(VG1)가 하이레벨에서 로우레벨로 천이되면서, 제1 트랜지스터(M1)가 오프(off) 상태가 되고, 제2 게이트 신호(VG2)가 아직 하이레벨이므로 제2 트랜지스터(M2)가 온상태를 유지하여, 노드 A(Node A)는 아직 로우 임피던스(low impedance)를 유지 할 수 있다.
이에 따라, 제2 게이트 신호(VG1)가 하이레벨을 유지하는 동안에, 제1 게이트 신호(VG1)가 먼저 오프레벨로 천이되어서, 클럭 피드 쓰루(clock feed through)에 의한 영향을 줄일 수 있다.
여기서 ΔT는 스위칭 타임(switching time)에 영향을 주지 않을 만큼 짧게 설정하면, 전체 스위칭 타임(switching time)에 주는 영향을 미미하다. 예를 들면 ΔT는 수 ps ~ 수 ns로 설정 할 수 있고, 스위칭 타임(switching time)은 수백 ns로 설정 할 수 있다.
본 발명의 일 실시 예에 따른 지연 회로(140)는 로직(logic)으로 구현될 수 있거나 수동소자를 이용하여 구현될 수 있다. 일 예로, 지연 회로(140)의 각 지연시간은 미리 설정된 값으로 고정 및/또는 가변될 수 있다. 지연 회로(140)는 제어신호(VC)를 입력받아 지연 시간을 가변할 수 있으며, 각 지연시간이 가변된 해당 게이트 신호를 생성할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 지연 회로의 일 예시도이다.
도 8을 참조하면, 상기 지연 회로(140)는, 제1 지연기(D1) 및 제2 지연기(D2)를 포함할 수 있다.
상기 제1 지연기(D1)는, 상기 게이트 신호(VG10)의 오프타임을 제1 지연시간(t1)만큼 지연하여 상기 제1 게이트 신호(VG1)를 생성할 수 있다. 상기 제2 지연기(D2)는, 상기 게이트 신호(VG10)의 오프타임을 제2지연시간(t2)만큼 지연하여 상기 제2 게이트 신호(VG2)를 생성할 수 있다. 일 예로, 상기 제1 지연시간(t1)과 제2지연시간(t2)의 시간차가 ΔT가 될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 지연 회로의 일 예시도이다.
상기 지연 회로(140)는, 제1 지연기(D1), 제2 지연기(D2) 및 제3 지연기(D3)를 포함할 수 있다.
상기 제1 지연기(D1)는, 상기 게이트 신호(VG10)의 오프타임을 제1 지연시간(t1)만큼 지연하여 상기 제1 게이트 신호(VG1)를 생성할 수 있다. 상기 제2 지연기(D2)는, 상기 게이트 신호(VG10)의 오프타임을 제2지연시간(t2)만큼 지연하여 상기 제2 게이트 신호(VG2)를 생성할 수 있다. 상기 제2 지연기(D3)는, 상기 게이트 신호(VG10)의 오프타임을 제3 시간(t3)만큼 지연하여 상기 제3 게이트 신호(VG3)를 생성할 수 있다.
예를 들어, 상기 제1 지연기(D1), 제2 지연기(D2) 및 제3 지연기(D3) 각각은 적도 하나의 지연소자인 인버터를 포함할 수 있고, 추가로 가변 커패시터 소자를 포함할 수 있으며, 이에 대한 예를 도 10, 도 11 및 도 12를 참조하여 설명하지만, 이에 한정되지 않는다.
도 10은 본 발명의 일 실시 예에 따른 지연기의 일 예시도이다.
도 10을 참조하면, 상기 제1 지연기(D1), 제2 지연기(D2) 또는 제3 지연기(D3)는, 제1 및 제2 인버터(I1,I2)를 포함할 수 있다. 상기 제1 및 제2 인버터(I1,I2)는, 입력되는 게이트 신호의 오프타임을 지연시킬 수 있다. 일 예로, 상기 제1 및 제2 인버터(I1,I2) 각각은 사전에 설정된 지연시간 만틈 입력되는 신호를 지연시켜 출력할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 지연기의 일 예시도이다.
도 11을 참조하면, 상기 제1 지연기(D1), 제2 지연기(D2) 또는 제3 지연기(D3)는 제1 및 제2 인버터(I1,I2) 및 가변 커패시터 회로(CV1)를 포함할 수 있다.
상기 제1 및 제2 인버터(I1,I2)는, 입력되는 게이트 신호의 오프타임을 지연시킬 수 있다. 상기 가변 커패시터 회로(CV1)는, 상기 제1 및 제2 인버터(I1,I2)의 입력단 또는 출력단과 접지 사이에 접속되어, 제어신호(VC)에 응답하여 커패시턴스를 가변시켜 지연시간을 조절할 수 있다.
도 10 및 도 11은 본 발명의 각 실시 예에 적용되는 지연기에 대한 예시에 불과하고, 스위칭 타임을 지연할 수 있는 회로 또는 소자이면 채용 가능하므로, 도 10 및 도 11의 구조에 한정되지 않는다.
도 12는 도 9의 지연 회로의 구현 예시도이다.
도 9 및 도 12를 참조하면, 상기 지연 회로(140)는, 제1 지연기(D1), 제2 지연기(D2) 및 제3 지연기(D3)를 포함할 수 있다.
일 예로, 상기 제1 지연기(D1)는 제1 인버터(I1)를 포함할 수 있고, 상기 제2 지연기(D2)는 제2 인버터(I2), 제1 가변 커패시터 회로(CV1) 및 제3 인버터(I3)를 포함할 수 있고, 상기 제3 지연기(D3)는 제4 인버터(I4), 제2 가변 커패시터 회로(CV2) 및 제5 인버터(I5)를 포함할 수 있다.
도 12에서, 제1 게이트 신호(VG1)의 온레벨 전압 및 오프 레벨전압은 제1 전압(V1) 및 제2 전압(V2)에 따라 결정되고, 제2 게이트 신호(VG2)의 온레벨 전압 및 오프 레벨전압은 제3 전압(V3) 및 제4 전압(V4)에 따라 결정되고, 제3 게이트 신호(VG3)의 온레벨 전압 및 오프 레벨전압은 제5 전압(V5) 및 제6 전압(V6)에 따라 결정된다. 일 예로 V1, V3 및 V5는 VDD 전압이 될 수 있고, V2, V4 및 V6은 VSS 전압이 될 있다.
한편, 클럭 피드 쓰루(clock feed through)의 영향은, 스택된 복수의 트랜지스터중에서 마지막에 온(on)상태로 되는 트랜지스터의 영향이 가장 크기 때문에 오프상태로 되는 순서에 따라 V1 ~ V6의 크기를 서로 다르게 설정할 수 있다. 일 예로, V3,V4는 V1,V2보다 0.2V 정도 낮게 설정하고, V5,V6은 V3,V4 보다 낮게 설정 할 수도 있다.
도 13은 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이다.
도 8 및 도 13을 참조하면, 상기 지연 회로(140)는, 상기 게이트 신호(VG10)의 오프 타임을 제1 지연시간(t1)만큼 지연하여 상기 제1 게이트 신호(VG1)를 생성하고, 상기 게이트 신호(VG10)의 오프타임을 제2 지연시간(t2)만큼 지연하여 상기 제2 게이트 신호(VG2)를 생성할 수 있다.
일 예로, 상기 제1 지연시간(t1)과 상기 제2지연시간(t2)은 서로 다를 수 있다.
도 14는 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이고, 도 15는 본 발명의 일 실시 예에 따른 게이트 신호의 예시도이다.
도 13, 도 14 및 도 15를 참조하면, 복수의 스위치중에서 어느 하나의 스위치를 먼저 오프시킬 수 있다.
도 9 및 도 14를 참조하면, 일 예로, 오프타임이 제1 게이트 신호(VG1), 제2 게이트 신호(VG2), 제3 게이트 신호(VG3) 순서로 설정될 수 있다. 일 예로, 상기 지연 회로(140)는, 상기 게이트 신호(VG10)의 오프 타임을 제1 지연시간(t1)만큼 지연하여 상기 제1 게이트 신호(VG1)를 생성하고, 상기 게이트 신호(VG10)의 오프타임을 제2 지연시간(t2)만큼 지연하여 상기 제2 게이트 신호(VG2)를 생성할 수 있고, 상기 게이트 신호(VG10)의 오프타임을 제3 지연시간(t3)만큼 지연하여 상기 제3 게이트 신호(VG3)를 생성할 수 있다.
도 9 및 도 15를 참조하면, 일 예로, 오프타임이 제1 게이트 신호(VG1), 제2 게이트 신호(VG2), 제3 게이트 신호(VG3) 순서로 설정될 수 있다. 일 예로, 상기 지연 회로(140)는, 상기 게이트 신호(VG10)의 오프 타임을 제1 지연시간(t1)만큼 지연하여 상기 제2 게이트 신호(VG2)를 생성하고, 상기 게이트 신호(VG10)의 오프타임을 제2 지연시간(t2)만큼 지연하여 상기 제1 게이트 신호(VG1)를 생성할 수 있고, 상기 게이트 신호(VG10)의 오프타임을 제3 지연시간(t3)만큼 지연하여 상기 제3 게이트 신호(VG3)를 생성할 수 있다.
또한, 도 14 및 도 15에서, 일 예로, 각 게이트 신호의 온레벨 전압과 오프 레벨 전업간의 전압 차이는 ΔV1, ΔV2, ΔV3은 적어도 하나가 나머지와 다를 수 있다. 일 예로, 먼저 오프되는 트랜지스터의 ΔV(온레벨 전압-오프레벨 전압)보다 나중에 오프되는 트랜지스터의 ΔV가 작을 수 있다.
도 16은 본 발명의 일 실시 예에 따른 고주파 스위치 회로가 적용된 SPDT 스위치의 일 예시도이이고, 도 17은 15의 SPDT 스위치의 스위치 타이밍 설명도이다.
도 16에 도시된 SPDT 스위치는, 제1 및 제2 트랜지스터(M1,M2)를 포함하는 제1 시리즈 스위치 그룹(SW1), 제3 및 제4 트랜지스터(M3,M4)를 포함하는 제2 시리즈 스위치 그룹(SW2), 제5 및 제6 트랜지스터(M5,M6)를 포함하는 제1 션트 스위치 그룹(SW3), 그리고 제7 및 제8 트랜지스터(M7,M8)를 포함하는 제2 션트 스위치 그룹(SW4)을 포함할 수 있다.
상기 복수의 스위치 그룹 각각에 제공되는 게이트 신호(VG1~VG8)은 게이트 신호(VG10)에 기초해 미리 설정된 지연시간 만큼 지연된 오프 타임을 갖도록 결정될 수 있다.
도 16 및 도 17을 참조하면, 제1 내지 제4 스위치 그룹(SW1~SW4) 각각은 제1 내지 제4 스위치 그룹 신호(SSW1~SSW4)로 제어될 수 있고, 상기 제1 스위치 그룹 신호(SSW1)는 제1 및 제2 게이트 신호(VG1,VG2)을 포함할 수 있고, 상기 제2 스위치 그룹 신호(SSW2)는 제3 및 제4 게이트 신호(VG3,VG4)을 포함할 수 있고, 상기 제3 스위치 그룹 신호(SSW3)는 제5 및 제6 게이트 신호(VG5,VG6)을 포함할 수 있다. 그리고, 상기 제4 스위치 그룹 신호(SSW4)는 제7 및 제8 게이트 신호(VG7,VG8)을 포함할 수 있다. 일 예로, 제1 내지 제4 스위치 그룹(SW1~SW4) 각각은 2개의 게이트 신호를 포함하는데, 2개의 게이트 신호는 ??T, ??V의 지연시간과 전압차이를 가질 수 있다.
예를 들어, 제1 내지 제4 스위치 그룹(SW1~SW4) 각각은, 클럭 피드 쓰루(clock feed through)의 영향을 최소화 하기위해, 온-오프(on-off) 순서를 하기와 같이 가질 수 있다.
일 예로, 도 17에 도시된 바와 같이, 제1 스위치 그룹 신호(SSW1)가 오프레벨 천이하기 이전에, 먼저 제2 및 제4 스위치 그룹 신호(SSW2, SSW4)가 온레벨 전압으로 되고, 그 다음 제1 스위치 그룹 신호(SSW1)가 오프레벨 전압으로 되고, 이후 제3 스위치 그룹 신호(SSW3)가 오프레벨 전압으로 될 수 있다.
그 다음 온레벨 천이 순서를 예를 보면, 제2 스위치 그룹 신호(SSW2)가 오프레벨 전압으로 되기 이전에, 제1 및 제3 스위치 그룹 신호(SSW1, SSW3)가 온레벨 전압으로 되고, 이후 제2 스위치 그룹 신호(SSW2)가 오프레벨 전압으로 되고, 그 다음 제4 스위치 그룹 신호(SSW4)가 오프레벨 전압으로 될 수 있다.
도 18은 본 발명의 일 실시 예에 따른 게이트 신호의 지연 시간을 설명하기 위한 시뮬레이션 결과도이다.
도 18을 참조하면, VG(V)는 게이트 전압, RFin(V)은 입력 신호의 전압이고, RFout1(V)은 종래 스위치 회로의 출력신호의 전압이고, RFout2(V)는 본 발명의 일 실시 예에 따른 스위치 회로의 출력신호의 전압이다.
도 18 및 도 19의 RFin(V)을 기준으로, 기존의 RF 출력(RFout1(V)) 및 본 발명에 의한 RF 출력(RFout2(V))을 비교하면, 본 발명의 일 실시 에에 따른 고주파 스위치 회로에 의한 게이트 신호의 지연시간(TD2)(대략 0.32usec 지연)이 기존의 고주파 스위치 회로의 게이트 신호의 지연시간(TD1)(대략 1.27usec 지연) 보다는 짧아졌음을 알 수 있고, 이에 따라 스위칭 지연을 줄일 수 있다.
도 19는 딜레이 셀의 적용 유무에 따른 클럭 피드 쓰루(clock feed through)의 영향을 설명하기 위한 그래프이다.
도 19를 참조하면, 두 스위치 사이의 접속노드인 노드 A(도 6의 노드 A)에서의 전압을 보면, 지연 회로(Delay Circuit)가 적용되지 않았을 때는 그래프 G10로 영향이 큰 반면, 본 발명에 따라 지연 회로(Delay Circuit)를 적용했을 때는 그래프 G20과 같이 영향이 줄어드는 것을 확인 할 수 있다.
110: 스위칭 회로
120: 게이트 저항 회로
130: 게이트 버퍼 회로
140: 지연 회로
D1: 제1 지연기
D2: 제2 지연기
I1,I2: 인버터
CV1: 가변 커패시터 회로

Claims (16)

  1. 제1 단자와 제2 단자 사이에 스택된 제1,제2 트랜지스터를 포함하고, 하나의 신호 경로를 스위칭 하는 스위칭 회로;
    상기 제1,제2 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1,제2 게이트 저항을 포함하는 게이트 저항 회로;
    상기 제1,제2 게이트 저항 각각의 타단에 접속되어, 상기 제1,제2 게이트 저항을 통해 상기 제1,제2 트랜지스터의 게이트에 제1,제2 게이트 신호를 제공하는 제1,제2 게이트 버퍼를 포함하는 게이트 버퍼 회로; 및
    수신받은 게이트 신호에 기초하여 서로 다른 스위칭 타임을 갖고, 레벨 천이 시점이 서로 다른 상기 제1 및 제2 게이트 신호를 생성하는 지연 회로;
    를 포함하는 고주파 스위치 장치.
  2. 제1항에 있어서, 상기 스위칭 타임은 온레벨에서 오프 레벨로 천이되는 오프 타임이고,
    상기 지연 회로는,
    상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하고, 상기 게이트 신호의 오프타임을 제2지연시간만큼 지연하여 상기 제2 게이트 신호를 생성하고,
    상기 제1 지연시간과 상기 제2지연시간은 서로 다른 고주파 스위치 장치.
  3. 제2항에 있어서, 상기 지연 회로는,
    상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하는 제1 지연기; 및
    상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하는 제2 지연기;
    를 포함하는 고주파 스위치 장치.
  4. 제3항에 있어서, 상기 제1 지연기 및 제2 지연기는
    입력되는 게이트 신호의 오프타임을 지연시키는 인버터를 포함하는 고주파 스위치 장치.
  5. 제3항에 있어서, 상기 제1 지연기 및 제2 지연기는
    입력되는 게이트 신호의 오프타임을 지연시키는 인버터; 및
    상기 인버터의 입력단 또는 출력단과 접지 사이에 접속되어, 제어신호에 응답하여 커패시턴스를 가변시켜 지연시간을 조절하는 가변 커패시터 회로;
    를 포함하는 고주파 스위치 장치.
  6. 제2항에 있어서, 상기 제1,제2 게이트 버퍼중 하나는,
    상기 제1 게이트 신호를 입력받는 제1 버퍼; 및
    상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼;
    를 포함하는 고주파 스위치 장치.
  7. 제6항에 있어서, 상기 제1 및 제2 게이트 저항중 하나는,
    상기 제1 버퍼의 출력단에 접속된 제1 저항; 및
    상기 제2 버퍼의 출력단에 접속된 제2 저항;
    를 포함하는 고주파 스위치 장치.
  8. 제7항에 있어서, 상기 제1,제2 트랜지스터중 하나는
    상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 스위칭 트랜지스터; 및
    상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 스위칭 트랜지스터의 소스에 접속된 소스, 상기 제1 스위칭 트랜지스터의 게이트에 접속된 게이트, 상기 제1 스위칭 트랜지스터의 바디에 접속된 바디를 갖는 제2 스위칭 트랜지스터;
    를 포함하는 고주파 스위치 장치.
  9. 제1 단자와 제2 단자 사이에 접속되어, 제1 신호에 대한 제1 신호 경로를 스위칭하는 제1 고주파 스위치 회로;
    상기 제1 단자와 제3 단자 사이에 접속되어, 제2 신호에 대한 제2 신호 경로를 스위칭하는 제2 고주파 스위치 회로; 를 포함하고,
    상기 제1 고주파 스위치 회로는,
    제1 단자와 제2 단자 사이에 스택된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 신호 경로를 스위칭 하는 스위칭 회로;
    상기 제1 및 제2 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 및 제2 게이트 저항을 포함하는 게이트 저항 회로;
    상기 제1 및 제2 게이트 저항 각각의 타단에 접속되어, 상기 제1 및 제2 게이트 저항을 통해 상기 제1 및 제2 트랜지스터의 게이트에 제1 및 제2 게이트 신호를 제공하는 제1 및 제2 게이트 버퍼를 포함하는 게이트 버퍼 회로; 및
    수신받은 게이트 신호에 기초하여 서로 다른 스위칭 타임을 갖고, 레벨 천이 시점이 서로 다른 상기 제1 및 제2 게이트 신호를 생성하는 지연 회로;
    를 포함하는 고주파 스위치 장치.
  10. 제9항에 있어서, 상기 스위칭 타임은
    온레벨에서 오프 레벨로 천이되는 오프 타임이고,
    상기 지연 회로는,
    상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하고, 상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하고,
    상기 제1 지연시간과 상기 제2지연시간은 서로 다른 고주파 스위치 장치.
  11. 제9항에 있어서, 상기 지연 회로는,
    상기 게이트 신호의 오프타임을 제1 지연시간 만큼 지연하여 상기 제1 게이트 신호를 생성하는 제1 지연기; 및
    상기 게이트 신호의 오프타임을 제2지연시간 만큼 지연하여 상기 제2 게이트 신호를 생성하는 제2 지연기;
    를 포함하는 고주파 스위치 장치.
  12. 제11항에 있어서, 상기 제1 지연기 및 제2 지연기는
    입력되는 게이트 신호의 오프타임을 지연시키는 인버터를 포함하는 고주파 스위치 장치.
  13. 제11항에 있어서, 상기 제1 지연기 및 제2 지연기는
    입력되는 게이트 신호의 오프타임을 지연시키는 인버터; 및
    상기 인버터의 입력단 또는 출력단과 접지 사이에 접속되어, 제어신호에 응답하여 커패시턴스를 가변시켜 지연시간을 조절하는 가변 커패시터 회로;
    를 포함하는 고주파 스위치 장치.
  14. 제9항에 있어서, 상기 제1,제2 게이트 버퍼중 하나는,
    상기 제1 게이트 신호를 입력받는 제1 버퍼; 및
    상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼;
    를 포함하는 고주파 스위치 장치.
  15. 제14항에 있어서, 상기 제1 및 제2 게이트 저항중 하나는,
    상기 제1 버퍼의 출력단에 접속된 제1 저항; 및
    상기 제2 버퍼의 출력단에 접속된 제2 저항;
    를 포함하는 고주파 스위치 정치.
  16. 제15항에 있어서, 상기 제1,제2 트랜지스터중 하나는
    상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 스위칭 트랜지스터; 및
    상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 스위칭 트랜지스터의 소스에 접속된 소스, 상기 제1 스위칭 트랜지스터의 게이트에 접속된 게이트, 상기 제1 스위칭 트랜지스터의 바디에 접속된 바디를 갖는 제2 스위칭 트랜지스터;
    를 포함하는 고주파 스위치 장치.






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KR100904335B1 (ko) * 2001-02-01 2009-06-23 닛본 덴끼 가부시끼가이샤 고주파 스위치 회로
JP5785461B2 (ja) * 2011-08-29 2015-09-30 新日本無線株式会社 半導体スイッチ回路
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