JP4643408B2 - 双方向バッファ回路 - Google Patents

Description

本発明は、出力バッファと入力バッファとが、共通の外部端子（パッド）に接続された双方向バッファ回路に関するものである。

図３は、従来の双方向バッファ回路の構成を表す一例の回路図である。同図に示す双方向バッファ回路３０は、３Ｖ電源で動作する半導体装置で使用され、５Ｖの入力耐圧を有するもので、フィリップス社によって提案されたＩ²Ｃ（Inter-Integrated Circuit）バスの規格に準拠している。この双方向バッファ回路３０は、図３中上側に示す出力バッファ３２と、同下側に示す入力バッファ３４とによって構成されている。

出力バッファ３２は、その出力最終段がオープンドレイン構成のもので、外部端子であるパッドＰＡＤをハイレベルからローレベルに変化させる場合の出力信号のスルーレートを制限する機能を備えている。出力バッファ３２は、図３中左側から順に、インバータＩＮＶ１と、２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）Ｎ１，Ｎ２と、容量素子Ｃ１と、２つのＮＭＯＳＮ３，Ｎ４とによって構成されている。

インバータＩＮＶ１の入力には、この双方向バッファ回路３０を使用する半導体装置の内部回路（図示省略）から供給される内部信号ＤＩＮが接続されている。インバータＩＮＶ１の出力はノード１に接続されている。

２つのＮＭＯＳＮ１，Ｎ２は、上記ノード１とグランドとの間に直列に接続されている。ＮＭＯＳＮ１のゲートはノード１に接続され、ＮＭＯＳＮ２のゲートは内部信号ＤＩＮに接続されている。

容量素子Ｃ１は、２つのＮＭＯＳＮ１，Ｎ２の接続点であるノード２とグランドとの間に接続されている。この例の場合、容量素子Ｃ１の容量値は約３ｐＦであるとする。インバータＩＮＶ１を構成するＰＭＯＳ（図示省略）およびＮＭＯＳＮ１のオン抵抗と容量素子Ｃ１は、上記スルーレートを制限するための時定数回路（ＲＣフィルタ）を構成する。

２つのＮＭＯＳＮ３，Ｎ４は、パッドＰＡＤとグランドとの間に直列に接続されている。また、ＮＭＯＳＮ３のゲートは３Ｖの電源に接続され、ＮＭＯＳＮ４のゲートはノード１に接続されている。

ここで、ＮＭＯＳＮ３は、５Ｖの入力耐圧を実現するための保護回路である。ＮＭＯＳＮ３がないと、ＮＭＯＳＮ４のゲートが０Ｖで、パッドＰＡＤが５Ｖの場合、ＮＭＯＳＮ４のゲート・ドレイン間の電位差が、ゲート酸化膜の耐圧である約４Ｖを超えて破壊される。ＮＭＯＳＮ３のゲートは３Ｖ固定なので、そのゲート・ドレイン間の電位差は最大でも２Ｖであり、ＮＭＯＳＮ３のゲート酸化膜が破壊されることはない。

一方、入力バッファ３４は、パッドＰＡＤから入力される信号のノイズを除去する機能を備えている。入力バッファ３４は、図３中右側から順に、ＮＭＯＳＮ５と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）Ｐ１と、ヒステリシスインバータＩＮＶＳ１と、抵抗素子Ｒ１と、容量素子Ｃ２と、ヒステリシスインバータＩＮＶＳ２と、バッファＢＵＦ１とによって構成されている。

ＮＭＯＳＮ５、ヒステリシスインバータＩＮＶＳ１、抵抗素子Ｒ１、ヒステリシスインバータＩＮＶＳ２およびバッファＢＵＦ１は、パッドＰＡＤと内部信号Ｚとの間に、この順に直列に接続されている。内部信号Ｚは、内部回路に供給される信号である。

ＮＭＯＳＮ５のゲートは、３Ｖの電源に接続されている。また、ＰＭＯＳＰ１のソースも３Ｖの電源に接続され、そのドレインおよびゲートは、それぞれヒステリシスインバータＩＮＶＳ１の入力および出力に接続されている。

ここで、ＮＭＯＳＮ５は、ＮＭＯＳＮ３と同様に、５Ｖの入力耐圧を実現するための保護回路である。ＮＭＯＳＮ５を挿入すると、ヒステリシスインバータＩＮＶＳ１に入力されるハイレベルの電位は、ＮＭＯＳＮ５の閾値電圧Ｖｔだけ降下する。ＰＭＯＳＰ１は、ヒステリシスインバータＩＮＶＳ１の入力がハイレベルすなわちその出力であるノード３がローレベルの場合にオンして、その入力のハイレベルを３Ｖまで引き上げ、ＮＭＯＳＮ５による電圧降下分の電圧を補正する。

容量素子Ｃ２は、抵抗素子Ｒ１およびヒステリシスインバータＩＮＶＳ２の入力の間のノード４とグランドとの間に接続されている。この例の場合、容量素子Ｃ２の容量値も約３ｐＦであるとする。抵抗素子Ｒ１と容量素子Ｃ２は、前述のノイズを除去するためのＬＰＦ（ローパスフィルタ）を構成する。

なお、パッドＰＡＤには、半導体装置の外部において、電源との間に抵抗素子（外部プルアップ抵抗）Ｒ２が接続されており、３Ｖまたは５Ｖにプルアップされている。

以下、双方向バッファ回路３０の動作を説明する。

パッドＰＡＤは外部のバスに接続され、このバスは、抵抗素子Ｒ２によって３Ｖまたは５Ｖにプルアップされている。また、バスには、例えば複数の半導体装置が同様に接続され、いずれか１つだけが出力モードとなるか、もしくは全てが入力モードとなる。バスに接続されている全ての半導体装置が入力モードの場合、バスは、抵抗素子Ｒ２によって３Ｖまたは５Ｖにプルアップされ、ハイレベルとなっている。

入力モードの時、内部信号ＤＩＮはハイレベルとされる。この時、ノード１はローレベルなので、ＮＭＯＳＮ１はオフ状態、ＮＭＯＳＮ２はオン状態であり、容量素子Ｃ１は、オン状態であるＮＭＯＳＮ２を介してディスチャージされる。また、ＮＭＯＳＮ４はオフ状態であり、出力バッファ３２はパッドＰＡＤから電気的に切り離されているので、バスはプルアップされたハイレベルの状態である。

また、出力モードの時、内部信号ＤＩＮがハイレベルからローレベルになると、ＮＭＯＳＮ２はオフ状態となり、ノード１はローレベルからハイレベルに遷移する。

ここで、ＮＭＯＳＮ１，Ｎ４の閾値電圧Ｖｔがほぼ同一であるとすると、ノード１の電位がＮＭＯＳＮ１，Ｎ４閾値電圧Ｖｔよりも低い間は、両者はともにオフ状態である。このため、ノード１とノード２はＮＭＯＳＮ１によって電気的に切り離されており、ノード１からはノード２に接続されている容量素子Ｃ１が見えない。このため、ノード１は、ＮＭＯＳＮ４の閾値電圧Ｖｔまでは急峻に立ち上がる。

一方、ノード１の電位がＮＭＯＳＮ１，Ｎ４の閾値電圧Ｖｔ以上になると、両者はともにオン状態となり、容量素子Ｃ１は、インバータＩＮＶ１のＰＭＯＳおよびＮＭＯＳＮ１を介してチャージアップされる。このため、インバータＩＮＶ１のＰＭＯＳおよびＮＭＯＳＮ１のオン抵抗および容量素子Ｃ１の容量値からなる時定数回路（ＲＣフィルタ）によって、ノード１の電位は緩やかに上昇する。

従って、パッドＰＡＤの電位は、スルーレートを制限する時定数回路により、オン状態のＮＭＯＳＮ３，Ｎ４を介してハイレベルからローレベルに緩やかに遷移する。これにより、内部信号ＤＩＮからパッドＰＡＤ間について、立ち下がり時の伝搬遅延時間を抑えつつ、一定のスルーレートを持ってパッドＰＡＤつまりバスをハイレベルからローレベルに緩やかに立ち下げることが可能になる。

これに対し、入力モードの時、ＮＭＯＳＮ５を介して、その電位がＮＭＯＳＮ５の閾値電圧Ｖｔ分だけ降下されたハイレベルがヒステリシスインバータＩＮＶＳ１に入力され、ヒステリシスインバータＩＮＶＳ１からはノード３にローレベルが出力される。なお、ヒステリシスインバータＩＮＶＳ１の入力は、前述の通り、ＰＭＯＳＰ１によってプルアップされ、３Ｖのハイレベルに補正される。

また、ノード３に出力されたローレベルの信号は、抵抗素子Ｒ１と容量素子Ｃ２とによって構成されるＬＰＦによって、スパイクノイズ等のノイズがノード４上の信号から除去される。その後、ノード４上の信号は、さらにヒステリシスインバータＩＮＶＳ２によって反転されてハイレベルとされ、バッファＢＵＦ１を介してハイレベルの内部信号Ｚとして内部回路に供給される。

また、入力モードの時、バスからローレベルがヒステリシスインバータＩＮＶＳ１に入力されると、ノード３はハイレベルになる。この時、ＰＭＯＳＰ１はオフ状態である。ノード３のハイレベルは、ＬＰＦを介してノード４に伝搬され、さらにヒステリシスインバータＩＮＶＳ２によって反転されてローレベルとされ、バッファＢＵＦ１を介してローレベルの内部信号Ｚが内部回路に供給される。

なお、本発明の出願時に、本発明に関わる先行技術文献は存在していない。

ここで、図３に示す従来の双方向バッファ回路３０には以下に示す問題がある。

まず、容量素子Ｃ１，Ｃ２について、所望の容量値（３ｐＦ＋３ｐＦ＝６ｐＦ）をオンチップで実現しようとすると膨大なレイアウト面積が必要となる。しかし、容量素子Ｃ１，Ｃ２を外付けにすると、利便性に欠けるという問題がある。また、出力モードの時でも、入力バッファ３４の容量素子Ｃ２はパッドＰＡＤの電圧変化に応じて常に充放電を繰り返す。従って、余計な電力を消費するという問題がある。

本発明の目的は、前記従来技術に基づく問題点を解消し、出力バッファと入力バッファとで容量素子を共用することによって、そのレイアウトサイズおよび消費電力を削減することができる双方向バッファ回路を提供することにある。

上記目的を達成するために、本発明は、第１のノードを有する出力バッファと、第２のノードを有する入力バッファとが、共通の外部端子に接続された双方向バッファ回路であって、
容量素子と、
該容量素子が、前記第１のノードに接続され、前記第２のノードから切り離された第１の接続状態、または、前記容量素子が、前記第１のノードから切り離され、前記第２のノードに接続された第２の接続状態に切り替えるスイッチとを有し、
前記第１の接続状態においては、前記外部端子の論理レベルが前記第１のノードの論理レベルに応じて変化し、前記第２の接続状態においては、前記第２のノードの論理状態が前記外部端子の論理レベルに応じて変化することを特徴とする双方向バッファ回路を提供するものである。

ここで、前記容量素子は、前記第１の接続状態においては、前記出力バッファから出力される信号のスルーレートを制限し、前記第２の接続状態においては、前記入力バッファに入力される信号のノイズを除去することが好ましい。

また、前記外部端子の論理レベルを一定としたときに、前記第１の接続状態における前記第１のノードの論理レベルと、前記第２の接続状態における前記第２のノードの論理レベルとが、互いに同一であることが好ましい。

また、前記スイッチが、前記入力バッファの信号経路に挿入され、前記第２の接続状態において、前記容量素子とともにＲＣフィルタを構成するオン抵抗を有する第１のスイッチを有するとともに、前記第１の接続状態において、前記第２のノードの電位を固定する第２のスイッチを有することが好ましい。

本発明の双方向バッファ回路では、出力バッファと入力バッファとで容量素子を共用するので、双方向バッファ回路のレイアウトサイズを大幅に削減することができる。また、双方向バッファ回路が出力モードである時、容量素子は、入力バッファの信号経路から電気的に切り離される。このため、外部端子の論理レベルが変化することに応じて、容量素子が充放電されることがなく、その分の消費電力を大幅に削減することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の双方向バッファ回路を詳細に説明する。

図１は、本発明の双方向バッファ回路の構成を表す一実施形態の回路図である。同図に示す双方向バッファ回路１０は、その対比が容易となるように、本発明を図３に示す従来の双方向バッファ回路３０に対して適用したものである。すなわち、双方向バッファ回路１０は、３Ｖ電源で動作する半導体装置で使用され、５Ｖの入力耐圧を有するもので、Ｉ²Ｃバスの規格に準拠している。

以下、両者の間で同一の構成要素には同一の符号を付して重複する説明は省略し、両者の相違点を中心に説明する。

図１に示す双方向バッファ回路１０は、図１中上側に示す出力バッファ１２と、同下側に示す入力バッファ１４と、同左右方向の中央部に示すスイッチ１６とによって構成されている。

出力バッファ１２は、ＮＯＲゲートＮＯＲ１と、２つのＮＭＯＳＮ１，Ｎ２と、容量素子Ｃ３と、２つのＮＭＯＳＮ３，Ｎ４とによって構成されている。すなわち、本実施形態の出力バッファ１２は、従来の出力バッファ３２と比べて、インバータＩＮＶ１がＮＯＲゲートＮＯＲ１と置き換えられ、容量素子Ｃ１の代わりに容量素子Ｃ３が用いられている。この例の場合も、容量素子Ｃ３の容量値は約３ｐＦであるとする。

容量素子Ｃ３は、入力バッファ１４との間で共用されるもので、出力モードの時は図３に示す容量素子Ｃ１の役割を果たし、入力モードの時は容量素子Ｃ２の役割を果たす。ＮＯＲゲートＮＯＲ１を構成するＰＭＯＳ（図示省略）、ＮＭＯＳＮ１のオン抵抗と容量素子Ｃ３は、パッドＰＡＤをハイレベルからローレベルに変化させる場合の出力信号のスルーレートを制限するための時定数回路を構成する。

ここで、ＮＯＲゲートＮＯＲ１には、イネーブル信号ＥＮＬおよび内部信号ＤＩＮが接続されている。イネーブル信号ＥＮＬは、内部回路から供給され、双方向バッファ回路１０を、上記出力モード（出力バッファ１２から信号が出力されるモード）、もしくは入力モード（入力バッファ１４に信号が入力されるモード）に切り替える信号である。ＮＯＲゲートＮＯＲ１の出力はノード１に接続されている。

一方、入力バッファ１４は、ＮＭＯＳＮ５と、ＰＭＯＳＰ１と、ヒステリシスインバータＩＮＶＳ１と、抵抗素子Ｒ１と、容量素子Ｃ３と、ヒステリシスインバータＩＮＶＳ２と、バッファＢＵＦ１とによって構成されている。すなわち、本実施形態の入力バッファ１４は、従来の入力バッファ３４と比べて、容量素子Ｃ２の代わりに、出力バッファ１２との間で共用される容量素子Ｃ３が用いられている。

また、スイッチ１６は、容量素子Ｃ３が、ノード２（第１のノード）に電気的に接続され、ノード４（第２のノード）から電気的に切り離された状態（第１の接続状態）、または、容量素子Ｃ３が、ノード２から電気的に切り離され、ノード４に電気的に接続された状態（第２の状態）のいずれかに切り替えるもので、インバータＩＮＶ２と、２つのトランスファゲートＴＲ１，ＴＲ２とによって構成されている。

インバータＩＮＶ２の入力にはイネーブル信号ＥＮＬが接続され、その出力は、ノード５に接続されている。

２つのトランスファゲートＴＲ１，ＴＲ２は、ノード２とノード４との間に直列に接続されている。また、トランスファゲートＴＲ１のＰＭＯＳのゲートおよびトランスファゲートＴＲ２のＮＭＯＳのゲートはイネーブル信号ＥＮＬに接続され、トランスファゲートＴＲ１のＮＭＯＳのゲートおよびトランスファゲートＴＲ２のＰＭＯＳのゲートはノード５に接続されている。

また、容量素子Ｃ３は、２つのトランスファゲートＴＲ１，ＴＲ２の接続点であるノード６とグランドとの間に接続されている。本実施形態では、前述の通り、容量素子Ｃ３の容量値は約３ｐＦである。

以下、双方向バッファ回路１０の動作を説明する。

本実施形態の場合、双方向バッファ回路１０は、イネーブル信号ＥＮＬがローレベルの時に出力モードとなる。出力モードでは、インバータＩＮＶ２の出力であるノード５がハイレベルとなり、トランスファゲートＴＲ１，ＴＲ２は、それぞれオン状態、オフ状態となる。これにより、容量素子Ｃ３は、トランスファゲートＴＲ１を介してノード２に電気的に接続され、ノード４からは電気的に切り離される。

なお、出力モードでは、ＮＯＲゲートＮＯＲ１の出力であるノード１は、従来の出力バッファ３２のインバータＩＮＶ１と同様に内部信号ＤＩＮの状態によって決定される。すなわち、容量素子Ｃ３は、ＮＯＲゲートＮＯＲ１のＰＭＯＳ、ＮＭＯＳＮ１のオン抵抗とともに時定数回路を構成し、本実施形態の出力バッファ１０は、従来の出力バッファ３２と全く同様に動作する。

これに対し、イネーブル信号ＥＮＬがハイレベルの場合、双方向バッファ回路１０は入力モードになる。入力モードでは、ノード１，５がローレベルとなり、トランスファゲートＴＲ１，ＴＲ２はそれぞれオフ状態、オン状態となる。これにより、容量素子Ｃ３は、ノード２から電気的に切り離され、トランスファゲートＴＲ２を介してノード４に電気的に接続される。

すなわち、双方向バッファ回路１０が入力モードの時、容量素子Ｃ３は、抵抗素子Ｒ１とともにＬＰＦを構成し、本実施形態の入力バッファ１２は、従来の入力バッファ回路３４と全く同様に動作する。また、ノード１がローレベルとなるため、出力最終段のＮＭＯＳＮ４は常にオフ状態となる。

ここで、双方向バッファ回路１０を出力モードから入力モードに、もしくはその逆に切り替える時には、バスが特定の状態にある必要がある。すなわち、モードを切り替えるべき双方向バッファ回路１０が出力モードにあり、ＮＭＯＳＮ４がバスをローレベルにドライブしている時には、入力モードに切り替えることはできない。また、バスに接続された他の双方向バッファ回路が出力モードにあって、バスをローレベルにドライブしている時には、モードを切り替えるべき双方向バッファを入力モードから出力モードに切り替えることはできない。すなわち、モードの切り替えを行うときには、バスが抵抗素子Ｒ２によってプルアップされて、ハイレベルにあることが必要である。

従って、双方向バッファ回路１０が出力モードから入力モードに変化する直前には、イネーブル信号ＥＮＬがローレベルの状態、すなわち容量素子Ｃ３がノード２に接続された状態で内部信号ＤＩＮがハイレベルとなって、ノード１がローレベルとなり、ＮＭＯＳＮ２がオン状態、ＮＭＯＳＮ４がオフ状態となる。その後、イネーブル信号ＥＮＬがローレベルからハイレベルとなり、出力モードから入力モードに変化する。

そして、双方向バッファ回路１０が出力モードから入力モードに変化した直後には、容量素子Ｃ３は放電された状態であり、ノード４はローレベルとなる。この時、前述のようにバスはハイレベルであるから、ヒステリシスインバータＩＮＶＳ１によってノード３およびノード４はローレベルに駆動される。つまり、双方向バッファ回路１０が出力モードから入力モードに変化する時、ノード４はローレベルの状態のままであり、その論理レベルの極性は何ら影響を受けない。

一方、双方向バッファ回路１０が入力モードから出力モードに変化する直前には、バスがハイレベルとなっているため、容量素子Ｃ３は放電された状態である。その後、イネーブル信号ＥＮＬがローレベルからハイレベルとなり、入力モードから出力モードに変化する。

そして、双方向バッファ回路１０の入力モードから出力モードへの変化は、内部信号ＤＩＮがハイレベルとなって、ノード２がローレベルの状態で行われる。つまり、双方向バッファ回路１０が入力モードから出力モードに変化する時、ローレベルの状態にあるノード２が放電された状態の容量素子Ｃ３に接続されるのであり、その論理レベルの極性は何ら影響を受けない。

すなわち、本実施形態において、双方向バッファ回路１０のモード切り替えを行う時には、入力モードの時のバスすなわち外部端子であるパッドＰＡＤの論理レベルがハイレベルにある。この状態において、出力モードにおいて容量素子Ｃ３に接続されるノード２（第１のノード）の論理レベルも、入力モードにおいて容量素子Ｃ３に接続されるノード４（第２のノード）の論理レベルも、いずれもローレベルで、同一である。従って、上記の通り、双方向バッファ回路１０が出力モードから入力モードに変化する時も、入力モードから出力モードに変化する時も、容量素子Ｃ３の状態が変化することは無く、従来の双方向バッファ回路３０の容量素子Ｃ１，Ｃ２と全く同様に機能する。

双方向バッファ回路１０では、出力バッファ１２と入力バッファ１４とで容量素子Ｃ３を共用することによって、双方向バッファ回路１０のレイアウトサイズを大幅に削減することができる。例えば、双方向バッファ回路１０のレイアウトサイズが約９５００μｍ²であり、３ｐＦの容量素子のレイアウトサイズが約１０００μｍ²である場合、容量素子Ｃ３を共用することによって、そのレイアウトサイズを約１０００μｍ²、すなわち約１０％程度削減できる。

また、双方向バッファ回路１０が出力モードである時、トランスファゲートＴＲ２はオフ状態となり、容量素子Ｃ３はノード４から電気的に切り離される。このため、出力モードである時、パッドＰＡＤの論理レベルが変化することに応じて、入力バッファの容量素子が充放電されることがなくなり、その分の消費電力を大幅に削減することができる。例えば、図３に示した従来の双方向バッファ回路３０において、出力バッファの容量素子Ｃ１と入力バッファの容量素子Ｃ２の容量とを同一にした場合と比較すると、出力モードにおける消費電力を１／２に削減できる。

次に、本発明の別の実施形態を例に挙げて説明する。

図２に示す双方向バッファ回路２０は、図１に示す双方向バッファ回路１０の変形例である。以下、両者の間で同一の構成要素には同一の符号を付して重複する説明は省略し、両者の相違点を中心に説明する。

図２に示す双方向バッファ回路２０は、図２中上側に示す出力バッファ１２と、同下側に示す入力バッファ２４と、同左右方向の中央部に示すスイッチ２６とによって構成されている。

出力バッファ２２は、図１に示す出力バッファ１２と全く同じ構成のものである。

入力バッファ２４は、ＮＭＯＳＮ５と、ＰＭＯＳＰ１と、ヒステリシスインバータＩＮＶＳ１と、容量素子Ｃ３と、ヒステリシスインバータＩＮＶＳ２と、バッファＢＵＦ１とによって構成されている。すなわち、本実施形態の入力バッファ２４は、図１に示す入力バッファ１４と比べて抵抗素子Ｒ１が取り除かれて、その位置には、スイッチ２６を構成するトランスファゲートＴＲ２が挿入されている。

また、スイッチ２６は、インバータＩＮＶ２と、３つのトランスファゲートＴＲ１，ＴＲ２，ＴＲ３と、ＰＭＯＳＰ２とによって構成されている。すなわち、本実施形態のスイッチ２６は、図１に示すスイッチ１６と比べて、さらにトランスファゲートＴＲ３と、ＰＭＯＳＰ２とを備えている。なお、インバータＩＮＶ２の接続状態は、図１の場合と同じである。

トランスファゲートＴＲ１は、ノード２とノード６との間に接続されている。また、容量素子Ｃ３は、ノード６とグランドとの間に接続されている。

次に、トランスファゲートＴＲ２（第１のスイッチ）は、そのオン抵抗が、図１に示す抵抗素子Ｒ１の代わりとなるものであり、入力バッファ２４の信号経路である、ヒステリシスインバータＩＮＶＳ１の出力とノード６との間に挿入されている。

なお、インバータＩＮＶ２、トランスファゲートＴＲ１，ＴＲ２のその他の接続状態は、図１に示すものと同じである。

また、トランスファゲートＴＲ３は、出力モードの時に、ノード４（第２のノード）と容量素子Ｃ３とを電気的に分離するものであり、トランスファゲートＴＲ２と直列に、ノード３とノード４との間に挿入されている。トランスファゲートＴＲ３のＮＭＯＳのゲートはイネーブル信号ＥＮＬに接続され、そのＰＭＯＳのゲートは、インバータＩＮＶ２の出力であるノード５に接続されている。

なお、トランスファゲートＴＲ３は、出力モードの時に、ノード４（第２のノード）と容量素子Ｃ３とを電気的に分離するものであればよい。従って、トランスファゲートＴＲ３をトランスファゲートＴＲ２と直列に、ノード３とノード４との間に接続することは必須では無い。

ＰＭＯＳＰ２（第３のスイッチ）は、出力モードの時、すなわち、トランスファゲートＴＲ３がオフ状態となっている時に、ヒステリシスインバータＩＮＶＳ２の入力であるノード４の電位がフローティング状態となるのを防止し、ハイレベルに固定するもので、３Ｖ電源とノード４との間に接続されている。また、ＰＭＯＳＰ２のゲートは、イネーブル信号ＥＮＬに接続されている。

なお、ＰＭＯＳＰ２は、出力モードの時のヒステリシスインバータＩＮＶＳ２の入力を、ハイレベルもしくはローレベルのいずれかに固定するものであればよく、ＰＭＯＳに限定されない。

以下、双方向バッファ回路２０の動作を説明する。

図１の場合と同様に、双方向バッファ回路２０は、イネーブル信号ＥＮＬがローレベルの時に出力モードとなる。出力モードでは、トランスファゲートＴＲ１がオン状態となり、トランスファゲートＴＲ２，ＴＲ３はともにオフ状態となる。これにより、容量素子Ｃ３は、トランスファゲートＴＲ１を介してノード２に電気的に接続され、ノード４からは電気的に切り離される。

すなわち、容量素子Ｃ３は、ＮＯＲゲートＮＯＲ１のＰＭＯＳ、ＮＭＯＳＮ１のオン抵抗とともに時定数回路を構成し、本実施形態の出力バッファ２２も、従来の出力バッファ３２と全く同様に動作する。

また、出力モードの時、入力バッファ２４では、トランスファゲートＴＲ２，ＴＲ３がオフ状態となり、ＰＭＯＳＰ２はオン状態になる。これにより、ヒステリシスインバータＩＮＶＳ２の入力はＰＭＯＳＰ２によってハイレベルに固定され、内部信号Ｚとしてローレベルが内部回路に供給される。また、容量素子Ｃ３は、ヒステリシスインバータＩＮＶＳ１の出力およびＰＭＯＳＰ２からは電気的に切り離される。

これに対し、イネーブル信号ＥＮＬがハイレベルの場合、双方向バッファ回路２０は入力モードになる。入力モードでは、ノード１，５がローレベルとなり、トランスファゲートＴＲ１はオフ状態、ＴＲ２，ＴＲ３はともにオン状態となる。これにより、容量素子Ｃ３は、ノード２から電気的に切り離され、トランスファゲートＴＲ３を介してヒステリシスインバータＩＮＶＳ２の入力であるノード４に電気的に接続される。また、トランスファゲートＴＲ２を介してヒステリシスインバータＩＮＶＳ１の出力に接続される。

すなわち、双方向バッファ回路２０が入力モードの時、容量素子Ｃ３は、トランスファゲートＴＲ２のオン抵抗とともにＬＰＦを構成し、本実施形態の入力バッファ２４は、従来の入力バッファ回路３４とほぼ同様に動作する。また、ノード１がローレベルとなるため、出力最終段のＮＭＯＳＮ４は常にオフ状態となる。

なお、トランスファゲートＴＲ２のオン抵抗の抵抗値の調整は、トランスファゲートＴＲ２を直列に複数段直列接続したり、トランスファゲートＴＲ２を構成するＰＭＯＳおよびＮＭＯＳのトランジスタサイズを変更したりすることによって適宜調整を行うことができる。

また、本実施形態の双方向バッファ回路２０においても、双方向バッファ回路１０と同様に、モード切り替えを行う時に、容量素子Ｃ３の状態が変化することは無く、従来の双方向バッファ回路３０の容量素子Ｃ１，Ｃ２と全く同様に機能する。

双方向バッファ回路２０においても、双方向バッファ回路１０の場合と同様に、そのレイアウトサイズを大幅に削減することができる。また、双方向バッファ回路２０においても、双方向バッファ回路１０の場合と同様に、出力モードの時にパッドＰＡＤの論理レベルが変化することに応じて、入力バッファの容量素子が充放電されることがなくなるため、その消費電力を大幅に削減することができる。

なお、本発明の双方向バッファ回路は、上記実施形態のようなＩ²Ｃバスの規格に準拠したものに限らず、出力バッファと入力バッファとで各々独立した容量素子を使用している双方向バッファ回路に適用可能である。また、上記実施形態において、出力バッファ、入力バッファ、スイッチの構成も単なる一例であって、同様の機能を果たすことができる別の構成のものを使用してもよい。

また、上記実施形態において、５Ｖの入力耐圧を有することは、Ｉ²Ｃバスの規格に準拠した双方向バッファ回路の一例を示すものであって、本発明の双方向バッファ回路においては必須の要素ではない。また、上記実施形態では、３Ｖ電源、５Ｖ入力耐圧などの具体的な電圧値を挙げて説明したが、これも限定されず、使用される電源の電圧は、何Ｖであってもよい。

また、本発明が適用される前の双方向バッファ回路において、出力バッファで使用されている容量素子の容量値と、入力バッファで使用されている容量値が異なっていても良い。すなわち、これらの容量素子は、いずれもＲＣフィルタ（時定数回路、ＬＰＦなど）を構成するものであるから、容量素子の容量値を同一にしても、抵抗素子の抵抗値を調整することによって、ＲＣフィルタの時定数をある程度調整することができる。

また、外部バスは、プルアップに限定されず、逆にプルダウンであってもよい。例えば、外部バスがプルダウンされている場合、出力バッファは、オープンソース構造のものに変更すればよい。また、出力バッファの出力最終段は、オープンドレインやオープンソース構造に限らず、３ステート出力構造のものでもよい。このように、双方向バッファ回路の回路構成は適宜変更されるべきものである。

本発明は、基本的に以上のようなものである。
以上、本発明の双方向バッファ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の双方向バッファ回路の構成を表す一実施形態の回路図である。 本発明の双方向バッファ回路の構成を表す別の実施形態の回路図である。 従来の双方向バッファ回路の構成を表す一例の回路図である。

符号の説明

１０，２０，３０ 双方向バッファ回路
１２，２２，３２ 出力バッファ
１４，２４，３４ 入力バッファ
１６，２６ スイッチ
ＮＯＲ１ ＮＯＲゲート
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
Ｃ１，Ｃ２，Ｃ３ 容量素子
Ｐ１，Ｐ２ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
ＩＮＶＳ１，ＩＮＶＳ２ ヒステリシスインバータ
Ｒ１，Ｒ２ 抵抗素子
ＢＵＦ１ バッファ
ＩＮＶ２ インバータ
ＴＲ１，ＴＲ２，ＴＲ３ トランスファゲート
ＰＡＤ パッド
ＥＮＬ イネーブル信号
ＤＩＮ，Ｚ 内部信号

Claims (4)

1. 第１のノードを有する出力バッファと、第２のノードを有する入力バッファとが、共通の外部端子に接続された双方向バッファ回路であって、
   容量素子と、
   該容量素子が、前記第１のノードに接続され、前記第２のノードから切り離された第１の接続状態、または、前記容量素子が、前記第１のノードから切り離され、前記第２のノードに接続された第２の接続状態に切り替えるスイッチとを有し、
   前記第１の接続状態においては、前記外部端子の論理レベルが前記第１のノードの論理レベルに応じて変化し、前記第２の接続状態においては、前記第２のノードの論理状態が前記外部端子の論理レベルに応じて変化することを特徴とする双方向バッファ回路。
2. 前記容量素子は、前記第１の接続状態においては、前記出力バッファから出力される信号のスルーレートを制限し、前記第２の接続状態においては、前記入力バッファに入力される信号のノイズを除去することを特徴とする請求項１記載の双方向バッファ回路。
3. 前記外部端子の論理レベルを一定としたときに、前記第１の接続状態における前記第１のノードの論理レベルと、前記第２の接続状態における前記第２のノードの論理レベルとが、互いに同一であることを特徴とする請求項１または２記載の双方向バッファ回路。
4. 前記スイッチが、前記入力バッファの信号経路に挿入され、前記第２の接続状態において、前記容量素子とともにＲＣフィルタを構成するオン抵抗を有する第１のスイッチを有するとともに、前記第１の接続状態において、前記容量素子を前記第２のノードから切り離す第２のスイッチおよび該第２のノードの電位を固定する第３のスイッチを有することを特徴とする請求項１ないし３のいずれかに記載の双方向バッファ回路。

Images