JPH06140913A - 半導体集積回路装置と情報処理システム - Google Patents
半導体集積回路装置と情報処理システムInfo
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Abstract
(57)【要約】
【目的】 静電耐圧を維持しつつ、高速データ転送を実
現した半導体集積回路装置と情報処理システムを提供す
る。 【構成】 オープンドレイン構成の出力ＭＯＳＦＥＴと
インピーダンス素子により終端されたバス配線が接続さ
れる出力端子との間にショッキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入し、情報処
理のためのデータ転送を行う。 【効果】 出力ＭＯＳＦＥＴのドレイン拡散層を大きく
したままでも、外部端子からみた寄生容量がショットキ
ーダイオードのオフ状態によりドレイン寄生容量が見え
なくでき、外部端子近傍でのバス配線の特性インピーダ
ンスの乱れを防止でき、等価的な信号遅延を大幅に低減
できる。
現した半導体集積回路装置と情報処理システムを提供す
る。 【構成】 オープンドレイン構成の出力ＭＯＳＦＥＴと
インピーダンス素子により終端されたバス配線が接続さ
れる出力端子との間にショッキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入し、情報処
理のためのデータ転送を行う。 【効果】 出力ＭＯＳＦＥＴのドレイン拡散層を大きく
したままでも、外部端子からみた寄生容量がショットキ
ーダイオードのオフ状態によりドレイン寄生容量が見え
なくでき、外部端子近傍でのバス配線の特性インピーダ
ンスの乱れを防止でき、等価的な信号遅延を大幅に低減
できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
と情報処理システムに関し、特に抵抗等により終端され
たバス配線に接続されて、低振幅で高速にデータを出力
できる出力バッファを含むものに利用して有効な技術に
関するものである。
と情報処理システムに関し、特に抵抗等により終端され
たバス配線に接続されて、低振幅で高速にデータを出力
できる出力バッファを含むものに利用して有効な技術に
関するものである。
【０００２】
【従来の技術】高集積化・低消費電力等の特徴を持つＭ
ＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下
同じ）により構成される半導体集積回路装置において
も、プロセス技術の進歩により高速化が進められてい
る。従来の一般的なＭＯＳ集積回路間のインターフェイ
スは、０Ｖ−３Ｖのような信号振幅を持つＴＴＬ（トラ
ンジスタ・トランジスタ・ロジック）レベル又は、０Ｖ
−５Ｖのような信号振幅を持つＣＭＯＳ（相補型ＭＯ
Ｓ）レベルで行われ、無終端とされていた。このため、
このようなインターフェイス方式においては、プリント
基板の特性インピーダンスにより信号波形の乱反射が起
こり、等価的に半導体集積回路間の信号のやりとりの遅
延時間が大きくなる結果、データの転送レートは約１０
０ＭＨｚが限界とされている。
ＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下
同じ）により構成される半導体集積回路装置において
も、プロセス技術の進歩により高速化が進められてい
る。従来の一般的なＭＯＳ集積回路間のインターフェイ
スは、０Ｖ−３Ｖのような信号振幅を持つＴＴＬ（トラ
ンジスタ・トランジスタ・ロジック）レベル又は、０Ｖ
−５Ｖのような信号振幅を持つＣＭＯＳ（相補型ＭＯ
Ｓ）レベルで行われ、無終端とされていた。このため、
このようなインターフェイス方式においては、プリント
基板の特性インピーダンスにより信号波形の乱反射が起
こり、等価的に半導体集積回路間の信号のやりとりの遅
延時間が大きくなる結果、データの転送レートは約１０
０ＭＨｚが限界とされている。
【０００３】そこで、図１０に示すように終端抵抗ＲＢ
を用いて、プリント基板の特性インピーダンスとの整合
をとって、転送信号の反射を抑えて低振幅で高速にデー
タを送るインターフェイス方式が、例えば米国特許５，
０２３，４８８号において提案されている。
を用いて、プリント基板の特性インピーダンスとの整合
をとって、転送信号の反射を抑えて低振幅で高速にデー
タを送るインターフェイス方式が、例えば米国特許５，
０２３，４８８号において提案されている。
【０００４】
【発明が解決しようとする課題】上記のインターフェイ
ス方式では、半導体集積回路側の寄生容量に配慮がなさ
れておらず、半導体集積回路の外部端子近傍でプリント
基板上のバス配線の特性インピーダンスが乱され、信号
波形に図９に点線で示すように乱反射が生じて信号レベ
ルが安定するまでの時間だけ等価的に信号遅延が生じて
しまう。
ス方式では、半導体集積回路側の寄生容量に配慮がなさ
れておらず、半導体集積回路の外部端子近傍でプリント
基板上のバス配線の特性インピーダンスが乱され、信号
波形に図９に点線で示すように乱反射が生じて信号レベ
ルが安定するまでの時間だけ等価的に信号遅延が生じて
しまう。
【０００５】上記寄生容量のうち、オープンドレイン構
成の出力ＭＯＳＦＥＴのドレイン拡散容量ＣＳＤが大き
い。なぜなら、静電耐圧を大きく採るためには、ドレイ
ン拡散層の面積が必然的に大きくならざるを得ないから
である。言い換えるならば、上記ドレイン拡散層の面積
を小さくして、上記寄生容量を減らそうとするとその分
分静耐圧が小さくなってしまうからである。
成の出力ＭＯＳＦＥＴのドレイン拡散容量ＣＳＤが大き
い。なぜなら、静電耐圧を大きく採るためには、ドレイ
ン拡散層の面積が必然的に大きくならざるを得ないから
である。言い換えるならば、上記ドレイン拡散層の面積
を小さくして、上記寄生容量を減らそうとするとその分
分静耐圧が小さくなってしまうからである。
【０００６】この発明の目的は、静電耐圧を維持しつ
つ、高速データ転送を実現した半導体集積回路装置と情
報処理システムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
つ、高速データ転送を実現した半導体集積回路装置と情
報処理システムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力ＭＯＳＦＥＴとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショッキーバリ
アダイオード（以下、単にショットキーダイオードとい
う）のような寄生容量値が小さくされた一方向性素子を
挿入して、情報処理のためのデータ転送を行う。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力ＭＯＳＦＥＴとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショッキーバリ
アダイオード（以下、単にショットキーダイオードとい
う）のような寄生容量値が小さくされた一方向性素子を
挿入して、情報処理のためのデータ転送を行う。
【０００８】
【作用】上記した手段によれば、出力ＭＯＳＦＥＴのド
レイン拡散層を大きくしたままでも、外部端子からみた
寄生容量がショットキーダイオードのオフ状態によりド
レイン寄生容量が見えなくでき、外部端子近傍でのバス
配線の特性インピーダンスの乱れを防止でき、等価的な
信号遅延を大幅に低減できる。
レイン拡散層を大きくしたままでも、外部端子からみた
寄生容量がショットキーダイオードのオフ状態によりド
レイン寄生容量が見えなくでき、外部端子近傍でのバス
配線の特性インピーダンスの乱れを防止でき、等価的な
信号遅延を大幅に低減できる。
【０００９】
【実施例】図１には、本発明に係る半導体集積回路装置
とそれを用いた情報処理システムにおけるバス構成のブ
ロック図が示されている。同図において、点線で示され
た半導体集積回路装置ＬＳＩ１〜ＬＳＩ３は、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。
とそれを用いた情報処理システムにおけるバス構成のブ
ロック図が示されている。同図において、点線で示され
た半導体集積回路装置ＬＳＩ１〜ＬＳＩ３は、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。
【００１０】半導体集積回路装置ＬＳ１〜ＬＳＩ３は、
代表として示された１個の入出力バッファと内部論回路
から構成されている。半導体集積回路装置ＬＳＩ１を例
にして説明すると、出力バッファは駆動回路ＰＧ１と、
オープンドレイン構成の出力ＭＯＳＦＥＴＱ１、この出
力ＭＯＳＦＥＴＱ１のドレインと外部端子との間に挿入
されたダイオードＳＢＤ１から構成される。特に制限さ
れないが、上記ダイオードは、後述するように動作の高
速化のために寄生容量が小さいことと、ドレインコンタ
クト穴に一体的に形成できて高集積化の点で有利なショ
ットキーダイオードとされる。
代表として示された１個の入出力バッファと内部論回路
から構成されている。半導体集積回路装置ＬＳＩ１を例
にして説明すると、出力バッファは駆動回路ＰＧ１と、
オープンドレイン構成の出力ＭＯＳＦＥＴＱ１、この出
力ＭＯＳＦＥＴＱ１のドレインと外部端子との間に挿入
されたダイオードＳＢＤ１から構成される。特に制限さ
れないが、上記ダイオードは、後述するように動作の高
速化のために寄生容量が小さいことと、ドレインコンタ
クト穴に一体的に形成できて高集積化の点で有利なショ
ットキーダイオードとされる。
【００１１】入力バッァは、基準電圧ＶＲＦにより、入
力された信号を判定する差動形態の入力バッファＩＢ１
から構成される。内部論理回路１は、入力バッファＩＢ
１から入力された入力データを受け取り、データ処理を
行って必要に応じて上記出力バッファを通して他の半導
体集積回路装置ＬＳ１２〜ＬＳＩ３に対して信号を送出
させるものである。他の半導体集積回路装置ＬＳＩ２〜
ＬＳＩ３も、上記同様な回路により構成される。ただ
し、全ての回路が同じという意味ではない。個々の半導
体集積回路装置ＬＳＩ１〜ＬＳＩ３の機能や役割分担に
応じて、入力バッファの数や出力バッファの数が区々と
してもよいし、内部論理回路はそれぞれの機能に応じて
構成されるものである。
力された信号を判定する差動形態の入力バッファＩＢ１
から構成される。内部論理回路１は、入力バッファＩＢ
１から入力された入力データを受け取り、データ処理を
行って必要に応じて上記出力バッファを通して他の半導
体集積回路装置ＬＳ１２〜ＬＳＩ３に対して信号を送出
させるものである。他の半導体集積回路装置ＬＳＩ２〜
ＬＳＩ３も、上記同様な回路により構成される。ただ
し、全ての回路が同じという意味ではない。個々の半導
体集積回路装置ＬＳＩ１〜ＬＳＩ３の機能や役割分担に
応じて、入力バッファの数や出力バッファの数が区々と
してもよいし、内部論理回路はそれぞれの機能に応じて
構成されるものである。
【００１２】上記半導体集積回路装置ＬＳＩ１〜ＬＳＩ
３の間でのデータの転送を行うバスは、特に制限されな
いが、プリント基板等の実装基板上に形成される配線に
より構成され、５０Ωバスとされる。このバスの終端
は、バス配線の特性インピーダンスに整合された抵抗Ｒ
Ｂが接続されており、例えば１．２Ｖのような電圧ＶＴ
Ｔに引かれている。
３の間でのデータの転送を行うバスは、特に制限されな
いが、プリント基板等の実装基板上に形成される配線に
より構成され、５０Ωバスとされる。このバスの終端
は、バス配線の特性インピーダンスに整合された抵抗Ｒ
Ｂが接続されており、例えば１．２Ｖのような電圧ＶＴ
Ｔに引かれている。
【００１３】半導体集積回路装置ＬＳＩ１において、出
力ＭＯＳＦＥＴＱ１は静電破壊耐圧を大きくするために
大きな面積の拡散層を持つようにされる。そのため、Ｍ
ＯＳＦＥＴＱ１のドレインには、大きな容量値を持つよ
うな寄生容量ＣＳＤ１が形成されることになる。従来の
ように、出力ＭＯＳＦＥＴＱ１のドレインを直接に外部
端子に接続したのでは、その外部端子が接続されるバス
配線の特性インピーダンスを乱して信号波形に乱反射が
生じて等価的に遅延時間を長くしてしまう。
力ＭＯＳＦＥＴＱ１は静電破壊耐圧を大きくするために
大きな面積の拡散層を持つようにされる。そのため、Ｍ
ＯＳＦＥＴＱ１のドレインには、大きな容量値を持つよ
うな寄生容量ＣＳＤ１が形成されることになる。従来の
ように、出力ＭＯＳＦＥＴＱ１のドレインを直接に外部
端子に接続したのでは、その外部端子が接続されるバス
配線の特性インピーダンスを乱して信号波形に乱反射が
生じて等価的に遅延時間を長くしてしまう。
【００１４】例えば、５０Ωのバス配線に８ｐＦのピン
容量を持つ半導体集積回路装置が８ｃｍ間隔で接続され
ているケースでは、２０％以上も不整合が生じる。この
結果、バス抵抗ＲＢで終端していても、半導体集積回路
装置の外部ピンが接続されている付近では図９に点線で
示したように大きな乱反射が生じる。
容量を持つ半導体集積回路装置が８ｃｍ間隔で接続され
ているケースでは、２０％以上も不整合が生じる。この
結果、バス抵抗ＲＢで終端していても、半導体集積回路
装置の外部ピンが接続されている付近では図９に点線で
示したように大きな乱反射が生じる。
【００１５】この実施例では、出力ＭＯＳＦＥＴＱ１と
ドレインと外部端子との間にショットキーダイオードＳ
ＢＤ１を挿入することより、このショットキーダイオー
ドＳＢＤ１の寄生容量と出力ＭＯＳＦＥＴＱ１のドレイ
ンにおける寄生容量ＣＳＤ１とが直列形態にされる。こ
の結果、外部端子からみた寄生容量は、ショットキーダ
イオードＳＢＤ１がオフ状態のときにはその寄生容量に
依存してほぼ零にできる。
ドレインと外部端子との間にショットキーダイオードＳ
ＢＤ１を挿入することより、このショットキーダイオー
ドＳＢＤ１の寄生容量と出力ＭＯＳＦＥＴＱ１のドレイ
ンにおける寄生容量ＣＳＤ１とが直列形態にされる。こ
の結果、外部端子からみた寄生容量は、ショットキーダ
イオードＳＢＤ１がオフ状態のときにはその寄生容量に
依存してほぼ零にできる。
【００１６】図１において、半導体集積回路装置ＬＳＩ
１〜ＬＳＩ３の出力ＭＯＳＦＥＴＱ１〜Ｑ３がオフ状態
にあるときには、バスの電位は１．２ＶのＶＴＴレベル
にされている。半導体集積回路装置ＬＳＩ１〜ＬＳＩ３
のうちのどれか１つ、又は複数の出力ＭＯＳＦＥＴがオ
ン状態になると、０．４Ｖのような接地電位ＶＳＳに近
いレベルになる。したがって、半導体集積回路装置ＬＳ
Ｉ１から半導体集積回路装置ＬＳＩ３にデータを転送す
るときには、半導体集積回路装置ＬＳＩ２とＬＳＩ３の
出力ＭＯＳＦＥＴＱ２とＱ３をオフ状態にし、半導体集
積回路装置ＬＳＩ１の出力ＭＯＳＦＥＴＱ１を、出力す
べき内部信号に応じてオン状態／オフ状態にし、上記の
ようなハイレベル又はロウレベルのデータを送出させ
る。
１〜ＬＳＩ３の出力ＭＯＳＦＥＴＱ１〜Ｑ３がオフ状態
にあるときには、バスの電位は１．２ＶのＶＴＴレベル
にされている。半導体集積回路装置ＬＳＩ１〜ＬＳＩ３
のうちのどれか１つ、又は複数の出力ＭＯＳＦＥＴがオ
ン状態になると、０．４Ｖのような接地電位ＶＳＳに近
いレベルになる。したがって、半導体集積回路装置ＬＳ
Ｉ１から半導体集積回路装置ＬＳＩ３にデータを転送す
るときには、半導体集積回路装置ＬＳＩ２とＬＳＩ３の
出力ＭＯＳＦＥＴＱ２とＱ３をオフ状態にし、半導体集
積回路装置ＬＳＩ１の出力ＭＯＳＦＥＴＱ１を、出力す
べき内部信号に応じてオン状態／オフ状態にし、上記の
ようなハイレベル又はロウレベルのデータを送出させ
る。
【００１７】出力バッファの出力ＭＯＳＦＥＴＱ２とＱ
３がオフ状態にされている半導体集積回路装置ＬＳＩ２
とＬＳＩ３では、バスがハイレベルになったときのはね
上がりでドレインの寄生容量ＣＳＤ２とＣＳＤ３がＶＴ
Ｔに近いレベルまで充電されるため、その後のバスのレ
ベルがハイレベルでもロウレベルでもショッキキーダイ
オードＳＢＤ２，ＳＢＤ３がオフ状態にされている。し
たがって、これらの寄生容量ＣＳＤ２とＣＳＤ３は、バ
ス配線側から見えなくなる。
３がオフ状態にされている半導体集積回路装置ＬＳＩ２
とＬＳＩ３では、バスがハイレベルになったときのはね
上がりでドレインの寄生容量ＣＳＤ２とＣＳＤ３がＶＴ
Ｔに近いレベルまで充電されるため、その後のバスのレ
ベルがハイレベルでもロウレベルでもショッキキーダイ
オードＳＢＤ２，ＳＢＤ３がオフ状態にされている。し
たがって、これらの寄生容量ＣＳＤ２とＣＳＤ３は、バ
ス配線側から見えなくなる。
【００１８】また、オン状態／オフ状態を繰り返してい
る半導体集積回路装置ＬＳＩ１では、図９において出力
ＭＯＳＦＥＴＱ１がオン状態になっているタイミングＡ
では、ショットキーダイオードＳＢＤ１もオン状態にな
っているため寄生容量ＣＳＤ１がバス配線につながる
が、出力ＭＯＳＦＥＴＱ１がオフ状態となっているタイ
ミングＢでは、オフ状態にされた瞬間から最初の立ち上
がりで寄生容量ＣＳＤ１がＶＴＴに充電されるため、シ
ョッキーダイオードＳＢＤ１がオフ状態になって寄生容
量ＣＳＤ１をバス配線側から見えなくする。
る半導体集積回路装置ＬＳＩ１では、図９において出力
ＭＯＳＦＥＴＱ１がオン状態になっているタイミングＡ
では、ショットキーダイオードＳＢＤ１もオン状態にな
っているため寄生容量ＣＳＤ１がバス配線につながる
が、出力ＭＯＳＦＥＴＱ１がオフ状態となっているタイ
ミングＢでは、オフ状態にされた瞬間から最初の立ち上
がりで寄生容量ＣＳＤ１がＶＴＴに充電されるため、シ
ョッキーダイオードＳＢＤ１がオフ状態になって寄生容
量ＣＳＤ１をバス配線側から見えなくする。
【００１９】すなわち、図１０のような従来回路では、
バス配線に対して常に大きな容量値を持つ寄生容量ＣＳ
Ｄ１〜ＣＳＤ３が接続されているのに対して、図１のよ
うな本願発明では上述のように寄生容量ＣＳＤは、動作
状態にある１つの出力バッファに対応した１個若しくは
全くバス配線から見えなくなる。この結果、配線バスを
伝達される信号波形は、図９に実線で示すように乱反射
による振動が大幅に低減できるから等価的な信号遅延が
小さなり信号転送を高速にできる。
バス配線に対して常に大きな容量値を持つ寄生容量ＣＳ
Ｄ１〜ＣＳＤ３が接続されているのに対して、図１のよ
うな本願発明では上述のように寄生容量ＣＳＤは、動作
状態にある１つの出力バッファに対応した１個若しくは
全くバス配線から見えなくなる。この結果、配線バスを
伝達される信号波形は、図９に実線で示すように乱反射
による振動が大幅に低減できるから等価的な信号遅延が
小さなり信号転送を高速にできる。
【００２０】半導体集積回路装置ＬＳＩ１を単体で扱う
とき等の静電耐圧は、外部端子に乗った電荷Ｑがショッ
キーダイオードＳＢＤ１を通してドレインの寄生容量Ｃ
ＳＤ１に伝えられ、ここでＶＳＤ１＝Ｑ／ＣＳＤ１の電
圧となる。これにより、静電耐圧は大きく設定すること
ができる。
とき等の静電耐圧は、外部端子に乗った電荷Ｑがショッ
キーダイオードＳＢＤ１を通してドレインの寄生容量Ｃ
ＳＤ１に伝えられ、ここでＶＳＤ１＝Ｑ／ＣＳＤ１の電
圧となる。これにより、静電耐圧は大きく設定すること
ができる。
【００２１】図２には、上記出力バッファの一実施例の
レイアウト図が示されている。一般に外部端子（ボンデ
ィングパッド）に直接ドレインが接続される出力ＭＯＳ
ＦＥＴは、ラッチアップや静電耐圧確保及び大電流駆動
のために、その駆動回路や入力バッファを含むプリバッ
ファと独立に形成され、特別に工夫されてレイアウトさ
れる。
レイアウト図が示されている。一般に外部端子（ボンデ
ィングパッド）に直接ドレインが接続される出力ＭＯＳ
ＦＥＴは、ラッチアップや静電耐圧確保及び大電流駆動
のために、その駆動回路や入力バッファを含むプリバッ
ファと独立に形成され、特別に工夫されてレイアウトさ
れる。
【００２２】静電耐圧を確保するためには、ドレインの
拡散層面積を大きくし、かつゲートとドレインのコンタ
クトの距離を大きくして、拡散層の寄生抵抗と寄生容量
でサージ電圧からＭＯＳＦＥＴの防御し、サージ電流を
基板に流してしまうようにする。入力バッファでは、入
力バッファのゲートもこの出力ＭＯＳＦＥＴのドレイン
拡散層でカバーされるため、静電耐圧は確保できる。し
かし、この結果、ドレイン拡散層が非常に大きくなるた
め高速動作に障害が生じる。
拡散層面積を大きくし、かつゲートとドレインのコンタ
クトの距離を大きくして、拡散層の寄生抵抗と寄生容量
でサージ電圧からＭＯＳＦＥＴの防御し、サージ電流を
基板に流してしまうようにする。入力バッファでは、入
力バッファのゲートもこの出力ＭＯＳＦＥＴのドレイン
拡散層でカバーされるため、静電耐圧は確保できる。し
かし、この結果、ドレイン拡散層が非常に大きくなるた
め高速動作に障害が生じる。
【００２３】図２において、２つのボンディングパッド
に対応した２つの出力ＭＯＳＦＥＴが示され、そのうち
右側の出力ＭＯＳＦＥＴは、ＭＯＳＦＥＴのパターンの
理解を容易にするため、ボンディングパッドと接続れる
アルミニュウム層が省略されて描かれている。ＡＬ１は
１層目のアルミニュウム層であり、ＣＯＮＴはコンタク
トホールであり、ＴＨ１はスルーホールである。ＭＯＳ
ＦＥＴのゲート電極は１層目ポリシリコン層により構成
される。
に対応した２つの出力ＭＯＳＦＥＴが示され、そのうち
右側の出力ＭＯＳＦＥＴは、ＭＯＳＦＥＴのパターンの
理解を容易にするため、ボンディングパッドと接続れる
アルミニュウム層が省略されて描かれている。ＡＬ１は
１層目のアルミニュウム層であり、ＣＯＮＴはコンタク
トホールであり、ＴＨ１はスルーホールである。ＭＯＳ
ＦＥＴのゲート電極は１層目ポリシリコン層により構成
される。
【００２４】上記アルミニュウム層ＡＬ１と出力ＭＯＳ
ＦＥＴのドレインとを接続するコンタクトホールＣＯＮ
Ｔにおいて、後述するようなショットキーダイオードが
形成される。これにより、半導体基板上において特別な
素子形成領域を設けることなく、ショットキーダイオー
ドＳＢＤを形成することができる。このようにショット
キーダイオードＳＢＤを用いる利点は、上記のようなレ
イアウト上の他に、ショットキーダイオードＳＢＤがオ
フ状態のときの寄生容量が小さい点にもある。このよう
にショットキーダイオードＳＢＤの寄生容量が小さいこ
とにより、ボンディングパッド側（バス配線側）からみ
たとき、ショッキーダイオードＳＢＤの寄生容量と出力
ＭＯＳＦＥＴのドレイン寄生容量とが直列形態にされ
て、実質的にドレイン寄生容量ＣＳＤを見えなくするこ
とができる。
ＦＥＴのドレインとを接続するコンタクトホールＣＯＮ
Ｔにおいて、後述するようなショットキーダイオードが
形成される。これにより、半導体基板上において特別な
素子形成領域を設けることなく、ショットキーダイオー
ドＳＢＤを形成することができる。このようにショット
キーダイオードＳＢＤを用いる利点は、上記のようなレ
イアウト上の他に、ショットキーダイオードＳＢＤがオ
フ状態のときの寄生容量が小さい点にもある。このよう
にショットキーダイオードＳＢＤの寄生容量が小さいこ
とにより、ボンディングパッド側（バス配線側）からみ
たとき、ショッキーダイオードＳＢＤの寄生容量と出力
ＭＯＳＦＥＴのドレイン寄生容量とが直列形態にされ
て、実質的にドレイン寄生容量ＣＳＤを見えなくするこ
とができる。
【００２５】同図において左側の出力ＭＯＳＦＥＴを例
にして説明すると、ボンディングパッドを構成するアル
ミニュウム層ＡＬ１は、そのまま延びて出力ＭＯＳＦＥ
Ｔの出力点であるドレインを構成する拡散層にコンコク
トＣＯＮＴにより接続される。このアルミニュウム層Ａ
Ｌ１を中心として左右に設けられるゲート電極を挟んで
ソースを構成する拡散層が設けられる。この拡散層に
は、スルーホールＴＨ１を介して基板給電用の配線に接
続される。
にして説明すると、ボンディングパッドを構成するアル
ミニュウム層ＡＬ１は、そのまま延びて出力ＭＯＳＦＥ
Ｔの出力点であるドレインを構成する拡散層にコンコク
トＣＯＮＴにより接続される。このアルミニュウム層Ａ
Ｌ１を中心として左右に設けられるゲート電極を挟んで
ソースを構成する拡散層が設けられる。この拡散層に
は、スルーホールＴＨ１を介して基板給電用の配線に接
続される。
【００２６】この実施例では、１つの出力ＭＯＳＦＥＴ
は、右側の出力ＭＯＳＦＥＴに示したように、長い長さ
の３本のゲートと、その半分の長さにされた６本のゲー
トとの合計９本のゲートから構成される。出力ＭＯＳＦ
ＥＴの電流駆動能力に応じて、上記ゲート電極を選択的
に接続することにより、多様な電流駆動能力を持つ出力
ＭＯＳＦＥＴを形成することができる。この場合、ボン
ディングバッドに接続されるアルミニュウムＡＬ１のパ
ターンの変更により、使用しないゲートに対応したドレ
イン拡散層をダミーの拡散層として用い、静電耐圧を大
きくしたり、ラッチアップを起きにくくするように使用
してもよい。
は、右側の出力ＭＯＳＦＥＴに示したように、長い長さ
の３本のゲートと、その半分の長さにされた６本のゲー
トとの合計９本のゲートから構成される。出力ＭＯＳＦ
ＥＴの電流駆動能力に応じて、上記ゲート電極を選択的
に接続することにより、多様な電流駆動能力を持つ出力
ＭＯＳＦＥＴを形成することができる。この場合、ボン
ディングバッドに接続されるアルミニュウムＡＬ１のパ
ターンの変更により、使用しないゲートに対応したドレ
イン拡散層をダミーの拡散層として用い、静電耐圧を大
きくしたり、ラッチアップを起きにくくするように使用
してもよい。
【００２７】同図において、上側にプリパッファが設け
られる。プリバッファは入力バッファＩＢと駆動回路Ｐ
Ｇが構成される。ＳＯＧ１〜ＳＯＧ３は、駆動回路によ
り形成された出力信号を伝える配線であり、駆動ＭＯＳ
ＦＥＴのゲートに供給される。ＳＩＮは、上記アルミニ
ュウム層ＡＬ１に接続されており、入力バッファＩＢの
入力端子に接続される。
られる。プリバッファは入力バッファＩＢと駆動回路Ｐ
Ｇが構成される。ＳＯＧ１〜ＳＯＧ３は、駆動回路によ
り形成された出力信号を伝える配線であり、駆動ＭＯＳ
ＦＥＴのゲートに供給される。ＳＩＮは、上記アルミニ
ュウム層ＡＬ１に接続されており、入力バッファＩＢの
入力端子に接続される。
【００２８】図３と図４には、図２のＡ−Ｂ部分に対応
した素子構造の一実施例を説明するための製造工程断面
図が示されている。図３（Ａ）において、通常のＭＯＳ
ＦＥＴの製造工程により、ウェル領域ｐＷＥＬＬ上に出
力ＭＯＳＦＥＴのドレインを構成する大きな面積のｎ+
拡散層、及び比較的小さくされたソースを構成するｎ+
拡散層が形成される。上記ドレインとソースの拡散層ｎ
+ 上に形成された層間絶縁膜（層間ＳｉＯ2 ）にコンタ
クト穴を形成し、ソース用のコンタクト穴にはレジスト
膜を選択的に形成する。上記レジスト膜と層間絶縁膜を
マスクとしてリン（Ｐ+ ）をイオン注入してコンタクト
部分に対応したドレイン（ｎ+ ）領域を深くする。
した素子構造の一実施例を説明するための製造工程断面
図が示されている。図３（Ａ）において、通常のＭＯＳ
ＦＥＴの製造工程により、ウェル領域ｐＷＥＬＬ上に出
力ＭＯＳＦＥＴのドレインを構成する大きな面積のｎ+
拡散層、及び比較的小さくされたソースを構成するｎ+
拡散層が形成される。上記ドレインとソースの拡散層ｎ
+ 上に形成された層間絶縁膜（層間ＳｉＯ2 ）にコンタ
クト穴を形成し、ソース用のコンタクト穴にはレジスト
膜を選択的に形成する。上記レジスト膜と層間絶縁膜を
マスクとしてリン（Ｐ+ ）をイオン注入してコンタクト
部分に対応したドレイン（ｎ+ ）領域を深くする。
【００２９】図３（Ｂ）において、上記同じレジスト膜
と層間絶縁膜をマスクとしてボロン（Ｂ+ ）をイオン注
入して、コンタクト部分のドレイン領域表面の不純物濃
度をｎ- に戻す。
と層間絶縁膜をマスクとしてボロン（Ｂ+ ）をイオン注
入して、コンタクト部分のドレイン領域表面の不純物濃
度をｎ- に戻す。
【００３０】図４（Ａ）において、レジスト膜を除去し
て白金（Ｐｔ）を薄くスパッタリングにより蒸着させ
る。この後に熱処理を行い、シリコン（半導体基板）と
反応させて白金シリサイドＰｔＳｉを形成する。
て白金（Ｐｔ）を薄くスパッタリングにより蒸着させ
る。この後に熱処理を行い、シリコン（半導体基板）と
反応させて白金シリサイドＰｔＳｉを形成する。
【００３１】図４（Ｂ）において、白金Ｐｔをエッチン
グすると、コンタクト部分の白金シリサイドＰｔＳｉの
みが残る。この結果、イオン注入によりｎ- に戻したコ
ンタクト部ではショットキーダイオードが形成される。
グすると、コンタクト部分の白金シリサイドＰｔＳｉの
みが残る。この結果、イオン注入によりｎ- に戻したコ
ンタクト部ではショットキーダイオードが形成される。
【００３２】図４（Ｃ）において、金属配線層としての
アルミニュウム層ＡＬ１のスパッタリング蒸着とパター
ニングにより、ドレイン領域にはショットキーダイオー
ドが外部端子と出力ＭＯＳＦＥＴのドレインとの間に、
かつＭＯＳＦＥＴのドレインコンタクト穴を利用して一
体的に形成される。なお、ソース領域では、ソース領域
の表面がｎ+ 層であるため、安定なオーミックコンタク
トが形成され、アルミニュウムとシリコンとの不所望な
反応もカバーできる。
アルミニュウム層ＡＬ１のスパッタリング蒸着とパター
ニングにより、ドレイン領域にはショットキーダイオー
ドが外部端子と出力ＭＯＳＦＥＴのドレインとの間に、
かつＭＯＳＦＥＴのドレインコンタクト穴を利用して一
体的に形成される。なお、ソース領域では、ソース領域
の表面がｎ+ 層であるため、安定なオーミックコンタク
トが形成され、アルミニュウムとシリコンとの不所望な
反応もカバーできる。
【００３３】上記のようにショットキーダイードを出力
ＭＯＳＦＥＴのドレイン領域に設けられるコンタクト穴
に自己整合して小さい面積により形成した場合には、寄
生容量ＣＳＢＤも小さくすることができる。また、直下
に従来と同様に大きな面積のドレイン拡散層があるため
静電耐圧も十分大きく確保できる。
ＭＯＳＦＥＴのドレイン領域に設けられるコンタクト穴
に自己整合して小さい面積により形成した場合には、寄
生容量ＣＳＢＤも小さくすることができる。また、直下
に従来と同様に大きな面積のドレイン拡散層があるため
静電耐圧も十分大きく確保できる。
【００３４】図５には、この発明に係る入出力バッファ
の一実施例の回路図が示されている。内部論理回路によ
り形成された出力すべき信号Ｄｏは、駆動回路Ｇ１を通
して出力ＭＯＳＦＥＴＱ１のゲートに供給される。この
駆動回路Ｇ１は、インバータ回路で表しているが、論理
ゲート回路を用いて論理機能を持たせるものであっても
よい。
の一実施例の回路図が示されている。内部論理回路によ
り形成された出力すべき信号Ｄｏは、駆動回路Ｇ１を通
して出力ＭＯＳＦＥＴＱ１のゲートに供給される。この
駆動回路Ｇ１は、インバータ回路で表しているが、論理
ゲート回路を用いて論理機能を持たせるものであっても
よい。
【００３５】上記出力ＭＯＳＦＥＴＱ１のドレインに
は、その大きなドレイン面積に対応した大きな抵抗値を
持つようなドレイン寄生容量ＣＳＤが存在する。上記Ｍ
ＯＳＦＥＴＱ１のドレインは、ショットキーダイオード
ＳＢＤを介して外部端子Ｐに接続される。ショットキー
ダイオードＳＢＤのアノード側と回路の接地電位点に設
けられた容量ＣＳＢＤは、ショットキーダイオードＳＢ
Ｄの寄生容量である。
は、その大きなドレイン面積に対応した大きな抵抗値を
持つようなドレイン寄生容量ＣＳＤが存在する。上記Ｍ
ＯＳＦＥＴＱ１のドレインは、ショットキーダイオード
ＳＢＤを介して外部端子Ｐに接続される。ショットキー
ダイオードＳＢＤのアノード側と回路の接地電位点に設
けられた容量ＣＳＢＤは、ショットキーダイオードＳＢ
Ｄの寄生容量である。
【００３６】外部端子（ボンディングパッド）Ｐに接続
される容量ＣＰＫは、ボンディングパッド等の外部ピン
に付随する寄生容量である。外部端子Ｐは、入力バッフ
ァの入力端子に接続される。
される容量ＣＰＫは、ボンディングパッド等の外部ピン
に付随する寄生容量である。外部端子Ｐは、入力バッフ
ァの入力端子に接続される。
【００３７】入力バッファは、差動形態のＰチャンネル
型ＭＯＳＦＥＴＱ３，Ｑ４と、そのソースと電源電圧と
の間に設けられたバイアス電流を流すＭＯＳＦＥＴＱ２
と、上記差動ＭＯＳＦＥＴＱ３とＱ４のドレインと回路
の接地電位点との間に設けられた電流ミラー形態にされ
たＮチャンネル型の負荷ＭＯＳＦＥＴＱ５，Ｑ６から構
成される。差動ＭＯＳＦＥＴＱ３のゲートには、基準電
圧ＶＲＦが供給される。差動ＭＯＳＦＥＴＱ４のゲート
は、抵抗ＲＤを通して外部端子ＰＫに接続されている。
ＭＯＳＦＥＴＱ２のゲートには、特に制限されないが、
入力バッファを活性化させる制御信号ＩＢＥが供給され
る。
型ＭＯＳＦＥＴＱ３，Ｑ４と、そのソースと電源電圧と
の間に設けられたバイアス電流を流すＭＯＳＦＥＴＱ２
と、上記差動ＭＯＳＦＥＴＱ３とＱ４のドレインと回路
の接地電位点との間に設けられた電流ミラー形態にされ
たＮチャンネル型の負荷ＭＯＳＦＥＴＱ５，Ｑ６から構
成される。差動ＭＯＳＦＥＴＱ３のゲートには、基準電
圧ＶＲＦが供給される。差動ＭＯＳＦＥＴＱ４のゲート
は、抵抗ＲＤを通して外部端子ＰＫに接続されている。
ＭＯＳＦＥＴＱ２のゲートには、特に制限されないが、
入力バッファを活性化させる制御信号ＩＢＥが供給され
る。
【００３８】制御信号ＩＢＥが回路の接地電位のような
ロウレベルにされると、Ｐチャンネル型ＭＯＳＦＥＴＱ
２がオン状態となり、差動増幅ＭＯＳＦＥＴＱ３とＱ４
の動作に必要なバイアス電流を流す。外部端子Ｐを通し
て入力された入力信号が、基準電圧ＶＲＦより高いレベ
ルであるときには、ＭＯＳＦＥＴＱ４がオフ状態にさ
れ、ＭＯＳＦＥＴＱ３がオン状態にされる。したがっ
て、ＭＯＳＦＥＴＱ２により形成されたバイアス電流
は、ＭＯＳＦＥＴＱ３を通してＭＯＳＦＥＴＱ５に流れ
るので、出力側のＭＯＳＦＥＴＱ６のドレイン電圧は、
ほぼ回路の接地電位のようなロウレベルに引き抜かれ、
インバータ回路Ｇ２を通して内部論理回路に取り込まれ
る。
ロウレベルにされると、Ｐチャンネル型ＭＯＳＦＥＴＱ
２がオン状態となり、差動増幅ＭＯＳＦＥＴＱ３とＱ４
の動作に必要なバイアス電流を流す。外部端子Ｐを通し
て入力された入力信号が、基準電圧ＶＲＦより高いレベ
ルであるときには、ＭＯＳＦＥＴＱ４がオフ状態にさ
れ、ＭＯＳＦＥＴＱ３がオン状態にされる。したがっ
て、ＭＯＳＦＥＴＱ２により形成されたバイアス電流
は、ＭＯＳＦＥＴＱ３を通してＭＯＳＦＥＴＱ５に流れ
るので、出力側のＭＯＳＦＥＴＱ６のドレイン電圧は、
ほぼ回路の接地電位のようなロウレベルに引き抜かれ、
インバータ回路Ｇ２を通して内部論理回路に取り込まれ
る。
【００３９】外部端子Ｐを通して入力された入力信号
が、基準電圧ＶＲＦより低いレベルであるときには、Ｍ
ＯＳＦＥＴＱ４がオン状態にされ、ＭＯＳＦＥＴＱ３が
オフ状態にされる。したがって、ＭＯＳＦＥＴＱ２によ
り形成されたバイアス電流は、ＭＯＳＦＥＴＱ４を通し
て流れる。このとき、ＭＯＳＦＥＴＱ３のオフ状態によ
りＭＯＳＦＥＴＱ５もオフ状態にされるので、出力側の
ＭＯＳＦＥＴＱ６もオフ状態にされている。それ故、Ｍ
ＯＳＦＥＴＱ４のオン状態により電源電圧のようなハイ
レベルが形成され、インバータ回路Ｇ２を通して内部論
理回路に取り込まれる。上記のようにＰチャンネル型の
差動回路を用いた場合には、他の半導体集積回路装置の
出力バッファにより形成される１．２Ｖをハイレベルと
して、０．４Ｖをロウレベルとするような低レベルで小
振幅を取り込むことができる。
が、基準電圧ＶＲＦより低いレベルであるときには、Ｍ
ＯＳＦＥＴＱ４がオン状態にされ、ＭＯＳＦＥＴＱ３が
オフ状態にされる。したがって、ＭＯＳＦＥＴＱ２によ
り形成されたバイアス電流は、ＭＯＳＦＥＴＱ４を通し
て流れる。このとき、ＭＯＳＦＥＴＱ３のオフ状態によ
りＭＯＳＦＥＴＱ５もオフ状態にされるので、出力側の
ＭＯＳＦＥＴＱ６もオフ状態にされている。それ故、Ｍ
ＯＳＦＥＴＱ４のオン状態により電源電圧のようなハイ
レベルが形成され、インバータ回路Ｇ２を通して内部論
理回路に取り込まれる。上記のようにＰチャンネル型の
差動回路を用いた場合には、他の半導体集積回路装置の
出力バッファにより形成される１．２Ｖをハイレベルと
して、０．４Ｖをロウレベルとするような低レベルで小
振幅を取り込むことができる。
【００４０】前述のように出力バッファの動作により、
出力ＭＯＳＦＥＴのドレイン寄生容量ＣＳＤは、複数の
半導体集積回路装置のうちの１個又は全部が外部端子Ｐ
Ｋ側から見えなくされる。また、上記ショットキーダイ
オードＳＢＤの寄生容量ＣＳＢＤの容量値は、その構造
上極く小さいから無視できる。それ故、半導体集積回路
装置のパッケージの容量ＣＰＫは、プラスチック化や小
型化で小さくすれば総合のピン容量ＣＰＫは等価的に小
さくできる。これにより、バス配線の特性インピーダン
スに対する影響が軽微となり、上記のような高速にデー
タの転送を行うようにすることができる。
出力ＭＯＳＦＥＴのドレイン寄生容量ＣＳＤは、複数の
半導体集積回路装置のうちの１個又は全部が外部端子Ｐ
Ｋ側から見えなくされる。また、上記ショットキーダイ
オードＳＢＤの寄生容量ＣＳＢＤの容量値は、その構造
上極く小さいから無視できる。それ故、半導体集積回路
装置のパッケージの容量ＣＰＫは、プラスチック化や小
型化で小さくすれば総合のピン容量ＣＰＫは等価的に小
さくできる。これにより、バス配線の特性インピーダン
スに対する影響が軽微となり、上記のような高速にデー
タの転送を行うようにすることができる。
【００４１】図６には、この発明に係る入出力バッファ
の他の一実施例の回路図が示されている。この実施例で
は、出力バッファで発生するノイズの低減に向けられて
いる。すなわち、出力ＭＯＳＦＥＴのオン状態により、
大きな電流を流すときには回路の接地電位線における寄
生抵抗やインダクタンス成分によって接地電位に比較的
大きなノイズを発生させてしまう。
の他の一実施例の回路図が示されている。この実施例で
は、出力バッファで発生するノイズの低減に向けられて
いる。すなわち、出力ＭＯＳＦＥＴのオン状態により、
大きな電流を流すときには回路の接地電位線における寄
生抵抗やインダクタンス成分によって接地電位に比較的
大きなノイズを発生させてしまう。
【００４２】この実施例では、出力ＭＯＳＦＥＴが３つ
のＭＯＳＦＥＴＱ１１，Ｑ１２及びＱ１３から構成され
る。出力ＭＯＳＦＥＴＱ１とＱ２は、高速にバス配線の
レベルをロウレベル側に引き抜くために比較的大きなサ
イズにされる。これに対して、出力ＭＯＳＦＥＴＱ３は
後述するようなレベル補償のためのものであり、小さな
サイズのものが用いられる。それ故、出力ＭＯＳＦＥＴ
Ｑ１とＱ２に対応したドレインの寄生容量ＣＳＤ１，Ｃ
ＳＤ２は比較的大きいが、出力ＭＯＳＦＥＴＱ３に対応
したドレインの寄生容量ＣＳＤ３は小さくされる。
のＭＯＳＦＥＴＱ１１，Ｑ１２及びＱ１３から構成され
る。出力ＭＯＳＦＥＴＱ１とＱ２は、高速にバス配線の
レベルをロウレベル側に引き抜くために比較的大きなサ
イズにされる。これに対して、出力ＭＯＳＦＥＴＱ３は
後述するようなレベル補償のためのものであり、小さな
サイズのものが用いられる。それ故、出力ＭＯＳＦＥＴ
Ｑ１とＱ２に対応したドレインの寄生容量ＣＳＤ１，Ｃ
ＳＤ２は比較的大きいが、出力ＭＯＳＦＥＴＱ３に対応
したドレインの寄生容量ＣＳＤ３は小さくされる。
【００４３】駆動回路Ｇ１ないしＧ３としてのＣＭＯＳ
インバータ回路は、出力すべき信号Ｄｏを共通に受ける
が、遅いタイミングで出力信号を形成する駆動回路Ｇ２
にあっては、Ｐチャンネル型ＭＯＳＦＥＴＱ７２とＮチ
ャンネル型ＭＯＳＦＥＴＱ８２との間に抵抗Ｒ１が設け
られる。そして、最も遅くタイミングで出力信号を形成
する駆動回路Ｇ３にあっては、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ７３とＮチャンネル型ＭＯＳＦＥＴＱ８３との間
に、より大きい抵抗値を持つようにＲ１とＲ２が直列形
態に挿入される。
インバータ回路は、出力すべき信号Ｄｏを共通に受ける
が、遅いタイミングで出力信号を形成する駆動回路Ｇ２
にあっては、Ｐチャンネル型ＭＯＳＦＥＴＱ７２とＮチ
ャンネル型ＭＯＳＦＥＴＱ８２との間に抵抗Ｒ１が設け
られる。そして、最も遅くタイミングで出力信号を形成
する駆動回路Ｇ３にあっては、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ７３とＮチャンネル型ＭＯＳＦＥＴＱ８３との間
に、より大きい抵抗値を持つようにＲ１とＲ２が直列形
態に挿入される。
【００４４】上記抵抗Ｒ１，Ｒ２は、出力ＭＯＳＦＥＴ
Ｑ２とＱ３をオフ状態からオン状態に変化させるときの
タイミングを調整するものである。それ故、駆動回路の
出力ノードとハイレベルの出力信号を形成するＰチャン
ネル型ＭＯＳＦＥＴとの間に挿入される。これに対し
て、出力ＭＯＳＦＥＴＱ１〜Ｑ３をオン状態からオフ状
態にさせる駆動回路Ｇ１〜Ｇ３のＮチャンネル型ＭＯＳ
ＦＥＴＱ８１〜８３のドレインは、出力ノードに接続さ
れる。
Ｑ２とＱ３をオフ状態からオン状態に変化させるときの
タイミングを調整するものである。それ故、駆動回路の
出力ノードとハイレベルの出力信号を形成するＰチャン
ネル型ＭＯＳＦＥＴとの間に挿入される。これに対し
て、出力ＭＯＳＦＥＴＱ１〜Ｑ３をオン状態からオフ状
態にさせる駆動回路Ｇ１〜Ｇ３のＮチャンネル型ＭＯＳ
ＦＥＴＱ８１〜８３のドレインは、出力ノードに接続さ
れる。
【００４５】信号Ｄｏがハイレベルからロウレベルに変
化すると、Ｎチャンネル型ＭＯＳＦＥＴＱ８１〜８３が
一斉にオフ状態にされ、代わってＰチャンネル型ＭＯＳ
ＦＥＴＱ７１〜Ｑ７３が一斉にオン状態にされる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ７１のオン状態により、
出力ＭＯＳＦＥＴＱ１１のゲート電圧は直ちにハイレベ
ルにされる。これにより、出力ＭＯＳＦＥＴＱ１１がオ
ン状態となって外部端子Ｐをハイレベルからロウレベル
に引き抜く。ＭＯＳＦＥＴＱ１１は、比較的小さく形成
されるものであるので、その引抜き電流が比較的小さく
なり、それに伴い回路の接地線に発生するノイズを抑え
ることができる。
化すると、Ｎチャンネル型ＭＯＳＦＥＴＱ８１〜８３が
一斉にオフ状態にされ、代わってＰチャンネル型ＭＯＳ
ＦＥＴＱ７１〜Ｑ７３が一斉にオン状態にされる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ７１のオン状態により、
出力ＭＯＳＦＥＴＱ１１のゲート電圧は直ちにハイレベ
ルにされる。これにより、出力ＭＯＳＦＥＴＱ１１がオ
ン状態となって外部端子Ｐをハイレベルからロウレベル
に引き抜く。ＭＯＳＦＥＴＱ１１は、比較的小さく形成
されるものであるので、その引抜き電流が比較的小さく
なり、それに伴い回路の接地線に発生するノイズを抑え
ることができる。
【００４６】上記信号Ｄｏのロウレベルにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ７２もオン状態にされるが、出
力ＭＯＳＦＥＴＱ１２のゲート電圧は、ＭＯＳＦＥＴＱ
７２のオン抵抗及び抵抗Ｒ１と出力ＭＯＳＦＥＴＱ１２
のゲート容量からなる時定数により立ち上がりが遅くさ
れる。それ故、出力ＭＯＳＦＥＴＱ１２がオン状態にさ
れるタイミングがその分遅くされる。ＭＯＳＦＥＴＱ１
２がオン状態にされると、ＭＯＳＦＥＴＱ１１とＱ１２
の合成電流によって外部端子Ｐの引抜きが行われて出力
信号が高速にハイレベルからロウレベルに変化する。
ンネル型ＭＯＳＦＥＴＱ７２もオン状態にされるが、出
力ＭＯＳＦＥＴＱ１２のゲート電圧は、ＭＯＳＦＥＴＱ
７２のオン抵抗及び抵抗Ｒ１と出力ＭＯＳＦＥＴＱ１２
のゲート容量からなる時定数により立ち上がりが遅くさ
れる。それ故、出力ＭＯＳＦＥＴＱ１２がオン状態にさ
れるタイミングがその分遅くされる。ＭＯＳＦＥＴＱ１
２がオン状態にされると、ＭＯＳＦＥＴＱ１１とＱ１２
の合成電流によって外部端子Ｐの引抜きが行われて出力
信号が高速にハイレベルからロウレベルに変化する。
【００４７】そして、上記信号Ｄｏのロウレベルによ
り、同様にＰチャンネル型ＭＯＳＦＥＴＱ７３もオン状
態にされるが、出力ＭＯＳＦＥＴＱ１３のゲート電圧
は、ＭＯＳＦＥＴＱ７３のオン抵抗及び抵抗Ｒ１及びＲ
２と出力ＭＯＳＦＥＴＱ１３のゲート容量からなる時定
数により立ち上がりがいっそう遅くされる。それ故、出
力ＭＯＳＦＥＴＱ１３がオン状態にされるタイミングは
いっそう遅くされる。ＭＯＳＦＥＴＱ１３がオン状態に
されるタイミングでは、出力ＭＯＳＦＥＴのソース，ド
レイン間電圧とショットキーダイオードＳＢＤの順方向
電圧を加えた残り電圧となっている。言い換えるなら
ば、上記のように寄生容量を減らすためには設けられた
ショットキーダイオードＳＢＤにより、ロウレベルの出
力信号がハイレベル側にシフトしてレベルマージンを悪
化させる。これに対して、ＭＯＳＦＥＴＱ１３がオン状
態にされると、上記ショッキーダイオードＳＢＤにおけ
る順方向電圧分をディスチャージさせてロウレベルのマ
ージンを確保する。
り、同様にＰチャンネル型ＭＯＳＦＥＴＱ７３もオン状
態にされるが、出力ＭＯＳＦＥＴＱ１３のゲート電圧
は、ＭＯＳＦＥＴＱ７３のオン抵抗及び抵抗Ｒ１及びＲ
２と出力ＭＯＳＦＥＴＱ１３のゲート容量からなる時定
数により立ち上がりがいっそう遅くされる。それ故、出
力ＭＯＳＦＥＴＱ１３がオン状態にされるタイミングは
いっそう遅くされる。ＭＯＳＦＥＴＱ１３がオン状態に
されるタイミングでは、出力ＭＯＳＦＥＴのソース，ド
レイン間電圧とショットキーダイオードＳＢＤの順方向
電圧を加えた残り電圧となっている。言い換えるなら
ば、上記のように寄生容量を減らすためには設けられた
ショットキーダイオードＳＢＤにより、ロウレベルの出
力信号がハイレベル側にシフトしてレベルマージンを悪
化させる。これに対して、ＭＯＳＦＥＴＱ１３がオン状
態にされると、上記ショッキーダイオードＳＢＤにおけ
る順方向電圧分をディスチャージさせてロウレベルのマ
ージンを確保する。
【００４８】以上のように出力ＭＯＳＦＥＴを分割し、
時系列的に動作させることにより回路の接地電位のよう
な電源線に発生するノイズを抑えることができるととも
に、最後にオン状態にされる出力ＭＯＳＦＥＴは、その
ドレインのサイズを小さくしてショットキーダイードを
省略することにより、ロウレベルマージンを確保する。
なお、図６における入力バッファＩＢは、前記図５と同
様な回路により構成されるものであり、その説明を省略
する。
時系列的に動作させることにより回路の接地電位のよう
な電源線に発生するノイズを抑えることができるととも
に、最後にオン状態にされる出力ＭＯＳＦＥＴは、その
ドレインのサイズを小さくしてショットキーダイードを
省略することにより、ロウレベルマージンを確保する。
なお、図６における入力バッファＩＢは、前記図５と同
様な回路により構成されるものであり、その説明を省略
する。
【００４９】図７には、ＣＭＯＳ回路とＥＣＬ回路との
バス接続を行う場合の一実施例の回路図が示されてい
る。ＣＭＯＳ回路では、ＥＣＬ回路と同じ負極性の−５
Ｖのような電源電圧ＶＭＯＳが用いられる。ＣＭＯＳ回
路側の出力バッファは、Ｐチャンネル型ＭＯＳＦＥＴＱ
１によりオープンドレイン構成にされる。この場合にお
いても、ドレインに設けられる大きな寄生容量ＣＳＤを
バス側から見えないようにするために、ショットキーダ
イオードＳＢＤが挿入される。出力ＭＯＳＦＥＴＱ１が
オン状態のときは、そのソース，ドレイン間電圧及びシ
ョットキーダイオードＳＢＤの順方向電圧により、−
０．７Ｖ程度のＥＣＬハイレベルを形成することができ
る。出力ＭＯＳＦＥＴＱ１がオフ状態のときには、ＶＴ
Ｔにより形成された−２Ｖにされる。
バス接続を行う場合の一実施例の回路図が示されてい
る。ＣＭＯＳ回路では、ＥＣＬ回路と同じ負極性の−５
Ｖのような電源電圧ＶＭＯＳが用いられる。ＣＭＯＳ回
路側の出力バッファは、Ｐチャンネル型ＭＯＳＦＥＴＱ
１によりオープンドレイン構成にされる。この場合にお
いても、ドレインに設けられる大きな寄生容量ＣＳＤを
バス側から見えないようにするために、ショットキーダ
イオードＳＢＤが挿入される。出力ＭＯＳＦＥＴＱ１が
オン状態のときは、そのソース，ドレイン間電圧及びシ
ョットキーダイオードＳＢＤの順方向電圧により、−
０．７Ｖ程度のＥＣＬハイレベルを形成することができ
る。出力ＭＯＳＦＥＴＱ１がオフ状態のときには、ＶＴ
Ｔにより形成された−２Ｖにされる。
【００５０】ＥＣＬ回路では、接地電位側にシフトしさ
れた小振幅レベルであることに対応して、ＣＭＯＳ回路
側の入力バッファは、Ｎチャンネル型ＭＯＳＦＥＴＱ３
とＱ４を用いた差動回路により構成される。この差動回
路は、前記図５及び図６の入力バッファを構成するＭＯ
ＳＦＥＴの導電型を逆にしたものであり、それに応じて
動作電圧の負電圧のように逆極性のものが用いられる。
この差動回路の出力信号は、インバータ回路Ｇ２によ
り、ＣＭＯＳレベルの入力信号Ｄｉとされて内部回路に
取り込まれる。
れた小振幅レベルであることに対応して、ＣＭＯＳ回路
側の入力バッファは、Ｎチャンネル型ＭＯＳＦＥＴＱ３
とＱ４を用いた差動回路により構成される。この差動回
路は、前記図５及び図６の入力バッファを構成するＭＯ
ＳＦＥＴの導電型を逆にしたものであり、それに応じて
動作電圧の負電圧のように逆極性のものが用いられる。
この差動回路の出力信号は、インバータ回路Ｇ２によ
り、ＣＭＯＳレベルの入力信号Ｄｉとされて内部回路に
取り込まれる。
【００５１】バス配線の両端は、終端抵抗を介して−２
Ｖのような電圧ＶＴＴに引かれている。ＥＣＬ回路側の
出力バッファは、ＥＣＬ回路を構成する差動トランジス
タ回路と、エミッタフォロワ出力トランジスタから構成
される。ＥＣＬ回路側の入力バッファは、差動トランジ
スタ回路により構成される。入力バッファを構成する差
動トランジスタ回路では、上記のように−０．７Ｖよう
なハイレベルと、−２Ｖのようなロウレベルをその中間
電位にされた基準電圧ＶＲＥＦにより識別して取り込
む。これにより、ＥＣＬ差動トランジスタでの飽和を防
止でき、高速な入力信号の取り込みが可能になる。
Ｖのような電圧ＶＴＴに引かれている。ＥＣＬ回路側の
出力バッファは、ＥＣＬ回路を構成する差動トランジス
タ回路と、エミッタフォロワ出力トランジスタから構成
される。ＥＣＬ回路側の入力バッファは、差動トランジ
スタ回路により構成される。入力バッファを構成する差
動トランジスタ回路では、上記のように−０．７Ｖよう
なハイレベルと、−２Ｖのようなロウレベルをその中間
電位にされた基準電圧ＶＲＥＦにより識別して取り込
む。これにより、ＥＣＬ差動トランジスタでの飽和を防
止でき、高速な入力信号の取り込みが可能になる。
【００５２】図８には、上記出力ＭＯＳＦＥＴＱ１とシ
ョットキーダイオードＳＢＤの一実施例の素子構造断面
図が示されている。この実施例のショットキーダイオー
ドは、ドレイン領域を構成するｐ+ 層に前記同様に白金
シリサイドＰｔＳｉを形成しドレイン領域との良好なオ
ーミックコンタクトを得るとともに、ポリシリコン層側
にｎ- とｎ+ を形成してショットキーダイオードを構成
するものである。
ョットキーダイオードＳＢＤの一実施例の素子構造断面
図が示されている。この実施例のショットキーダイオー
ドは、ドレイン領域を構成するｐ+ 層に前記同様に白金
シリサイドＰｔＳｉを形成しドレイン領域との良好なオ
ーミックコンタクトを得るとともに、ポリシリコン層側
にｎ- とｎ+ を形成してショットキーダイオードを構成
するものである。
【００５３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） オープンドレイン構成の出力ＭＯＳＦＥＴとイ
ンピーダンス素子により終端されたバス配線が接続され
る出力端子との間にショットキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入することよ
り、出力ＭＯＳＦＥＴのドレイン拡散層を大きくしたま
までも、外部端子からみた寄生容量がショットキーダイ
オードのオフ状態によりドレイン寄生容量が見えなくで
きる。これにより、外部端子近傍でのバス配線の特性イ
ンピーダンスの乱れを防止でき、等価的な信号遅延を大
幅に低減できるという効果が得られる。
記の通りである。すなわち、 （１） オープンドレイン構成の出力ＭＯＳＦＥＴとイ
ンピーダンス素子により終端されたバス配線が接続され
る出力端子との間にショットキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入することよ
り、出力ＭＯＳＦＥＴのドレイン拡散層を大きくしたま
までも、外部端子からみた寄生容量がショットキーダイ
オードのオフ状態によりドレイン寄生容量が見えなくで
きる。これにより、外部端子近傍でのバス配線の特性イ
ンピーダンスの乱れを防止でき、等価的な信号遅延を大
幅に低減できるという効果が得られる。
【００５４】（２） 上記一方向性素子はショットキー
ダイードを用いて、上記出力トランジスタの出力ノード
のコンタクト穴に整合して、一体化されて形成すること
により高集積化を維持することができるという効果が得
られる。
ダイードを用いて、上記出力トランジスタの出力ノード
のコンタクト穴に整合して、一体化されて形成すること
により高集積化を維持することができるという効果が得
られる。
【００５５】（３） 上記出力ＭＯＳＦＥＴを時間差を
以て順次にオン状態にされる複数からなる並列形態のＭ
ＯＳＦＥＴにより構成することにより、電源線に発生す
るノイズを抑えることができるという効果が得られる。
以て順次にオン状態にされる複数からなる並列形態のＭ
ＯＳＦＥＴにより構成することにより、電源線に発生す
るノイズを抑えることができるという効果が得られる。
【００５６】（４） 上記複数からなる出力ＭＯＳＦＥ
Ｔのうち、最後に動作するＭＯＳＦＥＴは、その素子サ
イズが小さく形成されるととも上記一方向性素子が省略
されてドレインが外部端子に直接接続することにより、
上記信号遅延を低減と電源線に発生するノイズ低減がで
きるとともに出力信号のロウレベルマージンを確保する
ことができるという効果が得られる。
Ｔのうち、最後に動作するＭＯＳＦＥＴは、その素子サ
イズが小さく形成されるととも上記一方向性素子が省略
されてドレインが外部端子に直接接続することにより、
上記信号遅延を低減と電源線に発生するノイズ低減がで
きるとともに出力信号のロウレベルマージンを確保する
ことができるという効果が得られる。
【００５７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のような低振幅のものの他、低電源電圧
で動作する約３Ｖ程度のＣＭＯＳレベルに対応したもの
であってもよい。外部端子は、出力専用端子であれば出
力バッファのみが接続される。入力バッファの構成は、
差動回路を用いいるもの他に種々の実施例形態を採るこ
とができる。この発明は、半導体集積回路装置及びそれ
を用いた情報処理システムに広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のような低振幅のものの他、低電源電圧
で動作する約３Ｖ程度のＣＭＯＳレベルに対応したもの
であってもよい。外部端子は、出力専用端子であれば出
力バッファのみが接続される。入力バッファの構成は、
差動回路を用いいるもの他に種々の実施例形態を採るこ
とができる。この発明は、半導体集積回路装置及びそれ
を用いた情報処理システムに広く利用できる。
【００５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力ＭＯＳＦＥＴとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーダ
イオードのような寄生容量値が小さくされた一方向性素
子を挿入することより、出力ＭＯＳＦＥＴのドレイン拡
散層を大きくしたままでも、外部端子からみた寄生容量
がショットキーダイオードのオフ状態によりドレイン寄
生容量が見えなくできる。これにより、外部端子近傍で
のバス配線の特性インピーダンスの乱れを防止でき、等
価的な信号遅延を大幅に低減できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力ＭＯＳＦＥＴとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーダ
イオードのような寄生容量値が小さくされた一方向性素
子を挿入することより、出力ＭＯＳＦＥＴのドレイン拡
散層を大きくしたままでも、外部端子からみた寄生容量
がショットキーダイオードのオフ状態によりドレイン寄
生容量が見えなくできる。これにより、外部端子近傍で
のバス配線の特性インピーダンスの乱れを防止でき、等
価的な信号遅延を大幅に低減できる。
【図１】本発明に係る半導体集積回路装置とそれを用い
た情報処理システムにおけるバス構成を示すブロック図
である。
た情報処理システムにおけるバス構成を示すブロック図
である。
【図２】この発明に係る出力バッファの一実施例を示す
レイアウト図である。
レイアウト図である。
【図３】図２のＡ−Ｂ部分に対応した素子構造の一実施
例を説明するための一部の製造工程断面図である。
例を説明するための一部の製造工程断面図である。
【図４】図２のＡ−Ｂ部分に対応した素子構造の一実施
例を説明するための残りの製造工程断面図である。
例を説明するための残りの製造工程断面図である。
【図５】この発明に係る入出力バッファの一実施例を示
す回路図である。
す回路図である。
【図６】この発明に係る入出力バッファの他の一実施例
を示す回路図である。
を示す回路図である。
【図７】ＣＭＯＳ回路とＥＣＬ回路とのバス接続を行う
場合の一実施例を示す回路図である。
場合の一実施例を示す回路図である。
【図８】図７の出力ＭＯＳＦＥＴＱ１とショットキーダ
イオードＳＢＤの一実施例を示す素子構造断面図であ
る。
イオードＳＢＤの一実施例を示す素子構造断面図であ
る。
【図９】この発明を説明するための信号波形図である。
【図１０】従来技術の一例を示すブロック図である。
ＬＳＩ１〜ＬＳＩ３…半導体集積回路装置、ＰＧ，ＰＧ
１〜ＰＧ３…駆動回路、ＩＢ，ＩＢ１〜ＩＢ３…入力バ
ッファ、ＲＢ…終端抵抗、ＣＯＮＴ…コンタクトホー
ル、ＴＨ１…スルーホール、ｐＷＥＬＬ…ｐ型ウェル領
域、ＰｔＳｉ…白金シリサイド、Ｐ…外部端子。
１〜ＰＧ３…駆動回路、ＩＢ，ＩＢ１〜ＩＢ３…入力バ
ッファ、ＲＢ…終端抵抗、ＣＯＮＴ…コンタクトホー
ル、ＴＨ１…スルーホール、ｐＷＥＬＬ…ｐ型ウェル領
域、ＰｔＳｉ…白金シリサイド、Ｐ…外部端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｓ
Claims (6)
- 【請求項１】 出力ＭＯＳＦＥＴと、インピーダンス素
子により終端されたバス配線が接続される出力端子と、
この出力端子側からみた寄生容量値が小さくされ、上記
出力ＭＯＳＦＥＴにより形成された出力信号を上記外部
端子に伝える一方向性素子とを備えてなることを特徴と
する半導体集積回路装置。 - 【請求項２】 上記一方向性素子はショットキーダイオ
ードであり、上記出力トランジスタの出力ノードのコン
タクト穴に整合して、一体化されて形成されるものであ
ることを特徴とする請求項１の半導体集積回路装置。 - 【請求項３】 上記出力ＭＯＳＦＥＴは、低振幅の信号
を形成するオープンドレイン構成とされるものであるこ
とを特徴とする請求項１又は請求項２の半導体集積回路
装置。 - 【請求項４】 上記出力ＭＯＳＦＥＴは、時間差を以て
順次にオン状態にされる複数からなる並列形態のＭＯＳ
ＦＥＴにより構成されるものであることを特徴とする請
求項１又は請求項２の半導体集積回路装置。 - 【請求項５】 上記複数からなる出力ＭＯＳＦＥＴのう
ち、最後に動作するＭＯＳＦＥＴは、その素子サイズが
小さく形成されるととも上記一方向性素子が省略されて
ドレインが外部端子に直接接続されるものであることを
特徴とする請求項４の半導体集積回路装置。 - 【請求項６】 出力ＭＯＳＦＥＴと、出力端子側からみ
た寄生容量値が小さくされ、上記出力ＭＯＳＦＥＴによ
り形成された出力信号を上記外部端子に伝える一方向性
素子とを含む出力バッファを備えた複数からなる半導体
集積回路装置と、上記複数の半導体集積回路装置が実装
される配線基板上に形成されて上記複数の半導体集積回
路装置の外部端子が接続されるバス配線と、このバス配
線の両端に設けられた終端抵抗とを備えてなることを特
徴とする情報処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310902A JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
| KR1019930021139A KR940010319A (ko) | 1992-10-26 | 1993-10-12 | 반도체 집적회로장치와 정보처리 시스템 |
| US08/136,946 US5438281A (en) | 1992-10-26 | 1993-10-18 | Semiconductor integrated circuit device and data processing system having an interface with reduced parasitic capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310902A JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140913A true JPH06140913A (ja) | 1994-05-20 |
| JP3025118B2 JP3025118B2 (ja) | 2000-03-27 |
Family
ID=18010762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310902A Expired - Fee Related JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5438281A (ja) |
| JP (1) | JP3025118B2 (ja) |
| KR (1) | KR940010319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097035A (ja) * | 2005-09-30 | 2007-04-12 | Kawasaki Microelectronics Kk | 双方向バッファ回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667772A (ja) * | 1992-08-14 | 1994-03-11 | Ricoh Co Ltd | データ伝送装置 |
| US5955889A (en) | 1994-05-20 | 1999-09-21 | Fujitsu Limited | Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage |
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| US5635853A (en) * | 1995-11-13 | 1997-06-03 | Elonex I. P. Holdings, Ltd. | Inherently balanced voltage regulation and current supply for bus termination |
| AUPN704795A0 (en) * | 1995-12-11 | 1996-01-11 | Philips Electronics Australia Limited | Bi-directional signal transmission system |
| US5723358A (en) * | 1996-04-29 | 1998-03-03 | Vlsi Technology, Inc. | Method of manufacturing amorphous silicon antifuse structures |
| JPH09297642A (ja) * | 1996-05-02 | 1997-11-18 | Fujitsu Ltd | インターフェイス回路 |
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| US5903167A (en) * | 1997-03-05 | 1999-05-11 | Sony Corporation | High speed CMOS bus transmitter and receiver |
| US6064226A (en) * | 1998-03-17 | 2000-05-16 | Vanguard International Semiconductor Corporation | Multiple input/output level interface input receiver |
| US6127849A (en) * | 1998-08-11 | 2000-10-03 | Texas Instruments Incorporated | Simultaneous bi-directional input/output (I/O) circuit |
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