JPH06112804A

JPH06112804A - 出力信号発振および定常状態電流を最小化するための高速出力バッファ回路

Info

Publication number: JPH06112804A
Application number: JP5138206A
Authority: JP
Inventors: Qazi Mahmood; クァズィ・モームッド
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-06-12
Filing date: 1993-06-10
Publication date: 1994-04-22
Also published as: US5248906A; EP0574184B1; EP0574184A3; EP0574184A2; DE69313026T2; DE69313026D1

Abstract

(57)【要約】【目的】出力バッファ回路が２つのステップにおいて
データバスを駆動し、発振を最小化する。【構成】消散された電力を制限する間に、データバス
上の信号発振またはリンギングを最小化する出力バッフ
ァ回路が開示される。この回路は、信号発振を制限する
クランプ電圧を与える１対の基準電圧発生器を有し、動
作しないときに適当な発生器を閉めるためのメカニズム
を与える。出力バッファ回路は、シンキングおよびソー
シング電流を最大化するために出力トランジスタをそれ
らのＣＭＯＳレベルに駆動する能力を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、データバスに電圧レベルを
与えるよう利用される、出力バッファ回路に関し、より
特定的には、電源および半導体処理変化により良い免疫
性を与える、改良された出力バッファ回路に関する。

【０００２】

【発明の背景】出力バッファのための、高速、高電流の
バスドライバ回路は、データバスをハイまたはローの電
圧レベルに、速やかに充電または放電するために利用さ
れる。典型的には、この速やかな充電および放電が起き
るとき、結果として生じる影響は、しばしば、バッファ
を介して流れる電流の減衰発振またはリンギングであり
得る。このリンギング効果は、バスに偽の情報または偽
のデータを与えることを引起こすため、所望されない。
データバス上の負荷、その相互接続、出力バッファによ
る回路網は、ＲＬＣ等価回路により表わされ得る。この
タイプの等価回路では、インダクタンスＬは、バッファ
回路に接続されたリードの、固有の寄生自己インダクタ
ンスによるものであり、キャパシタンスＣは、バスに接
続される装置の容量負荷によるものであり、抵抗Ｒは、
充電または放電経路の抵抗である。

【０００３】抵抗Ｒは、回路の発振を衰えさせるための
消散要素として働く。抵抗Ｒおよび臨界抵抗係数２（Ｌ
／Ｃ）^1/2の比率は、電力を消散する間に経験する、回
路の減衰量を決定する。

【０００４】減衰リンギングは、発振サイクルの電圧振
幅が、装置の論理しきい値を超えるなら、データバスに
接続される装置の、故意でないトリガを引起こし得る。
この減衰発振も、バスドライバ回路の電源線上に存在す
るので、同じ電力線を共有する、入力バッファ回路のよ
うな他の回路は、多分、電源電圧の歪みによる、電圧障
害を経験するだろう。最終的に、雑音のある電源は、電
力線を共有する他のバスドライバにより、電力レールへ
と駆動された、データ上のリンギングを引起こすだろ
う。このリンギングは、他のバスドライバが、それらの
リード上に有する自己インダクタンスＬの量に拘らず、
起こりそうである。

【０００５】この減衰リンギングの電圧の振幅は、電流
変化率の関数である（ｄｉ／ｄｔ）。ドライバ回路網
の、寄生の物理素子の値は、一定であるので、電流に対
するそれらの影響は、変えられない。しかしながら、電
流変化率を制御する１つの可能な方法は、出力バッファ
回路の一部を形成するドライバトランジスタを通る電流
の流れを制御することだろう。

【０００６】この解決において、バスドライバ回路の速
力を落とす伝搬遅延と、ドライバトランジスタのゲート
に与えられるクランプ電圧または信号の振幅との間に、
兼合いが存在する。この問題を扱っている回路は、「デ
ータバス上の発振またはリンギングを制限する高速バス
ドライバのための時間変数ドライブ回路（Time Variant
Drive Circuit For High Speed Bus Driver To Limit
Oscillation Or Ringing On A Bus ）」と題され、かつ
この特許出願の譲受人に譲渡された、米国特許出願第
4,877,980号に記載される。この特許において、バイア
ス電圧（Ｖ_bias）は対になったｐチャネルおよびｎチャ
ネルトランジスタのゲートの１つに印加される。この特
許においては、バイアス電圧は、バス上のリンギングを
防ぐために選択される。この特許に記載される発明は、
その意図される目的のために十分に働くが、Ｖ_bias電圧
を与える手段を開示しない。この特許において開示され
たドライバ回路は、電力を最小にしながら発振を最小に
する実現化の例として示されない。低い電圧状態にとっ
て、電力の最小化は重要な特徴である。

【０００７】したがって、必要とされるものは、融通性
があり、かつ実現が簡単なドライバ回路のドライバトラ
ンジスタへの電圧を与える回路である。さらに必要とさ
れるものは、以前から知られる出力バッファ回路に関連
した、減衰リンギングまたは発振問題を最小にすると同
時に、電流変化率を調整するとき発生し得る、伝搬遅延
によってかなり影響されない出力バッファ回路である。
最後に、必要とされるものは、動作中、限られた量の電
力を利用する出力バッファ回路である。

【０００８】この発明は、半導体装置に固有の電源変化
およびプロセス変化に対し、より良い免疫性を与えなが
ら、ドライバトランジスタのゲート電圧の振幅およびス
ルーレートを制御する出力バッファ回路を与える。出力
バッファ回路はさらに、電流のシンク動作およびソース
動作能力を最大化しながら、消散された電流を制限する
手段を有する。

【０００９】

【発明の概要】この発明は、発振を最小にするために、
２つのステップにおいてデータバスを駆動する出力バッ
ファ回路を開示する。第１に、データバスは、Ｖ_ssおよ
びＶ_CC間の中間レベルでクランプされるドライバトラン
ジスタにゲート電圧を印加することにより、駆動され
る。これは、バスドライバトランジスタのゲート電圧の
振幅およびスルーレートを調整する１対の基準電圧発生
器により達成される。これらの基準電圧発生器は、プロ
セスおよび電源変化により良い免疫性を与えるように設
計される。少なくとも、発生器の１つはさらに、ドライ
バトランジスタのゲートで、制御されたランプの電圧を
得るメカニズムを与える。ステップ１は、データバスの
駆動を制御する結果となり、それにより電圧発振を最小
にする。ステップ２においては、データバス上に所望の
電圧レベルが得られた後適当な基準電圧発生器はオフと
なる。

【００１０】電力ダウン方法は、定常状態の動作状態の
間、これらの発生器を介して、如何なるｄｃ電力ドレイ
ンをも妨げない。その後、この出力バッファのドライバ
トランジスタのゲートは、定常状態の動作状態のため
に、全ＣＭＯＳレベルへと駆動される。ドライバトラン
ジスタのゲート上の全ＣＭＯＳレベルは、ドライバトラ
ンジスタのシンク動作およびソース動作電流を最小化す
る。出力バッファ回路は、「アウトへのデータ」経路お
よび「アウトへの可能化」経路に、同じ遅延を与える。
出力をあるレベルから他のレベルへと切換える間に、バ
ッファ回路は、大きなドライバトランジスタが同時にオ
ンになるのを妨げ、それによりｄｃ電流を最小化する。
この出力バッファ回路においては、可能化信号がローの
状態で、ドライバトランジスタの３状態化のための速い
アクセスが達成される。

【００１１】

【実施例の詳細な説明】この発明は出力バッファ回路技
術の改良に関する。以下の記載は、当業者がこの発明を
製造し、かつ使用することを可能にするため提示され、
特許出願およびその必要条件の文脈において、与えられ
る。好ましい実施例に対する様々な変形は、当業者に対
し、容易に明らかになるだろうし、ここに定義された包
括原則は他の実施例に適用されることもある。したがっ
て、この発明は示された実施例に限定されることを意図
されるのではないが、この中に記載された原則および特
徴と一致する最も広い範囲を与えられることが意図され
る。

【００１２】この発明に従う出力バッファ回路１００を
表わす図が図１に示される。出力バッファ回路は可能化
入力１０２およびデータ入力１０４を有する。可能化入
力１０２は、インバータ１０６の入力に結合される。デ
ータ入力１０４は、インバータ１０８の入力に結合され
る。インバータ１０６の出力は、２入力ＮＯＲゲート１
１０の１入力に結合される。インバータ１０８の出力
は、２入力ＮＡＮＤゲート１１２の１入力およびＮＯＲ
ゲート１１０の第２の入力に結合される。可能化入力１
１０は、ＮＡＮＤゲート１１２の第２の入力に結合され
る。

【００１３】可能化入力１０２は３入力ＮＡＮＤゲート
１２６の第１の入力に結合される。インバータ１０６の
出力は３入力ＮＯＲゲート１２４の第１の入力に結合さ
れる。ＮＯＲゲート１２４およびＮＡＮＤゲート１２６
の第２および第３の入力は、ともに結合される。

【００１４】ＮＯＲゲート１１０の出力は、インバータ
１１４の入力に結合される。ＮＡＮＤゲート１１２の出
力は、インバータ１１６の入力に結合される。インバー
タ１１４の出力は、Ｒｅｆ−ｐ発生器１１８のＮＰＰ１
入力に結合される。インバータ１１６の出力は、Ｒｅｆ
−ｎ電圧発生器１２０のＮＮＮ１入力に結合される。Ｒ
ｅｆ−ｎ電圧発生器１２０のノードＥＮ６は、ＮＡＮＤ
ゲート１２６の出力に結合される。Ｒｅｆ−ｐ電圧発生
器１１８のノードＥＮ５は、ＮＯＲゲート１２４の出力
に結合される。ＮＮＮ７入力ピンは、遅延１２２の出力
に結合される。Ｒｅｆ−ｎ発生器１２０のノードｄｎ１
１０９は、遅延１２２のｄｎ１入力に結合される。

【００１５】ＮＡＮＤゲート１２６の出力は、ゲートＰ
ＭＯＳトランジスタ１３２に結合される。トランジスタ
ｍｐ２０ｐｍｏｓ１３２のソースは、Ｖ_ccに結合さ
れる。トランジスタ１３２のドレインは、ノードｄｎ１
１０９出力に結合される。ＮＡＮＤゲート１１２の出
力は、ｍｎ２０ｎｍｏｓトランジスタ１３４のゲート
に結合される。トランジスタ１３４のソースは、Ｖ_ssに
結合されるか、または接地され、かつトランジスタ１３
４のドレインは、ノードｄｎ１１０９に結合される。
ノードｄｎ１１０９は、ｍｎ１ｎｍｏｓドライバト
ランジスタ１３６のゲートに結合される。トランジスタ
１３６のソースは、接地され、かつドレインはＩＯ１４
６に結合される。

【００１６】出力ＮＯＲゲート１１０は、ｍｐ１０ｐ
ｍｏｓトランジスタ１２８のゲートに結合される。トラ
ンジスタ１２８のソースはＶ_ccに結合され、かつトラン
ジスタ１２８のドレインはＲｅｆ−ｎ発生器１１８のｕ
ｐ１１０７出力に結合される。Ｒｅｆ−ｎ発生器１１
８の出力ＥＮ５はｍｎｐ２ｎｍｏｓトランジスタ１３
０のゲートに結合される。トランジスタ１３０のソース
は接地され、かつそのドレインはｕｐ１１０７に結合
される。ｕｐ１１７０の出力はｍｐ１ｐｍｏｓドラ
イバトランジスタ１３８のゲートに結合される。トラン
ジスタ１３８のソースはＶ_ccに結合され、かつドレイン
はＩ／Ｏ１４６に結合される。

【００１７】スリープ入力１４０は、インディレー１４
２に供給される。インディレー１４２の出力は、ＮＯＲ
ゲート１２４およびＮＡＮＤゲート１２６の第３の入力
に結合される。データイン出力１４４は、インディレー
１４２から与えられる。Ｉ／Ｏ１４６は、インディレー
１４２のＩＯ入力に結合される。

【００１８】この回路の２つのキー要素は、Ｒｅｆ−ｐ
電圧発生器１１８およびＲｅｆ−ｎ電圧発生器１２０と
ラベルを付けられた２つの基準電圧発生器である。これ
らの電圧発生器１１８および１２０は、２つの基本機能
を与える。第１に、それらはドライバトランジスタ１３
８および１３６のゲートを駆動する、ノードｕｐ１１０
７およびｄｎ１１０９に電圧クランプを与える（電力
アップされたとき）。第２に、これらの発生器１１８お
よび１２０はさらに、それらがそれぞれ、信号ｕｐ１
１０７およびｄｎ１１０９を駆動するとき、信号ｎｐ
ｐ１およびｎｎｎ１に、いくらかの伝搬遅延を与える。
伝搬遅延は、トランジスタ１３８または１３６が、オン
にされる期間の間だけ存在する。伝搬遅延の目的は、出
力バッファ回路１００の出力があるレベルから別のレベ
ルへと切換わると、トランジスタ１３８および１３６が
同時にオンになることを妨げることである。

【００１９】トランジスタのしきい値の２倍から４倍の
間であるクランプ電圧を選択することにより、バスドラ
イバ回路を介する出力発振の振幅と全伝搬遅延との両方
が最小化されることが知られる。低い電圧（３ないし５
ボルト）を印加するとき、トランジスタのしきい値の２
ないし４倍にクランプ電圧値を設定することにより、伝
搬遅延とリンギングとの間の兼合いが最適化され得るこ
ともさらに知られる。

【００２０】ここで図２ないし図４を参照すると、それ
ぞれ２Ｖ_T、３Ｖ_Tおよび４Ｖ_Tのクランプ電圧におい
ての出力バッファ１００の電圧および電流過渡分析を表
わす図が示される。以下の論議は、Ｒｅｆ−ｎ電圧発生
器１２０の動作に向けられるが、当業者により、発生器
はＲｅｆ−ｐ発生器１１８であり得、かつ図は本質的に
相補的であることは十分認識されるだろう。

【００２１】検討の目的で、６００Ａないし６００Ｃの
曲線が示すのは、２Ｖ_T電圧発生器、３Ｖ_T電圧発生
器、および４Ｖ_T電圧発生器それぞれに対する回路１０
０へのデータである。曲線６０２Ａないし６０２Ｃは、
それぞれの同じクランプ電圧からの回路からの出力であ
る。

【００２２】曲線６０４Ａないし６０４Ｃは、上述のよ
うに、同じクランプ電圧での回路１００のノードｄｎ１
での電圧である。曲線６０６Ａないし６０６Ｃは、上述
のクランプ電圧に存在するＶ_ss線上のリンギング電圧で
ある。最後に、曲線６０８Ａないし６０８Ｃは、上述の
それぞれのクランプ電圧での、Ｖ_ss上で生じる、リンギ
ング電流である。

【００２３】示されるのは、出力曲線６０２Ａないし６
０２Ｃに示されるように、４Ｖ_T電圧発生器に対する応
答時間が２Ｖ_T電圧発生器に対するそれよりもずっと速
いということである。しかしながら、電圧リンギング
は、２Ｖ_T電圧発生器６０６Ａに対するよりも、４Ｖ_T
電圧発生器（６０６Ｃ）に対する方が、ずっと高いとい
うこともまた示される。

【００２４】さらに、４Ｖ_T基準電圧発生器を利用する
電流リンギング（６０８Ｃ）が、２Ｖ_T電圧発生器（６
０８Ａ）を利用するそれよりもずっと高いということ
も、とてもはっきりしている。ゆえに、見られるよう
に、３Ｖ_T電圧発生器の応答時間６０２Ｂは、２Ｖ_T電
圧発生器６０２Ａよりもずっと優れていると同時に、リ
ンギング６０６Ｂは、４Ｖ_T電圧発生器（６０６Ｃ）で
示されるよりもやや劣る。したがって、一般的に、最良
の折衷案は、３Ｖ_T電圧発生器を設けることである。

【００２５】しかしながら、リンギングはどうでもよい
なら、４Ｖ_T電圧発生器は利用され得る。逆に、出力バ
ッファ回路１００が信号発振に対し比較的影響を受けな
いことを所望されるならば、２Ｖ_T基準発生器は利用さ
れるだろう。したがって、たとえば、ノードｄｎ１１
０９でのより低いクランプ電圧は発振振幅を減じるが、
出力バッファ回路１００を介する遅延はより長くなるだ
ろう。同様に、ノードｕｐ１１０７上のクランプ電圧
のより高い値は出力バッファ回路１００を介する遅延を
減じるが、発振の振幅を増加する。

【００２６】ノードｕｐ１１０７およびｄｎ１１０
９でのクランプ電圧のレベルは、下記のように、およそ
Ｖ_ccからｐチャネルの値の３倍を減じたもの、およびＶ
_ssにｎチャネルのしきい値の３倍を加えたものとなるよ
う、それぞれ選択された。Ｖ _ssおよびＶ_ccの値の間であ
る、クランプ電圧の他の値もここで利用できる。クラン
プ電圧の値は、バスドライバ回路を介する出力発振の振
幅と全伝搬遅延との間の兼合いを与える。したがって、
たとえば、ノードｕｐ１１０７でのより高いクランプ
電圧またはノードｄｎ１１０９上のより低い電圧は、
発振の振幅を減じるが、出力バッファ回路１００を介す
る遅延は、より長くなるだろう。同様に、それらのノー
ド上のより高いクランプ電圧の値は（対応の電源と関連
して）、出力バッファ回路１００を介する遅延を減じる
が、発振の振幅を増加するだろう。

【００２７】Ｒｅｆ−ｎおよびＲｅｆ−ｐ発生器回路１
１８および１２０の基本概略図は、それぞれ図５（Ａ）
および図５（Ｂ）に示される。これらの基準発生器は、
「最小出力信号発振を与える高速出力バッファ回路（Hi
gh Speed Output Buffer Circuit That Provides Minim
um Output Signal Oscillation）」と題された米国特許
出願第号において、実質的に開示された。図
５（Ａ）および図５（Ｂ）における、下記の基準発生器
回路１１８および１２０は、上に参照された特許出願の
図４（ｂ）および図４（ａ）に示されるそれらに類似す
る。基準電圧発生器回路１２０はたいていｎ型トランジ
スタを用いる。基準電圧発生器回路１２０は、ｍｎｄ２
ｎｍｏｓトランジスタ３１２のドレインに結合される
ｎｎｎ１入力３０１を有する。トランジスタ３１２のソ
ースはｄｎ１１０９信号に結合される。

【００２８】トランジスタ３１２のゲートは、ｍｎｄ１
ｎ−ｍｏｓトランジスタ３０４のゲートおよびｍｐｄ
１ｐｍｏｓトランジスタ３０２のドレインに結合され
る。トランジスタ３０２のソースはＶ_ccに結合され、か
つトランジスタ３０２のゲートは、Ｖ_ssに結合される。
トランジスタ３０４のゲートは、そのドレインに結合さ
れ、かつトランジスタ３０４のソースは、ｍｎｄ３ｎ
ｍｏｓトランジスタ３０６のドレインに結合される。

【００２９】トランジスタ３０６のソースはｍｎｄ５
ｎｍｏｓトランジスタ３０８のドレインに結合される。
トランジスタ３０６のゲートはｍｎｄ４ｎｍｏｓトラ
ンジスタ３１８のゲートに結合される。トランジスタ３
０８のドレインはそのゲートに結合され、かつトランジ
スタ３０８のソースはｍｎｄ６ｎｍｏｓトランジスタ
３１０のドレイン、およびｍｎ８ｎｍｏｓトランジス
タ３１３のドレインに結合される。トランジスタ３１０
のゲートはトランジスタ３１３のソースおよびｍｎ９
ｎｍｏｓトランジスタ３１４のドレインに結合される。

【００３０】トランジスタ３１３のゲートは入力ＥＮ６
およびインバータ３１６の入力に結合される。インバー
タ３１６の出力はトランジスタ３１４のゲートに結合さ
れる。トランジスタ３１４のソースはＶ_ssに結合され
る。ｍｎｄ４ｎ−ｍｏｓトランジスタ３１８のゲート
およびドレインはｄｎ１１０９に結合される。

【００３１】ｍｎｄ８ｎｍｏｓトランジスタ３２０の
ドレインはトランジスタ３０８のドレインおよびゲー
ト、ならびにトランジスタ３１８のソースに結合され
る。トランジスタ３１８のゲートはトランジスタ３１２
のソースに結合される。トランジスタ３２０のゲートは
入力ＮＮＮ７に結合される。

【００３２】基準電圧発生器回路１１８はたいていｐ型
トランジスタを用いる。基準電圧発生器回路１１８はｍ
ｐｐ２ｐｍｏｓトランジスタ４１２のドレインに結合
されるｎｐｐ１入力４０１を有し、かつトランジスタ４
１２のソースはｕｐ１信号１０７に結合される。トラン
ジスタ４１２のゲートは、ｍｐｐ１トランジスタ４０８
のゲートおよびドレイン、ならびにｍｎｐ１ｎｍｏｓ
トランジスタ４１０のドレインに結合される。トランジ
スタ４１０のゲートはＶ_ccに結合される。ｍｐｐ１ｐ
−ｍｏｓトランジスタ４０８のソースはｍｐｐ３ｐｍ
ｏｓトランジスタ４０６のドレインに結合される。

【００３３】トランジスタ４０６のソースはｍｐｐ５
ｐｍｏｓトランジスタ４０４のドレインに結合される。
トランジスタ４０６のドレインはトランジスタ４０８の
ソースに結合される。トランジスタ４０６のゲートはト
ランジスタ４０２のゲートに結合される。トランジスタ
４０２のソースはトランジスタ４０４のゲートに結合さ
れる。トランジスタ４０２のドレインはｕｐ１１０７
に結合される。トランジスタ４０４のドレインはそのゲ
ートに結合され、かつトランジスタ４０４のソースはｍ
ｐｐ６ｐ−ｍｏｓトランジスタ４１４のドレインに結
合される。トランジスタ４１４のゲートはｍｐｐ１７
ｐｍｏｓトランジスタ４１６のソースに結合され、かつ
そのソースはＶ_ccに結合される。

【００３４】トランジスタ４１６のドレインはトランジ
スタ４１４のドレインに結合される。トランジスタ４１
８のドレインはトランジスタ４１６のソースおよびトラ
ンジスタ４１４のゲートに結合される。ＥＮ５はトラン
ジスタ４１６のゲートおよびインバータ４２０の入力に
結合される。インバータ４２０の出力はトランジスタ４
１８のゲートに結合される。

【００３５】電圧発生器１１８および１２０は、本質的
に、電流ミラーの形状に設計された、１対の分圧器回路
である。それらは、ノードｄｎ１１０９で、Ｖ_ss（接
地）レベルより約３ボルト高いクランプ電圧、およびノ
ードｕｐ１１０７で、Ｖ_cc（電源）レベルより約３ボ
ルト低いクランプ電圧を運ぶよう設計される。負荷トラ
ンジスタ、Ｒｅｆ−ｎ発生器１２０のトランジスタ３０
２およびＲｅｆ−ｐ発生器１１８のトランジスタ４１０
は、弱い素子である。

【００３６】Ｒｅｆ−ｎ発生器１２０では、飽和直列ト
ランジスタ３０４、３０６、３０８および３１０（ｅｎ
６「ハイ」）の大きさは、すべて、ノードｎｎｎ２、ｎ
ｎｎ３、ｎｎｎ４およびｎｎｎ５が各々、そのソース電
圧よりも高い、約Ｖ_T-nレベルであるように、割合が決
められる。したがって、この基準電圧発生器１２０の出
力で得られる、結果として生じるクランプ電圧（ノード
ｄｎ１１０９）は接地より約３Ｖ_T-n高い。同じ設計
技術を適用することにより、Ｒｅｆ−ｐ電圧発生器１１
８の、ノードｕｐ１１０７で得られるクランプ電圧
（ｅｎ５「ロー」）は、Ｖ_ccより約３Ｖ_T-P低い。

【００３７】図５（Ｂ）のＲｅｆ−ｎ発生器１２０は、
その中に組込まれたさらなる特徴を有する。シャントト
ランジスタ３２０は、信号ｎｎｎ７がハイであるとき、
飽和トランジスタ３０８を短絡する。これは、Ｒｅｆ−
ｎ発生器１２０を、約Ｖ_T-nの値により、ｄｎ１１０
９で、その出力電圧レベルをより低くする。ノードｎｎ
ｎ７がハイであれば、したがって、ｄｎ１１０９で運
ばれるクランプ電圧は、ここでは、Ｖ_ssに２Ｖ_T-nを加
えたもの、またはＶ_ssより約２ボルト高い。

【００３８】後に示されるように、基準発生器のこの形
状は、２片状ステップにおけるノードｄｎ１１０９で
の電圧を、初めは２ボルト（ｎｎｎ７＝ハイ）に、次に
最終クランプレベル（ｎｎｎ７＝ロー）の３ボルトに、
ランプ状態にするところを可能にする。この明細書中で
は記載されなかったが、電圧の制御されたランプを得る
同じ技術は、所望ならば、Ｒｅｆ−ｐ発生器１２０上で
利用され得る。これは、ノードｕｐ１１０７での電圧
を、最初は「Ｖ_cc−２」ボルトのレベルに、次に「Ｖ_cc
−３」ボルトのレベルにランプする。

【００３９】図５（Ｂ）においては、ノードｎｎｎ１
が、ノードｄｎ１１０９を引下げるとき、それはトラ
ンジスタ３０６をカットオフする。これは、ノードｎｎ
ｎ２を、Ｖ_ccレベルへと上昇させることを引起こす。飽
和ｎチャネルトランジスタ３０４のソースであるノード
ｎｎｎ３は、「Ｖ_cc−Ｖ_T-n」の電圧に達する。信号ｎ
ｎｎ７は、遅延回路１２２（図１）を介しノードｄｎ１
１０９により発生され、かつそれはｄｎ１１０９の
逆極性を有する。

【００４０】したがって、ｄｎ１１０９がローの状態
では、ｎｎｎ７は、トランジスタ３０８の代わりに、ト
ランジスタ３２０を介して、電流をシャントする。ｎｎ
ｎ１がローのとき、ノードｅｎ６（図１）はハイに保た
れる。これは飽和トランジスタ３１０をオンにすること
を引起こす。しかしながら、トランジスタ３０６および
３１８がオフであるので、発生器は、これらの状況下で
は、如何なる電力をも引出さない。ノードｎｎｎ１が上
昇し始めると、それは、ソース追従動作により、ノード
ｄｎ１１０９を引く。ｄｎ１１０９が上昇すると、
トランジスタ３０６はオンになる。この動作は、ノード
ｎｎｎ２を引下げ始める。シャントトランジスタ３２０
がオンであるので、ノードｄｎ１１０９での過渡電圧
上昇およびノードｎｎｎ２での電圧降下は、それぞれ、
約「Ｖ_ss＋２Ｖ_T-n」および「Ｖ _ss＋３Ｖ_T-n」であ
る。

【００４１】これに続いて直ちに、ノードｄｎ１１０
９の電圧レベルは、ノードｎｎｎ７を、接地に降下させ
ることを引起こす。これが起きるので、シャントトラン
ジスタ３２０はオフになる。これはノードｄｎ１１０
９での電圧レベルを再び上昇させることを可能にし、同
様に、ノードｎｎｎ２およびｎｎｎ３での電圧が両方と
も上昇し始める。上昇ノードｄｎ１１０９およびノー
ドｎｎｎ３は両方とも、３Ｖ_T-n電圧レベルでクランプ
状態となる。この点では、ｐチャネル負荷３０２を除く
すべてのトランジスタが飽和状態である。この発生器に
より引出される全ｄｃ電流はトランジスタ３０２および
３１２を介して引出される電流の和である。しかしなが
ら、それは、そのドレインおよびソースの両方ともを接
地レベルより約１Ｖ_T-n高くすることにより、弱くオン
となる、トランジスタ３１０（定電流源）により制限さ
れる。

【００４２】Ｒｅｆ−ｐ電圧発生器１１８の概略（図
３）は、本質的に、Ｒｅｆ−ｎ電圧発生器１２０に対し
て相補的である。そのトランジスタの大きさは、それぞ
れノードｎｐｐ２、ｎｐｐ３、ｎｐｐ４およびｎｐｐ５
で、Ｖ_ccのレベルより、４、３、２および１Ｖ_T-P低い
電圧を与えるように、割合が決められる。それは以下の
ように動作する。

【００４３】ノードｎｐｐ１がハイであるとき、ｕｐ１
はハイに引かれ、トランジスタ４０６をカットオフす
る。ノードｎｐｐ２はＶ_ssに降下し、トランジスタ４１
２をリニア領域に置く。飽和ｐチャネルトランジスタ４
０８のソースであるノードｎｐｐ３はＶ_ssにＶ_T-Pを加
えた電圧に達する。このとき、ノードｅｎ５（図１）は
ローに保たれる。これは飽和トランジスタ４１４をオン
にすることを引起こす。

【００４４】しかしながら、トランジスタ４０６および
４０２はオフであるので、発生器１１８は、これらの状
況下では、如何なる電力をも引出さない。ノードｎｐｐ
１４０１が降下し始めるとき、それはソース追従作用に
よりノードｕｐ１を引下げる。ｕｐ１１０７が降下す
ると、トランジスタ４０６はオンとなり、かつ、その電
流経路におけるすべてのトランジスタもオンとなる。

【００４５】この動作はノードｎｐｐ２を「Ｖ_cc−４Ｖ
_T-P」レベルに引上げる。降下ノードｕｐ１および上昇
ノードｎｐｐ３は、「Ｖ_cc−３Ｖ_T-P」電圧レベルにク
ランプされた状態になる。この点では、ｎチャネルトラ
ンジスタ４１０を除くすべてのトランジスタが飽和状態
である。この基準回路を介して流れる全電流はそのドレ
インおよびゲートをそのソースＶ_cc上より約１Ｖ_T-P高
いレベルにすることにより弱くオンとなる、定電流源４
１４により制限される。

【００４６】トランジスタ３１２（図５（Ｂ））の大き
さおよびノードｎｎｎ１を駆動するインバータ１１６
（図１）はノードｄｎ１１０９のスルーレートを決定
する。同様に、トランジスタ４１２（図５（Ａ））の大
きさおよびノードｎｐｐ１を駆動するインバータ１１４
（図１）はノードｕｐ１１０７のスルーレートを決定
する。

【００４７】上述のように、発生器１１８および１２０
の両方は、ノードｎｎｎ１およびノードｎｐｐ１が、そ
れぞれ、ローおよびハイに引かれるとき、電力ダウンさ
れる。発生器１１８および１２０も、別の場合に電力ダ
ウンされる。それは、これらの発生器の出力ｄｎ１１
０９およびｕｐ１１０７がそれらの全ｃｍｏｓレベル
に引かれる必要があるとき起こる。これは、これらのノ
ードがそれらの所望されるクランプ電圧レベル「Ｖ_ss＋
３Ｖ_T-n」および「Ｖ_cc−３Ｖ_T-P」に最初に達した後
になされる。

【００４８】Ｒｅｆ−ｎ発生器１２０では、電力ダウン
は信号ｅｎ６をローにすることにより達成される。これ
は、トランジスタ３１０をオフにし、かつノードｄｎ１
１０９がＶ_ccレベルへと引かれることを可能にする。
同様に、信号ｅｎ５をハイにすることにより、Ｒｅｆ−
ｐ発生器１２０のトランジスタ４１４はオフにされる。
これらの状況下では、如何なるｄｃ電力のドレインをも
引起こすことなしに、ノードｕｐ１１０７がＶ_ssレベ
ルへと引かれることが可能である。

【００４９】基準電圧発生器１１８および１１２の利益
は以下のとおりである。１）発生器は、最初の遷移の間に、大きなバスドライ
バトランジスタｎｍ１およびｍｐ１の負荷を駆動するこ
とにおいて、大きな電流利得を与える。

【００５０】２）発生器のクランプ基準電圧レベルは
電源変化の影響を受けることがより少ない。

【００５１】３）これらの発生器のｄｃ電流経路は、
それらが電力ダウンされるとき、カットオフされる。

【００５２】４）トランジスタしきい値の値が最良の
場合の速度プロセスコーナーで減少するので、これらの
基準発生器回路の主要な利点はクランプ電圧のレベルも
また最良の場合の速度コーナーで減少するということで
ある。ノードｄｎ１１０９およびｕｐ１１０７上の
電圧と、接地（Ｖ_ss）またはＶ_ccに関する電圧とは、最
良の場合の速度プロセスでの値において、それぞれ、減
少または増加する。結果として、より低いクランプ電圧
は、最良の場合のプロセスコーナーで、バスドライバト
ランジスタ１３６および１３８を介して流れる電流を制
御するのを助ける。結果として、出力発振は、最良の場
合のプロセスコーナーにおいてさえも最小化される。

【００５３】図１の出力バッファ回路１００は、「アウ
トへのデータ」アクセス経路および「アウトへの可能
化」アクセス経路の両方に対し、同量の伝搬遅延を与え
る。それはまた、信号可能化がローに引かれるとき、バ
スドライバトランジスタｍｎ１およびｍｐ１を３状態化
する速やかなアクセスを与える。上述のように、バスド
ライバ回路は、大きなバスドライバトランジスタ１３６
および１３８が、同時にオンとなるのを妨げる。

【００５４】図６は、データがローからハイへと遷移す
るときの、出力バッファ回路１００における、様々な信
号のグラフを示す。図７は、データがハイからローのト
ランジスタへと移るときの、出力バッファ回路１００に
おける、様々な信号のグラフを示す。以下は、それらの
図による出力バッファ回路の、ステップ順の動作である
（まず図６を参照）。

【００５５】「可能化」がハイの状態で、ローからハイ
へと移る「データ」は、ノードＤＡＴＡ（図１）が、ロ
ーからハイへと移ることを引起こし、かつノードｅｎ１
およびｅｎ２の両方が、ローからハイへと移ることを引
起こした。ＤＡＴＡのハイの遷移は、ノードｅｎ６をハ
イに引き、トランジスタ１３２をオフすることを引起こ
す。同時に、トランジスタ１３４およびノードｎｎｎ１
はともにノードｄｎ１１０９をローに引始める。これ
は、Ｒｅｆ−ｎ発生器１２０を電力ダウンモードにす
る。ノードｅｎ１でのハイレベルはトランジスタ１２８
をオフにし、それはノードｕｐ１１０７をハイに保っ
ていた。

【００５６】降下ｎｐｐ１は、ノードｕｐ１１０７が
ハイからローへと遷移することを引起こす、Ｒｅｆ−ｐ
発生器１１８を電力アップする。降下ノードｕｐ１１
０７はｐチャネルドライバトランジスタ１３８をオンに
し、かつ、ＩＯノード１４６は上昇し始める。ノードｕ
ｐ１１０７は電圧レベル「Ｖ_cc−３Ｖ_T-P」でクラン
プされた状態となる。ノード１４６があるしきい値レベ
ルに達するとき、ノードｎｓｐ６はいくらかの遅延の後
ローとなる。この遅延はインディレー１４２とラベルを
付けられたブロックの内側で与えられる。

【００５７】このブロックへの入力スリープは、この
「インディレー」バッファ１４２を可能化するため、ロ
ーに保たれる。インディレー１４２は、典型的には、入
力スリープ信号をローの状態にすることにより可能化さ
れる入力バッファである。降下ノードｎｓｐ６は、ｅｎ
５がローからハイへと遷移することを引起こす。ハイに
むかうｅｎ５は、Ｒｅｆ−ｐ発生器を電力ダウンし、か
つノードｕｐ１を、弱いレベルの修正トランジスタであ
るトランジスタｍｎｐ２により、Ｖ_ssに引下げる。ｕｐ
１がＶ_ssの状態で、トランジスタｍｐ１は全ゲートドラ
イブを受取り、かつその電流ソース動作を最小化する。

【００５８】ここで図７を参照すると、「可能化」がハ
イの状態でハイからローへと移る「データ」は、ノード
ＤＡＴＡ（図１）が、ハイからローへと移ることを引起
こし、かつノードｅｎ１およびｅｎ２が、ハイからロー
へと移ることを引起こす。ＤＡＴＡのハイの遷移はノー
ドｅｎ５をローに引き、トランジスタ１３０をオフにす
ることを引起こす。同時に、トランジスタ１２８および
ノードｎｐｐ１はともにノードｕｐ１１０７をハイに
引始める。これはＲｅｆ−ｐ発生器１１８を電力ダウン
モードにする。

【００５９】ノードｅｎ２でのローのレベルはトランジ
スタ１３４をオフにし、それはノードｄｎ１１０９を
ローに保っていた。上昇ｎｎｎ１はＲｅｆ−ｎ発生器１
２０を電力アップし、ノードｄｎ１１０９が、ローか
らハイへと遷移することを引起こす。上昇ノードｄｎ１
はドライバトランジスタ１３６をオンにし、かつ出力ノ
ード１４６は降下し始める。最初は、ノードｎｎｎ７で
のハイのレベルはノードｄｎ１１０９を約「Ｖ_ss＋２
Ｖ_T-n」レベルでクランプすることを引起こす。このレ
ベルがノードｄｎ１上で達せられるとき、ｄｎ１１０
９でのレベルはノードｎｎｎ７がいくらかの遅延の後ロ
ーへと移ることを引起こす。この遅延はディレー１２２
を介して与えられる。ノードｎｎｎ７がローに引かれた
状態で、ノードｄｎ１１０９は電圧レベル「Ｖ_ss＋３
Ｖ_T-n」でクランプされた状態になるまで、再び上昇し
始める。ノードＩＯ１４６があるしきい値レベルに達す
るとき、ノードｎｓｐ６は、いくらかの遅延の後、ハイ
に移る。

【００６０】この遅延は、入力ピン「スリープ」がロー
に保たれた状態で、インディレー１４２において与えら
れる。ハイのｎｓｐ６は、ｅｎ６がハイからローへと遷
移することを引起こす。ノードｅｎ６上のハイは、Ｒｅ
ｆ−ｎ発生器１２０を電力ダウンし、かつノードｄｎ１
を、弱いレベルの修正トランジスタであるトランジスタ
１３２によって、Ｖ_ccに引く。ｄｎ１がＶ_ccである状態
で、トランジスタ１３６は全ゲートドライブを受取り、
かつその電流シンキング能力を最小化する。

【００６１】信号「可能化」がローであるとき、ノード
ｅｎ１はローであり、かつノードｅｎ２はハイである。
同時に、ｅｎ５はローであり、かつｅｎ６はハイであ
る。結果として、トランジスタｍｐ１０によりノードｕ
ｐ１１０７をハイにし、かつトランジスタｍｎ２０に
よりノードｄｎ１１０９をローにすることにより、Ｉ
Ｏ１４６が３状態化されるという効果が生じる。「デ
ータ」がハイのレベルであり、かつ「可能化」がローか
らハイへの遷移をするなら、ノードｄｎ１１０９での
ローのレベルは、ノードｅｎ２、ｎｎｎ１、ｎｎｎ７お
よびｅｎ６でのレベルが変化しないままなので、影響を
受けない。

【００６２】「可能化」が上昇するとき、ノードｎｓｐ
６でのレベルがすでにローであるなら、ノードｅｎ５は
ハイに引かれる。３状態化されたＩＯ１４６のレベル
が、「インディレー」バッファ１４２の入力段により、
「ハイ」のレベルとして感知されるなら、ノードｎｓｐ
６でのローのレベルは存在するかもしれない。これはｅ
ｎ５をハイにすることを引起こす。ハイｅｎ５はＲｅｆ
−ｐ発生器１１８を電力ダウンし、かつトランジスタ１
３０をオンにする。この状況下では、ノードｕｐ１１
０７は、ノードｎｐｐ１およびトランジスタ１３０の両
方により、ローに引かれる。

【００６３】ノードｕｐ１１０７は、Ｒｅｆ−ｐ発生
器１１８により与えられる、簡単な電圧のクランプを経
験しないだろう。しかしながら、ドライバトランジスタ
１３８を介して流れる電流は、そのより低いドレインに
より、ソース電圧へと調整される。トランジスタ１３０
は弱いトランジスタであるので、ノードｕｐ１１０７
の下降傾斜にはそんなに寄与せず、それによりそのスル
ーレートをさらに悪化させない。

【００６４】「データ」がハイであり、かつ「可能化」
が上昇し始めるときにｎｓｐ６のレベルがハイであるな
ら、ｅｎ５はｎｓｐ６によりローに保たれ、およびｅｎ
６はハイになるだろう。その状況下での、ノードｕｐ１
１０７、ＩＯ１４６、ｎｓｐ６およびｅｎ５（図
１）の遷移は、図６についての上述の記述の中で記載さ
れるのと同じになるだろう。

【００６５】「データ」がローのレベルであり、かつ
「可能化」がローからハイへと遷移するなら、ノードｕ
ｐ１でのハイのレベルは、ノードｅｎ１、ｎｐｐ１およ
びｅｎ５が変化しないままであるので、影響を受けな
い。「可能化」が上昇するとき、ノードｎｓｐ６でのレ
ベルがすでにハイであるなら、ノードｅｎ６はローに引
かれるだろう。３状態化されたＩＯ１４６のレベル
が、「インディレー」バッファ１４２の入力段のしきい
値より低いなら、ノードｎｓｐ６ではハイのレベルが結
果として生じるかもしれず、入力段がローのレベルを感
知することを引起こす。これは、ｅｎ６をローにするこ
とを引起こす。ローのｅｎ６はＲｅｆ−ｎ発生器１２０
を電力ダウンし、かつトランジスタ１３２をオンにす
る。

【００６６】この状況下では、ノードｄｎ１１０９は
ノードｎｎｎ１およびトランジスタ１３２の両方により
ハイに引かれる。ノードｄｎ１１０９は、Ｒｅｆ−ｎ
発生器１２０により与えられる簡単な電圧のクランプを
経験しないだろう。ドライバトランジスタ１３６を介し
て流れる電流は、そのより低いドレインにより、ソース
電圧に調整される。１３２が弱いトランジスタであるの
で、ノードｄｎ１の上昇傾斜にはそんなに寄与せず、そ
れによりそのスルーレートをさらに悪化させない。

【００６７】「データ」がローであり、かつ「可能化」
が上昇するとき、ｎｓｐ６のレベルがローであったな
ら、ｅｎ５はローのままであり、かつｅｎ６はｎｓｐ６
によりハイに保たれるだろう。その状況下でのノードｄ
ｎ１１０９、ｎｎｎ７、ＩＯ１４６、ｎｓｐ６および
ｅｎ６の遷移は、図７についての上述の記述の中で記載
されるのと同じになるだろう。

【００６８】先に述べたように、ノードｕｐ１１０７
およびｄｎ１１０９でのクランプ電圧の他の値は、バ
ッファ遅延または出力発振をより低くするため、選択さ
れたかもしれない。たとえば、図３のＲｅｆ−ｎ発生器
１２０において、これらの発生器の飽和ドライバトラン
ジスタの１つが短絡ネットに置換えられると、クランプ
電圧値はＶ_ssにしきい値の値の２倍を加えたものとして
形成され得る。

【００６９】同様に、さらなる飽和ドライバトランジス
タをドライバトランジスタの連鎖に印加することによ
り、クランプ電圧のレベルはＶ_SSにしきい値の４倍を加
えたものにまで上昇し得る。トランジスタ３１０（ノー
ドｎｎｎ５を接地する）および４１４（ノードｎｐｐ５
をＶ_ccに結合する）の除去は、これらの発生器１１８お
よび１２０の両方が、ノードｄｎ１１０９で約「Ｖ_ss
＋２Ｖ_T-n」の、およびノードｕｐ１１０７で約「Ｖ
_cc−２Ｖ_T-P」の基準電圧を生成することを引起こす。
同様に、トランジスタ３０８および３１０間の付加的な
飽和ｎｍｏｓトランジスタ（図５（Ｂ））と、トランジ
スタ４０４および４１４間の付加的な飽和ｐｍｏｓトラ
ンジスタ（図５（Ａ））とは、図５（Ｂ）および図５
（Ａ）の、これらの発生器の両方を、ノードｄｎ１で約
「Ｖ_ss＋４Ｖ_T-n」レベルで、およびノードｕｐ１で約
「Ｖ_cc−４Ｖ_T-P」レベルで、４Ｖ_T発生器に、変換す
るだろう。

【００７０】図６および図７に示される波形は近似であ
り、かつ特別な動作および半導体処理状態に基づいて振
幅または期間がわずかに異なるかもしれない。しかしな
がら、示される遷移は、たいていの半導体処理修正と同
様、電源変化等のように、動作状態における変化にもか
かわらず、図に示されるそれらと類似しているべきであ
る。

【００７１】この発明は、図面に示される実施例に従っ
て記載されてきたが、当業者は、実施例に対する変形が
あり得ることを認識し、かつそれらの変形はこの発明の
精神および範囲内であるだろう。したがって、多くの修
正は当業者によりこの発明の精神および範囲から逸脱す
ることなく形成されるかもしれず、その範囲は前掲の特
許請求の範囲によってのみ定義される。

【図面の簡単な説明】

【図１】この発明に従う、出力バッファ回路を形成する
ブロック図である。

【図２】異なるクランプ電圧レベルでの、リンギングま
たは信号発振の結果を示す図である。

【図３】異なるクランプ電圧レベルでの、リンギングま
たは信号発振の結果を示す図である。

【図４】異なるクランプ電圧レベルでの、リンギングま
たは信号発振の結果を示す図である。

【図５】実施例を示す図であって、（Ａ）は、この発明
に従う、ｐ型基準発生器回路の実施例を示す図であり、
（Ｂ）は、この発明に従う、ｎ型基準発生器回路の実施
例を示す図である。

【図６】ハイの電圧からローの電圧への遷移の間の、図
１の出力バッファ回路における、様々な信号を示すグラ
フの図である。

【図７】ローの電圧からハイの電圧への遷移の間の、図
１の出力バッファ回路の、様々な信号を示すグラフの図
である。

【符号の説明】

１００出力バッファ回路１１８基準電圧発生器１２０基準電圧発生器１３６ドライバトランジスタ１３８ドライバトランジスタ

Claims

【特許請求の範囲】

【請求項１】出力信号発振および定常状態電流を最小
化するための高速出力バッファ回路であって、第１および第２のドライブトランジスタと、１対の基準電圧発生器とを含み、１対の電圧発生器の一
方は第１のドライブトランジスタに結合され、１対の電
圧発生器の他方は第２のドライブトランジスタに結合さ
れ、１対の電圧発生器の一方は主としてｐ型トランジス
タを有し、１対の電圧発生器の他方は主としてｎ型トラ
ンジスタを有し、基準電圧発生器の各々は電流ミラーの
形状において結合され、前記出力バッファ回路はさらに、１対の電圧発生器に応答して、定常状態電流出力信号発
振を最小化するために、少なくとも１つのドライブトラ
ンジスタの出力電圧の制御されたランプを与えるための
手段と、出力発振がある受容レベルにまで低下したとき、１対の
基準発生器をシャットダウンするための、１対の電圧発
生器に結合される手段とを含む、出力バッファ回路。
【請求項２】基準発生器の各々が、直列に接続され、かつ複数個のトランジスタの各々が前
のものよりも高いレベルのしきい値を有するよう割合を
決められた複数個のトランジスタと、複数個の直列トランジスタに結合された負荷トランジス
タとを含む、請求項１に記載の高速出力バッファ回路。
【請求項３】第１の基準電圧発生器がＶ_ssより２しき
い値電圧高いクランプ電圧を与え、かつ第２の基準電圧
発生器がＶ_CCより２しきい値電圧低いクランプ電圧を与
える、請求項１に記載の出力バッファ回路。
【請求項４】第１の基準発生器がＶ_SSより３しきい値
電圧高いクランプ電圧を与え、かつ第２の基準電圧発生
器がＶ_CCより３しきい値電圧低いクランプ電圧を与え
る、請求項１に記載の出力バッファ回路。
【請求項５】第１の基準電圧発生器がＶ_SSより４しき
い値電圧高いクランプ電圧を与え、かつ第２の基準電圧
発生器がＶ_CCより４しきい値電圧低いクランプ電圧を与
える、請求項１に記載の出力バッファ回路。
【請求項６】基準電圧発生器の各々において複数個の
直列トランジスタが飽和へと駆動され、かつ負荷トラン
ジスタが弱くオンとなる、請求項２に記載の出力バッフ
ァ回路。
【請求項７】前記与えるための基準電圧発生器への入
力が活性化するとき、基準電圧発生器の１つにおいて一
連のトランジスタの１つを短絡して、クランプ電圧を変
化させるための手段を含む、請求項２に記載の出力バッ
ファ回路。
【請求項８】シャットダウン手段は、出力信号発振が
受容レベルに低下した後に、第１および第２のドライバ
トランジスタを、それらの全ＣＭＯＳ電圧レベルに駆動
するための手段を含む、請求項２に記載の出力バッファ
回路。
【請求項９】出力信号発振および定常状態電流を最小
化するための高速出力バッファ回路であって、ｎｍｏｓドライバトランジスタと、ｐｍｏｓドライバトランジスタと、ｎｍｏｓドライバトランジスタに結合された第１の基準
電圧発生器とを含み、第１の基準電圧発生器は主として
複数個のｎｍｏｓトランジスタを有し、複数個のｎｍｏ
ｓトランジスタは直列の態様および電流ミラーの形状に
おいて接続され、複数個のトランジスタはトランジスタ
の各々が、すぐ前のトランジスタよりも高いしきい値に
あるように接続され、前記出力バッファ回路はさらに、ｐｍｏｓドライバトランジスタに接続された第２の基準
電圧発生器を含み、第２の基準電圧発生器は主として複
数個のｐｍｏｓトランジスタを有し、複数個のｐｍｏｓ
トランジスタは直列の態様および電流ミラーの形状に接
続され、複数個のトランジスタはトランジスタの各々が
前のトランジスタより低いしきい値電圧であるように接
続され、前記出力バッファ回路はさらに、第１および第２の電圧発生器に応答して、出力発振が受
容レベルに低下したとき、適当な基準電圧発生器をシャ
ットダウンするための手段を含む、出力バッファ回路。
【請求項１０】出力信号発振および定常状態電流を最
小化するための高速出力バッファ回路であって、第１および第２のドライブトランジスタと、１対の基準電圧発生器とを含み、１対の電圧発生器の一
方は第１のドライブトランジスタに結合され、１対の電
圧発生器の他方は第２のドライブトランジスタに結合さ
れ、１対の電圧発生器の一方は主としてｐ型トランジス
タを有し、１対の電圧発生器の他方は主としてｎ型トラ
ンジスタを有し、基準電圧発生器の各々は電流ミラーの
形状において結合され、前記出力バッファ回路はさらに、１対の電圧発生器に応答して、定常状態電流出力信号発
振を最小化するために、少なくともドライブトランジス
タの１つの出力電圧の制御されたランプを与えるための
手段を含む、出力バッファ回路。
【請求項１１】出力信号発振および定常状態電流を最
小化するための高速出力バッファ回路であって、第１および第２のドライブトランジスタと、１対の基準電圧発生器とを含み、１対の電圧発生器の一
方は第１のドライブトランジスタに結合され、１対の電
圧発生器の他方は第２のドライブトランジスタに結合さ
れ、１対の電圧発生器の一方は主としてｐ型トランジス
タを有し、１対の電圧発生器の他方は主としてｎ型トラ
ンジスタを有し、基準電圧発生器の各々は電流ミラーの
形状において結合され、前記出力バッファ回路はさらに、出力発振がある受容レベルに低下したとき、１対の基準
発生器をシャットダウンする、１対の電圧発生器に結合
される手段を含む、出力バッファ回路。