TW448621B - Output buffer circuit - Google Patents

Description

448621 五、發明說明（1) 本發明係有關於—種使用於半導體積體電路之 衝電路，特別是以CMOS所構成之輪出緩衝電路。，，‘ Λ近年來隨著數位信號處理的高速化，因此也要求給屮 高速特性。在目前習知之輪出緩衝電路中， 有為了達到高速化而使用具有大電 體：⑽S輸出緩衝電路。第14圖表示習知輸出 概略結構電路圖。習知輸出緩衝電路中具有做為前級驅動 器之反相器電路91、以及由具有大驅動能力之ρ通道麵 電晶體QP0以及Ν通道型M0S電晶體QN0串聯所構成之後級 CMOS輸出電路。在p通道型M0S電晶體Qp〇以及N通道型M〇s 電晶體QN0之連接點上拉出之最終級CM〇s輸出電路輸出端 上，則連接負載電容CL。 接者說明習知輸出緩衝電路之動作。第15圖表示習知 輸出緩衝電路動作之時序圖。在習知輸出緩衝電路的動作 中’當輸入到反相器電路91的輸入信號v iη為，'L”位準時， 反相器91的輸出信號Α0為"Η11位準，而ρ通道型jjos電晶體 QP0為關閉狀態，Ν通道型M0S電晶體QN0為導通狀態。藉 此’負載電容CL呈放電狀態’輸出緩衝電路的輸出信號 VoutO則為” L"位準。 當輸入信號V i η從” L"位準變為” Hn位準時，反相器91 的輸出信號Α0則從"Η"位準變為"L”位準，使得ρ通道型M0S 電晶體QP0為導通狀態，而Ν通道型M0S電晶體QN0為關閉狀 態。藉此，負載電容CL則被充電，而輸出信號v〇utO則為 1 H·1位準。更進一步，當輸入信號V in從"H"位準再次變為

第4頁 448621 五、發明說明（2) "L"位準時，反相器91的輸出信號A0則從"L"位準變為"H” 位準，使得P通道型MOS電晶體QPO為關閉狀態，而N通道型 MOS電晶體QNO為導通狀態。藉此，放充電到負載電容CL的 電荷則被放電，輸出信號VoutO則為"1/位準》 為了要使得輸出緩衝電路高速化，當輸出電晶體的p 通道型M0S電晶體QP0以及N通道型M0S電晶體QN0的電流驅

動能力變大並且負載電容CL較大時，則會使得負載電容CL 與連接線中之電感產生共振，因此在輸出信號v〇ut〇的上 昇邊綠以及下降邊綠中造成向上過衝（〇versh〇〇t)、向下 過衝（undershoot)以及振盈（ringing)等等現象。發生這 些振盈等的原理可參考第16圖加以說明。第16圖是表示當 輸出L 1位準的狀態，也就是n通道型jjos電晶體qn〇為導通 狀態時之習知輸出緩衝電路的概略等效電路圖。 在習知輸出緩衝電路的等效電路中，N通道型M〇s電晶 體⑽0是表示為電流源92以及導通電阻R〇n並聯的電路另 外’連接於輸出緩衝電路的輸出端93之負載側，則是表示 為由配線、印刷基板上之圖案和積體電路之墊區接線 (bonding wires)等等所構成之電感94以及容 串聯之電路1此，包含著輪出緩衝電路以及載負電載，則之等 J電路，則構成了LCR共振電路。此LCR共振電路的共振頻 率以f〇表示，並且由共振頻率所得之Θ值可以利用下式表 示之。 f0 = 1/(2 7Γ · SQRT(LC)) θ = j ω 0 · L/Ron -

448621 i、發明說明（3) 但疋2 7rfO=a>〇，SQRT(X)則表示χ的平方根。 此處如果為了要達到輸出緩衝電路的高速化而讓輸出 電晶體的電流驅動能力變大的話’就必須讓輸出 =通電阻Ron變小。因此Θ值變大，而輪出緩衝電電路B曰則因 ，輸出信號Vin〇的"H"、"L"位準變化而產生共振，造成輸 出信號VoutO振盪等等現象。 f而’在上述習知技術t ’當為了要達到輸出緩衝電 =兩速化而加大輸出電晶體的電流驅動能力時則會在 信號V〇Ut0的上昇邊緣和下降邊緣上造成向下過 =及振盈等等現象…’可能會在信號傳輸過 J生雜訊，而成邏輯電路系統的誤 於其他電子設備造成電波干擾的不必要=了 制，If 流驅動能力變大的程度必須受限 2就會k成無法達到所希望高速動作的問題。 路，==發明之目的在於一種高速的輸出緩衝電 象以：止誤動•，並且具有較：：驅衝以及振盡現 電路，：達到其目的’本發明之輸出緩衝 修正出裝置’其特徵在於包括- 輸出裝置之間，用以在輸出輸入端以及上述 較低之第-電位位準上昇至相對較“置之信號從相對 電位位準下降至“較對較高之第二 弟電位位準時，暫時性提昇

五、發明說明（4) 上述信號。 在此 之第一電 準（” H"位 號從相對 位準時， 時，可以 的閘極上 另外在輸 暫地降低 制輸出信 k 到輸出裝置的信號是從相對較伯 位準）上昇到相對較高之第二電位位 鲂古、’修正裝置暫時性地降低此信號，當此信 釗：1第—電位位準下降到相對較低的第-電伯 地提昇此信號。藉此，在輸出信號上男 Λ生過衝現象之前，短暫地提昇在輸出裝】 ^加的電壓，藉此能夠抑制輸出信號的上昇； 號下降時，也可以在發生下衝現象之前，另 _】出裝置的閘極上所施加的電壓，藉此能夠和 號的下降。 明的輸 特徵在 輸入端 信號從 位位準 輪出信 對較高 ，暫時 的下降 ’其具有CMOS所構成之輕 裝置，其配置於上述輸出 裝置之間，在上述輸出装 一電位位準上昇至相對輕 供反偏壓’抑制上述輸出 且在上述輸出裝置所輸出 準下降至相對較低之第一 ’抑制上述輸出緩衝電路 次一發 出裝置，其 緩衝電路之 置所輸出之 高之第二電 緩衝電路之 之信號從相 電位位準時 之輸出信號 出緩衝電路中 於包括一修正 以及上述輸出 相對較低之第 時，暫時性提 號的上昇，並 之第二電位位 性提供反偏壓 在此發明中，當輸出裝置所輪出的信號是從相對較低 ^ 一電位位準上昇到相對較高之第二電位位準時，修正 :置暫時性地提供一反偏壓’抑制本身電路輸出信號的上 昇，當此信號從相對較高的第二電位位準下降到相對較低

第7頁 448621 五、發明說明（5) 的第一電位位準時，則暫時性地提供一反偏壓，抑制本身 電路輸出信號的下降。藉此，在輸出信號上昇時，可以在 發生過衝現象之前，暫時性地抑制輸出信號的上昇；另外 在輸出信號下降時，可以在發生下衝現象之前，暫時性地 抑制輸出信號的下降。 次一發明之輸出緩衝電 一調整裝置’用以暫時性調 的下降或上昇時序，或是調 的輸出信號之上昇或下降的 在此發明中，藉由第一 出至輸出裝置之信號的下降 制本身電路輸出信號之上昇 連接負載側特性（電容等）的 降或是提昇輸出到輸出裝置 輸出信號的上昇或下降。 次一發明之輸出緩衝電 出裝置’其特徵在於包括一 輸出裝置之輪出信號的上昇 或降低輸出到上述輸出裝置 在此一發明中，修正裝 出信號之上昇或下降的時序 輸出裝置之信號。藉此，在 過衝現象之前，短暫地提昇 電壓，而能夠抑制輪出作號 路中，上述修正裝置具有—第 整輸出至上述輸出裴置之信號 整用以抑制上述輸出緩衝電路 時序。 調整裝置’可以暫時性調整輸 或上昇時序’或是調整用以抑 或下降的時序’利用對應於被 適當時序’就能夠暫時性地下 的信號’或者是抑制本身電路 路中’其具有CMOS所構成之輸 修正裝置，其利用對應於上述 或下降之時序’暫時性地提昇 之信號。 置可以利用對應於輸出裝置輪 ’暫時性地提昇或降低輸出至 輸出信號上昇時，可以在發生 在輪出裝置的閘極上所施加的 的上昇’·另外在輸出信號下降

α 马G D d I

時’可以在發生下衝現象之前’短暫地降低在輸出裝置的 閘極上所施加的電壓，而能夠抑制輸出信號的下降。另 夕h即使不設定時序’制對應於所連接負載側之特性的 適當時序，也能夠暫時性地下降或是提昇信號。 ••人一發明之輸出輸出電路，上述修正裝置具有一第二 調整裝置’用以暫時性地調整輸出至上述輸出裝置之信； 的下降時間或上昇時間，或是用來調整抑制上述輸出缓衝 電路之輸出信號的上昇或下降時間長度。 在此發明中，藉由第二調整裝置，可以暫時性地調整 輪出至輸出裝置之信號的下降時間或上昇時間長度或是 用來調整抑制本身電路輸出信號的上昇或下降時間長度， 便能夠在對應於所連接負載側特性之適當時間内，暫時性 地將信號上昇或下降。 實施例： 以下根據圖式詳細說明本發明輸出緩衝電路的實施 例。但是這些實施例並非用以限定本發明。 第一實施例： 第1圖表不本發明第一實施例中輸出緩衝電路的示意 結構圖。第一實施例中的輸出緩衝電路包含：接收從輸U出 ，衝電路外部之輸入信號Vin並且輪出其反相信號之反相 器電路1 ;接收反相器電路1之輸出信號A1並且延遲輪出此 信號之延遲電路2 ;接收反相器電路丨之輸出信號M以及延

448621

五、發明說明（7) 5==出信號並且執行互斥或邏輯運算之疆電路 3，接收EXOR電路3之輸出信號M並且 路 Ϊ ! ^ ^ 11 4 2乙遲電路4的輸出信號並且根據延 輯位準Γ’ r或是"L"位準），從輸入信號Vin或的反輸相=電= 的輸^言號Μ中選擇其一並輸出之選擇器電路5 ;以及將 ，^ 電路5之輸出信號C1做為閘極輸入級⑽ 電路。 山 後級CMOS輸出電路則是&串聯於電源端和接地端之 ϋ有較大驅動能力之P通道型M〇S電晶體QP1以及N通 細1所構成，並且從電晶咖以及電晶體 QNi之共同接點，送出輸出緩衝電路的輸出信號v〇uU。 EX0R電路3則是從其一輸入端xu接收信號^，從另一輸入 端X12接收延遲電路2的輸出信號，以便執行互斥或邏輯運 算。 …當輸人信號VU的邏輯位準不變化時，由於信號 邏輯位準不會變化’同時延遲電路2的輸出信號邏輯位準 也不會變化，所以信號A1和延遲電路2的輸出信號為相同 的邏輯位準。EX0R電路3則是輸出，，L”位準。另一方面，當 輸入信號Vin的邏輯位準變化時，則信號^的邏輯位準也 會變化，而延遲電路2的輸出信號邏輯也會在一定延遲後 改變。 k t號A1的邏輯位準變化到經過延遲電路2的延遲時 間為止之間，信號A1以及延遲電路2的輸出信號的邏輯位

第10頁 448621 五、發明說明（8) 準則是不同的’因此EXOR電路3則是輸出” H"位準。換言 之，在輸入信號V in的邏輯位準改變時，會從EXOR電路3輸 出L"、” H"、n L1'邏輯位準變化之脈波信號。EXOR電路3所 輸出的脈波信號則是經過在延遲電路4延遲之後，輸入到 選擇器電路5。 第2圖表示第1圖中選擇器電路5之結構的電路圖。選 擇器電路5則包括反相器電路8、9以及開關6、7。反相器 電路8、9則是輸出與由輸入端Χ2 3所輸入延遲電路4輸出信 號具有相同邏輯位準的信號S1A以及相反邏輯位準的信號 S1B。開關6、7則是根據信號S1A賀S1B的邏輯位準進行開 啟和關閉的動作’藉以將輸入端Χ2 1、Χ22中任一者連接到 輸出端YS1。藉此，當延遲電路4的輸出信號為位準 k ’則選擇輸入端Χ22並送出輸入信號Vin ;當延遲電路4 的輸出信號為"L"位準時，則選擇輸入端X21並送出俨號 A1 ° 第3圖表示第1圖所示之延遲電路2、4之結構的電路 圖。延遲電路2、4具有複數個延遲電路i〇a、1〇b〜1〇c，藉 由改變所使用之延遲電路l〇a、l〇b〜10c之數量，可以調整 延遲量。藉此’便能夠調整前述之選擇器電路5的輸入端^ X23上所輸出的脈波信號。具體來說，藉由調整延遲電路2 的延遲量，便能夠調整此脈波信號呈現” H"位準的時間， 藉由調整延遲電路4的延遲量，便可以調整從輪入信號v ^ 之邏輯位準變化到此脈波信號呈現"Η"位準為止的時間。 另外，由Ρ通道型M0S電晶體QP1以及Ν通道sM〇s電晶

448621 五、發明說明（9) 體QN1所構成的後級CMOS輸出電路，係對應於本發明所謂 的輸出裝置。延遲電路2、EX0R電路3、延遲電路4以及選 擇器電路5所構成的組合電路，則對應於本發明所謂的修 正裝置。延遲電路4則對應於本發明之第一調整裝置；延 遲電路2則對應於本發明之第二調整裝置β 參考時序圖’說明在以上的結構中之第一實施例的動 作。第4圖表示第一實施例中輸出緩衝電路動作之時序 圖。在第一實施例中輸出缓衝電路之動作，首先當輸入信 號Vi η在” L”位準穩態的時間超過延遲電路2之延遲時間和 延遲電路4之延遲時間的加總時，反相器電路丨的輸出信號 A1為Η位準，另外，EX0R電路3的輸出信號Bi為"l”位 準’延遲電路4的輸出信號亦呈，'L1，位準。 由於延遲電路4的輸出信號為"l"位準，所以選擇器電 路5便選擇信號A1，使得選擇器電路5的輸出信號㈠為^,, :準。藉此’ f晶體QP1為關閉狀態，t晶體Qfn為導通狀 使得連接於輸出緩衝電路之輸出端上未圖示之負載電 容成為放電狀態，輸出緩衝電路的輸出信號v〇uU則為,,l„ 當輸入信號Vin上昇時，亦即從"L"位準變化成為 ，時，反相器電路1的輸出信號A 1則從” η"位準變化；％ :L::位準。另外，如前所述，從刪電路3則 遲德t邏輯位準變化的脈波錢，並且在延遲電路4延 電路5中。選擇器電路5會選擇並且輸 ° 一疋在輸入端X23所輸入之脈波信號為” Η»位準 448 62 1 五、發明說明（ίο) 的期間，則是選擇並且輸出與信號A1相反邏輯位準的輸入 信號Vin。亦即’選擇器電路5的輸出信號C1是以"信號 ΑΓ'、"輸入信號Vin丨'、"信號A1”的方式切換。 ^ 在選擇器電路5選擇輸入信號Vin之前係選擇信號Μ， 此時信號A1是下降到位準，藉以將電晶體Qpi設為導通 狀態而將電晶體QN1設為關閉狀態，並且間始充電未圖示 之負載電容，輸出信號V〇utl的位準則上昇。在延遲電路4 延遲動作之後，輪入到選擇器電路5的脈波信號為π『位 準，則選擇器電路5便選擇為"η"位準的輸入信號Vin。此 時，電晶體QP1為關閉狀態而電晶體QN】則為導通狀態，龙 且暫時性地遮斷對未圖示負載電容的充電動作亦或是流 過配線、印刷基板上圖案和集體電路之接線墊區等等電感 成分之電流。 此一遮斷動作是發生在選擇器電路5所輸入的脈波信 號為H"位準的期間，也就是由延遲電路2所決定的延遲時 間。藉此，便可以抑制住過衝（〇versh〇〇t)或振盪 (pinging)的情況。在經過延遲電路2所決定的延遲時間之 後’輸入到選擇器電路5的脈波信號再次回到"L"位準，而 1擇器電路5則再次選擇” L„位準的信號M，此時電晶體 QP1為導通狀態’電晶體QN1為關閉狀態，並且對於未圖示 之載電谷進订充電，輪出信號v〇utl則成為，,Γ位準。 另外’當輪入信號V i n下降的情況下，亦即從，，H„位準 代^成為L位準的情況下，反相器電路1的輸出信號則 位準變化為"H"位準。另外，如前所述，從EX0R電路

3則輸出"L，，、，’H"、”L"邏輯位準變化的脈波作 ^遲電路4延遲後，輸人到選擇器電路5中擇在 會選擇並且輸出錢A1 ’但是在輪人路5 信號為"H"位準的期間’則是選擇並且輸出與“二 邏輯位準的輸入信號Vin。亦即， °號人1相反

Cl^^M-^Ar h擇15電路5的輸出信號 U疋以k#〇Al 輸入信號Vm'，、|,信號A1" 在選擇器電路5選擇輸入信號Vin之前係選 此時信號^是上昇到"H"位準’藉以將電晶體Qpi^^A1 狀態而將電晶體QN1設為導通狀態，並且開始放 示負載電容中所充電的電荷，輸出信號v〇utl的位=== 在延遲電路4延遲動作之後，輸入到選擇器電路卩的脈 波L號為” H"位準，則選擇器電路5便選擇為"L„位準的輸 ==。㈣’Λ晶體QP1為導通狀態而電晶細1則 為關閉狀態，並且暫時性地遮斷對未圖示負載電容的放電 動作，亦或是流過配線、印刷基板上圖案和集體電路之接 線墊區等等電感成分之電流。 ，此一遮斷動作是發生在選擇器電路5所輪入的脈波信 號為"H"位準的期間，也就是由延遲電路2所決定的延遲時 間。藉此’便可以抑制住下衝（undershoot)或振虚的情 況。在經過延遲電路2所決定的延遲時間之後，輸入到選 擇器電路5的脈波信號再次回到"L"位準，而選擇器電路5 則再次選擇"Η»位準的信號A1，此時電晶體Qn為關閉狀 態’電晶體QN1為導通狀態’並且對於未圖示之負載電容

五'發明說明（12) 進行放電，輸出信號Voutl則成為，’ L"位準。 如前所述，在第一實施例中，由於就在後級CMOS輸出 電路的輸出信號¥〇111：1發生過衝情況之前，暫時性地增加 後級CMOS輸出電路之閘極電極上的電壓以便抑制輸出信號 Voutl的上昇’另外在就在後級CMOS輸出電路的輸出信號 Voutl發生下衝情況之前，暫時性地降低後級CMOS輸出電 路之閘極電極上的電壓以便抑制輸出信號Vout 1的下降， 所以能夠降低輸出信號出現過衝、下衝以及振盪的情況而 防止誤動作’能夠增加輪出緩衝電路的驅動能力並且達到 高速化。 另外，延遲電路2、4的延遲量是可以改變的。藉由調 整延遲電路2、4的延遲量，能夠對應於輸出緩衝電路的輸 出端上所連接的負載侧特性（電容等等），調整在輸出電^ 之閘極電極上電壓的暫時性上昇或下降的時序和長度。因 此不需要針對不同負載側特性而準備輸出缓衝電路，能夠 降低成本。另外’由於用來降低上述之過衝、下衝和振、 等問題並且由延遲電路2、EX0R電路3、延遲電路4和.耍盡 器電路5所構成的組合電路’僅造成非常小的延遲擇 因此適合於輸出緩衝電路的高速化。 第·一貰施例 第5圖表示本發明第二實施例中輸出緩衝電路概 構的電路圖。第二實施例之輸出緩衝電路具有：從'Ώ 衝電路外部接收輸入信號Vin以及重置信號並 · 1出緩 ^订邏輯

五、發明說明（13) - --- 積運算的AND電路11 ;接此 , 獲收AND電路11的輸出信號並且輪中 反相的反相器電路1 2 *π ™ ,,^ ^ . . , ，選擇盔控制電路81 ;接收AND電路 11之輸出6號以及反相3|雷改19从认^ Λ „ 益電路12的輸出信號Α2並且根據選 擇器控制電路81之輪出卩/ _ 器® q . u % π號的邏輯位準進行選擇的選擇 w電路1 3 ’ ΑΛ及將選擇器雷jp欠1 q ^ 评益览路1 3的輸出信號C2做為閘極輪 入的後級CMOS輸出電路。 #拥 、後級漏輸出電路則是由串聯設置於電源和接地端之 間並且具有較大驅動能力的P通道型隨電晶體QP2以及N通 道型M0S電晶體QN2，ϋ且在電晶趙Qp2以及電晶體_的共 同接點上則是產生輸出緩衝電路的輸出信號v〇ut2 ^ 第6圖則表示第5圖所示之選擇器控制電路81概略結構 的電路圖。選擇器控制電路81則具有：接收輸出信號 Vout2以及重置信號並且執行邏輯積運算的AND電路14 ;接 收AND電路14的輸出信號並且與1/2 VDD電位的參考值進行 比較的比較器15 ;接收輸入信號Vin並且延遲輸出的延遲 電路16 ;從輸入端T1接收延遲電路16的輸出信號、從輸入 端D1接收信號A2、並且從輪入端si接收比較器15的輸出信 號之具有設定輸入的D型正反器17(以下稱為具有SET之 DF/F):以及其輸入端X51接地、其輸入端χ52接收比較器 15的輸出信號、並且根據具有set之DF/F的輪出信號邏輯 位準進行選擇的選擇器電路18。 選擇器控制電路81更包括：接收輸出信號v〇ut2以及 重置信號並且執行邏輯積運算的AND電路1 9 ;接收AND電路 19的輸出信號並且與1/2 VDD電位的參考值進行比較的比

第16頁 五、發明說明（u) 較器20 ;接收比較器20的輸出信號並且輸出反相的反相器 21 ;接收信號C2並且輸出反相的反相器22 ;接收反相器電 路22的輸出信號並且延遲其輸出的延遲電路23 ;其輸入端 R2接收重置信號、其輸入端T2接收延遲電路23的輸出信 號、其輸入端D2接收輸入信號Vin、其輸入端S2接收反相 器21的輸出信號之具有設定/重置輸入的D型正反器24(以 下稱為具有SET/RESET之DF/F);其輸入端X61連接電源、 其輸入端X62接收比較器20的輸出信號、並且根據具有 SET/RESET之DF/F的輸出信號進行選擇的選擇器電路2 5 ; 接收選擇器電路25的輸出信號並且輸出反相的反相器26 ; 以及接收選擇器電路18的輸出信號D2以及反相器電路2 6的 輸出信號E2，並且根據信號A2進行選擇和輸出信號B2的選 擇器電路27。 選擇器電路13、18、25、27具有完全相同的結構。第 7圖表示第5、6圖所示之選擇器電路13、18、25、27結構 的電路圖。選擇器電路13、18、、27則具有反相器電路 3〇、31以及切換裝置28、29。反相器電路30、31則是用來 從輸入端X33、X43、X53、X63輸入信號，並且輸出與其相 同邏輯位準的信號S2A以及相反邏輯位準的信號S2B。切換 裝置28、29則是配合信號S2A、S2B的邏輯位準進行開啟和 關閉的動作，從輸入端Χ31、Χ4ΐ、χ5ΐ ' X61或者是X32、 X42、X52、X62 _ 任一者連接到輸出端YS2、YS3、YS4、 YS5 〇 第8圖表示第6圖中具有SET之DF/F 17之結構的電路

第17頁 448621 五、發明說明（15) 圖。第9圖表示第6圖中具有SET/之DF/F 24之結構的電路 圖。具有SET之DF/F 17係由切換裝置32、33、34、35， NAND電路36、37，以及反相器電路3 8、39、40、41、42所 構成之電路。另外，具有SET/RESET之DF/F 24係由切換裝 置43 ' 44、45、46，NAND 電路47、48、49、50，以及反相 器電路51、52、53所構成之電路。 延遲電路1 6 ' 23則與第3圖所示之第一實施例延遲電 路具有相同的結構’其延遲量是可以改變的。另外，and 電路11、選擇器電路13以及選擇器控制電路81所構成的組 合電路則對應於本發明的修正裝置，延遲電路1 6、2 3則對 應於本發明的第二調整裝置。 參考時序圖’說明在以上的結構中之第二實施例的動 作。第1 0圖表示第二實施例中輸出緩衝電路動作之時序 圖。第二實施例之輸出緩衝電路動作中，其初始狀態係 RESET信號為” L”位準的重置狀態。當RESET信號為位準 解除重置狀態之後，則開始動作。首先，當輪~入信號Vin 為"L"位準時’ AND電路11、14、19的輸出信號則也是”L„ 位準’反相器電路12的輸出信號A2則是"位準。 由於信號A2為"H”位準，選擇器電路27則選擇來自輸 入端X42的輸入，也就是反相器電路26的輪出信號。另 外，由於AND電路19的輸出信號為"L"位準，所以比 =輸出信號為"1/位準’反相器電路21的輪出信號 準，具有SET/RESET之DF/F 24的輸出信號為"L„位 4 於具有SET/RESET之DF/F 24的輸出信號為μ L"位準，所以

第18頁 五、發明說明（16) --- 選擇器電路2 5係選擇輸出來自輸入端61的輸入， 源的” H"位準。 反相器電路26則是接收選擇器電路25的輸出信號並 且輸出"L"位準的信號E2。選擇器電路27則因為選擇了信 號E2，所以其信號B2為,，L"位準。由於信號B2為"L”位準， 所以選擇器電路13則選擇信號A2，並且選擇器電路13的輸 出信號C2則為"H"位準。藉此’電晶體Qp2為關閉狀態，電 晶體QM2為導通狀態，使得連接於輪出緩衝電路之輸出端 的未圖示負載電容呈放電狀態，輸出緩衝電路的輸出信號 Vout2則呈"L”位準。 當輸入信號V i η為上昇的情況下，亦即，從,,L „位準變 化為，|H"位準的情況下，反相器電路12的輸出信號Α2以及 信號C2是從位準變化為，位準。藉此，電晶體Qp2被 設定為開啟狀態，電晶體QN2被設定為關閉狀態，開始進 行未圖示負載電容之充電動作，輸出信號v〇ut2亦開始從 "L"位準變化為位準。由於信號A2變化為"L"位準，所 以選擇器電路27會選擇到選擇器電路18的輪出信號D2。在 具有SET的DF/F 17的初始狀態’其輸出信號為位準， 而選擇器電路18則會選擇來自輸入端X52的輸入，亦即選 擇比較器15的輸出信號。 ，當Vout2為1/2 VDD以上時’由於比較器15的輸出係由 L位準變化成"H"位準，所以選擇器電路18的輸出信號D2 則疋從"L"位準變化為” HM位準’信號β2則是從,,[η位準變 化為"H"位準。由於信號B2係變化為"η"位準，選擇器電i 3

五、發明說明（17) 則選擇與信號A2相反邏輯位準的AND電路丨丨之輸 使得信號C2成為”『位準。藉此，電晶體Qp2為關閉狀’ 電晶體QN2則為導通狀態，並且暫時性地遮斷對未•备 載電容的充電動作，亦或是流過配線、印刷基板上圖1" 集體電路之接線墊區等等電感成分之電流。 圖案和 接著’延遲信號16則輸出延遲輸入信號所得的 號。在延遲電路16的輪出信號上昇邊緣，nL"位準的^ A2則寫入具有SET的DF/F 17中，而具有SET之DF/F 17的'^ 出信號則變化成"L”位準。由於具有set之DF/F 1 7的輪出^ 信號改變為"L”位準，所以選擇器電路18會選擇並輸出來 自輸入端X51的輸入，也就是接地的” L"位準。由於選擇器 電路18的輸出信號D2為” L"位準，所以信號B2成為” υ位" 準’而選擇器電路13則選擇並輸出信號A2。 藉此’選擇器電路13的輸出信號C2則再成為"L”位 準’電晶體QP2為導通狀態，電晶體QN2為關閉狀態，並且 對未圖示之負載電容進行充電，使得輸出信號¥〇111；2成為 ” Η11位準。換言之，在輸入信號Vin從"L"位準變化成為"『 位準時，Vout2則在"L"位準開始變化，當為1/2 VDD時， 信號C2則暫時性地從"L，1位準變為” H"位準，抑制v〇ut2的 上昇’等信號C2再成為"L"位準時，Vou12則成為"η"位 準。 信號C2在11 HM位準的期間是由延遲電路1 6的延遲時間 所決定的。換言之，只有將Vout 2的上昇抑制住延遲電路 16的延遲時間。另外，藉由將v〇ut2成為11 H”位準，使得

第20頁

五、發明說明（18) AND電路19的輸出信號為” H"位準，比較器2〇的輸出信號為 Η位準，反相器電路21的輸出信號為"l"位準。具有 SET/RESET之DF/F 24在設定狀態下’其輸出信號係改變為 "Η"位準。藉此，選擇器電路25選擇並且輸出比較器2〇的 輸出信號’而反相器電路2 6的輪出信號則為"L"位準。 藉由此方式便能狗抑制過衝、振盪的現象。另外，藉 由回授輸出信號Vout2以調整時序’能夠根據負載側的特 性自動地實行適當的時序。用來調整時序之比較器15的參 考電位並不限定於1/2 VDD ’也可以是其他能夠抑制過 衝、振盪現象的值。 另外，當輸入信號Vin為下降的情況，輸入信號Vin 從"Η"位準變化為” L"位準，反相器電路12的輸出信號A2以 及信號C2是從"L"位準變化為"η"位準。藉此，電晶體Qp2 被設定為關閉狀態，電晶體qN2被設定為導通狀態，開始 進行未圖示負載電容之放電動作，輸出信號v〇uf2則開^ 從H’’位準變化為1/位準。由於信號A2變化為"H„位準， 所以選擇器電路27會選擇反相器電路26的輸出信號E2 ^ 當Vout2為1/2 VDD以下時，由於比較器2〇的輸出信號 係由"H"位準變化成” L，，位準，所以選擇器電路25的輸出= 號也會從” H"位準變化為，'1/位準’信號E2、B2則是從"L,，° 位準變化為” Η”位準。由於信號B2係變化為"H”位準， 器電13則選擇與信號A2相反邏輯位準的AND電路η之輪 U得信號C2成為τ位準。藉此，電晶體們為導通 狀I而電晶體QN2則為關閉狀態，並且暫時性地遮斷對未 五、發明說明（19)

圖示負載電容的放電動作，亦或是流過配線、印刷基板上 圖案和集體電路之接線墊區等等電感成分之電流D 接著’延遲信號23則輸出延遲信號C2之反相信號所得 的信號。在延遲電路23的輸出信號上昇邊緣，，| [/位準的 輸入信號Vin則寫入具有SET/RESET的DF/F 24中，而具有 SET/RESET之DF/F 24的輸出信號則變化成"L"位準。由於 具有SET/RESET之DF/F 24的輸出信號改變為” L"位準，所 以選擇器電路25會選擇並輸出來自輸入端χ6ΐ的輸入，也 就是電源的"Η"位準。信號E 2、B 2則再成為” L"位準，而選 擇器電路13則再選擇並輸出信號Α2。 藉此，選擇器電路13的輸出信號C2則再成為"Η”位 準，電晶體QP2為關閉狀態，電晶體QN2為導通狀態，並且 對未圖示之負載電容進行放電，使得輸出信號¥〇1^2成為 "L"位準。換言之’在輸入信號Vin從"Ηπ位準變化成為"L" 位準時，V0ut2則開始改變為” L"位準，當為1/2 VDD時， 信號C2則暫時性地從” l，'位準變為” H"位準，抑制v〇ut2的 下降’等信號C2變為"L"位準時，Vout2則成為,，L”位準。 4號C 2在"Η"位準的期間是由延遲電路2 3的延遲時間 所決定的。換言之，只有將V〇ut 2的下降抑制住延遲電路 23的延遲時間。另外，藉由HV〇ut2成為” L"位準，使得 電路14的輸出信號為"L"位準，比較器15的輸出信號為 L位準。具有SET之DF/F 1在設定狀態下，其輸出信號係 ，變為”H"位準。藉此，選擇器電路18選擇並且輸出比較 器1 5的輸出信號，而信號!)2則為"L"位準。

五、發明說明（20) ---—— 藉由此方式便能夠抑制下衝、振盪的現象。另外， 由回授輸出信號Vout2以調整時序，能夠根據負載側的籍 =自動地實行適當的時序。帛來調整時序之比較㈣的 考電位並不限定於1/2 VDD，也可以是其他能夠抑制下 衝、振盡現象的值。 如刖所述，在第一實施例中，由於就在後級輸出 電路的輸出信號Vout2發生過衝情況之前，暫時性地增加 後級CMOS輸出電路之閘極電極上的電壓以便抑制輸出信號 Vout2的上昇，另外在就在後級CM〇s輸出電路的輸出信號" V〇ut2發生下衝情況之前’暫時性地降低後級CM〇s輸出電 路之閘極電極上的電壓以便抑制輸出信號v〇uU的下降， 所以能夠降低輸出信號出現過衝、下衝以及振盪的情況而 防止誤動作’能夠增加輸出緩衝電路的驅動能力並且達到 高速化。 另外’延遲電路16、23的延遲量是可以改變的。藉由 調整延遲電路16、23的延遲量，能夠對應於輸出緩衝電路 的輸出端上所連接的負載側特性（電容等等），調整在輸出 電路之閘極電極上電壓的暫時性上昇或下降的時序和長 度。更可以藉由比較器1 5、20來監視輸出信號Vout2的 值’而能夠根據負載侧自動地實行適當的時序設定。藉 此，由於可以不需要針對不同負載側特性而準備輪出緩衝 電路，也不需要考慮到負載側的特性而進行時序的調整， 所以能夠降低成本。另外，由於用來降低上述之過衝、下 衝和振盪等問題並且由AND電路11、選擇器電路13以及選

第23頁 448621 五、發明說明（21) 擇器電路81所構成的組合電路，僅造忐 夂双非常小的延遲 間’因此適合於輸出緩衝電路的高迷化。 吟 第三實施例 第11圖表示本發明第三實施例中輪出緩衝電路概略妗 構的電路圖。第三實施例之輸出緩衝電路則包括：接收^ 自輸出緩衝電路外部的輸入信號V i n並且輪出立反相作號 的反相器電路54 1反相器電路54的輪出信號A3做為間極 輸入的後級CMOS輸出電路；接收信號入3並且輸出其延遲之 信號的延遲電路55 ;接收信號A3以及延遲電路55 ^輸出信 號並且執行互斥NOR運算的EXN0R電路56 ;接收信號“以及 EXN0R電路56的輸出信號B3並且執行邏輯和運算的^電路 57，接收信號B3並且加以延遲處理的延遲電路58 ;接收〇R 電路57的輸出信號並且加以延遲處理的延遲電路μ ;以及 選擇器電路60。 在選擇器電路60中，其輸入端X71係連接於電源，其 輸入端X72係接地’而後級CMOS輸出電路的輸出信號D3則 是輸入到輸入端X73，延遲電路58的輪出信號則是輸入到 輸入端X74，延遲電路59的輸出信號則是輸入到輪入端 X75，並且其根據延遲電路58、59的輸出信號邏輯位準進 行選擇動作。後級CMOS輸出電路則是由串聯設置於電源和 接地端之間並且具有較大驅動能力的P通道型M0S電晶體 QP3以及N通道型M0S電晶體QN3，並且在電晶體QP3以及電 晶體QN3的共同接點上，輸出信號D3。 第24頁 五、發明說明（22) π 在輸入信號Vin的邏輯位準不改變的情況下，由於信 號A3的邏輯位準不會改變並且延遲電路55的輸出信號邏輯 位準也不會變化’所以信號A3和延遲電路55的輸出信號為 相同的邏輯位準，並且EXNOR電路56則輸ίΤΗ”位準。另一 方面’在輸入信號vin的邏輯位準改變時，信號A3的邏輯 位準也會改變，邏輯電路55的輸出信號邏輯位準也會在一 定時間之後改變。 從信號A3的邏輯位準變化開始，直到經過延遲電路55 的延遲時間為止之間，信號A3和延遲電路55的輸出信號具 有不同的邏輯位準，所以EXN〇R電路56則輸出"L，，位準。換 &之，在輪入信號Vin的邏輯位準改變的情況中，會從 EfNOR電路56輸出具有"H"、"L"、"H"邏輯位準變化的脈波 乜號另外，在信號A3為” L”位準的情況中，當從電 路^輪出此脈波信號時’與^⑽^電路“一樣會從⑽電 路57輪出具有"H”、，，L"、"H"邏輯位準變化的脈波信號。 從EXN0R電路56、〇R電路57所輸出的脈波信號，在經過延 遲電路58、59延遲之後，則會輸入到選擇器電路6〇 ^ 第12圖表示第丨丨圖所示之選擇器電路6〇結構的電路 圖。選擇器電路60包含反相器電路67、68、69、7〇以及切 f 裝置61、62、63、64、65、66。反相器電路67、68、則 是用來輸出從輸入端X74所輪入之延遲電路58之輸出信號 相同邏輯位準之信號S6A、以及相反邏輯位準之信號。 反相器電路69、70則是用來輪出從輸入端χ75所輪入之延 遲電路59之輸出信號相同邏輯位準之信號S6C '以及相反

第25頁

^ HO Ο ^ I

邏輯位準之信號S6D。 切換裝置61〜66則是對應於信號S6a〜S6D的邏輯位準進 行開關動作，用以將輸入端Χ71、χ72、χ73之任一者連接 到輸出端YS6。藉此，當延遲電路58和延遲電路59的輸出 =號為’’Η"位準時，則是選擇輸入端χ73並且輸出信號; 當，遲電路58和延遲電路59的輸出信號均為„ L"位準時， 則是選擇輸入端χ72並且連接接地端和輸出端YS6 ;當延遲 電路58之輸出信號為'，卩位準並且延遲電路59的輸出信號 為"H”位準時，則是選擇輸入端χ71並且連接電源和輸入〜端 延遲電路55、58、59則與第一實施例之第3圖_延遲 電路具有相同的結構，其延遲量是可變的。另外，p通道 晶帝體QP3以及N通道型M〇S電晶體QN3所構成的後級 •路係對應於本發明的輸出裝置。由延遲電路 EXN0R電路56、〇R電路57、延遲電路、59以及選擇 ϋ 構成的組合電路則對應於本發明的修正裝置。 59則對麻於^應於本發明的第二調整裝置，延遲電路58 ' 59則對應於本發明的第一調整裝置。 作。ί3 3 ί圖’ I明在以上的結構中之第三實施例的動 H。馇-本不第二實施例中輪出緩衝電路動作之時序 η ^例中輪出緩衝電路之動作，首先當輸入信 號Vin在L位準籍能沾吐 延遲電路58、59J; =超過延遲電路55之延遲時間和 出信號A3為"Η”位^遲時間的加、總時，反相器電路54的輪 準’另外’ EXN0R電路56的輸出信號Β3為

五、發明說明（24) "H"位準，延遲電路58、59的輸出信號亦呈"HH位準。 由於信號A3為” H"位準，所以電晶體QP3為關閉狀態， 電晶體QN3為導通狀態。另外’由於延遲電路58、59的輸 出信號為"H”位準，所以選擇器電路60係選擇信號D3。藉 此，連接於選擇器電路6 0的輸出端子（亦即輸出緩衝電路 的輸出端）之未圖示負載電容呈放電狀態，選擇器電路60 的輸出信號（亦即輸出緩衝電路的輸出信號V〇ut3)則為” L” 位準。 當輸入信號V i η上昇時，亦即，從11 L11位準變化為"η " 位準時，反相器電路54的輸出信號A3則從|，Η"位準變化為 "L”位準。如前所述，從EXNOR電路56、OR電路57則輸出具 有"H”、”！/、”H”邏輯位準變化的脈波信號，並且在經過' 延遲電路58、59的延遲之後，輸入到選擇器電路6〇。選擇 器電路60會選擇並輸出信號D3，但是在輪入端和輸入 端Χ75所輸入之脈波信號均為"L"位準的期間，輸出端 係連接接地端。亦即，選擇器電路60的輸出信號v〇ut3 以信號D31，、”接地端"、”信號D3"的方式進行切換。 =器電路60在選擇接地端之前，係選擇信細 時係下降到”L”位準，藉以將電晶體Qp3設為 態而將電晶體QN3設為關閉狀態，並且開始充夫 負載電容，輸出信號V〇ut3的位準則上昇如 不 L遲動作之後，輸入到選準擇]器上電昇路6〇在的延f電路 性地遮斷對未圖示負載電容的充電動作1或是^過配

五、發明說明（25) J電：刷基板上圖案和集體電路之接線塾區等等電感成分 ㈣"t,一位遮進斷:發生在輸入到選擇器電路6°的脈波信 f為位準的期間，也就是由延遲電路55所決定的廷遲 時間。藉由此方式，便可以抑制住過衝或振盪的情況 經過延遲電路55所決定的延遲時間之I，輪人料擇 路60的脈波信號再次回到,_H"位準’而選擇器電路“則》 由再次選擇信號D3 ’可以對於未圖示之負載電容進行充曰 電’輸出信號Vout3則成為'，p位準。 為"Λν/，輸Λ信號Vin下降時，亦ep，從"H ”位準變化 化為” H”位準。另外，如前所述，從EXN〇R "r、"r邏輯位準變化的脈波信號，並且二具延有 遲電路58的延遲之後’輸入到選擇器電路6〇。選擇 60會選擇並輸出信號D3，但是在輸入端χ74所輪入之脈 信號為"L1’位準的期間，輪出端YS6係連接電源側。亦即’ 選擇器電路60的輸出信號vout3係以"信號D3"、π電源，'、” 信號D3"的方式進行切換。 丨、 選擇器電路60在選擇電源之前，係選擇信號D3，此時 信號A3係上昇到"H”位準，藉以將電晶體Qp3設為關閉狀態 而將電晶體QN3設為導通狀態，並且開始放電未圖示負載u 電容上所被充電的電荷，輪出信號v〇ut3的位準則下降。 在延遲電路58延遲動作之後，來自延遲電路58並且輸入到 選擇器電路60的脈波信號則為"L"位準，則選擇器·電路6〇

便選擇 放電動 之接線 此 路6 0的 所決定 盪的情 延遲電 位準， 未圖示 準。 電源。此 作，亦或 墊區等等 一遮斷動 脈波信號 的延遲時 況。在經 路58輸入 而選擇器 之負載電 時可以暫時性地遮斷對未圖示負載電容的 是流過配線、印刷基板上圖案和集體電路 電感成分之電流。 作疋發生在從延遲電路58輸入到選擇器電 為L位準的期間，也就是由延遲電路η 間。藉由此方式，便可以抑制住過衝或振 過延遲電路55所決定的延遲時間之後，從 到選擇器電路60的脈波信號再次回到" 電路60則藉由再次選擇信號])3，可以對於 容進行放電，輸出信號Vout3則成為"L”位 如前所述，在第三實施例中’由於就在輸出信號 Vout2發生過衝情況之前，暫時性地將輸出端連接到接地 ;生3 = !信號的上昇1外就在輪出信號 發生下衝隋况之則，暫時性地將輸出 抑制輸出信號的下降1以能夠降低輸出信以過J便 下衝以及振盪的情況而防止誤動_，能夠增 路的驅動能力並且達到高速化。 爾出緩衝電 另：，延遲電路55、58、59的延遲量是可以。 藉由調整延遲電路55、58、59的延遲量，於箱料庙&心 ”電路的輸出端上所連接的負栽側特性；容等 ΐίίί電路之閘極電極上電壓的暫時性上昇或下降的時 :長度’所以可以不需要針對不同側輸 出緩衝電路，藉此能夠降低成本。另夕卜，由於用

Η· *+ Ο Ο 乙 I 五、發明說明（27) ί之1衝m下衝和振盈等問題並且由延遲電路55、EXN〇R 電路56、0R電路57、延遲電路58、59以及選擇器 構成的組合電路，僅造成非常小的延遲時 輸出緩衝電路的高速化。 間因此適合於 如以上說明所述，在此發明t，當輸出到輸 信號是從相對較低之第一電位位準（"L„ 、 f高之第二電位位準(”H”位準)時，修正裝準 低此饧唬，當此信號從相對較高的第二電位位準下降 對較低的第一電位位準時，則暫時性地提昇此信號。 二在輸出信號上昇時，可以就在發生過衝現“前；短 置的閘極上所施加的電⑧，藉此能夠抑 生下衝現象之前，也可以在發 的電壓，藉此能夠抑制輸U 置：開極上所施加 1羽衔出信唬的下降，所以能夠降低出 :衝、下衝以及振盪的情況而防止 出緩衝電路的驅動能力並且達到高速化的效果。 輸 ^次:發明令，當輸出裝置所輸出的信號是從相對較 ::第-電位位準上昇到相對較高之第二電位位 上昇，=號ϊ:對=第抑；本身r輸出信號的 低的第一電位位準相對較 =輸出信：的下降。藉此，在輸出信號上昇時，可以 外/蚣過衝現象之則’冑時性地抑制輪出信號的上昇；另 外在❹在發生下衝現象之前；暫時性

第30頁 448 62 ί 五、發明說明（28) 信號的下降，所以能夠降低出現過衝'下衝以 輸出緩衝ίΪ，防止誤動作，能夠增加驅動能力並且達到 輸出緩衝電路高速化的效果。 輸出調整裝置’可以暫時性調整 抑制本身電路輪出：c上昇時序，或是調整用以 下降或是提昇2Γ到:Λ:適當時序，1尤能夠暫時性地 路輸出信號的上昇以裝：的信號，或者是抑制本身電 特性的不同而預備不同的輸接負載側 效果。 』荆出緩衝電路，達到降低成本的 ^次-發明中’修正裝置可以利用對應 序，暫時性地提昇或降低= 輸出裝置之仏冑。藉此’在輪出信號上昇時，可以在發生 =現象之前，短暫地提昇在輸出裝置的閘極上所施加的 制輸出信號的上昇…卜在輸出信號下降 :極現象之前’短暫地降低在輸出裝置的 閘極上所施加的電& ’而能夠抑制輸出信號的下降，所以 能夠降低出現過衝、下衝以及振盪的情況而防止誤動作， 能夠增加驅動能力並且達到輸出緩衝電路高速化的效果。 另外，，即使不設定時序，利用對應於所速接負載側之特性 的適當時序，也能夠暫時性地下降或是提昇信冑所以不 需要設定時序’也不需要針對所連接負載側特性的不同而 預備不同的輸出緩衝電路，達到降低成本的效果。

If 第31頁 五'發明說明（29) 五'發明說明（29) 次 -八…發明中，藉由 :出至：出裝置之信號的；：H置…暫時性地調整 用來調生抑制本身電路輪出信：二’或上昇時間長度，或是 便能夠在對應於所連接負裁谢特=上昇或下降時間長度， 地將信號上昇或下降，心不需要=當時間内’暫時性 个高要針對所連接負載側特性 的不同而預備不同的輸出緩衝電路，達到降低成本的致 果

囷式簡單說明 圖式之簡單說明： 為使本發明之上述目的、特徵和優點能更明顯易僅， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下：

第1圖表示本發明第一實施例中輸出緩衝電路概略钟 構的電路圖。 D

第2圖表示在第1圖中，第一實施例的選擇器電路結構 的電路圖。 Q 第3圖表示在第1圖中’第一實施例的延遲電路結構的 電路圖。 圖 第4圖表示第一實施例中輸出緩衝電路動作的時序 第5圖表示本發明第二實施例中輸出緩衝電路概略結 構的電路圖。 ° 第6圖表示在第5圖中，第二實施例的選擇器控制電路 概略結構的電路圖。 第7圖表示在第5、6圖中，第二實施例的選擇器電路 結構的電路圖。 第8圖表示在第6圖中’第二實施例中具有set之DF/F 結構的電路圖。 第9圖表示在第6圖中，第二實施例中具有set/reset 之DF/F結構的電路圖。 第10圖表示第二實施例中輸出緩衝電路動作的時序 圖。

第33頁 448621 圖式簡單說明 ' 第11圖表示本發明第三實施例中輸出缓衝電路概略結 構的電路圖》 第12圖表示在第1 1圖中’第三實施例令選擇器電路結 構的電路圖。 第13圖表示第三實施例中輪出緩衝電路動作的時序 圖。 第14圖表示習知技術中輪出緩衝電路概略結構的電路 圖。 第15圖表示習知技術中輪出緩衝電路動作的時序圖。 第16圖表示習知技術中輸出緩衝電路之概略等效電路 的電路圖。 符號說明： 1、12、54~反相器電路；2、4、55、58、59〜延遲電 路；3〜EXOR電路；5、13、60〜選擇器電路；56~EXNOR電 路，57〜OR電路；QP1、QP2、QP3〜P通道型MOS電晶體； QN1、QN2、QN3〜N通道型M0S電晶體；81〜選擇器控制電 路。

第34頁

Claims (1)

1. 六、申請專利範圍 1，一種輸出緩衝電路，其 置，其特徵在於：包括一修正 衝電路之輸入端以及上述輸出 述輸出裝置之信號從相對較低 較高之第二電位位準時，暫時 述信號從相對較高之第二電位 電位位準時’暫時性提昇上述 2. —種輸出緩衝電路，其 置’其特徵在於：包括一修正 衝電路之輸入端以及上述輸出 所輸出之信號從相對較低之第 之第二電位位準時，暫時性提 衝電路之輸出信號的上昇，並 信號從相對較高之第二電位位 位位準時，暫時性提供反偏壓 輸出信號的下降。 3_如申請專利範圍第1或2 中上述修正裝置具有一第一調 出至上述輸出裝置之信號的下 以抑制上述輪出緩衝電路的輸 序。 具有CMOS所構成之輪出| 裝置，其配置於上述輪出、緩 裝置之間’用以在輪出至上 之第一電位位準上昇至相對 性降低上述信號，並且在上 位準下降至相對較低之第__ 信號。 具有CMOS所構成之輸出裝 裝置’其配置於上述輸出緩 裝置之間’在上述輸出襄置 一電位位準上昇至相對較高 供反偏壓，抑制上述輸出緩 且在上述輸出裝置所輪出之 準下降至相對較低之第_電 ’抑制上述輸出緩衝電路之 項所述之輸出緩衝電路，其 整裝置’用以暫時性調整輸 降或上昇時序，或是調整用 出信號之上昇或下降的時 一種輸出緩衝電路，其具有CMOS所構成之輸出裝 置’其特徵在於：包括一修正裝置，其利用對應於上述輸 出裝置之輸出信號的上昇或下降之時序，暫時性地提昇或 1 第35頁 448621 六、申請專利範圍 降低輸出到上述輸出裝置之信號。 5.如申請專利範圍第1或2或4項所述之輸出緩衝電路 ，其中上述修正裝置具有一第二調整裝置，用以暫時性地 調整輸出至上述輸出裝置之信號的下降時間或上昇時間長 度，或是用來調整抑制上述輸出緩衝電路之輸出信號的上 昇或下降時間長度。

   第36頁 Η H U \j ^ I 7 Γ

   <in 被1顧

   X21 X22 S1B I '-β I i \ S1A YS1 a JL ,9 X23- #- •S1B •S1A S1B 第2圖 OUT

   第3圖 44862 4^· 厕 448621 選擇器電路 Vi η RESET

   B2 第5圖 4 48 62 D2

   -27 —B2 第6圖 448 62 1 B 2 s 31 1 1 if 4 5 6xxxx 2 2 2 2 3 4 5 6xxxx i i i * S： IA i i i i 8 2 29 B I 2 s 3 3 3 3 3 4 5 6xxxx 第7圖 YS2.YS3,YS4,YS5 3 、 I K S2BS2A 448621 D1 si TIT

   41 、42 -Too -T〇1

   DS1 千丨>力日吏正 第89108987號中文圖式修正頁 修正日期：90.12.21

   q. ^40 Ο ^ ί

   C2 CO2 A2 <n 广 H H r H 厂 H i b y 4 4 vin. ΟΥ

   延遲電路 ^ι cn 丨）Χ8Γ、 i—i ί s Αω I I C3 ^QP3 )3沾厂 J J " 1- X71 YS6 X72 X73 ' X74 X75 1 σ> ο r 锔鞠SB鸪皞 Vout3 ss· X73-r X71. X72 W6A. S6CD· S6A. 丄- S60D· «12 X75 【64 S6D 『63 σ)2 S§D ,61

   S6CD scnA S6D S6C 6cil ~S6C 66 -YS6 V0E3 C3 s A3 <n

   Μ 13 a 广 Η Η 厂 Η 厂 Η Η

   第14圖 4 4¾ b ^ 1 铖15 s

   第16圖 千丨>力日吏正 第89108987號中文圖式修正頁 修正日期：90.12.21