JPH11308089A - 広い電圧許容範囲を有する入出力回路 - Google Patents
広い電圧許容範囲を有する入出力回路Info
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- JPH11308089A JPH11308089A JP10187608A JP18760898A JPH11308089A JP H11308089 A JPH11308089 A JP H11308089A JP 10187608 A JP10187608 A JP 10187608A JP 18760898 A JP18760898 A JP 18760898A JP H11308089 A JPH11308089 A JP H11308089A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路技術を利用して異なるバイアス電圧に対
する電圧許容範囲に関する問題を解決し、単一のゲート
酸化物構造を有するＩ／Ｏ回路を提供すること。 【解決手段】 Ｉ／Ｏ回路において、フィーバック回路
（３１）を用いて、電圧許容範囲を拡張させる。デュア
ルなゲート酸化物構造ではなく、シングル構造のゲート
酸化物を基板上に製造する。
する電圧許容範囲に関する問題を解決し、単一のゲート
酸化物構造を有するＩ／Ｏ回路を提供すること。 【解決手段】 Ｉ／Ｏ回路において、フィーバック回路
（３１）を用いて、電圧許容範囲を拡張させる。デュア
ルなゲート酸化物構造ではなく、シングル構造のゲート
酸化物を基板上に製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力（Ｉ／Ｏ）
回路に関し、更に詳しくは、入出力回路においてフィー
ドバック回路を用いて入出力電圧の許容範囲（toleranc
e）を拡大することに関する。
回路に関し、更に詳しくは、入出力回路においてフィー
ドバック回路を用いて入出力電圧の許容範囲（toleranc
e）を拡大することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（ＩＣ）デバイスは、抵抗、キャパシタ、トランジス
タ、スイッチなどの多数の電子素子を含むが、これらの
電子素子は、シリコン又はガリウムヒ素などの半導体材
料から作られ、半導体基板の上に、フォトリソグラフ
ィ、エッチング、化学的気相成長法（ＣＶＤ）などの製
造技術によって製造されている。多くの電子素子を含む
ＩＣデバイスは、従って、約１ｍｍの厚さを有する１か
ら２平方センチメートルのサイズに収まる。
路（ＩＣ）デバイスは、抵抗、キャパシタ、トランジス
タ、スイッチなどの多数の電子素子を含むが、これらの
電子素子は、シリコン又はガリウムヒ素などの半導体材
料から作られ、半導体基板の上に、フォトリソグラフ
ィ、エッチング、化学的気相成長法（ＣＶＤ）などの製
造技術によって製造されている。多くの電子素子を含む
ＩＣデバイスは、従って、約１ｍｍの厚さを有する１か
ら２平方センチメートルのサイズに収まる。
【０００３】基本的には、どのＩＣデバイスも、多数の
導体と、半導体と、誘電体とから構成されるが、これら
は、回路設計に従って、整然と形成されている。例え
ば、金属酸化物半導体（ＭＯＳ）デバイスは、シーケン
シャルに形成された金属層と、酸化物層と、半導体層と
から構成される。バイアスがＭＯＳデバイス上の金属層
と半導体層との間に印加されるときには、ある電荷が、
酸化物層と半導体層との間のＰＮ接合と称されるインタ
ーフェース（境界）に蓄積される。ＭＯＳデバイスは、
キャパシタのように振る舞う。印加されたバイアスが増
加し続ける場合には、従って、電荷濃度は上昇し、Ｐ形
半導体をＮ形半導体に代えるなど、半導体のタイプを反
転させるのに十分な程度に大きな、臨界的な濃度に到達
する。この現象は、反転（inversion）と称される。印
加されたバイアスがスレショルド電圧よりも高い場合に
は、強い反転が起こり得る。ＭＯＳデバイスが強い反転
状況に留まり、このＭＯＳデバイスの側面に異なるタイ
プの半導体が分離して配置されている２つの側面ＭＯＳ
デバイスが別に存在する場合には、これらの３つのＭＯ
Ｓデバイスは、ＭＯＳデバイスの反転層を介して、相互
に結合されることになる。この側面層は、側面ＭＯＳデ
バイスと同じタイプの半導体を有するが、強い反転が半
導体のタイプを変更することの結果として生じる。
導体と、半導体と、誘電体とから構成されるが、これら
は、回路設計に従って、整然と形成されている。例え
ば、金属酸化物半導体（ＭＯＳ）デバイスは、シーケン
シャルに形成された金属層と、酸化物層と、半導体層と
から構成される。バイアスがＭＯＳデバイス上の金属層
と半導体層との間に印加されるときには、ある電荷が、
酸化物層と半導体層との間のＰＮ接合と称されるインタ
ーフェース（境界）に蓄積される。ＭＯＳデバイスは、
キャパシタのように振る舞う。印加されたバイアスが増
加し続ける場合には、従って、電荷濃度は上昇し、Ｐ形
半導体をＮ形半導体に代えるなど、半導体のタイプを反
転させるのに十分な程度に大きな、臨界的な濃度に到達
する。この現象は、反転（inversion）と称される。印
加されたバイアスがスレショルド電圧よりも高い場合に
は、強い反転が起こり得る。ＭＯＳデバイスが強い反転
状況に留まり、このＭＯＳデバイスの側面に異なるタイ
プの半導体が分離して配置されている２つの側面ＭＯＳ
デバイスが別に存在する場合には、これらの３つのＭＯ
Ｓデバイスは、ＭＯＳデバイスの反転層を介して、相互
に結合されることになる。この側面層は、側面ＭＯＳデ
バイスと同じタイプの半導体を有するが、強い反転が半
導体のタイプを変更することの結果として生じる。
【０００４】従って、印加されたバイアスがスレショル
ド電圧よりも高い場合でも、ＩＣデバイスは、通常通り
に、動作することができる。印加されたバイアスが大き
すぎる場合には、例えば、このＩＣデバイスのブレーク
ダウン（破壊）電圧を超えている場合には、ＩＣデバイ
スの負荷が大きすぎるために、ＭＯＳトランジスタのＰ
Ｎ接合とゲート酸化物とが、損傷を受ける可能性があ
る。従って、漏れ電流の現象が生じることがあるし、更
には、より深刻なことであるが、ＩＣデバイスが焼き切
れてしまう（burnt down）こともあり得る。
ド電圧よりも高い場合でも、ＩＣデバイスは、通常通り
に、動作することができる。印加されたバイアスが大き
すぎる場合には、例えば、このＩＣデバイスのブレーク
ダウン（破壊）電圧を超えている場合には、ＩＣデバイ
スの負荷が大きすぎるために、ＭＯＳトランジスタのＰ
Ｎ接合とゲート酸化物とが、損傷を受ける可能性があ
る。従って、漏れ電流の現象が生じることがあるし、更
には、より深刻なことであるが、ＩＣデバイスが焼き切
れてしまう（burnt down）こともあり得る。
【０００５】例えば、３．３ボルトと５ボルトとの２つ
の電圧源を用いるＩＣデバイスでは、このＩＣデバイス
が共通使用のためのバスを１つ有する場合には、５ボル
トのバイアスによって誘導されるストレスを感知し、結
果的に、出力ＰＮ接合とゲート酸化物との損傷を生じる
可能性がある。この問題に対する従来の対策は、ゲート
酸化物をシングル（単一）ではなくデュアル（二重）に
形成してブレークダウン電圧を上昇させ、時間に依存す
る誘電破壊（time-dependent dielectric breakdown）
が生じる時期である、寿命を先に延ばすことである。し
かし、デュアルなゲート酸化物構造は、上述の問題を解
決してくれるが、製造コストが、シングルのゲート酸化
物構造の場合よりも、約１５％高くなってしまう。
の電圧源を用いるＩＣデバイスでは、このＩＣデバイス
が共通使用のためのバスを１つ有する場合には、５ボル
トのバイアスによって誘導されるストレスを感知し、結
果的に、出力ＰＮ接合とゲート酸化物との損傷を生じる
可能性がある。この問題に対する従来の対策は、ゲート
酸化物をシングル（単一）ではなくデュアル（二重）に
形成してブレークダウン電圧を上昇させ、時間に依存す
る誘電破壊（time-dependent dielectric breakdown）
が生じる時期である、寿命を先に延ばすことである。し
かし、デュアルなゲート酸化物構造は、上述の問題を解
決してくれるが、製造コストが、シングルのゲート酸化
物構造の場合よりも、約１５％高くなってしまう。
【０００６】別の解決が、回路技術を用いて、なされて
いる。図１は、ＡＴ＆Ｔの"Multivoltage compatible b
idirectional buffer"と題する米国特許第５３８１０６
２号に開示されている従来型のＩ／Ｏ回路である。
いる。図１は、ＡＴ＆Ｔの"Multivoltage compatible b
idirectional buffer"と題する米国特許第５３８１０６
２号に開示されている従来型のＩ／Ｏ回路である。
【０００７】図１では、出力パッド１０は、５ボルトの
ＩＣデバイス９の出力に結合されている。５ボルトのＩ
Ｃデバイス９が５ボルトの電圧源８から５ボルトの駆動
電圧を受け取ると、出力パッド１０は、５ボルトのＩＣ
デバイス９によって駆動され、５ボルトのバイアスを、
この回路に提供する。この回路は、直列に接続された２
つのＰＭＯＳトランジスタ１１、１２と、直列に接続さ
れた２つのＮＭＯＳトランジスタ１３、１４とを含む。
ＰＭＯＳトランジスタ１１のゲートは、例えば、ノード
１５を介して、ドライバ出力（図示せず）に結合され、
ＮＭＯＳトランジスタ１４のゲートは、例えば、ノード
１６を介して、ドライバ出力（図示せず）に結合されて
いる。ノード１５、１６は、出力レベルをハイ又はロー
のどちらかになるように制御するのに用いられるが、こ
の２つによって、ＰＭＯＳトランジスタ１１とＮＭＯＳ
トランジスタ１４とのオン又はオフの状態が決定され
る。回路が供給（sourcing）モードにあるときには、出
力パッド１０からの５ボルトのバイアスは、ＰＭＯＳト
ランジスタ１１、１２を通過する。回路がシンク（sin
k）モードにある時には、出力パッド１０からの５ボル
トのバイアスは、ＮＭＯＳトランジスタ１３、１４を通
過する。図１に示された回路は、酸化物層の信頼性の問
題と、ＰＭＯＳトランジスタ１１、１２の漏れ電流の問
題とを効果的に解決することができる。別言すれば、
３．３ボルトを給電されているＩＣの部分は、５ボルト
のバイアスに影響されない。上述の問題は解決するので
あるが、供給モードの場合にはＰＭＯＳトランジスタ１
１、１２を介する経路が必要であるし、シンク・モード
ではＮＭＯＳトランジスタ１３、１４を介しての経路が
必要であるから、出力インピーダンスが、上昇する。こ
れによって、電圧源の伝送速度（transmission speed）
が低下する。
ＩＣデバイス９の出力に結合されている。５ボルトのＩ
Ｃデバイス９が５ボルトの電圧源８から５ボルトの駆動
電圧を受け取ると、出力パッド１０は、５ボルトのＩＣ
デバイス９によって駆動され、５ボルトのバイアスを、
この回路に提供する。この回路は、直列に接続された２
つのＰＭＯＳトランジスタ１１、１２と、直列に接続さ
れた２つのＮＭＯＳトランジスタ１３、１４とを含む。
ＰＭＯＳトランジスタ１１のゲートは、例えば、ノード
１５を介して、ドライバ出力（図示せず）に結合され、
ＮＭＯＳトランジスタ１４のゲートは、例えば、ノード
１６を介して、ドライバ出力（図示せず）に結合されて
いる。ノード１５、１６は、出力レベルをハイ又はロー
のどちらかになるように制御するのに用いられるが、こ
の２つによって、ＰＭＯＳトランジスタ１１とＮＭＯＳ
トランジスタ１４とのオン又はオフの状態が決定され
る。回路が供給（sourcing）モードにあるときには、出
力パッド１０からの５ボルトのバイアスは、ＰＭＯＳト
ランジスタ１１、１２を通過する。回路がシンク（sin
k）モードにある時には、出力パッド１０からの５ボル
トのバイアスは、ＮＭＯＳトランジスタ１３、１４を通
過する。図１に示された回路は、酸化物層の信頼性の問
題と、ＰＭＯＳトランジスタ１１、１２の漏れ電流の問
題とを効果的に解決することができる。別言すれば、
３．３ボルトを給電されているＩＣの部分は、５ボルト
のバイアスに影響されない。上述の問題は解決するので
あるが、供給モードの場合にはＰＭＯＳトランジスタ１
１、１２を介する経路が必要であるし、シンク・モード
ではＮＭＯＳトランジスタ１３、１４を介しての経路が
必要であるから、出力インピーダンスが、上昇する。こ
れによって、電圧源の伝送速度（transmission speed）
が低下する。
【０００８】図２は、ＴＳＭＣの"CMOS I/O CIRCUIT WI
TH 3.3 OUTPUT AND TOLERANCE OF 5V INPUT"と題する米
国特許第５５４６０１９号に開示されている、別の従来
型のＩ／Ｏ回路の概略的なブロック図である。
TH 3.3 OUTPUT AND TOLERANCE OF 5V INPUT"と題する米
国特許第５５４６０１９号に開示されている、別の従来
型のＩ／Ｏ回路の概略的なブロック図である。
【０００９】図２では、Ｉ／Ｏ回路は、出力パッド２０
と、プルアップ回路２１と、ＰＭＯＳトランジスタ２２
と、２つのＮＭＯＳトランジスタ２３、２４と、制御回
路２５とを含む。図２のＩ／Ｏ回路によると、ＰＭＯＳ
トランジスタ２２のＰＮ接合への順バイアスの問題を解
決することができ、フル・スイング状況によって、プル
アップ回路２１を用いることによって、達成され得る。
制御回路２５は、出力をロー・レベル又はハイ・レベル
に制御することに用いられ、これらのレベルが、ＰＭＯ
Ｓトランジスタ２１とＮＭＯＳトランジスタ２３、２４
の状態を、オンかオフかの一方に決定する。ＮＭＯＳト
ランジスタ２４がオフであるときには、ＮＭＯＳトラン
ジスタ２４は、高インピーダンス状態にあり、そのゲー
ト酸化物は、出力パッド２０からの５ボルトによってロ
ードされている。従って、酸化物層が、潜在的に損傷さ
れる可能性がある。このために、酸化物層の信頼性が低
下する。
と、プルアップ回路２１と、ＰＭＯＳトランジスタ２２
と、２つのＮＭＯＳトランジスタ２３、２４と、制御回
路２５とを含む。図２のＩ／Ｏ回路によると、ＰＭＯＳ
トランジスタ２２のＰＮ接合への順バイアスの問題を解
決することができ、フル・スイング状況によって、プル
アップ回路２１を用いることによって、達成され得る。
制御回路２５は、出力をロー・レベル又はハイ・レベル
に制御することに用いられ、これらのレベルが、ＰＭＯ
Ｓトランジスタ２１とＮＭＯＳトランジスタ２３、２４
の状態を、オンかオフかの一方に決定する。ＮＭＯＳト
ランジスタ２４がオフであるときには、ＮＭＯＳトラン
ジスタ２４は、高インピーダンス状態にあり、そのゲー
ト酸化物は、出力パッド２０からの５ボルトによってロ
ードされている。従って、酸化物層が、潜在的に損傷さ
れる可能性がある。このために、酸化物層の信頼性が低
下する。
【００１０】以上で述べたように、従来型のＩ／Ｏ回路
は、次の短所を有している。
は、次の短所を有している。
【００１１】１．単一のバスから供給されるＩＣが２つ
の異なるバイアスを必要とするときには、破壊電圧を上
昇させるために、シングルのゲート酸化物の代わりにデ
ュアルのゲート酸化物が用いられるが、これは、製造コ
ストを上昇させる。
の異なるバイアスを必要とするときには、破壊電圧を上
昇させるために、シングルのゲート酸化物の代わりにデ
ュアルのゲート酸化物が用いられるが、これは、製造コ
ストを上昇させる。
【００１２】２．Ｉ／Ｏ回路は、供給モード又はシンク
・モードにあるときに、直列に接続された２つのＰＭＯ
Ｓトランジスタ１１、１２か、又は、直列に接続された
２つのＮＭＯＳトランジスタ１３、１４を通過する必要
がある。この場合には、出力インピーダンスが上昇し、
それによって、電圧源の伝送速度が低下する。
・モードにあるときに、直列に接続された２つのＰＭＯ
Ｓトランジスタ１１、１２か、又は、直列に接続された
２つのＮＭＯＳトランジスタ１３、１４を通過する必要
がある。この場合には、出力インピーダンスが上昇し、
それによって、電圧源の伝送速度が低下する。
【００１３】３．ＮＭＯＳトランジスタ２４がオフであ
るときには、ＮＭＯＳトランジスタ２４は、高インピー
ダンス状態にあり、そのゲート酸化物は、出力パッド２
０からの５ボルトによってロードされる。従って、ゲー
ト酸化物が、潜在的に損傷される可能性がある。これに
よって、ゲート酸化物の信頼性が低下する。
るときには、ＮＭＯＳトランジスタ２４は、高インピー
ダンス状態にあり、そのゲート酸化物は、出力パッド２
０からの５ボルトによってロードされる。従って、ゲー
ト酸化物が、潜在的に損傷される可能性がある。これに
よって、ゲート酸化物の信頼性が低下する。
【００１４】従って、本発明の目的は、広い電圧許容範
囲（voltage tolerance）を有しており、回路技術を利
用して異なるバイアス電圧に対する電圧許容範囲に関す
る問題を解決し、単一のゲート酸化物構造を用いて製造
することができるＩ／Ｏ回路を提供することである。
囲（voltage tolerance）を有しており、回路技術を利
用して異なるバイアス電圧に対する電圧許容範囲に関す
る問題を解決し、単一のゲート酸化物構造を用いて製造
することができるＩ／Ｏ回路を提供することである。
【００１５】本発明の別の目的は、広い電圧許容範囲を
有しており、ゲート酸化物の信頼性と、ＰＮ順接合の損
傷と、ＰＭＯＳトランジスタ上で生じる漏れ電流との問
題を解決し、出力インピーダンスが低下して、電圧源の
伝送速度を向上させるＩ／Ｏ回路を提供することであ
る。
有しており、ゲート酸化物の信頼性と、ＰＮ順接合の損
傷と、ＰＭＯＳトランジスタ上で生じる漏れ電流との問
題を解決し、出力インピーダンスが低下して、電圧源の
伝送速度を向上させるＩ／Ｏ回路を提供することであ
る。
【００１６】本発明の上述の及びそれ以外の目的を達成
するために、広い電圧許容範囲を有するＩ／Ｏ回路が、
回路技術を利用して、ＩＣデバイスにおいて用いられる
異なるバイアスに対する電圧許容範囲を向上させる。必
要なのは、ただ１つのゲート酸化物だけである。ゲート
酸化物の信頼性は、維持される。ＰＮ順接合の損傷とＰ
ＭＯＳトランジスタ上で生じる漏れ電流との両方が、効
果的に回避される。更に、出力インピーダンスが低下
し、電圧源の伝送速度が向上される。
するために、広い電圧許容範囲を有するＩ／Ｏ回路が、
回路技術を利用して、ＩＣデバイスにおいて用いられる
異なるバイアスに対する電圧許容範囲を向上させる。必
要なのは、ただ１つのゲート酸化物だけである。ゲート
酸化物の信頼性は、維持される。ＰＮ順接合の損傷とＰ
ＭＯＳトランジスタ上で生じる漏れ電流との両方が、効
果的に回避される。更に、出力インピーダンスが低下
し、電圧源の伝送速度が向上される。
【００１７】このＩ／Ｏ回路は、出力パッドと、フィー
ドバック回路と、ＰＭＯＳゲート・トランジスタと、Ｎ
ＭＯＳゲート・トランジスタと、ドライバとを含む。Ｐ
ＭＯＳ及びＮＭＯＳゲート・トランジスタは、出力パッ
ドに結合され、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとを介して、ドライバ出力に結合される。ＰＭＯ
Ｓゲート・トランジスタは、出力パッドに、内部的に結
合される。フィードバック回路は、出力パッドとＰＭＯ
Ｓゲート・トランジスタのゲートとに結合され、出力パ
ッドとＰＭＯＳゲート・トランジスタのゲート・バイア
スとの間の差が、ＰＭＯＳゲート・トランジスタのスレ
ショルド電圧よりも低くなるように維持する。
ドバック回路と、ＰＭＯＳゲート・トランジスタと、Ｎ
ＭＯＳゲート・トランジスタと、ドライバとを含む。Ｐ
ＭＯＳ及びＮＭＯＳゲート・トランジスタは、出力パッ
ドに結合され、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとを介して、ドライバ出力に結合される。ＰＭＯ
Ｓゲート・トランジスタは、出力パッドに、内部的に結
合される。フィードバック回路は、出力パッドとＰＭＯ
Ｓゲート・トランジスタのゲートとに結合され、出力パ
ッドとＰＭＯＳゲート・トランジスタのゲート・バイア
スとの間の差が、ＰＭＯＳゲート・トランジスタのスレ
ショルド電圧よりも低くなるように維持する。
【００１８】
【発明の実施の態様】本発明は、好適実施例に関する以
下の詳細な説明を、添付の図面を参照して読むことによ
って、より完全に理解することができるはずである。
下の詳細な説明を、添付の図面を参照して読むことによ
って、より完全に理解することができるはずである。
【００１９】図３は、本発明の好適実施例による、広い
電圧許容範囲（電圧許容性）を有するＩ／Ｏ回路の回路
図である。図４は、低周波での動作に適した、図３で用
いられているフィードバック回路であり、図５は、高周
波での動作に適した、図３で用いられているフィードバ
ック回路である。
電圧許容範囲（電圧許容性）を有するＩ／Ｏ回路の回路
図である。図４は、低周波での動作に適した、図３で用
いられているフィードバック回路であり、図５は、高周
波での動作に適した、図３で用いられているフィードバ
ック回路である。
【００２０】図３においては、ＮＭＯＳゲート・トラン
ジスタ３５とＰＭＯＳゲート・トランジスタ３６とが、
並列に接続され、伝送ゲート手段３７を形成し、これ
が、出力パッド３０に結合されている。ＰＭＯＳゲート
・トランジスタ３６の基板（図示せず）もまた、出力パ
ッド３０に内部的に結合されている。出力パッド３０
は、例えば、５ボルトのバイアスをこのＩ／Ｏ回路に提
供する。Ｉ／Ｏ回路が供給モードであるときには、バイ
アスは、伝送ゲート手段３７とＰＭＯＳトランジスタ３
３とを介して送られる。Ｉ／Ｏ回路がシンク・モードで
あるときには、バイアスは、伝送ゲート手段３７とＮＭ
ＯＳトランジスタ３４とを介して送られる。このＩ／Ｏ
回路は、従来型のＩ／Ｏ回路の出力インピーダンスの約
３分の２だけしか有しておらず、それによって、伝送速
度が、従来の場合の伝送速度よりも約３０％高速であ
る。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ
３４とは、ドライバ３２の出力に別々に結合され、これ
によって、ハイ又はローを生じさせて、ＰＭＯＳトラン
ジスタ３３とＮＭＯＳトランジスタ３４とをオン又はオ
フさせる。出力パッド３０は、５ボルトなどのより大き
なバイアスを用いるＩＣ（図示せず）の部分に結合され
ている。ＩＣ（図示せず）の残りの部分では、３．３ボ
ルトなどの、より小さなバイアスが用いられている。
ジスタ３５とＰＭＯＳゲート・トランジスタ３６とが、
並列に接続され、伝送ゲート手段３７を形成し、これ
が、出力パッド３０に結合されている。ＰＭＯＳゲート
・トランジスタ３６の基板（図示せず）もまた、出力パ
ッド３０に内部的に結合されている。出力パッド３０
は、例えば、５ボルトのバイアスをこのＩ／Ｏ回路に提
供する。Ｉ／Ｏ回路が供給モードであるときには、バイ
アスは、伝送ゲート手段３７とＰＭＯＳトランジスタ３
３とを介して送られる。Ｉ／Ｏ回路がシンク・モードで
あるときには、バイアスは、伝送ゲート手段３７とＮＭ
ＯＳトランジスタ３４とを介して送られる。このＩ／Ｏ
回路は、従来型のＩ／Ｏ回路の出力インピーダンスの約
３分の２だけしか有しておらず、それによって、伝送速
度が、従来の場合の伝送速度よりも約３０％高速であ
る。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ
３４とは、ドライバ３２の出力に別々に結合され、これ
によって、ハイ又はローを生じさせて、ＰＭＯＳトラン
ジスタ３３とＮＭＯＳトランジスタ３４とをオン又はオ
フさせる。出力パッド３０は、５ボルトなどのより大き
なバイアスを用いるＩＣ（図示せず）の部分に結合され
ている。ＩＣ（図示せず）の残りの部分では、３．３ボ
ルトなどの、より小さなバイアスが用いられている。
【００２１】図３及び図４を参照すると、フィーバック
回路３１が、ノードＡとノードＢとにおいて、Ｉ／Ｏ回
路に結合されている。ドライバ３２がＰＭＯＳトランジ
スタ３３とＮＭＯＳトランジスタ３４との両方をオンさ
せると、イネーブル信号ＥＮＢ￣（このバーは、本来
は、ＥＮＢ全体の上に付すべきであるが、入力の便宜
上、このように表記する）は、ハイに設定される。これ
により、ＮＭＯＳトランジスタ３９は、イネーブル信号
ＥＮＢ￣によってオンになる。ＮＭＯＳトランジスタ３
９はオンであるから、ノードＢにおける電圧は、ゼロボ
ルトのグランド電圧であるＮＭＯＳトランジスタのソー
ス電圧に近接している。従って、ＰＭＯＳトランジスタ
３６がオンになる（Ｖg＞Ｖt）。ここで、Ｖgは、ゲー
ト電圧であり、Ｖtはスレショルド電圧である。この場
合には、出力パッド３０は、フル・スイングであり、次
のレベルのＩＣデバイスを駆動する。
回路３１が、ノードＡとノードＢとにおいて、Ｉ／Ｏ回
路に結合されている。ドライバ３２がＰＭＯＳトランジ
スタ３３とＮＭＯＳトランジスタ３４との両方をオンさ
せると、イネーブル信号ＥＮＢ￣（このバーは、本来
は、ＥＮＢ全体の上に付すべきであるが、入力の便宜
上、このように表記する）は、ハイに設定される。これ
により、ＮＭＯＳトランジスタ３９は、イネーブル信号
ＥＮＢ￣によってオンになる。ＮＭＯＳトランジスタ３
９はオンであるから、ノードＢにおける電圧は、ゼロボ
ルトのグランド電圧であるＮＭＯＳトランジスタのソー
ス電圧に近接している。従って、ＰＭＯＳトランジスタ
３６がオンになる（Ｖg＞Ｖt）。ここで、Ｖgは、ゲー
ト電圧であり、Ｖtはスレショルド電圧である。この場
合には、出力パッド３０は、フル・スイングであり、次
のレベルのＩＣデバイスを駆動する。
【００２２】ドライバ３２がＰＭＯＳトランジスタ３３
とＮＭＯＳトランジスタ３４とをオフさせると、イネー
ブル信号ＥＮＢ￣は、ローに設定される。ＮＭＯＳトラ
ンジスタ３９はオフになり、このときに、ノードＢは、
カップリング抵抗Ｒを介して、ノードＡと同じ電圧を有
する。次に、ＰＭＯＳトランジスタ３６は、オフになる
（Ｖg＜Ｖt）。この場合には、ノードＳは、３．３ボル
トからＮＭＯＳトランジスタ３５のスレショルド電圧を
減算した電圧にほぼ維持される。
とＮＭＯＳトランジスタ３４とをオフさせると、イネー
ブル信号ＥＮＢ￣は、ローに設定される。ＮＭＯＳトラ
ンジスタ３９はオフになり、このときに、ノードＢは、
カップリング抵抗Ｒを介して、ノードＡと同じ電圧を有
する。次に、ＰＭＯＳトランジスタ３６は、オフになる
（Ｖg＜Ｖt）。この場合には、ノードＳは、３．３ボル
トからＮＭＯＳトランジスタ３５のスレショルド電圧を
減算した電圧にほぼ維持される。
【００２３】図３及び図５を参照すると、図５に示され
たフィーバック回路は、高周波での動作に適しており、
ノードＡとノードＢとにおいてＩ／Ｏ回路に結合され
る。ＰＭＯＳトランジスタ４０の基板は、５ボルトなど
の、このＩＣデバイスで用いられる最も高いバイアスに
結合されている。ドライバ３２がＰＭＯＳトランジスタ
３３とＮＭＯＳトランジスタ３４とをオンさせると、イ
ネーブル信号ＥＮＢがローに設定され、イネーブル信号
ＥＮＢ￣がハイに設定される。ＮＭＯＳトランジスタ３
９は、従って、オンになる。ＮＭＯＳトランジスタ３９
はオンであるから、ノードＢにおける電圧は、ゼロボル
トであるこのＮＭＯＳトランジスタのソース電圧に近接
する。従って、ＰＭＯＳトランジスタ３６は、オンされ
る（Ｖg＞Ｖt）。この場合には、出力パッド３０は、フ
ル・スイングであり、次のレベルのＩＣデバイスを駆動
する。
たフィーバック回路は、高周波での動作に適しており、
ノードＡとノードＢとにおいてＩ／Ｏ回路に結合され
る。ＰＭＯＳトランジスタ４０の基板は、５ボルトなど
の、このＩＣデバイスで用いられる最も高いバイアスに
結合されている。ドライバ３２がＰＭＯＳトランジスタ
３３とＮＭＯＳトランジスタ３４とをオンさせると、イ
ネーブル信号ＥＮＢがローに設定され、イネーブル信号
ＥＮＢ￣がハイに設定される。ＮＭＯＳトランジスタ３
９は、従って、オンになる。ＮＭＯＳトランジスタ３９
はオンであるから、ノードＢにおける電圧は、ゼロボル
トであるこのＮＭＯＳトランジスタのソース電圧に近接
する。従って、ＰＭＯＳトランジスタ３６は、オンされ
る（Ｖg＞Ｖt）。この場合には、出力パッド３０は、フ
ル・スイングであり、次のレベルのＩＣデバイスを駆動
する。
【００２４】ドライバ３２がＰＭＯＳトランジスタ３３
とＮＭＯＳトランジスタ３４とをオフさせると、イネー
ブル信号ＥＮＢ￣は、ローに設定され、イネーブル信号
ＥＮＢがハイに設定される。ＮＭＯＳトランジスタ３
９、４３とＰＭＯＳトランジスタ４４とは、オフであ
る。ＰＭＯＳトランジスタ４２、４５は、オンである。
出力パッド３０の電圧がゼロボルトから上昇すると、Ｎ
ＭＯＳトランジスタ３５がオンになるので、３．３ボル
トのバイアスは、ＮＭＯＳトランジスタ３５を介して、
出力パッド３０に流れる。ノードＳは、出力パッド３０
の電圧を、３．３ボルトからＮＭＯＳトランジスタ３５
のスレショルド電圧を減算した電圧まで、トラッキング
する。出力パッド３０の電圧が３．３ボルトからＮＭＯ
Ｓトランジスタ４１のスレショルド電圧を減算した電圧
よりも低いときには、ＮＭＯＳ４１は、オフであり、そ
れによって、ノードＢの電圧は、ＮＭＯＳトランジスタ
４１を介してノードＡの電圧に到達することはできな
い。ノードＺの電圧は、バイアス回路５０を介して、Ｖ
dcbiasである。バイアス回路５０は、２つのＰＭＯＳト
ランジスタ４５、４６と２つのＮＭＯＳトランジスタ４
７、４８とから構成されている。ＶA＞Ｖdcbias＋（Ｐ
ＭＯＳトランジスタ４０のスレショルド電圧）であると
きには、ＰＭＯＳトランジスタ４０は、オンである。ノ
ードＢの電圧は、ＰＭＯＳトランジスタ４０を介してノ
ードＡと同じになる。従って、ノードＢの電圧は、ノー
ドＡの電圧をトラッキングすることができ、ノードＳの
電圧が３．３ボルトよりも大きくなることが回避され
る。
とＮＭＯＳトランジスタ３４とをオフさせると、イネー
ブル信号ＥＮＢ￣は、ローに設定され、イネーブル信号
ＥＮＢがハイに設定される。ＮＭＯＳトランジスタ３
９、４３とＰＭＯＳトランジスタ４４とは、オフであ
る。ＰＭＯＳトランジスタ４２、４５は、オンである。
出力パッド３０の電圧がゼロボルトから上昇すると、Ｎ
ＭＯＳトランジスタ３５がオンになるので、３．３ボル
トのバイアスは、ＮＭＯＳトランジスタ３５を介して、
出力パッド３０に流れる。ノードＳは、出力パッド３０
の電圧を、３．３ボルトからＮＭＯＳトランジスタ３５
のスレショルド電圧を減算した電圧まで、トラッキング
する。出力パッド３０の電圧が３．３ボルトからＮＭＯ
Ｓトランジスタ４１のスレショルド電圧を減算した電圧
よりも低いときには、ＮＭＯＳ４１は、オフであり、そ
れによって、ノードＢの電圧は、ＮＭＯＳトランジスタ
４１を介してノードＡの電圧に到達することはできな
い。ノードＺの電圧は、バイアス回路５０を介して、Ｖ
dcbiasである。バイアス回路５０は、２つのＰＭＯＳト
ランジスタ４５、４６と２つのＮＭＯＳトランジスタ４
７、４８とから構成されている。ＶA＞Ｖdcbias＋（Ｐ
ＭＯＳトランジスタ４０のスレショルド電圧）であると
きには、ＰＭＯＳトランジスタ４０は、オンである。ノ
ードＢの電圧は、ＰＭＯＳトランジスタ４０を介してノ
ードＡと同じになる。従って、ノードＢの電圧は、ノー
ドＡの電圧をトラッキングすることができ、ノードＳの
電圧が３．３ボルトよりも大きくなることが回避され
る。
【００２５】以上の説明によると、本発明によるＩ／Ｏ
回路は、フィーバック回路３１を用いることにより、ノ
ードＡの電圧（高インピーダンス）がノードＢによって
トラッキングされることを可能にする。出力パッド３０
の電圧が３．３ボルトよりも高いときには、ＰＭＯＳト
ランジスタ３６はオフであり、出力パッド３０の電圧と
共に変更されることはないノードＳの電圧は、ＮＭＯＳ
トランジスタ３５を介して、３．３ボルト−（ＮＭＯＳ
トランジスタ３５のスレショルド電圧）に維持される。
３．３ボルトのＩＣは、出力が高出力インピーダンスで
あるときには、５ボルトの電圧源からのストレスに耐え
ることができる。Ｉ／Ｏ回路の電圧許容範囲が向上して
いるので、ゲート酸化物の信頼性は維持され、ＰＮ順接
合の損傷と、ＰＭＯＳトランジスタ上での漏れ電流と
は、共に、回避することができる。
回路は、フィーバック回路３１を用いることにより、ノ
ードＡの電圧（高インピーダンス）がノードＢによって
トラッキングされることを可能にする。出力パッド３０
の電圧が３．３ボルトよりも高いときには、ＰＭＯＳト
ランジスタ３６はオフであり、出力パッド３０の電圧と
共に変更されることはないノードＳの電圧は、ＮＭＯＳ
トランジスタ３５を介して、３．３ボルト−（ＮＭＯＳ
トランジスタ３５のスレショルド電圧）に維持される。
３．３ボルトのＩＣは、出力が高出力インピーダンスで
あるときには、５ボルトの電圧源からのストレスに耐え
ることができる。Ｉ／Ｏ回路の電圧許容範囲が向上して
いるので、ゲート酸化物の信頼性は維持され、ＰＮ順接
合の損傷と、ＰＭＯＳトランジスタ上での漏れ電流と
は、共に、回避することができる。
【００２６】結論を述べると、本発明によるＩ／Ｏ回路
の長所は、次の通りである。
の長所は、次の通りである。
【００２７】１．本発明は、回路技術を利用して、異な
るバイアスに対する電圧許容範囲の問題を解決してい
る。この場合に、デュアルのゲート酸化物構造ではな
く、シングルのゲート酸化物構造が製造されるので、製
造コストを低下させることができる。
るバイアスに対する電圧許容範囲の問題を解決してい
る。この場合に、デュアルのゲート酸化物構造ではな
く、シングルのゲート酸化物構造が製造されるので、製
造コストを低下させることができる。
【００２８】２．出力インピーダンスは引き下げられ、
それによって、伝送速度が、約３０％向上する。
それによって、伝送速度が、約３０％向上する。
【００２９】３．ゲート酸化物の信頼性と、ＰＮ順接合
と、ＰＭＯＳトランジスタの漏れ電流との問題が、効果
的に解決される。
と、ＰＭＯＳトランジスタの漏れ電流との問題が、効果
的に解決される。
【００３０】以上で、本発明を好適実施例に従って説明
してきた。しかし、発明の範囲は、開示された実施例の
範囲には限定されず、様々な修正や同様の構成をカバー
することを意図している。従って、発明の範囲は、すべ
てのこのような修正や同様の構成を含むように、最も広
く解釈されるべきである。
してきた。しかし、発明の範囲は、開示された実施例の
範囲には限定されず、様々な修正や同様の構成をカバー
することを意図している。従って、発明の範囲は、すべ
てのこのような修正や同様の構成を含むように、最も広
く解釈されるべきである。
【図１】ＡＴ＆Ｔの米国特許第５３８２０６２号に開示
されている従来型のＩ／Ｏ回路の回路図である。
されている従来型のＩ／Ｏ回路の回路図である。
【図２】ＴＳＭＣの米国特許第５５４６０１９号に開示
されている別の従来型のＩ／Ｏ回路の概略的なブロック
図である。
されている別の従来型のＩ／Ｏ回路の概略的なブロック
図である。
【図３】本発明の好適実施例による、広い電圧許容範囲
を有するＩ／Ｏ回路の回路図である。
を有するＩ／Ｏ回路の回路図である。
【図４】低周波での動作に適した、図３で用いられてい
るフィードバック回路である。
るフィードバック回路である。
【図５】高周波での動作に適した、図３で用いられてい
るフィードバック回路である。
るフィードバック回路である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１１月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (4)
- 【請求項１】 広い電圧許容範囲を有する入出力（Ｉ／
Ｏ）回路であって、 第１の電圧を受け取る出力パッドと、 前記出力パッドに結合されたフィードバック回路と、 第２の電圧を受け取るゲートを有する第１のＮＭＯＳト
ランジスタと、 前記フィードバック回路に結合されたゲートを有してお
り、前記第１のＮＭＯＳトランジスタに並列に結合さ
れ、第１の送信ゲートを形成する第１のＰＭＯＳトラン
ジスタであって、前記第１の送信ゲートは、前記出力パ
ッドに結合された第１のＩ／Ｏ端子と、第３の電圧を出
力する第２のＩ／Ｏ端子とを有している、第１のＰＭＯ
Ｓトランジスタと、 前記第２の電圧を受け取るソースと、前記第１の送信ゲ
ートの前記第２のＩ／Ｏ端子に結合されたドレインとを
有する第２のＰＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタの前記ドレインと前記
第１の送信ゲートの前記第２のＩ／Ｏ端子とに結合され
たソースと、接地されているドレインとを有する第２の
ＮＭＯＳトランジスタと、 を有しており、この入出力回路が出力モードにあり、前
記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳト
ランジスタとのどちらか一方がオンであるときには、前
記フィードバック回路は接地され、前記出力パッドにお
いてフル・スイングを生じさせ、 この入出力回路が高インピーダンスであり、第２のＰＭ
ＯＳトランジスタと前記ＮＭＯＳトランジスタとの両方
がオフであり、前記第１の電圧が前記第２の電圧よりも
小さいときには、前記第３の電圧が前記第２の電圧から
前記第１のＮＭＯＳトランジスタのスレショルド電圧を
減算したものに等しくなるまで、前記第３の電圧は、前
記第１のＮＭＯＳトランジスタを介して前記第１の電圧
をトラッキングすることができ、 この入出力回路が高インピーダンスであり、第２のＰＭ
ＯＳトランジスタと前記ＮＭＯＳトランジスタとの両方
がオフであり、前記第１の電圧が前記第２の電圧よりも
小さいときには、前記第１のＰＭＯＳトランジスタは、
前記フィードバック回路によってオフになり、前記第３
の電圧は、前記第１のＮＭＯＳトランジスタの制御の下
に、前記第２の電圧から前記第１のＮＭＯＳトランジス
タのスレショルド電圧を減算したものの大きさに維持さ
れることを特徴とする入出力回路。 - 【請求項２】 請求項１記載の入出力回路において、前
記第２のＮＭＯＳトランジスタのゲートと前記第２のＰ
ＭＯＳトランジスタのゲートとに結合され、前記第２の
ＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジス
タとのオン又はオフを制御するドライバを更に備えてい
ることを特徴とする入出力回路。 - 【請求項３】 請求項１記載の入出力回路において、 前記出力パッドと前記第１のＰＭＯＳトランジスタのゲ
ートとに直列に結合された抵抗と、 前記第１のＰＭＯＳトランジスタのゲートに結合された
ソースと、前記第２の電圧を受け取るゲートとを有する
第３のＮＭＯＳトランジスタと、 前記第３のＮＭＯＳトランジスタのドレインに結合され
たソースと、第１のイネーブル信号を受け取るゲート
と、接地されたドレインとを有している第４のＮＭＯＳ
トランジスタであって、この入出力回路が前記出力モー
ドにあるときには、前記第１のイネーブル信号は、ハイ
であって、この第４のＮＭＯＳトランジスタをオンに
し、前記第１のイネーブル信号はローであって、この第
４のＮＭＯＳトランジスタをオフにする、第４のＮＭＯ
Ｓトランジスタと、 を備えていることを特徴とする入出力回路。 - 【請求項４】 請求項１記載の入出力回路において、前
記フィードバック回路は、 第４の電圧を提供するバイアス回路と、 前記第４の電圧を受け取るゲートを有する第３のＰＭＯ
Ｓトランジスタと、 前記第３のＰＭＯＳトランジスタに並列に接続され、第
２の送信ゲートを形成する第５のＮＭＯＳトランジスタ
であって、前記第２の送信ゲートの第１のＩ／Ｏ端子は
前記出力パッドに結合されている、第５のＮＭＯＳトラ
ンジスタと、 前記第５のＮＭＯＳトランジスタの前記ゲートに結合さ
れたソースと、接地されたドレインと、前記第１のイネ
ーブル信号を受け取るゲートと、を有する第６のＮＭＯ
Ｓトランジスタと、 前記第２の電圧を受け取るソースと、前記第６のＮＭＯ
Ｓトランジスタの前記ソースに結合されたドレインと、
前記第１のイネーブル信号を受け取るゲートと、を有す
る第４のＰＭＯＳトランジスタと、 前記第１のイネーブル信号の相補的なイネーブル信号を
受け取るゲートと、前記第２の電圧を受け取るソース
と、前記第４の電圧を受け取るドレインと、を有する第
５のＰＭＯＳトランジスタと、 前記第２の送信ゲートの第２のＩ／Ｏ端子と前記第１の
ＰＭＯＳトランジスタの前記ゲートとに結合されたソー
スと、前記第２の電圧を受け取るゲートと、を有する第
７のＮＭＯＳトランジスタと、 前記第７のＮＭＯＳトランジスタのドレインに結合され
たソースと、前記第１のイネーブル信号を受け取るゲー
トと、接地されているドレインと、を有する第８のＮＭ
ＯＳトランジスタであって、この入出力回路が前記出力
モードであるときには、前記第１のイネーブル信号はハ
イであって、この第８のＮＭＯＳトランジスタをオンに
し、この入出力回路が高インピーダンスであるときに
は、前記第１のイネーブル信号はローであって、この第
８のＮＭＯＳトランジスタをオフにする、第８のＮＭＯ
Ｓトランジスタと、 を備えていることを特徴とする入出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW087106145A TW381338B (en) | 1998-04-22 | 1998-04-22 | I/O circuit allowing wider voltage ranges |
| TW87106145 | 1998-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2931586B1 JP2931586B1 (ja) | 1999-08-09 |
| JPH11308089A true JPH11308089A (ja) | 1999-11-05 |
Family
ID=21629950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187608A Expired - Lifetime JP2931586B1 (ja) | 1998-04-22 | 1998-07-02 | 広い電圧許容範囲を有する入出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5969563A (ja) |
| JP (1) | JP2931586B1 (ja) |
| TW (1) | TW381338B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772427B1 (ko) | 2006-08-28 | 2007-11-01 | (주)알파칩스 | 출력 구동장치 |
| JP2016010003A (ja) * | 2014-06-24 | 2016-01-18 | 株式会社ソシオネクスト | インターフェース回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188243B1 (en) * | 1999-06-09 | 2001-02-13 | United Integrated Circuits Corp. | Input/output circuit with high input/output voltage tolerance |
| US6351160B1 (en) * | 2000-12-06 | 2002-02-26 | International Business Machines Corporation | Method and apparatus for enhancing reliability of a high voltage input/output driver/receiver |
| US9214941B2 (en) * | 2013-08-30 | 2015-12-15 | Xilinx, Inc. | Input/output circuits and methods of implementing an input/output circuit |
| US11531363B2 (en) * | 2020-01-06 | 2022-12-20 | Arm Limited | Voltage tracking circuitry for output pad voltage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833349A (en) * | 1987-09-01 | 1989-05-23 | Plx Technology | Programmable logic and driver circuits |
| US5111076A (en) * | 1990-09-05 | 1992-05-05 | Min Ming Tarng | Digital superbuffer |
| US5381062A (en) * | 1993-10-28 | 1995-01-10 | At&T Corp. | Multi-voltage compatible bidirectional buffer |
| US5525914A (en) * | 1995-01-23 | 1996-06-11 | International Business Machines Corporation | CMOS driver circuit |
| US5546019A (en) * | 1995-08-24 | 1996-08-13 | Taiwan Semiconductor Manufacture Company | CMOS I/O circuit with 3.3 volt output and tolerance of 5 volt input |
| US5760634A (en) * | 1996-09-12 | 1998-06-02 | United Microelectronics Corporation | High speed, low noise output buffer |
-
1998
- 1998-04-22 TW TW087106145A patent/TW381338B/zh not_active IP Right Cessation
- 1998-06-17 US US09/098,401 patent/US5969563A/en not_active Expired - Lifetime
- 1998-07-02 JP JP10187608A patent/JP2931586B1/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772427B1 (ko) | 2006-08-28 | 2007-11-01 | (주)알파칩스 | 출력 구동장치 |
| JP2016010003A (ja) * | 2014-06-24 | 2016-01-18 | 株式会社ソシオネクスト | インターフェース回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2931586B1 (ja) | 1999-08-09 |
| TW381338B (en) | 2000-02-01 |
| US5969563A (en) | 1999-10-19 |
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